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WO2013018259A1 - レシピ生成装置、検査支援装置、検査システムならびに記録媒体 - Google Patents

レシピ生成装置、検査支援装置、検査システムならびに記録媒体 Download PDF

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Publication number
WO2013018259A1
WO2013018259A1 PCT/JP2012/003448 JP2012003448W WO2013018259A1 WO 2013018259 A1 WO2013018259 A1 WO 2013018259A1 JP 2012003448 W JP2012003448 W JP 2012003448W WO 2013018259 A1 WO2013018259 A1 WO 2013018259A1
Authority
WO
WIPO (PCT)
Prior art keywords
cell
pattern
inspection
recipe
cells
Prior art date
Application number
PCT/JP2012/003448
Other languages
English (en)
French (fr)
Inventor
亮 中垣
濱村　有一
祐治 榎本
裕 丹代
恒弘 堺
和久 蓮見
Original Assignee
株式会社 日立ハイテクノロジーズ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US14/236,887 priority Critical patent/US20140177940A1/en
Application filed by 株式会社 日立ハイテクノロジーズ filed Critical 株式会社 日立ハイテクノロジーズ
Priority to KR1020147002438A priority patent/KR101434827B1/ko
Publication of WO2013018259A1 publication Critical patent/WO2013018259A1/ja

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G06T7/0006—Industrial image inspection using a design-rule based approach
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/10—Image acquisition modality
    • G06T2207/10056—Microscopic image
    • G06T2207/10061—Microscopic image from scanning electron microscope
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/30—Subject of image; Context of image processing
    • G06T2207/30108—Industrial image inspection
    • G06T2207/30148—Semiconductor; IC; Wafer

Definitions

  • the present invention relates to a method for setting an inspection area, a measurement area, or a review area at the time of inspection, measurement, or defect review of a sample on which a pattern is formed, an apparatus used for setting the area, or the inspection area.
  • the present invention relates to an inspection apparatus or a measurement apparatus having a function for executing a setting method.
  • the present invention relates to a recipe generation device that generates an inspection recipe, a measurement recipe, or a defect review recipe that includes the region setting process in the generation process, a program used in the recipe generation device, and a recording medium that stores the program.
  • This layout-dependent defect is called a systematic defect.
  • a defect that occurs as the lithography process margin narrows is called a hot spot.
  • a defect may occur at the boundary between the memory portion and other regions in the design layout.
  • the boundary portion is likely to have non-uniform pattern density. Due to such non-uniformity, the manufacturing process of the semiconductor device such as lithography, CMP, and etching becomes abnormal, resulting in defects. Such a defect is called a mat end defect.
  • defect inspection apparatus such as a dark field and bright field optical type or electron beam type in the middle of the manufacturing.
  • optical defect inspection apparatuses often miss minute defects due to their resolution limitations.
  • electron beam method although the resolution satisfies the requirement, there is a limit to the area that can be inspected per unit time, and there is a problem that the entire wafer or the entire chip cannot be inspected within a practical time.
  • the occurrence of a pattern with a narrow exposure margin is predicted to some extent on the basis of the result of lithography simulation, and such an expected position is used for a one-dimensional or two-dimensional pattern using a high-resolution electron beam.
  • shape evaluation is performed.
  • the problem here is how to specify the location to be inspected by the electron beam and set the inspection conditions at that time in a short time.
  • the coordinate information of the hot spot can be obtained from the result of the lithography simulation.
  • it is necessary to acquire the position information of the end of the memory area in some form.
  • an inspection area such as a memory area or a logic area using pattern design layout information, and several methods have been reported.
  • Patent Document 1 discloses an invention in which a label such as an identifier, a color, a numerical value, or a name is given in advance to a specific data set on design layout data in order to extract a specific region from the design layout data. Yes.
  • a periodic structure is extracted from design layout data including industry standard formats such as GDSII and OASIS using a mathematical method such as Fourier analysis, and information on the obtained periodic structure is extracted from the design layout data.
  • An invention is disclosed in which a specific structure to be inspected is extracted from design layout data by mapping onto a synthesized layout pattern.
  • Patent Document 3 the design layout data is divided into grids, the pattern density is calculated for each grid, and regions having the same pattern density are grouped, so that the layout pattern can be divided into cell portions and non-patterns.
  • An invention is disclosed in which a cell module is divided into structural units of functional modules. The divided areas are set as inspection target areas (partial inspection areas in the description of Patent Document 3).
  • Patent Documents 1 to 3 it is very important how to set a place where inspection or measurement is to be performed in inspection or measurement. However, it is not so easy to associate an actual physical pattern to be inspected with design layout data.
  • Patent Document 2 in the case of an invention for analyzing the periodic structure of design layout data by a mathematical method such as Fourier analysis, a multifunctional semiconductor device (for example, a graphics chip function or communication) developed in recent years is used.
  • a multifunctional semiconductor device for example, a graphics chip function or communication
  • the layout is complicated, and it is difficult to specify the periodic structure efficiently and accurately. There is.
  • an object of the present invention is to provide a method and apparatus that can realize extraction of a desired region from design layout data at a higher speed than in the past.
  • Another object of the present invention is to provide a tool capable of associating information on the hierarchical structure of design layout data obtained by various analysis methods with a target pattern to be inspected.
  • the present invention provides a recipe generation apparatus equipped with the high-speed extraction function or the tool, and further provides an inspection system, an observation system or a measurement system in which the recipe generation apparatus is combined with an inspection apparatus, an observation apparatus or a measurement apparatus. With the goal.
  • the present invention is characterized in that pattern hierarchy information is read from design layout data of a pattern to be inspected, observed or measured, and a target area is set based on the hierarchy information. Specifically, the reference relationship between the cells or functional areas included in the pattern is analyzed from the design layout data, and the target area is specified based on the result.
  • the present invention compares the information on the hierarchical structure of design layout data obtained by various analysis methods with the pattern obtained by developing the design layout data on the screen, and each layer and pattern of the hierarchical structure are compared. And a user interface that can be associated with each other.
  • the present invention it is possible to extract a desired inspection, observation, or measurement target area directly from the design layout data at a higher speed than in the past. Since the extraction principle is simple, the time required for the arithmetic processing is also shorter than that of the conventional method. Therefore, the recipe can be generated in a shorter time and more easily than the conventional method.
  • a tool for associating the analysis result of the hierarchical structure of the design layout data with the layout pattern is provided, so that it is possible to easily set a desired inspection or observation or measurement target region. .
  • FIG. 6 is a supplementary diagram for explaining an inspection area setting procedure according to the first embodiment.
  • FIG. FIG. 6 is a schematic diagram of mat end inspection according to the second embodiment. The figure which shows arrangement
  • Example 1 an embodiment of a recipe generating apparatus that executes processing for extracting an end portion of a memory mat (hereinafter referred to as a mat end) as an inspection region from among patterns formed on a semiconductor wafer will be described.
  • a mat end an end portion of a memory mat
  • the present embodiment will be described with reference to the drawings.
  • FIG. 1A schematically shows a state in which chips 2 are arranged on a wafer 1 to be inspected.
  • all the chips on the wafer 1 may be inspected, or as shown in the drawing, a sampling inspection specifying the inspection chip 3 may be performed.
  • FIG. 1B shows a design layout 5 of the chip 2.
  • the design layout of the inspection chip 3 is the same as that of the chip 2.
  • FIG. 1B shows a chip having a structure in which eight memory mats A6 and one memory mat B6 ′ are mounted on one chip.
  • the round frames shown in the vicinity of the four corners (corners) of the memory mats A6 and B6 ′ indicate the mat ends 7, and the above-described mat end inspection is to inspect these mat ends 7.
  • the definition of the mat end is not limited to FIG. 1B, and there are various designation methods.
  • FIG. 1 (c) shows an example of an image obtained by the mat edge inspection.
  • the left side of FIG. 1C shows a non-defective mat end inspection image 9, and the right side of FIG. 1C shows a defective mat end inspection image 9 '.
  • the pattern is not uniformly formed, and the pattern is reduced as it approaches the corner of the memory mat.
  • the inspection is performed by comparing a plurality of mat end inspection images 9 with each other.
  • a non-defective mat edge inspection image 9 is prepared, or an image of a layout pattern obtained by developing design layout data or an image of a pattern obtained by performing exposure simulation on the layout pattern and a mat edge inspection image.
  • a defective pattern can also be detected by comparing the two.
  • the target of the mat end inspection may be not only a memory product represented by DRAM, SRAM, and flash memory, but also a system LSI in which these circuits are incorporated.
  • the above is the mat end inspection generally performed, it is not necessarily limited to the above.
  • “layout pattern” means a pattern obtained by developing an image of design layout data or an image of the pattern.
  • design layout data of a semiconductor device has a hierarchical structure and is described using basic units called cells.
  • the cell is a collection of pattern data repeatedly used in the design layout data of the integrated circuit, or a collection of pattern data that is logically or functionally meaningful.
  • functionally meaningful pattern data is a cell, the pattern corresponding to such a cell constitutes a functional area having a certain function on the chip layout.
  • FIG. 2 hierarchically shows patterns obtained by developing images of cells in each hierarchy.
  • the root cell at the top of the hierarchical structure contains pattern information for one entire chip.
  • a pattern represented by the pattern 57 is obtained.
  • a cell A corresponding to the pattern 50 corresponding to the outermost frame of the pattern 57 is arranged as a cell one step lower than the root cell.
  • the data structure is defined so as to maintain such a hierarchical structure between cells.
  • the name of each cell and the link information to the cell in the next lower layer included in the cell are stored.
  • the name and the link information to the cell in the next lower layer are also stored in the cell in the lower layer.
  • Such a relationship between cells is repeatedly applied to a lower hierarchy, and information about all the cells in the layout is stored.
  • An actual pattern is created by an exposure process (resist application ⁇ exposure using a mask ⁇ development) using a plurality of masks created based on the design layout. Note that when forming a pattern corresponding to each cell, a plurality of photomasks may be used, and conversely, a pattern corresponding to a plurality of cells may be formed using one photomask. Therefore, the hierarchical structure of the design layout data may be different from the physical layer structure of the semiconductor device actually manufactured using the design layout data.
  • the design data is defined in a hierarchical structure with the lowest cell as a unit, and it is possible to describe a complicated pattern by referencing the lower cell to the upper cell.
  • an upper layer cell for a certain cell may be called a parent cell, and a lower layer cell may be called a child cell or grandchild cell.
  • an inspection recipe generation method for setting the memory mat edge of the semiconductor device as an inspection area using the hierarchical structure of the design layout data described with reference to FIG. 2 will be described.
  • the design layout is greatly simplified, but an actual semiconductor has a complicated structure because it is highly integrated.
  • a method using the reference count and upper cell tracking will be described below.
  • FIG. 3 shows an arrangement of the recipe generating device of this embodiment and various devices connected to the recipe generating device.
  • the semiconductor device manufacturing process is usually performed in a clean room 20 maintained in a clean environment.
  • An optical or SEM inspection device such as an optical inspection / measurement device 21 and an SEM inspection / measurement device 22 for inspecting defects of product wafers is installed in the clean room 20. Both of these may be installed.
  • the optical inspection / measurement device 21 includes a dark field defect inspection device, a bright field defect inspection device for defect inspection, a scatterometry measurement device for pattern dimension measurement, and the like.
  • the SEM type inspection / measurement apparatus 22 includes an electron beam defect inspection apparatus for defect inspection, a defect review SEM capable of acquiring a high-resolution SEM image of the defect inspection and the detected defect, and a length measurement for pattern dimension measurement. SEM etc. are included.
  • the acquired data of the optical inspection / measurement device 21 and the SEM inspection / measurement device 22 are transferred to and stored in the defect information server 26 connected via the communication network 25.
  • a recipe generation device 30 is arranged and connected to the communication network 25 so that the generated recipe can be transferred.
  • the recipe generation device 30 has a function of generating a recipe using design layout data, and is connected via a communication network 25 to a design data server 27 in which design layout data to be inspected is stored.
  • the design layout data used for the recipe setting is desirably an industry standard format such as GDS-II or OASIS, but is not necessarily limited thereto. Note that the data exchange shown in FIG. 1 is based on a communication network, but can also be made via a recording medium such as a hard disk drive or a memory stick.
  • the recipe generation device 30 is configured by a workstation, a personal computer, or the like, and has a function of supporting generation of a recipe used in the optical inspection / measurement device 21 and the SEM inspection / measurement device 22.
  • the functions of the network interface 31 for exchanging data with other devices and servers, the storage device 32 for storing necessary information such as design layout data, already generated recipes and recipe generation programs, and the function of the recipe generation device 30 The processor 33 that executes arithmetic processing necessary to realize the above, the memory 34 that stores programs used in the processor 33, tables necessary for arithmetic processing, and the like, the design layout 5 and the operator input instruction contents
  • a display for displaying a GUI (Graphical User Interface), a keyboard for operating the GUI, and a user interface 35 such as a pointing device (such as a mouse).
  • the processing executed by the processor 33 includes, for example, graphic conversion for allowing the design layout data acquired from the design data server 27 to be read into the system, design layout display processing according to the user's request,
  • FIG. 4 is a flowchart from recipe generation to inspection execution. Steps 81 to 87 correspond to processing on the recipe generation apparatus side, and steps 90 to 92 correspond to processing on the inspection apparatus side.
  • step 80 the recipe generating apparatus 30 is in a state of waiting for an instruction to start the recipe generation process of the apparatus operator, and the recipe generation process start is triggered by the input of the start of the apparatus operator.
  • the processor 33 When the recipe generation process starts, the processor 33 first starts reading design layout data and stores it in the storage device 32. At that time, the processor 33 acquires in advance information on a physical layer to be inspected in accordance with an instruction of the apparatus user such as a GUI operation, and reads only design layout data related to the formation of the layer. At the same time, a process for rendering the design layout data and rendering a layout pattern is executed and displayed on the display (step 81). As a result, a recipe can be set on the design layout data.
  • the processor 33 executes a coordinate system origin matching process in the design layout 5 and the inspection apparatus (step 82).
  • the inspection device uses the lower left corner of the chip as the origin, whereas the design layout often uses the center of the chip as the origin.
  • This origin adjustment processing is executed when the processor 33 reads out the numerical value stored in the storage device 32 or the memory 34 when the origin used in the inspection apparatus is already known, but when the origin is not known. Is set by the device operator via the GUI screen.
  • step 83 the design layout data is analyzed to search for a target pattern to be inspected (step 83), and using this result, conditions such as the size of the field of view (FOV: Field Of View) and the inspection area are set.
  • Perform step 84).
  • the mat edge extraction process of this embodiment is executed in step 83.
  • condition setting in step 84 for example, in the case of inspection using an electron beam, not only the field of view size and inspection area, but also the beam current, acceleration voltage, scan speed, number of frame additions, presence / absence of autofocus, presence / absence of addressing, and the like. It is also possible to appropriately set various settings associated with.
  • step 85 in-wafer chip arrangement information is acquired or created, and chip selection is performed (step 85).
  • This chip selection 85 may be performed before the circuit block search 83.
  • step 86 the temporarily determined inspection sequence is confirmed to confirm whether or not the inspection area is correctly set.
  • This operation can be performed by the device operator visually displaying a pattern for each cell as a slide show on the layout pattern.
  • the expected time of the inspection is displayed on the GUI, it can be confirmed whether the time required for the inspection is too long.
  • upload processing of the generated recipe to the inspection device is executed (step 87).
  • the procedure on the inspection equipment side will be described.
  • the sent recipe is confirmed and replenished 90 as necessary. If the inspection is possible only with the sent recipe, it is not necessary, but if there is insufficient information, it is appropriately supplemented and registered.
  • inspection preparations 91 such as beam adjustment and sample alignment are performed. When the preparation is completed, an actual inspection is executed based on the recipe (step 92).
  • the processor 33 stored in the recipe generation device 30 reads the design layout data stored in the storage device 32 and analyzes the cell hierarchy of the design data. To start.
  • design layout data described in various formats such as GDSII and OASIS
  • identifies data corresponding to the root cell searches for data linked from the root cell, and determines whether the link destination is a cell. If the cell is a cell, the count value of the cell is incremented by 1, and the process of searching for the link destination of the link destination data is repeated to execute the process of analyzing the structure of the design layout data.
  • the process of counting the reference cells (or referenced cells) of the cells arranged in each hierarchy is executed.
  • FIG. 5 shows the result of analyzing the design layout data of the hierarchical structure shown in FIG. 2 as described above.
  • FIG. 5A shows the found cell hierarchy in a tree form. The left end of the figure corresponds to the root cell, and as it goes to the right of the figure, cells located below it are described. The relationship between the cells is as described above.
  • (B) of FIG. 5 is a table showing the relationship between the cell name of each layer and the number of cells used, that is, the number of references.
  • the cells listed here are listed in the left column, and the number of each reference is displayed on the right side. What should be noted is the number of times the cells C and D are referenced.
  • Cell C is referenced four times for each cell B, which is the upper cell, but cell B is referenced twice in the root cell and cell A, which is the upper cell of cell B, once in the root cell.
  • the total number of times of reference is 8 which is the multiplication result.
  • cell D is referenced 24 times for each cell B, and cell B is referenced 8 times, so the total number of references is 192, which is the multiplication result.
  • the hierarchical structure itself of the design layout data can be analyzed by the above arithmetic processing, but it is unknown in which hierarchy the target pattern to be inspected, measured, or observed exists.
  • To associate a target pattern with a cell associate at least one example of some cell in the cell hierarchy with the corresponding pattern, and use the associated cell as the starting point until the target pattern is reached.
  • the cell hierarchy may be tracked.
  • the above analysis result is displayed on the GUI of the recipe generating device 30, and the device operator visually confirms the cell hierarchy structure by the analysis and designates the target pattern or the target cell hierarchy, so that the target Associate a pattern with a target cell.
  • the above GUI is displayed on a display provided in the recipe generating device 30.
  • the procedure for specifying the mat end which is the inspection target of this embodiment using the analysis result of the design layout data will be described with reference to FIG. From the hierarchical tree shown in FIG. 5A and the table shown in FIG. 5B, the lowest cell is cell D and cell G, and the cell with the highest reference count is cell D, cell D Are included in the grandchild cell of cell B, that is, the system of cell B. Further, the reference count of the cell B viewed from the root cell is two times.
  • FIG. 6A is a diagram showing a layout pattern including an inspection target area.
  • the target pattern is the end of the memory mat area indicated by a black circle in FIG. 6A, and the area surrounded by the round frame in FIG. 6A is an area to be inspected.
  • the size of the memory cell is smaller and it is normal that a large number of memory cells are included in the inspection area. However, for consistency with FIGS. 2 and 5, FIG. The number of memory cells is reduced as compared with an actual semiconductor device.
  • FIG. 6B is a table in which the table shown in FIG. 5B is rearranged (sorted) in the order of cells with the highest number of references.
  • the cell with the highest reference count is the cell D referenced 192 times, and is included in the system of the cell B.
  • the cell G is also present as another lowest cell, and the system including the cell corresponding to the target pattern may be a tree of the cell E including the cell G. (The cell H has no internal structure and is therefore excluded as a target pattern candidate).
  • the layout pattern shown in FIG. 6A, and the sorted table shown in FIG. 6B are compared, first, they are arranged in the hierarchy immediately below the root cell and the number is 1. It can be seen that only the cell A is included in the cell including all the other cells. Therefore, it can be seen that the pattern corresponding to the cell A is the pattern 50.
  • the number of cells D which is the lowest cell of cell B
  • the number of cells G which is the lowest cell of cell E
  • the pattern corresponding to the cell D is the pattern 53
  • the pattern corresponding to the cell G is the pattern 56. If the layout pattern is visually confirmed, it is obvious that the pattern 53 is a memory cell in the memory mat area. Therefore, the memory mat as the target pattern has any cell hierarchy in the tree connecting the cell D and the cell A. It can be seen that the
  • the cell D exists on the system of the cell B branched from the cell A. Accordingly, on the layout pattern of FIG. 6A, if the target pattern is tracked from the upper cell side starting from the cell B, or the target pattern is tracked from the lower cell side starting from the cell D, it is an inspection target. Cells corresponding to the memory mat can be extracted. Which side is to be traced can be determined by selecting the side that can reach the target pattern sooner, but the memory mat is considered to be a structure that is at most several layers (one or two layers) higher in the memory cell. In the present embodiment, tracking is performed from the pattern 53 side, that is, the cell D side.
  • FIG. 6C is a diagram showing a state in which the upper cells of the cell D are tracked step by step and displayed as a layout pattern. For emphasis, the patterns corresponding to the cells in each hierarchy are displayed with hatching. The figure also shows a table in which the number of times the upper cell on the tree to which the cell D belongs is extracted from the cell structure analysis result shown in FIG. 5 and displayed again.
  • the reference number of the cell B in the first stage is 8 times, which is the same number as the number of the patterns 52 appearing on the layout pattern.
  • the pattern 52 includes a pattern 53 that is a memory cell and directly refers to the cell D. Therefore, the pattern 52, that is, the cell C corresponds to the memory mat that is the target pattern.
  • the cell B that is, the pattern 51
  • the cell A that is, the pattern 50
  • the above-described cell-pattern association processing is performed on the apparatus in FIGS. 5A, 6A, and 6B (or FIG. 5A, FIG. 6A, and FIG. 6).
  • Information represented by (b)) is displayed on the GUI of the recipe generating device, the pattern corresponding to each cell is highlighted on the layout pattern by GUI operation, and the cells to be highlighted are sequentially changed to correspond to the cells and patterns. This is executed by visually confirming.
  • a highlighting method for example, a method of displaying a pattern outline with a bold line, a method of displaying a pattern background and a color differently, or a method of painting with a diagonal line as shown in FIG.
  • the memory 34 provided in the recipe generating apparatus of the present embodiment emphasizes the pattern designated by the operator and the pattern in the reference / referenced relationship with the pattern in the entire layout pattern.
  • a program for performing a display process is stored, and the display function is realized by the processor 33 executing this program. After the cell corresponding to the target pattern is found, a desired area of the pattern corresponding to the cell is designated on the GUI and set as a final inspection area. The above operations are performed via a GUI shown in FIG.
  • the target cell is tracked from the lowest level of the cell hierarchy.
  • the inspection area can be set even if tracking is started from the cell of the highest level, that is, the hierarchy immediately below the root cell. Needless to say.
  • the cell hierarchy is complicated, it is possible to set an appropriate intermediate hierarchy cell between the lowest cell and the highest cell, and to trace the cell starting from this intermediate hierarchy cell.
  • the inspection area for the mat edge inspection is specified. Since how to specify the mat end varies depending on the type of chip and the device manufacturing process, the area specification of the mat end is required according to the type of inspection.
  • An area operator within the target pattern is designated by the apparatus operator via a GUI shown in FIG.
  • An imaging field of view (FOV: Field Of View) having an appropriate size is designated for the inspection area in the designated target pattern, and an image of the area is taken.
  • the size of the FOV varies depending on the inspection conditions and the imaging capability of the inspection apparatus, and the designated area may be imaged at one time or may need to be imaged several times.
  • the inspection area designated in the target pattern is referred to as “target pattern inspection area”.
  • Fig. 7 shows a variation of the area specification at the end of the mat.
  • FIG. 7A shows an example in which the inspection area in the target pattern is designated at the four corners of the end of the memory mat.
  • a square frame in the figure is the target pattern inspection area 70.
  • the size of the inspection area in the target pattern is set to be the same as the FOV size.
  • the design layout data has cell position information from an appropriate origin as internal information. Therefore, in this example, if the information indicating what the cell matches the memory mat (pattern 52) which is the target pattern and the FOV size information are known, the coordinates where the FOV should be arranged are automatically determined from the cell position information and the FOV size. Can be calculated and set automatically.
  • FIG. 7B shows a case where the inspection area 70 in the target pattern indicated by the square frame is specified so as to surround the mat in a frame shape in addition to the four corners of the mat end. Since it is not only information on the four corners of the mat, it is possible to manage the finer texture.
  • FIG. 7C shows a case where the inspection area 70 in the target pattern indicated by a square frame is designated in a grid pattern for the mat. Since it includes information on the center of the mat, it is effective for comparisons.
  • automatic setting is possible by specifying the number of FOV arrangements for each target pattern.
  • FIG. 7D shows a case where the inspection area 70 in the target pattern indicated by a square frame is automatically designated so as to surround the entire mat.
  • the memory mat is imaged by arranging a plurality of FOVs in the mat or in the stage continuous movement format.
  • FIG. 7E shows an example in which the area setting is performed by reducing the size of the inspection area in the target pattern set in FIG. 7D to the inside by a predetermined distance. If cell information and the amount of degeneration are set, this example can also be set automatically.
  • FIGS. 7D and 7E are recipes effective for scanning inspection, that is, bright-field or dark-field optical inspection or SEM appearance inspection.
  • FIG. 7 (f) describes a method of shifting the inspection area set in FIG. 7 (a). If the inspection area is set by passing the mat edge, there is a possibility that when the stage is moved for SEM defect review or dimension measurement, the pattern cannot be stored in the FOV if the stage stop accuracy is not sufficient. Because there is.
  • the enlarged view 1 shows the arrangement of the inspection area in the target pattern before the shift
  • the enlarged view 2 shows the arrangement of the inspection area in the target pattern in a state shifted to the outside of the mat edge. If the shift amount is set in advance, this example can also be automatically set.
  • the automatic setting function described above is realized by the processor 33 provided in the recipe generating device 30 executing a program stored in the memory 34.
  • FIG. 8 shows the types of chip selection methods in the wafer.
  • FIG. 8A shows a plurality of test chips arranged on a vertical stripe. Automatic setting is possible by setting the stripe start chip, selection width, and non-selection pitch.
  • inspection chips are arranged concentrically and designated as one row on the outer periphery of the wafer and one place in the center of the wafer. This is effective for evaluation of the wafer in-plane distribution, and especially on the wafer periphery, which is expected to deteriorate.
  • FIG. 8C shows an example in which the wafer outer periphery 4 locations and the wafer center 5 locations are set manually.
  • the arrangement information of all the chips in the wafer is required in advance. Therefore, it is necessary to acquire the information in advance or to create it beforehand if there is no information.
  • FIG. 9 shows a user screen 100 as an example of a GUI displayed on a display attached to the recipe generation device 30 of the present embodiment.
  • the apparatus operator calls the GUI shown in FIG. 9A to perform various operations, and performs an inspection region corresponding to step 84 in FIG. Perform the setting process.
  • a setting screen for setting various inspection conditions is displayed as tabs.
  • FIG. 1 The setting screen shown in a) can be called up.
  • buttons, windows, etc. displayed on the user screen shown in FIG. 9A are as follows.
  • the search position designation button is a button for searching for a cell. When the button is clicked, only the cell existing at the designated position is searched.
  • the “wide area” window is a layout pattern wide area display screen, and the “details” window is a screen that zooms and displays a part of the layout pattern displayed in the wide area window. In the “reference count” window, data obtained by listing cells in which the reference count is counted in order of increasing reference count regardless of the tree is displayed.
  • the result of extracting the reference number of the upper cell with respect to a specified arbitrary cell is displayed.
  • a scroll bar is displayed on the right side of the “reference count” window and the “upper cell” window, and when the number of display cells is large, the displayed cells can be changed by operating the scroll bar.
  • the frame button is a button used when the FOV of the inspection image is arranged at the edge portion of the target pattern such as the memory mat or the peripheral area, and each of the “X arrangement number” and “Y arrangement number” boxes on the right side of the frame button.
  • FOVs corresponding to the set number are arranged at equal intervals in the edge portion of the target pattern.
  • the “grid button” is a button used when the FOV of the inspection image is arranged inside the target pattern, and the “X arrangement number” and “Y arrangement number” boxes on the right side of the lattice button are displayed in the target.
  • the grid button is clicked, the set number of FOVs are arranged at equal intervals inside the pattern including the target pattern edge.
  • the full button is clicked, the entire area inside the target pattern is set as the inspection area.
  • the “shift amount” button is used to shift the FOV arrangement from the pattern edge by a certain amount. Appropriate numerical values are displayed in the “X set amount” and “Y set amount” boxes on the right side of the shift amount button. Is input and the shift amount button is clicked, the set number of FOVs are arranged at equal intervals within the pattern including the target pattern edge.
  • the “reduction amount” button is used when the inspection area is slightly reduced from the outline of the target pattern on the design data. For example, when the target pattern is a memory mat, “X” When an appropriate value is entered in each of the “Set amount” and “Y set amount” boxes and the reduction amount button is clicked, an area contracted inward by the amount of reduction set from the boundary of the memory mat on the design data becomes the inspection region. Is set. This button is mainly used when the entire target pattern is set as an inspection (or measurement, observation) region.
  • FIG. 9B shows an example of a GUI screen for selecting a chip in the wafer described in FIG.
  • the “chip arrangement / selection information” window is a screen for displaying the chip arrangement on the wafer, and a chip to be inspected is selected by operating a pointing device on this screen. Alternatively, the arrangement of the selected chip on the wafer is confirmed.
  • the “chip array editing” button is a button for turning on / off the chip array editing function on the wafer. When this button is activated, the upper “concentric circle”, “vertical stripe”, “horizontal stripe” When the “”, “checkerboard” and “point” buttons are operated, the operation result is reflected in the chip selection. In addition, when the “chip array editing” button is inactivated, the array of currently selected chips is fixed.
  • the “concentric circle”, “vertical stripe”, and “horizontal stripe” buttons displayed above the “chip arrangement edit” button are chip arrangement patterns provided by default in the recipe generating apparatus of this embodiment. Used as a tool to reduce the burden of chip selection work.
  • vertical stripe when appropriate values are entered in the “number of divisions” and “chip count” boxes on the right side of the button and each button is clicked, the “vertical stripe” is shown in FIG.
  • Such a vertical stripe-shaped chip array is set to an interval obtained by dividing the number of chips in the horizontal direction of the wafer by the “number of divisions”.
  • the number of chips constituting the stripe is set according to the set “number of chips”.
  • the maximum setting value for the number of chips is the number of chips existing on the diameter of the wafer. However, since the shape of the wafer is circular, when the setting value for the number of chips is set to the maximum setting value, the stripe passes through other than the center of the wafer.
  • the number of chips cannot be set according to the set value. Therefore, for stripes that pass outside the center of the wafer, the maximum number of chips at the stripe arrangement location is set as the number of chips constituting the stripe.
  • horizontal stripe only the longitudinal direction of the stripe changes from vertical to horizontal, and the function of each box of “number of divisions” and “number of chips” is the same as that of “vertical stripe”.
  • the “point” button is a button for arbitrarily designating a chip to be inspected one by one on the wafer. With this button activated, a pointer operation is performed on the “chip arrangement / selection information” window. When the desired chip is clicked, the chip can be designated as the inspection target chip. A plurality of target chips can be designated. When the inspection target chips are designated at random, settings are made using this button. If the “Point” button is inactivated while the specified chip is valid, the setting state is saved and reflected in the inspection recipe. In the “expected time” box, the time required for inspection per wafer is displayed.
  • All the functions realized by each button or window described above are realized by the processor 33 executing the screen display processing program stored in the memory 34.
  • the processor 33 reads an operator instruction by clicking the button and a numerical value input into the box, and executes a function corresponding to each button and an image display process in the window.
  • the recipe generating apparatus analyzes the hierarchical structure of the design layout data and counts the number of cell references in the design layout data, thereby obtaining a reference relationship between the cells. Searching for circuit modules to be inspected, such as mats, and setting a region on a recipe can be realized more easily than in the past.
  • recipe generation work can be performed separately from devices in a clean room such as an inspection device, a measurement device, or an observation device. Therefore, each apparatus in the clean room is not occupied for recipe setting, the operating rate of the inspection apparatus can be improved, and the capital investment of the production line can be suppressed.
  • efficient and effective inspection work can detect systematic defects that have become a problem in recent fine devices, and in turn, quickly increase the yield during semiconductor device development, prototyping, and mass production. It is possible to raise.
  • Example 2 In the first embodiment, for the specific tree of the cell hierarchical structure, the lowest cell or the highest cell is specified, and the cell corresponding to the target pattern is traced from the lowest cell side or the highest cell side.
  • the inspection area setting method for specifying the above has been described.
  • Such an inspection area setting method is very effective when the pattern repeatability in the chip is high, for example, when the memory mat occupies most of the chip layout.
  • regions with low repeatability such as peripheral circuits and logic circuits, the probability that the pattern corresponding to the highest cell or the lowest cell is a known pattern is low, and it is difficult to specify a tree that reliably includes the target pattern.
  • an arbitrary pattern on the layout pattern or an arbitrary cell on the cell hierarchy tree is selected, a tree passing through the selected cell is extracted, and only the extracted tree is tracked.
  • a setting method will be described. Note that the configuration and the rough operation of the recipe setting device of the present embodiment are the same as those of the first embodiment, and detailed description thereof is omitted. However, in the description, the description of the first embodiment is appropriately cited.
  • the inspection target area in this embodiment is the chip layout shown in FIG. It is assumed that it is the mat end of the memory mat B6 ′.
  • a layout pattern is displayed on the GUI so that a specific area can be designated by a pointing device, and a tree of cells passing through the designated area is extracted from the entire tree.
  • FIG. 10A is an overall view showing a layout pattern displayed in the “wide area” window of the GUI shown in FIG.
  • the left side of the overall layout pattern diagram shows an enlarged view of the memory mat B.
  • the apparatus operator operates the pointer 60 on the layout pattern displayed on the “details” window of the GUI shown in FIG. 8A when performing the operation of step 84 in FIG.
  • An arbitrary point within 55, for example, a search position 60 is designated.
  • the recipe generation device 30 analyzes the design layout data again and extracts a cell including the search position 60. Since the design layout data has cell position information from an appropriate origin as internal information, the processor 33 executes a program for analyzing the cell position information contained in the design layout data stored in the memory 34. By doing so, it is possible to extract only the cells that pass the designated search position 60.
  • FIG. 10B shows a list of cells that have passed the search position 60 and are extracted by cell position information analysis.
  • cells that have passed through the search position are sorted in descending order of reference count.
  • the most frequently referenced cell is cell G, which is 10 times. Therefore, it can be estimated that the cell G is the lowest cell of the hierarchical tree passing through the search position.
  • FIG. 10C shows an image of a trial and error process displayed on the GUI.
  • This figure shows a state in which the upper cells of the cell G are tracked step by step and the reference count of each upper cell is re-listed. Since each cell has a reference count of 1, when the layout drawing is performed in order from the root cell 57, neither the cell A nor the cell E below the root cell is applied to the target pattern, and the cell F below the target pattern is the target pattern. It can be seen that this coincides with the hatched portion of the cell F in FIG. Therefore, it can be seen that the cell F is the target cell.
  • the method for setting the inspection area in which the tree including the target pattern is extracted by specifying the search position has been described.
  • the search position is specified by a pin point but also a certain area is surrounded by a pointer operation.
  • the search position can also be designated as a region.
  • the present embodiment it is possible to realize a recipe setting device or an inspection support device that is very effective in setting an inspection region having a low repeatability pattern. It goes without saying that the region setting method of this embodiment can be applied not only to so-called appearance inspection but also to a defect review apparatus or a dimension measurement apparatus.
  • Example 3 an apparatus having a configuration in which the design layout data analysis function described in the first and second embodiments is independent from the recipe generation apparatus and is a separate unit (inspection support apparatus) will be described.
  • FIG. 11 shows the arrangement of the inspection support apparatus of this embodiment and various apparatuses connected to the inspection support apparatus.
  • Various devices such as the defect information server 26 and the design data server 27 are connected to the optical inspection / measurement device 21 or the SEM inspection / measurement device 22 installed in the clean room 20 through the communication network 25 as shown in FIG.
  • the network interface 31, the storage device 32, the processor 33, the memory 34, the user interface 35, etc. incorporated in the recipe generating device 30 in the first and second embodiments
  • the point that is incorporated in the inspection support device 36 different from the recipe generation device 30 and the recipe generation device are the recipe generation device A for the optical inspection / measurement device and the recipe generation device B for the SEM inspection / measurement device 3 is different from the arrangement of FIG.
  • FIG. 12 is a flowchart showing a process executed by the processor 33 when analyzing the structure of the design layout data in the inspection support apparatus 36 of the present embodiment.
  • the processor 33 When the device operator instructs to start design layout data analysis via the GUI or the like, the processor 33 first reads the design layout data (step 1201), and then sets the value of the counter for counting cells to the initial value 0. (Step 1202). Next, the data program of the design layout data is analyzed from the beginning, a program routine corresponding to the root cell is searched (step 1203), and it is searched whether there is a link to another program routine. If a link is found, it jumps to the link destination and searches for the link destination (step 1204), and determines whether the link destination is a cell (step 1205). If the link destination is a cell, the counter value is incremented by 1 (step 1206), and it is searched whether there is any further link. If the link destination is not a cell, the process returns to the link source to search for the presence of a further link (step 1204).
  • step 1206 After the completion of step 1206, it is determined whether or not there is a further link destination (step 1208). If there is a link destination, the process returns to step 1204 and the processes of steps 1205 to 1206 are repeated. Thereby, the reference count of all the cells can be counted for the tree on the hierarchical structure of the cells. Further, when returning to the link source cell in the determination step of step 1205, it is hierarchically returned to the cell one layer higher. Therefore, searching for another link in the link source hierarchy (step 1204) corresponds to searching for another branch tree of the upper cell.
  • step 1208 it is determined whether or not all the programs of the design layout data have been searched (step 1209). If the search has not been completed, the link source Returning to the cell, the processing of steps 1204 to 1209 is repeated. If all the programs of the design layout data have been searched, the analysis of all the cells is completed, and the number of references for each cell is stored in the memory 34 in association with the cell name (or an identifier for distinguishing the cell). The layout data analysis process ends.
  • the analysis result stored in the memory 34 is transferred to the recipe generating device via the communication network 25, and is referred to by the device operator when performing the recipe generating operation.
  • the memory 34 stores a program corresponding to the steps shown in FIG. 12 and is executed by the processor 33.
  • the flow described above is almost the same as the processing executed in the recipe generating device 30 of the first embodiment, but a plurality of recipe generating devices can be obtained by separating the recipe generating device and the design layout data analysis processing device. It becomes easy to share the analysis result of the design layout data between the two.

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Abstract

　設計レイアウトに記録された情報を、直接、解析して、所望の領域を抽出し、この抽出方法を用いて検査レシピを生成し、効率的な検査を実現する。　設計レイアウトデータの階層情報を解析して、その内部データであるセル一つ一つが設計レイアウトデータ内での参照回数を計算して、参照回数の多い順に並び替えて、対象を探索し、その上位セルを追跡することによって、メモリマットなどの所望の回路モジュールの領域抽出を容易にする。

Description

レシピ生成装置、検査支援装置、検査システムならびに記録媒体
　本発明は、パターンが形成された試料の検査時、計測時あるいは欠陥レビュー時に、検査領域、計測領域あるいはレビュー領域を設定する方法、当該領域設定のために使用される装置、あるいは上記検査領域の設定方法を実行する機能を備えた検査装置ないし計測装置に関する。
　また、上記領域設定工程を生成過程に含む検査レシピ、計測レシピあるいは欠陥レビューレシピを生成するレシピ生成装置あるいは当該レシピ生成装置で使用されるプログラム、プログラムが格納された記録媒体に関する。
　従来、半導体前工程ウエハ製造における歩留り低下の主原因は、半導体ウエハ上にランダムに発生する異物であり、この異物を低減することで歩留りを維持できていた。しかし、近年、半導体デバイスの微細化が進むにつれ、設計レイアウトに依存した欠陥の比率が高まってきている。
　このレイアウト依存性のある欠陥は、システマティック欠陥と呼ばれている。例えば、リソグラフィーのプロセスマージン狭隘化に伴って発生する欠陥はホットスポットと呼ばれる。また、設計レイアウトにおけるメモリ部とそれ以外の領域の境界において欠陥が生じる場合がある。上記境界部はパターン密度が不均一となりやすく、このような不均一さが原因となって、リソグラフィー、ＣＭＰ、エッチングといった半導体デバイスの製造プロセスに異常を来たし、その結果、欠陥が発生する。このような欠陥はマット端不良と呼ばれる。
　これらの欠陥を低減するため、その製造途中において、暗視野ならびに明視野の光学式、もしくは電子ビーム方式などの欠陥検査装置で検査が行われていた。しかし、近年のパターン微細化に伴い、光学式の欠陥検査装置では、その分解能の限界から、微小な欠陥を見逃す場合が多くなってきた。一方、電子ビーム方式では、分解能は要求を満たすものの、単位時間あたり検査可能な面積に限りがあり、実用的な時間内にウエハ全面やチップ全面を検査できないという問題があった。
　そこで最近では、上記のマット端不良など、ある程度、発生箇所が予測可能な欠陥については、その発生箇所を高分解能の電子ビームで重点的に検査する手法が採られるようになってきた。
　また、ホットスポットについても、リソグラフィーシミュレーションの結果に基づいて、露光マージンの狭いパターンの発生箇所をある程度予想し、このような予想箇所を高分解能の電子ビームを用いてパターンの一次元あるいは二次元の形状評価を行うことが一般に行われている。
　ここで問題となるのが、電子ビームで検査すべき場所の指定やそのときの検査条件の設定を、いかに短時間で簡単にできるかである。ホットスポットの座標情報は、リソグラフィーシミュレーションの結果から求めることができるが、マット端不良の場合は、メモリ領域端部の位置情報を何らかの形で取得する必要がある。この問題に対するアプローチとして、パターンの設計レイアウト情報を用いてメモリ領域やロジック領域といった検査領域を特定することが古くから着想されており、いくつかの手法が報告されている。
　たとえば、特許文献１には、設計レイアウトデータから特定の領域を抽出するために、設計レイアウトデータ上の特定のデータセットに、識別子、色、数値あるいは名称といったラベルを予め付与する発明が開示されている。
　また、特許文献２には、ＧＤＳＩＩやＯＡＳＩＳなどの業界標準フォーマットを含む設計レイアウトデータからフーリエ分析などの数学的手法を用いて周期構造を抽出し、得られた周期構造の情報を設計レイアウトデータから合成されるレイアウトパターン上にマッピングすることにより、設計レイアウトデータから検査対象となる特定構造を抽出する発明が開示されている。
　さらにまた、特許文献３には、設計レイアウトデータを格子状に分割し、各格子毎にパターン密度を計算してパターン密度が同程度の領域をグループ化することにより、レイアウトパターンをセル部や非セル部といった機能モジュールの構造単位に分割する発明が開示されている。分割された領域は検査対象領域（特許文献３の記載においては部分検査領域）として設定される。
米国特許第６４８３９３７号 特表２００５－５１４７７４号公報（米国特許第６８８６１５３号） 特開２００２－３２３４５８号公報（米国特許第７２３１０７９号）
　上記特許文献１～３に示されるように、検査あるいは計測において、検査あるいは計測を行うべき場所をどのように設定するかは非常に重要である。しかしながら、検査対象となる実際の物理パターンを設計レイアウトデータと関連付けることはそれほど容易ではない。
　例えば、特許文献１に記載の発明の場合、設計レイアウトデータ上の特定のデータセットにラベルを付与するという準備作業が発生するが、この作業をどのように実行するか乃至自動化するかの詳細については全く開示がない。また、付与したラベルの情報はデータベース化する必要があるが、設計データのデータサイズは、すでに数十ギガバイトを超えるオーダが一般的となっており、データを加工する工数が膨大となることや、加工したデータを別に保存することで、膨大な容量の記憶装置を用意する必要が生じてしまう。さらに、一般的な設計レイアウトデータのデータフォーマットには、製造プロセスにおける検査を見越した識別子などを格納する部位は含まれていない場合が多く、設計レイアウトデータとラベルとの対応を別ファイルとして管理する必要も生じる。
　また、特許文献２に記載のように、フーリエ分析などの数学的手法により設計レイアウトデータの周期構造を分析する発明の場合、近年開発されている多機能な半導体デバイス（例えばグラフィックスチップ機能や通信機能を有するマイクロプロセッサ）の様に１つのチップに多数の異なる機能の回路ブロックが搭載されている場合、レイアウトが複雑化し、効率的にかつ精度良く周期構造を特定することが困難であるという問題がある。
　特許文献３に記載の発明の場合、レイアウトパターンのパターン密度計算に膨大な時間を要するという問題がある。近年では、半導体デバイスやフラットパネルディスプレイなどのレイアウトパターンは飛躍的に高集積化しており、領域設定をパターン密度計算により実用的な時間内で行うことは困難である。また、密度が同じであれば機能・構造が同じ領域と判断してしまうため、試料上に実際に形成されたパターンと領域境界の食い違いが生じ、よって領域設定が正しく行われない場合もあった。
　さらに本質的な問題として、設計レイアウトデータの構造解析結果から検査対象となるターゲットパターンを特定するためのツールが従来は存在せず、従って、上記の各特許文献に記載された各種の設計レイアウトデータの構造解析手法を有効に活用することができなかった。
　そこで、本発明は、設計レイアウトデータからの所望領域の抽出を従来よりも高速に実現できる方法および装置を提供することを目的とする。
　また、本発明の別の目的として、各種の解析手法により求められる設計レイアウトデータの階層構造の情報と検査対象となるターゲットパターンを対応付けることができるツールを提供することを目的とする。
　さらには、上記の高速な抽出機能あるいは上記ツールを搭載したレシピ生成装置、さらには当該レシピ生成装置と検査装置、観察装置あるいは計測装置とを組み合わせた検査システム、観察システムあるいは計測システムを提供することを目的とする。
　本発明は、検査、観察あるいは計測の対象となるパターンの設計レイアウトデータからパターンの階層情報を読み取り、当該階層情報に基づき対象領域を設定する点を特徴とする。具体的には、設計レイアウトデータからパターンに含まれるセルあるいは機能領域間の参照関係を分析し、当該結果に基づき対象領域を特定することを特徴とする。
　また本発明は、各種の解析手法により取得された設計レイアウトデータの階層構造の情報と、設計レイアウトデータを画像展開して得られるパターンとを画面上で対比し、上記階層構造の各階層とパターンとを対応付け可能なユーザインターフェースを備えることを特徴とする。
　本発明によれば、所望の検査ないし観察ないし計測の対象領域を設計レイアウトデータから直接かつ従来よりも高速に抽出することが可能となる。抽出原理が簡単であるため演算処理に要する時間も従来法より短く、従って、レシピ生成を従来よりも短時間でかつ簡単に行うことが可能となる。
　また、本発明によれば、設計レイアウトデータの階層構造の解析結果とレイアウトパターンとを対応付けるツールが提供されるため、所望の検査ないし観察ないし計測の対象領域と簡便に設定することが可能となる。
半導体ウエハ上に形成されたセルの配置を示す図。 設計レイアウトデータによって記述される一般的なセル階層構造の説明図。 実施例１のレシピ生成装置および当該レシピ生成装置に接続される各種装置の配置を示す図。 実施例１のレシピ生成装置を用いたレシピ生成手順および検査装置での検査実行手順を示すフローチャート。 セル階層構造の解析結果を示す図。 実施例１の検査領域の設定手順を説明する補足図。 メモリマット内におけるターゲットパターン内検査領域設定のバリエーションを示す図。 検査対象であるチップの選択方式のバリエーションを示す図。 実施例１のレシピ生成装置のＧＵＩ画面の一例。 実施例２のマット端検査の概要図。 実施例３の検査支援装置および当該検査支援装置に接続される各種装置の配置を示す図。 検査支援装置で実行されるプログラムの実行ステップを示すフローチャート。
（実施例１）
　本実施例では、半導体ウエハ上に形成されたパターンのうち、メモリマットの端部（以下、マット端）を検査領域として抽出する処理を実行するレシピ生成装置の実施例について説明する。以下、本実施例について図面を参照しながら説明する。
　まず、マット端検査の概要について、図１を用いて説明する。図１（ａ）に、検査対象であるウエハ１上にチップ２が配列された様子を模式的に示す。検査においては、ウエハ１上のチップがすべて検査対象になる場合もあれば、図示したように、検査チップ３を指定した抜き取り検査が行われる場合もある。
　図１（ｂ）には、チップ２の設計レイアウト５を示す。設計上は、検査チップ３の設計レイアウトもチップ２と同様である。図１（ｂ）は、８個のメモリマットＡ６と１個のメモリマットＢ６′が１つのチップ上に搭載された構造のチップを示す。メモリマットＡ６とＢ６′の４つの角部（コーナー）付近に示される丸枠はマット端７を示し、前述したマット端検査とは、これらのマット端７を検査するものである。ただし、マット端の定義は図１（ｂ）に限られず、種々の指定方法がある。
　図１（ｃ）には、マット端検査で得られる画像の一例を示す。図１（ｃ）の左側は良品のマット端検査画像９を示し、図１（ｃ）の右側は不良品のマット端検査画像９′を示している。不良品のマット端検査画像９′においては、パターンが均一に形成されておらず、メモリマットの角部に近づくにつれてパターンが矮小化している。検査は、複数のマット端検査画像９を３者比較することにより行われる。または、良品のマット端検査画像９を用意するか、設計レイアウトデータを画像展開して得られるレイアウトパターンの画像あるいは当該レイアウトパターンに露光シミュレーションを施して得られるパターンの画像とマット端検査画像とを２者比較しても不良パターンを検出することができる。マット端検査の対象としては、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリを代表とするメモリ製品だけでなく、これらの回路が組み込まれたシステムＬＳＩであってもよい。以上が一般的に行われているマット端検査であるが、必ずしも以上に限定されない。なお以降の説明で、“レイアウトパターン”とは、設計レイアウトデータを画像展開して得られるパターンあるいは当該パターンの画像を意味するものとする。
　次に、図２および図３を用いて、半導体の設計レイアウトのセル階層構造および半導体デバイスのレイヤ構造について簡単に説明する。
　一般に、半導体デバイスの設計レイアウトデータは階層構造を有しており、セルと呼ばれる基本単位を用いて記述されている。ここでセルとは、集積回路の設計レイアウトデータ中で繰返し用いられるパターンデータの集まり、または論理的あるいは機能的に意味のあるパターンデータの集まりである。データ上、複数のセルの集合物に名前を付けて新たなセルとして取り扱うことも可能である。また、機能的に意味のあるパターンデータをセルとすれば、このようなセルに対応するパターンは、チップレイアウト上ではある機能を
持った機能領域を構成する。
　一般的な設計レイアウトのセル階層構造を説明するため、図２に各階層のセルを画像展開して得られるパターンを階層的に示す。階層構造の最上位であるルートセルには、一つのチップ全体のパターン情報が収められており、ルートセル全体を画像展開すると、パターン５７で表わされるパターンが得られる。このルートセルの一段階下位のセルとして、パターン５７の最外周の枠に相当するパターン５０に対応するセルＡが配置されている。
　設計レイアウトデータでは、このようなセル間の階層構造を保持するようにデータ構造が定義されている。まず、レイアウトのルートセルについて、各セルの名称とそのセルが含む１つ下の階層のセルへのリンク情報が格納される。そして、その下層のセルについても同様にその名称と更にその１つ下の階層のセルへのリンク情報が格納される。このようなセル間の関係を、さらに下の階層に対して繰り返し適用し、レイアウト内の全てのセルについての情報を格納する。
　従って、このような設計レイアウトデータの構造を活用すべく、データを構成するセル通しのリンク関係を調べ、その参照回数をカウントすれば、セルの階層関係や階層数を検出することができる。
　実際のパターンは、設計レイアウトを元に作成された複数枚のマスクを用いて、露光プロセス（レジスト塗布→マスクを用いた露光→現像）にて作成される。なお、各セルに対応するパターンを形成する際に、複数のフォトマスクが使用される場合や、逆に、１つのフォトマスクで、複数のセルに対応するパターンを形成する場合もある。従って、設計レイアウトデータの階層構造は、設計レイアウトデータを用いて実際に製造される半導体デバイスの物理的な層構造とは異なる場合もある。
　このように、設計データは最下位のセルを単位とする階層構造で定義されており、下位のセルが上位のセルに参照されることで、複雑なパターンを記述することが可能となっている。以降の説明では、あるセルに対する上位階層のセルを親セル、下位の階層のセルを子セル、孫セルと呼ぶ場合もある。
　次に、図２で説明した設計レイアウトデータの階層構造を利用して、半導体デバイスのメモリマット端を検査領域として設定する検査レシピの生成方法について説明する。本事例では、設計レイアウトが非常に単純化されているが、実際の半導体は高集積化が進んでいるため、複雑な構造となっている。複雑な構造においても、簡便にレシピ設定をするために、参照回数と上位セル追跡を用いた方式について、以下に述べる。
　図３には、本実施例のレシピ生成装置と、当該レシピ生成装置に接続される各種装置の配置を示す。半導体デバイスの製造工程は、通常、清浄な環境で保たれたクリーンルーム２０内で処理される。クリーンルーム２０内に、製品ウエハの欠陥の検査を行う光学式検査・計測装置２１、ＳＥＭ式検査・計測装置２２といった光学式あるいはＳＥＭ式の検査装置を設置する。これら両者を設置してもよい。
　光学式検査・計測装置２１には、欠陥検査のための暗視野欠陥検査装置や明視野欠陥検査装置、パターン寸法計測のためのスキャットロメトリ式計測装置などが含まれる。一方、ＳＥＭ式検査・計測装置２２には、欠陥検査のための電子ビーム欠陥検査装置、欠陥検査ならびに検出した欠陥の高分解能ＳＥＭ像が取得可能な欠陥レビューＳＥＭ、パターン寸法計測のための測長ＳＥＭなどが含まれる。これらの光学式検査・計測装置２１とＳＥＭ式検査・計測装置２２の取得データは、通信ネットワーク２５を介して接続した欠陥情報サーバ２６に転送され、保存される。
　光学式検査・計測装置２１とＳＥＭ式検査・計測装置２２で用いるレシピを生成するため、レシピ生成装置３０を配置し、通信ネットワーク２５と接続して、生成したレシピを転送できるようにしておく。レシピ生成装置３０は、設計レイアウトデータを用いてレシピ生成を行う機能を有し、通信ネットワーク２５を介して、検査対象の設計レイアウトデータが保存されている設計データサーバ２７と接続される。レシピ設定に使用される設計レイアウトデータは、ＧＤＳ－ＩＩやＯＡＳＩＳといった業界標準のフォーマットが望ましいが、必ずしもこれに限定されない。なお、図１に示したデータの授受については、通信ネットワーク経由をベースとしているが、ハードディスクドライブやメモリスティックといった記録媒体経由でも可能である。
　レシピ生成装置３０は、ワークステーションやパーソナルコンピュータなどによって構成され、光学式検査・計測装置２１とＳＥＭ式検査・計測装置２２で用いられるレシピの生成を支援する機能を備える。具体的には、他の装置やサーバとのデータ授受を行うネットワークインターフェース３１、設計レイアウトデータやすでに生成されたレシピやレシピ生成プログラムなど必要な情報を格納するストレージ装置３２、レシピ生成装置３０の機能を実現するために必要な演算処理を実行するプロセッサ３３、当該プロセッサ３３で使用されるプログラムや演算処理上必要となるテーブルなどが格納されるメモリ３４、設計レイアウト５やオペレータが指示内容を入力するためのＧＵＩ（Graphical User Interface）が表示されるディスプレイ、ＧＵＩを操作するためのキーボード、ポインティングデバイス（マウス等）などのユーザインターフェース３５などを含んで構成される。プロセッサ３３で実行される処理としては、例えば、設計データサーバ２７から取得した設計レイアウトデータをシステム内に読み込めるようにするための図形変換や、ユーザの要求に応じた設計レイアウトの表示処理や、設計レイアウトデータのセル階層構造の解析処理などがある。
　次に、図４を用いて、レシピ生成装置３０から検査装置（光学式検査・計測装置２１とＳＥＭ式検査・計測装置２２の総称）にレシピを送り、検査を実行するまでの手順を説明する。
　図４は、レシピ生成から検査実行までのフローチャートであり、ステップ８１から８７までがレシピ生成装置側での処理を、ステップ９０から９２までが検査装置側での処理に対応する。
　ステップ８０では、レシピ生成装置３０は装置オペレータのレシピ生成処理開始の指示待ち状態であり、装置オペレータの開始の入力を契機としてレシピ生成処理開始が開始される。
　レシピ生成処理開始が開始されると、プロセッサ３３は、はじめに、設計レイアウトデータの読み込みを開始し、ストレージ装置３２に格納する。その際プロセッサ３３は、ＧＵＩの操作など装置ユーザの指示に従い、検査を行う対象物理レイヤの情報を予め取得しておき、そのレイヤの形成に関係する設計レイアウトデータのみを読み込むこととする。同時に、設計レイアウトデータを画像展開してレイアウトパターンを描画する処理が実行され、ディスプレイ上に表示する（ステップ８１）。これにより、設計レイアウトデータ上でのレシピ設定が可能な状態となる。
　次に、プロセッサ３３は、設計レイアウト５と検査装置での座標系の原点合わせ処理を実行する（ステップ８２）。検査装置では、チップの左下隅を原点とする場合が多いのに対して、設計レイアウトはチップの中央を原点とする場合がしばしばあるため、両者の座標系を合わせるために、設計レイアウトにおいて検査装置で用いる原点を登録することで、原点合わせを行う。この原点合わせ処理は、検査装置で用いる原点が既に分かっている場合には、プロセッサ３３がストレージ装置３２あるいはメモリ３４に格納されている数値を読み出して実行するが、上記原点が分かっていない場合には、装置オペレータがＧＵＩ画面を介して設定を行う。
　次に、設計レイアウトデータを解析して検査対象とするターゲットパターンの探索を行い（ステップ８３）、この結果を用いて、撮像視野（ＦＯＶ：Field Of View）のサイズや検査領域等の条件設定を行う（ステップ８４）。本実施例のマット端部の抽出処理はこのステップ８３で実行される。
　ステップ８４の条件設定では、例えば、電子線を用いた検査の場合、視野サイズや検査領域だけでなく、ビーム電流、加速電圧、スキャンスピード、フレーム加算回数、オートフォーカスの有無、アドレッシングの有無やこれに伴う各種設定などを適宜設定しておくことも可能である。
　次に、ウエハ内チップ配列情報の取得もしくは作成とチップ選択を行う（ステップ８５）。このチップ選択８５は、回路ブロックの探索８３の前に行っても良い。
　ステップ８６では、仮決定した検査シーケンスの確認処理を行い、検査領域が正しく設定されたかどうかの確認作業を行う。この作業は、装置オペレータが、セル毎のパターンをレイアウトパターン上でスライドショー表示して目視確認することにより行うことができる。また、ＧＵＩ上には検査の予想時間が表示されるため、検査にかかる時間が長すぎないかどうかを確認することができる。確認後、装置オペレータがＧＵＩ上に表示される送信ボタンをクリックすると、生成したレシピの検査装置へのアップロード処理が実行される（ステップ８７）。
　次に、検査装置側での手順について述べる。はじめに、必要に応じて、送られてきたレシピの確認や補充９０を行う。送られてきたレシピだけで検査が可能であれば、必要はないが、不足な情報があれば、適宜補充して登録する。次に、ビーム調整や試料のアライメントなどの検査準備９１を行う。準備が整ったところで、レシピに基づいて実際の検査を実行する（ステップ９２）。
　次に、レシピ生成装置３０で実行される設計レイアウトデータの解析処理と、当該解析処理に基づく検査領域の設定処理の詳細について説明する。
　図４に示したフローチャートの処理ステップがステップ８４に遷移すると、レシピ生成装置３０に格納されたプロセッサ３３は、ストレージ装置３２に格納された設計レイアウトデータを読み込み、設計データのセル階層構造の解析処理を開始する。
　具体的には、ＧＤＳＩＩやＯＡＳＩＳなど、各種のフォーマットで記述された設計レイアウトのデータを読み込み、ルートセルに相当するデータを特定し、ルートセルからリンクされているデータを探索し、リンク先がセルかどうかを判定し、セルであれば当該セルのカウント値を１だけインクリメントし、リンク先のデータのさらにリンク先を探索する処理を繰り返すことにより、設計レイアウトデータの構造を解析する処理を実行する。以上の要領により、各階層に配置されているセルの参照セル（あるいは被参照セル）を数え上げる処理が実行される。
　図５には、図２に示した階層構造の設計レイアウトデータを上述の要領で解析した結果を示す。図５の（ａ）は、判明したセル階層構造をツリー状に表記したものである。図の左端がルートセルに相当し、図の右にいくに従って、その下位に位置するセルを記載してある。各セル間の関係については、前述した通りである。
　図５の（ｂ）は、各階層のセル名称とそのセルが用いられる個数、すなわち、参照回数の関係を示した表である。ここで挙げたセルを左のカラムにリストアップし、それぞれの参照回数をその右側に表示した。注意すべき点は、セルＣとセルＤの参照回数である。セルＣは、その上位であるセルＢひとつにつき、４回参照されているが、ルートセル内ではセルＢが２回、セルＢの上位セルであるセルＡが１回参照されているため、全体における合計の参照回数は、その乗算結果である８回となる。同様に、セルＤは、セルＢひとつにつき、２４回参照されており、セルＢが８回参照されているため、全体における合計の参照回数は、その乗算結果である１９２回となる。
　さて、以上の演算処理により設計レイアウトデータの階層構造自体は解析できるが、検査、計測あるいは観察の対象とするターゲットパターンがどの階層に存在するかは未知である。ターゲットパターンとセルを対応付けるには、セル階層中のどこかのセルとこれに対応するパターンとの対応付けを少なくとも一例以上行い、対応付けが取れたセルを出発点として、ターゲットパターンに辿り着くまでセル階層を追跡すればよい。
　そこで本実施例では、上記の解析結果をレシピ生成装置３０のＧＵＩ上に表示し、当該解析によるセル階層構造を装置オペレータが目視確認してターゲットパターンあるいはターゲットセルの階層を指定することにより、ターゲットパターンとターゲットセルとを対応付ける。上記のＧＵＩは、レシピ生成装置３０に備えられたディスプレイ上に表示される。
　以下、図６を用いて、設計レイアウトデータの解析結果を用いて本実施例の検査ターゲットであるマット端を特定するための手順について説明する。図５（ａ）に示した階層ツリーおよび図５（ｂ）に示した表から、最下位のセルはセルＤおよびセルＧであること、最も参照回数の多いセルはセルＤであり、セルＤはセルＢの孫セル、つまりセルＢの系統に含まれることが分かる。また、ルートセルから見たセルＢの参照回数は２回である。
　図６（ａ）は、検査対象領域を含むレイアウトパターンを示す図である。本実施例においては、ターゲットパターンは図６（ａ）中、黒丸で示されたメモリマット領域の端部であり、図６（ａ）中、丸枠で囲まれた領域が検査すべきエリアに相当する。なお、実際のメモリマットではメモリセルのサイズはもっと小さく、検査エリア内に多数のメモリセルが含まれるのが普通であるが、図２および図５との整合のため、図６（ａ）では実際の半導体デバイスよりもメモリセルの数を減らして図示している。
　図６（ｂ）は、図５（ｂ）に示した表を参照回数の多いセルの順に並び替えた（ソートした）テーブルである。上述の通り、最も参照回数が多いセルは１９２回参照されているセルＤであり、セルＢの系統に含まれている。一方、図５（ａ）に示したツリーには、別の最下位セルとしてセルＧも存在し、ターゲットパターンに対応するセルを含む系統としては、セルＧを包含するセルＥのツリーである可能性も存在する（セルＨは内部構造を持たないので、ターゲットパターンの候補としては排除される）。
　ここで、図５（ａ）に示す階層ツリー、図６（ａ）に示すレイアウトパターンおよび図６（ｂ）に示すソート済みテーブルをそれぞれ対比すると、まずルートセル直下の階層に配置され、個数が１個かつ他の全セルを含むセルはセルＡしかないことが分かる。従って、セルＡに対応するパターンはパターン５０であることが分かる。
　次に、最下位のセルの個数に着目すると、セルＢの最下位セルであるセルＤの個数は１９２個、セルＥの最下位セルであるセルＧの個数は１０個である。従って、図６（ａ）のレイアウトパターンと対比すれば、セルＤに対応するパターンがパターン５３、セルＧに対応するパターンがパターン５６であることが分かる。レイアウトパターンを目視確認すれば、パターン５３がメモリマット領域中のメモリセルであることは自明であるから、よって、ターゲットパターンであるメモリマットはセルＤからセルＡを結ぶツリーのいずれかのセル階層に配置されていることが分かる。
　図５（ａ）に示す階層ツリーによれば、セルＤはセルＡから分岐するセルＢの系統上に存在している。従って、図６（ａ）のレイアウトパターン上で、セルＢを起点として上位セル側からターゲットパターンを追跡するか、あるいはセルＤを起点として下位セル側からターゲットパターンを追跡すれば、検査対象であるメモリマットに対応するセルを抽出することができる。いずれの側から追跡を行うかは、より早くターゲットパターンに辿り着ける側を選択すればよいが、メモリマットはメモリセルの高々数階層（１階層あるいは２階層）程度上位の構造体と考えられるから、本実施例の場合はパターン５３側、すなわちセルＤ側から追跡を行う。
　図６（ｃ）は、セルＤの上位セルを１段階ずつ追跡してレイアウトパターンとして表示した様子を示す図である。強調のため、各階層のセルに対応するパターンは斜線で塗りつぶして表示している。図中には、セルＤが属するツリー上の上位セルの参照回数を、図５に示したセル構造の解析結果から抽出して表示し直したテーブルも併せて示す。１段目のセルＢの参照回数は８回であり、レイアウトパターン上でパターン５２が現れる個数と一致する個数である。
　一方、レイアウトパターンを参照すると、パターン５２はメモリセルであるパターン５３を包含し、かつセルＤを直接参照するパターンになっており、従って、パターン５２すなわちセルＣがターゲットパターンであるメモリマットに対応することが分かる。ここで、セルＢつまりパターン５１、セルＡつまりパターン５０のいずれもレイアウトパターン上でメモリセル以外のセルも参照しており、従って、これらのパターン５０、５１はメモリマットには対応しない。
　以上説明したセルとパターンとの対応付け処理は、装置上は、図５（ａ）、図６（ａ）および図６（ｂ）（あるいは図５（ａ）、図６（ａ）および図６（ｂ）により表わされる情報）をレシピ生成装置のＧＵＩ上に表示し、ＧＵＩ操作により各セルに対応するパターンをレイアウトパターン上で強調表示させ、強調表示させるセルを順次変えてセルとパターンの対応を目視確認することにより実行される。強調表示の方法としては、例えばパターン輪郭線を太線で表示する方法や画面背景と色を変えて表示する方法、あるいは図６（ｃ）のように斜線で塗り潰すといった方法が考えられる。
　以上の強調表示処理を実行するために、本実施例のレシピ生成装置に備えられたメモリ３４には、レイアウトパターン全体でオペレータの指定したパターンおよび当該パターンと参照・被参照関係にあるパターンを強調表示する処理を行うプログラムが格納されており、プロセッサ３３がこのプログラムを実行することにより、上記の表示機能が実現される。ターゲットパターンに対応するセルが判明した後は、当該セルに対応するパターンの所望領域をＧＵＩ上で指定し、最終的な検査領域として設定する。以上の作業は、後述する図８（ａ）に示すＧＵＩを介して行われる。
　なお、以上の図６を用いた説明では、セル階層の最下位側からターゲットセルを追跡したが、最上位側、すなわちルートセル直下の階層のセルから追跡を開始しても検査領域を設定できることは言うまでもない。また、セル階層が複雑な場合、最下位セルと最上位セルの間に適当な中間階層セルを設定し、この中間階層セルを起点としてセルの追跡を行うことも可能である。
　対象セルが特定された後は、ターゲットパターン内のどの部分をマット端検査の検査領域とするかを指定する。マット端をどのように指定するべきかはチップの種類やデバイスの製造プロセスによって変わるため、マット端の領域指定は検査の種類に応じて必要となる。ターゲットパターン内での領域指定は、後述の図９に示すＧＵＩを介して装置オペレータが行う。上記指定されたターゲットパターン内の検査領域には、適当な大きさの撮像視野（ＦＯＶ：Field Of View）が指定され、上記領域の画像が撮像される。ＦＯＶの大きさは、検査条件や検査装置の撮像能力に応じて変わり、指定領域を一度で撮像できる場合もあれば、数回の撮像が必要な場合もある。なお、以降の説明では、ターゲットパターン内に指定された検査領域を「ターゲットパターン内検査領域」と称する。
　図７には、マット端部の領域指定のバリエーションを示す。
　図７（ａ）では、ターゲットパターン内検査領域をメモリマット端部の四隅に指定した例を示している。図中の四角枠がターゲットパターン内検査領域７０である。本例では、ターゲットパターン内検査領域の大きさをＦＯＶサイズと同じに設定している。また、設計レイアウトデータは適当な原点からのセルの位置情報を内部情報として持っている。従って、本例では、ターゲットパターンであるメモリマット（パターン５２）と一致するセルが何かという情報とＦＯＶのサイズ情報が分かれば、セルの位置情報とＦＯＶサイズからＦＯＶを配置すべき座標を自動的に算出して設定することができる。
　図７（ｂ）では、マット端の四隅に加えて、マットを額縁状に囲むように、四角枠で示したターゲットパターン内検査領域７０を指定した場合を示している。マットの四隅の情報だけではないため、よりきめこまやかなできばえ管理が可能である。
　図７（ｃ）では、マットに対して、格子状に、四角枠で示したターゲットパターン内検査領域７０を指定した場合を示している。マット中央の情報も含むため、できばえの比較に有効である。図７（ｂ）および（ｃ）は、ターゲットパターン１つにつき、縦横のＦＯＶ配置数を指定すれば自動設定が可能である。
　図７（ｄ）では、マット全体を囲むように、四角枠で示したターゲットパターン内検査領域７０を自動指定した場合を示している。本例では、ターゲットパターン内検査領域の大きさとＦＯＶサイズとは一致しないので、マット内に複数のＦＯＶを配置して、あるいはステージ連続移動形式で、メモリマットを撮像することになる。
　図７（ｅ）では、図７（ｄ）で設定したターゲットパターン内検査領域の大きさを、予め定義した距離だけ内側に縮退させて領域設定を行った例を示している。セルの情報と縮退量が設定されていれば、本例も自動設定が可能である。ここで、図７（ｄ）および（ｅ）は、走査型の検査、すなわち、明視野式や暗視野式の光学式検査、あるいは、ＳＥＭ式外観検査に有効なレシピである。
　図７（ｆ）では、図７（ａ）で設定した検査領域をシフトさせる方式を記載している。マット端すれすれで検査領域を設定してしまうと、ＳＥＭ式欠陥レビューや寸法計測のためにステージを動かした際、ステージの停止精度が十分でない場合に、パターンをＦＯＶ内に収められなくなる可能性があるためである。拡大図１はシフト前のターゲットパターン内検査領域の配置を、拡大図２はマット端の外側にシフトさせた状態のターゲットパターン内検査領域の配置をそれぞれ示している。シフト量を予め設定しておけば、本例も自動設定が可能である。
　なお、以上の説明した自動設定の機能は、レシピ生成装置３０に備えられたプロセッサ３３がメモリ３４に格納されたプログラムを実行することにより実現される。
　マット端検査の詳細な検査領域を指定した後は、ウエハ内の検査すべきチップを選択する。図８は、ウエハ内のチップ選択方式の種類を示したものである。図８（ａ）は、検査チップを縦ストライプ上に複数列配置したものである。ストライプの開始チップと選択幅および非選択のピッチを設定することで、自動設定可能である。図８（ｂ）は、検査チップを同心円状に配置して、ウエハ外周に一列、ウエハ中央に１箇所として指定したものである。ウエハの面内分布や、特にできばえが悪くなると予想されるウエハ外周でのできばえ評価に有効である。図８（ｃ）は、ウエハ外周４箇所とウエハ中央の５箇所をマニュアルで設定した例である。
　これらの設定を行うためには、事前にウエハ内のすべてのチップの配列情報が必要であるため、その情報を事前に取得するか、無い場合には事前に作成しておく必要がある。
　図９には、本実施例のレシピ生成装置３０に付随するディスプレイ上に表示されるＧＵＩの一例として、ユーザ画面１００を示した。装置オペレータは、図４のステップ８３で説明した設計レイアウトデータの解析処理が終了すると、図９（ａ）に示すＧＵＩを呼び出して各種の操作を行い、図４のステップ８４に相当する検査領域の設定処理を行う。
　本実施例のＧＵＩは、種々の検査条件を設定する設定画面がタブ表示されており、セル階層解析に基づく検査領域を設定する場合、「検査領域設定」タブをクリックすることにより、図９（ａ）に示される設定画面を呼び出すことができる。
　図９（ａ）に示されるユーザ画面に表示されるボタン、ウィンドウ等の機能は以下に示す通りである。
　読込みボタンをクリックすると、設計レイアウトデータや既に登録されたレシピの読み出し処理が行われる。保存ボタンをクリックすると、編集したレシピの保存動作が行われる。送信ボタンをクリックすると、検査装置へのレシピアップロード処理が行われる。探索位置指定ボタンはセルを検索するためのボタンであり、当該ボタンをクリックすると、指定された位置に存在するセルのみが探索される。「広域」ウィンドウは、レイアウトパターンの広域表示画面であり、「詳細」ウィンドウは、広域ウィンドウに表示されたレイアウトパターンの一部をズーム表示する画面である。「参照回数」ウィンドウには、参照回数をカウントしたセルをツリーとは無関係に参照回数の多い順にリストアップしたデータが表示される。「上位セル」ウィンドウには、指定された任意のセルに対する上位セルの参照回数を抽出した結果が表示される。「参照回数」ウィンドウおよび「上位セル」ウィンドウの右側にはスクロールバーが表示されており、表示セル数が多い場合には、スクロールバーを操作して表示するセルを変えることができる。
　額縁ボタンは、メモリマットや周辺領域といったターゲットパターンの縁の部分に検査画像のＦＯＶを配置する際に使用されるボタンであり、額縁ボタン右側の「Ｘ配置数」「Ｙ配置数」の各ボックスに２という数値を入力して額縁ボタンをクリックすると、ターゲットパターンの縁の部分に設定数分のＦＯＶが均等な間隔で配置される。
　同様に、「格子ボタン」は、検査画像のＦＯＶをターゲットパターンの内部に配置する際に使用されるボタンであり、格子ボタン右側の「Ｘ配置数」「Ｙ配置数」の各ボックスに、ターゲットパターン内部へのＦＯＶの配置数を入力して格子ボタンをクリックすると、ターゲットパターン縁を含むパターン内部に設定数分のＦＯＶが均等な間隔で配置される。全面ボタンをクリックすると、ターゲットパターン内部の全エリアが検査領域として設定される。
　「シフト量」ボタンは、ＦＯＶの配置をパターン端部から一定量シフトさせる場合に使用されるボタンであり、シフト量ボタン右側の「Ｘ設定量」「Ｙ設定量」の各ボックスに適当な数値を入力してシフト量ボタンをクリックすると、ターゲットパターン縁を含むパターン内部に設定数分のＦＯＶが均等な間隔で配置される。
　「縮退量」ボタンは、検査領域を設計データ上のターゲットパターンの外形線より若干縮小させる場合に使用されるボタンであり、例えば、ターゲットパターンがメモリマットである場合、縮退量ボタン右側の「Ｘ設定量」「Ｙ設定量」の各ボックスに適当な数値を入力して縮退量ボタンをクリックすると、設計データ上のメモリマットの境界から設定した縮退量分だけ内部に収縮した領域が検査領域として設定される。本ボタンは、主としてターゲットパターン全面を検査（ないし計測、観察）領域として設定する場合に使用される。
　「原点合わせ」ボタンをクリックすると、レイアウトパターンと検査座標系との原点合わせ処理が実行される。また、「スライドショー」ボタンをクリックすると、レシピで指定した検査領域の確認処理が実行される。「予想時間」ボックスには、設定した検査条件での１チップあたりの検査所要時間が表示される。
　図９（ｂ）には、図７で説明したウエハ内のチップ選択を行うためのＧＵＩ画面の一例を示した。「チップ配列・選択情報」ウィンドウは、ウエハ上のチップ配列を表示する画面であり、この画面上でポインティングデバイスを操作することにより、検査を行うチップを選択する。あるいは、選択したチップのウエハ上での配列を確認する。「チップ配列編集」ボタンは、ウエハ上でのチップ配列の編集機能をオン／オフするためのボタンであり、このボタンがアクティベートされた状態で上側の「同心円」、「縦ストライプ」、「横ストライプ」、「市松模様」および「ポイント」の各ボタンを操作すると、操作結果がチップ選択に反映される。また、「チップ配列編集」ボタンをインアクティベートすると、現在有効になっている選択チップの配列が固定化される。
　「チップ配列編集」ボタンの上側に表示されている「同心円」、「縦ストライプ」および「横ストライプ」の各ボタンは、本実施例のレシピ生成装置にデフォルトで備わっているチップの配列パターンであり、チップ選択作業の負担を軽減するためのツールとして使用される。
　「同心円」ボタン右側の「Ｘ設定値」「Ｙ設定値」の各ボックスに適当な数値を入力し、「同心円」ボタンをクリックすると、ウエハの最外周チップから「Ｘ設定値」および「Ｙ設定値」分だけ離れた位置のチップが同心円状に検査チップとして設定される。
　「縦ストライプ」については、ボタン右側の「分割数」「チップ数」の各ボックスに適当な数値を入力して各ボタンをクリックすると、「縦ストライプ」については、図７（ａ）に示されるような縦方向のストライプ状のチップ配列がウエハ横方向のチップ数を「分割数」で割った間隔に設定される。この際、ストライプを構成するチップ数は設定した「チップ数」に従って設定される。チップ数の最大設定値はウエハの直径上に存在するチップ数であるが、ウエハの形状は円状であるので、チップ数の設定値を最大設定値にした場合、ウエハの中心以外を通るストライプについてはチップ数を設定値の通りにできないことになる。従って、ウエハの中心以外を通るストライプについては、ストライプの配置箇所における最大チップ数がストライプの構成チップ数として設定される。「横ストライプ」については、ストライプの長手方向が縦から横に変わるだけで、「分割数」「チップ数」の各ボックスの機能については、「縦ストライプ」と同様である。
　「ポイント」ボタンは、検査対象チップをウエハ上で１点１点任意に指定するためのボタンであり、このボタンがアクティベートされた状態で、「チップ配列・選択情報」ウィンドウ上でポインタ操作を行い、所望のチップをクリックすると、当該チップを検査対象チップに指定することができる。対象チップを複数指定することもでき、検査対象チップをランダムに指定する場合などには、このボタンを用いて設定する。指定したチップが有効な状態で「ポイント」ボタンをインアクティベートすると、設定状態が保存され、検査レシピに反映される。「予想時間」ボックスには、１ウエハあたりの検査所要時間が表示される。
　以上説明した各ボタンあるいはウィンドウにより実現される機能は、全てメモリ３４に格納された画面表示処理プログラムをプロセッサ３３が実行することにより実現される。プロセッサ３３は、ボタンのクリックによるオペレータ指示やボックス内へ入力された数値を読み取り、各ボタンに対応する機能やウィンドウ内への画像表示処理を実行する。
　以上、本実施例のレシピ生成装置は、設計レイアウトデータの階層構造を解析し、設計レイアウトデータ内でのセルの参照回数を数えることにより、セル間の参照関係を求めるという新規な特徴により、メモリマットなど、検査対象とする回路モジュールの探索、レシピ上での領域設定を従来よりも容易に実現することが可能となる。
　また、設計レイアウトデータのみに依存するレシピ生成が可能であるため、レシピ生成作業を検査装置、計測装置あるいは観察装置といったクリーンルーム内の装置と切り離して行うことが可能である。よって、クリーンルーム内の各装置をレシピ設定のために占有することがなく、検査装置の稼働率を向上でき、製造ラインの設備投資を抑制できる。さらに、効率的かつ効果的に検査業務を遂行することで、近年の微細デバイスで問題となっているシステマティック欠陥を検出でき、ひいては、半導体デバイスの開発、試作、および量産時の歩留りを速やかに立ち上げることが可能となる。
（実施例２）
　実施例１では、セル階層構造の特定のツリーについて、最下位セルあるいは最上位セルを特定し、当該特定ツリーを最下位セル側あるいは最上位セル側から追跡することによって、ターゲットパターンに対応するセルを特定する検査領域設定方法について説明した。
　このような検査領域設定方法は、チップ内のパターンの繰り返し性が高い場合、例えば、メモリマットがチップレイアウト内の殆どを占めるような場合には非常に有効である。しかしながら、周辺回路やロジック回路など繰り返し性が低い領域は、最上位セルあるいは最下位セルに対応するパターンが既知のパターンである確率が低く、ターゲットパターンを確実に含むツリーを特定することが難しい。
　そこで本実施例では、レイアウトパターン上の任意のパターンあるいはセル階層ツリー上の任意のセルを選択して当該選択セルを通過するツリーを抽出し、抽出されたツリーのみを追跡対象とする検査領域の設定手法について説明する。なお、本実施例のレシピ設定装置の構成および大まかな動作は実施例１と同様であり詳細説明は省略するが、説明に際しては実施例１の記載を適宜引用する。
　今、図４に示すフローチャートに沿って装置を動作させ、図５に示すセル階層構造の解析結果が得られたとし、本実施例での検査対象領域が、図１（ｂ）に示すチップレイアウト上でメモリマットＢ６′のマット端であるものとする。
　メモリマットＢに含まれるパターンとセルとの対応が全く分からない場合を考えると、図５（ａ）に示す全体ツリーからメモリマットＢ６′を含むセルがいずれのツリーであるかを判断するのは難しい。ルートセルからターゲットパターンを追跡すると、セルＡの下には、参照回数が同じ１回のセルが、セルＥとセルＨの２つあり、ターゲットパターンがどちらのツリーに含まれるかは分からない。逆に最下位のセル側から追跡しようにも、メモリマットＢ６′に含まれるメモリセルの個数が分かっていないと参照回数だけではセルを特定することは困難である。
　そこで本実施例では、ＧＵＩ上にレイアウトパターンを表示させ、特定の領域をポインティングデバイスで指定できるようにし、当該指定領域を通過するセルのツリーをツリー全体から抽出する。以下、以上の操作を図１０を用いて説明する。
　図１０（ａ）は、図８（ａ）に示したＧＵＩの「広域」ウィンドウに表示されるレイアウトパターンを示す全体図である。レイアウトパターン全体図の左側は、メモリマットＢの拡大図を示した。装置オペレータは、図４のステップ８４の作業を行う際に、図８（ａ）に示すＧＵＩの「詳細」ウィンドウ上に表示されるレイアウトパターン上でポインタ６０を操作し、メモリマットＢ、すなわちパターン５５内の任意の点、例えば探索位置６０を指定する。
　レシピ生成装置３０は、探索位置６０が指定されると、設計レイアウトデータを解析し直し、探索位置６０が含まれるセルを抽出する。設計レイアウトデータは適当な原点からのセルの位置情報を内部情報として持っているため、メモリ３４に格納された、設計レイアウトデータに含まれるセルの位置情報の解析処理を行うプログラムをプロセッサ３３が実行することにより、指定した探索位置６０を通過するセルのみを抽出することが可能である。
　図１０（ｂ）には、セルの位置情報解析により抽出された、探索位置６０を通過したセルの一覧表を示す。この一覧表では、探索位置を通過したセルを参照回数の多い順にソートして示している。最も参照回数の多いセルはセルＧであり１０回である。従って、セルＧが探索位置を通過する階層ツリーの最下位セルと推定することができる。
　最下位セルが決まれば、後は実施例１と同様、試行錯誤によってターゲットパターンを決めればよい。図１０（ｃ）には、ＧＵＩに表示される試行錯誤の過程の画像を示す。本図は、セルＧの上位セルを１段階ずつ追跡し、各々の上位セルの参照回数をリストアップし直した様子を示す。いずれのセルも参照回数は１回であるため、ルートセル５７から順にレイアウト描画していくと、ルートセル下位のセルＡ、セルＥのいずれもターゲットパターンには当てはまらず、その下位のセルＦがターゲットパターン（図１０（ａ）のセルＦ斜線部）と一致することがわかる。従って、セルＦが対象セルであることがわかる。
　以上の説明では、探索位置を指定することにより、ターゲットパターンを含むツリーを抽出する検査領域の設定方法について説明したが、探索位置をピンポイントで指定するだけでなく、ある領域をポインタ操作で囲むことにより、探索位置を領域として指定することもできる。
　以上、本実施例により、繰り返し性の低いパターンの検査領域を設定する場合に非常に有効なレシピ設定装置あるいは検査支援装置を実現することができる。本実施例の領域設定方法が、いわゆる外観検査だけでなく、欠陥レビュー装置あるいは寸法計測装置にも応用できることは言うまでもない。
（実施例３）
　本実施例は、実施例１および２で説明した設計レイアウトデータの解析機能をレシピ生成装置から独立させて、別ユニット（検査支援装置）とした構成の装置について説明する。
　図１１には、本実施例の検査支援装置および当該検査支援装置に接続される各種装置の配置を示す。欠陥情報サーバ２６や設計データサーバ２７といった各種装置が、クリーンルーム２０内に設置された光学式検査・計測装置２１あるいはＳＥＭ式検査・計測装置２２と通信ネットワーク２５により接続されている点は、図３に示す構成と同様であるが、本実施例の場合、実施例１，２ではレシピ生成装置３０に組み込まれていたネットワークインターフェース３１、ストレージ装置３２、プロセッサ３３、メモリ３４、ユーザインターフェース３５などが、レシピ生成装置３０とは別の検査支援装置３６に組み込まれている点、およびレシピ生成装置が、光学式検査・計測装置用のレシピ生成装置ＡとＳＥＭ式検査・計測装置用のレシピ生成装置Ｂの２台備えられている点で図３の配置とは異なる。
　図１２には、本実施例の検査支援装置３６で、設計レイアウトデータの構造解析時にプロセッサ３３で実行される処理をフローチャートで示した。
　装置オペレータが、ＧＵＩ等を介して設計レイアウトデータの解析開始を指示すると、まず、プロセッサ３３は設計レイアウトデータを読み込み（ステップ１２０１）、次に、セルをカウントするカウンタの値を初期値０に設定する（ステップ１２０２）。次に、設計レイアウトデータのデータプログラムを頭から分析し、ルートセルに相当するプログラムルーチンを検索し（ステップ１２０３）、別のプログラムルーチンへのリンクがないかどうかを探索する。リンクが見つかると、リンク先に飛んでリンク先を探索し（ステップ１２０４）、リンク先がセルかどうかを判定する（ステップ１２０５）。リンク先がセルであれば、カウンタの値を１だけインクリメントし（ステップ１２０６）、更なるリンクがないかどうかを検索する。リンク先がセルでなければ、リンク元に戻って更なるリンクの有無を検索する（ステップ１２０４）。
　ステップ１２０６の終了後、更なるリンク先の有無を判定し（ステップ１２０８）、リンク先があれば、ステップ１２０４に戻ってステップ１２０５～１２０６の処理を繰り返す。これにより、セルの階層構造上のツリーについて全セルの参照回数をカウントすることができる。また、ステップ１２０５の判定ステップでリンク元のセルに戻った場合、階層的には１階層上位のセルに戻ったことになる。よって、リンク元の階層で別のリンクを探すこと（ステップ１２０４）は、上位セルの別の分岐ツリーを探索することに相当する。
　ステップ１２０８の判定処理で、更なるリンク先が存在しなかった場合には、設計レイアウトデータの全プログラムを探索したかどうかの判定を行い（ステップ１２０９）、探索し終わっていなければ、リンク元のセルに戻ってステップ１２０４～１２０９の処理を繰り返す。設計レイアウトデータの全プログラムを探索し終わっていれば全セルの解析は終了であり、各セル毎の参照回数をセル名称（あるいはセルを区別する識別子）に対応付けてメモリ３４に格納し、設計レイアウトデータの解析処理を終了する。
　メモリ３４に格納された解析結果は、通信ネットワーク２５を介してレシピ生成装置に転送され、レシピの生成作業を行う際に装置オペレータによって参照される。また、メモリ３４には、図１２に示すステップに対応するプログラムが格納されており、プロセッサ３３によって実行される。
　以上説明したフローは、実施例１のレシピ生成装置３０の内部で実行される処理とほぼ同様であるが、レシピ生成装置と設計レイアウトデータの解析処理装置とを分けることにより、複数のレシピ生成装置間で設計レイアウトデータの解析結果を共有することが容易となる。
５　設計レイアウト
２０　クリーンルーム
２１　光学式検査・計測装置
２２　ＳＥＭ式検査・計測装置
２５　通信ネットワーク
２６　欠陥情報サーバ
２７　設計データサーバ
３０　レシピ生成装置
３１　ネットワークインターフェース
３２　ストレージ装置
３３　プロセッサ
３４　メモリ
３５　ユーザインターフェース

Claims (13)

  1. 　複数のセルに対応するパターンが形成された試料に対し、光または荷電粒子ビームを照射して得られる画像データを用いて前記パターンを検査する検査装置のレシピを生成するレシピ生成装置であって、
    　前記パターンの設計レイアウトデータを格納する記憶手段と、
    　前記設計レイアウトデータに対して所定の演算処理を実行するプロセッサとを備え、
    　前記プロセッサは、
    　前記複数のセル間の参照関係を解析し、
    　前記複数のセルのうちの少なくとも一つのセルと当該セルに対応するパターンとの対応付け情報と前記参照関係の解析結果とを用いて、前記検査装置で行われる検査の対象パターンを探索することを特徴とするレシピ生成装置。
  2. 　請求項１に記載のレシピ生成装置において、
    　前記プロセッサの演算結果が表示されるディスプレイを備え、
    　前記プロセッサは、
    　前記検査対象パターンの強調画像を、前記設計レイアウトデータを画像展開して得られるレイアウトパターンと共に前記ディスプレイに表示することを特徴とするレシピ生成装置。
  3. 　請求項２に記載のレシピ生成装置において、
    　前記強調画像として、前記検査対象パターンの輪郭線を前記ディスプレイに表示することを特徴とするレシピ生成装置。
  4. 　請求項２に記載のレシピ生成装置において、
    　前記複数のセルの任意のセルに対し、当該任意のセルと参照あるいは被参照関係にあるセルに対応するパターンのみを前記ディスプレイ上に表示させる機能を有するレシピ生成装置。
  5. 　請求項２に記載のレシピ生成装置において、
    　前記プロセッサは、
    　前記レイアウトパターン上の任意領域を内部に含むパターンに対応するセルを抽出する処理を実行することを特徴とするレシピ生成装置。
  6. 　請求項５に記載のレシピ生成装置において、
    　前記任意領域の位置情報と、前記セルの位置情報とを参照して、前記セルの抽出処理を行うことを特徴とするレシピ生成装置。
  7. 　請求項２に記載のレシピ生成装置において、
    　前記検査装置における検査条件を設定するための設定画面が前記ディスプレイに表示され、
    　当該設定画面上に、前記セルの識別情報と、当該セルのルートセルを基準とする参照回数とが表示されることを特徴とするレシピ生成装置。
  8. 　複数のセルに対応するパターンが形成された試料に対し、光または荷電粒子ビームを照射して得られる画像データを用いて前記パターンを検査する検査装置に関連して使用される検査支援装置において、
    　前記パターンの設計レイアウトデータを格納する記憶手段と、
    　前記設計レイアウトデータに対して所定の演算処理を実行するプロセッサとを備え、
    　前記プロセッサは、
    　前記複数のセル間の参照関係を解析し、
    　前記複数のセルのうちの少なくとも一つのセルと当該セルに対応するパターンとの対応付け情報と前記参照関係の解析結果とを用いて、前記検査装置で行われる検査の対象パターンを探索することを特徴とする検査支援装置。
  9. 　複数のセルに対応するパターンが形成された試料に対し、光または荷電粒子ビームを照射して得られる画像データを用いて前記パターンを検査する検査装置と、当該検査装置の検査レシピを生成するレシピ生成装置とを少なくとも含んで構成される検査システムにおいて、
    　前記レシピ生成装置は、
    　前記パターンの設計レイアウトデータを格納する記憶手段と、
    　前記設計レイアウトデータに対して所定の演算処理を実行するプロセッサとを備え、
    　前記検査装置は、前記レシピ生成装置で生成された検査レシピを取得する入力部を備え、
    　前記プロセッサは、
    　前記複数のセル間の参照関係を解析し、
    　前記複数のセルのうちの少なくとも一つのセルと当該セルに対応するパターンとの対応付け情報と前記参照関係の解析結果とを用いて、前記検査装置で行われる検査の対象パターンを探索することを特徴とする検査システム。
  10. 　複数のセルに対応するパターンが形成された試料に対し、光または荷電粒子ビームを照射して得られる画像データを用いて前記パターンを検査する検査装置の検査レシピを生成する装置であって、メモリとプロセッサとを備えたレシピ生成装置において実行されるプログラムが格納された記録媒体において、
    　前記プロセッサに以下の処理を実行させることにより、前記任意のセルに対応するパターンの前記試料上における物理的な配置を求めることを特徴とするプログラムが格納された記録媒体。
    ・前記設計レイアウトデータに含まれるセルを検出する処理
    ・前記セル間のリンクを検出することにより、検出されたセル間の階層関係を求める処理
    ・前記セル間のリンク数を数えることにより、あるセルが参照しているセルの数を求める処理
  11. 　請求項１０に記載の記録媒体において、
    　前記プログラムが、
    　前記物理的な配置を求めたパターンの輪郭線を、前記設計レイアウトデータを画像展開して得られるパターン画像と共にディスプレイに表示させる処理を含むことを特徴とする記録媒体。
  12. 　請求項１１に記載の記録媒体において、
    　前記プログラムが、
    　前記検査装置における検査領域を設定するための設定画面をディスプレイ上に表示させる処理と、
    　当該設定画面上で、前記レシピ生成装置の使用者が前記任意のセルを指定する処理とを含むことを特徴とする記録媒体。
  13. 　複数のセルに対応するパターンが形成された試料に対し、光または荷電粒子ビームを照射して得られる画像データを用いて前記パターンを検査する検査装置のレシピを生成するレシピ生成装置であって、
    　前記パターンの設計レイアウトデータを格納する記憶手段と、
    　前記設計レイアウトデータに対して所定の演算処理を実行するプロセッサと、
    　前記プロセッサの演算結果が表示されるディスプレイを備え、
    　前記プロセッサは、
    　前記設計レイアウトデータの階層構造を分析する処理と、
    　当該階層構造中のある階層と前記パターンとを関連付けるための設定画面を前記ディスプレイ上に表示する処理とを実行することを特徴とするレシピ生成装置。
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