KR101434827B1 - 레시피 생성 장치, 검사 지원 장치, 검사 시스템 및 기록 매체 - Google Patents

Abstract

설계 레이아웃에 기록된 정보를 직접 해석하고, 원하는 영역을 추출하고, 이 추출 방법을 사용하여 검사 레시피를 생성하고, 효율적인 검사를 실현한다. 설계 레이아웃 데이터의 계층 정보를 해석하고, 그 내부 데이터인 셀 하나하나가 설계 레이아웃 데이터 내에서의 참조 횟수를 계산하고, 참조 횟수가 많은 순서대로 재배열하고, 대상을 탐색하고, 그 상위 셀을 추적함으로써, 메모리 매트 등의 원하는 회로 모듈의 영역 추출을 용이하게 한다.

Description

레시피 생성 장치, 검사 지원 장치, 검사 시스템 및 기록 매체{RECIPE GENERATING DEVICE, INSPECTION ASSISTING DEVICE, INSPECTION SYSTEM, AND RECORDING MEDIUM}

본 발명은 패턴이 형성된 시료의 검사 시, 계측 시 또는 결함 리뷰 시에, 검사 영역, 계측 영역 또는 리뷰 영역을 설정하는 방법, 상기 영역 설정을 위하여 사용되는 장치, 또는 상기 검사 영역의 설정 방법을 실행하는 기능을 구비한 검사 장치 또는 계측 장치에 관한 것이다.

또한, 상기 영역 설정 공정을 생성 과정에 포함하는 검사 레시피, 계측 레시피 또는 결함 리뷰 레시피를 생성하는 레시피 생성 장치 또는 상기 레시피 생성 장치에서 사용되는 프로그램, 프로그램이 저장된 기록 매체에 관한 것이다.

종래, 반도체 전공정 웨이퍼 제조에 있어서의 수율 저하의 주원인은, 반도체 웨이퍼 상에 랜덤하게 발생하는 이물로서, 이 이물을 저감함으로써 수율을 유지할 수 있었다. 그러나, 최근 들어, 반도체 디바이스의 미세화가 진행함에 따라, 설계 레이아웃에 의존한 결함의 비율이 높아졌다.

이 레이아웃 의존성이 있는 결함은 시스터매틱 결함이라고 부르고 있다. 예를 들어, 리소그래피의 프로세스 마진 협애화에 수반하여 발생하는 결함은 핫스폿이라고 불린다. 또한, 설계 레이아웃에 있어서의 메모리부와 그것 이외의 영역의 경계에서 결함이 발생하는 경우가 있다. 상기 경계부는 패턴 밀도가 불균일해지기 쉽고, 이러한 불균일함이 원인이 되어, 리소그래피, CMP, 에칭과 같은 반도체 디바이스의 제조 프로세스에 이상을 초래하여, 그 결과, 결함이 발생한다. 이러한 결함은 매트단 불량이라고 불린다.

이들 결함을 저감하기 위해, 그 제조 도중에 있어서, 암시야 및 명시야의 광학식, 또는 전자 빔 방식 등의 결함 검사 장치로 검사가 행해지고 있었다. 그러나, 최근의 패턴 미세화에 수반하여, 광학식의 결함 검사 장치에서는 그 분해능의 한계 때문에 미소한 결함을 놓치는 경우가 많아지게 되었다. 한편, 전자 빔 방식에서는, 분해능은 요구를 충족시키지만, 단위 시간당 검사 가능한 면적에 한계가 있어, 실용적인 시간 내에 웨이퍼 전체면이나 칩 전체면을 검사할 수 없다는 문제가 있었다.

따라서 최근에는, 상기의 매트단 불량 등, 어느 정도 발생 개소가 예측 가능한 결함에 대해서는, 그 발생 개소를 고분해능의 전자 빔으로 중점적으로 검사하는 방법이 채용되게 되었다.

또한, 핫스폿에 대해서도, 리소그래피 시뮬레이션의 결과에 기초하여, 노광 마진이 좁은 패턴의 발생 개소를 어느 정도 예상하고, 이러한 예상 개소를 고분해능의 전자 빔을 사용하여 패턴의 일차원 또는 이차원의 형상 평가를 행하는 것이 일반적으로 행해지고 있다.

여기서 문제가 되는 것이, 전자 빔으로 검사해야 할 장소의 지정이나 그때의 검사 조건의 설정을 어떻게 단시간에 간단하게 할 수 있을 것인가이다. 핫스폿의 좌표 정보는, 리소그래피 시뮬레이션의 결과로부터 구할 수 있지만, 매트단 불량의 경우에는, 메모리 영역 단부의 위치 정보를 어떤 형태로 취득할 필요가 있다. 이 문제에 대한 어프로치로서, 패턴의 설계 레이아웃 정보를 사용하여 메모리 영역이나 로직 영역과 같은 검사 영역을 특정하는 것이 옛부터 착상되고 있고, 몇가지의 방법이 보고되어 있다.

예를 들어, 특허문헌 1에는, 설계 레이아웃 데이터로부터 특정한 영역을 추출하기 위해, 설계 레이아웃 데이터 상의 특정한 데이터 세트에, 식별자, 색, 수치 또는 명칭과 같은 라벨을 미리 부여하는 발명이 개시되어 있다.

또한, 특허문헌 2에는, GDSII나 OASIS 등의 업계 표준 포맷을 포함하는 설계 레이아웃 데이터로부터 푸리에 분석 등의 수학적 방법을 사용하여 주기 구조를 추출하고, 얻어진 주기 구조의 정보를 설계 레이아웃 데이터로부터 합성되는 레이아웃 패턴 상에 맵핑함으로써, 설계 레이아웃 데이터로부터 검사 대상으로 되는 특정 구조를 추출하는 발명이 개시되어 있다.

또한, 특허문헌 3에는, 설계 레이아웃 데이터를 격자 형상으로 분할하고, 각 격자마다 패턴 밀도를 계산하여 패턴 밀도가 동일 정도의 영역을 그룹화함으로써, 레이아웃 패턴을 셀부나 비셀부라고 하는 기능 모듈의 구조 단위로 분할하는 발명이 개시되어 있다. 분할된 영역은 검사 대상 영역(특허문헌 3의 기재에 있어서는 부분 검사 영역)으로서 설정된다.

미국 특허 제6483937호 일본 특허 공표 제2005-514774호 공보(미국 특허 제6886153호) 일본 특허 공개 제2002-323458호 공보(미국 특허 제7231079호)

상기 특허문헌 1 내지 3에 기술된 바와 같이, 검사 또는 계측에 있어서, 검사 또는 계측을 행해야 할 장소를 어떻게 설정할지는 매우 중요하다. 그러나, 검사 대상으로 되는 실제의 물리 패턴을 설계 레이아웃 데이터와 관련짓는 것은 그다지 용이하지 않다.

예를 들어, 특허문헌 1에 기재된 발명의 경우, 설계 레이아웃 데이터 상의 특정한 데이터 세트에 라벨을 부여한다는 준비 작업이 발생하는데, 이 작업을 어떻게 실행할지 내지 자동화할지의 상세에 대해서는 전혀 개시가 없다. 또한, 부여한 라벨의 정보는 데이터베이스화할 필요가 있지만, 설계 데이터의 데이터 크기는, 이미 몇십기가 바이트를 초과하는 오더가 일반적이 되어 있어, 데이터를 가공하는 공정수가 방대해지는 것이나, 가공한 데이터를 별도로 보존함으로써 방대한 용량의 기억 장치를 준비할 필요가 발생해버린다. 또한, 일반적인 설계 레이아웃 데이터의 데이터 포맷에는, 제조 프로세스에 있어서의 검사를 예측한 식별자 등을 저장하는 부위는 포함되어 있지 않은 경우가 많아, 설계 레이아웃 데이터와 라벨의 대응을 별도의 파일로서 관리할 필요도 발생한다.

또한, 특허문헌 2에 기재된 바와 같이, 푸리에 분석 등의 수학적 방법에 의해 설계 레이아웃 데이터의 주기 구조를 분석하는 발명의 경우, 최근 개발되어 있는 다기능의 반도체 디바이스(예를 들어 그래픽 칩 기능이나 통신 기능을 갖는 마이크로프로세서)처럼 1개의 칩에 다수의 상이한 기능의 회로 블록이 탑재되어 있는 경우, 레이아웃이 복잡화하여, 효율적으로 또한 고정밀도로 주기 구조를 특정하는 것이 곤란하다는 문제가 있다.

특허문헌 3에 기재된 발명의 경우, 레이아웃 패턴의 패턴 밀도 계산에 방대한 시간을 필요로 한다는 문제가 있다. 최근에는, 반도체 디바이스나 플랫 패널 디스플레이 등의 레이아웃 패턴은 비약적으로 고집적화하고 있어, 영역 설정을 패턴 밀도 계산에 의해 실용적인 시간 내에서 행하는 것은 곤란하다. 또한, 밀도가 동일하면 기능·구조가 동일한 영역이라고 판단해버리기 때문에, 시료 상에 실제로 형성된 패턴과 영역 경계의 어긋남이 발생하고, 따라서 영역 설정이 정확하게 행해지지 않는 경우도 있었다.

또한 본질적인 문제로서, 설계 레이아웃 데이터의 구조 해석 결과로부터 검사 대상으로 되는 타깃 패턴을 특정하기 위한 툴이 종래는 존재하지 않고, 따라서, 상기의 각 특허문헌에 기재된 각종 설계 레이아웃 데이터의 구조 해석 방법을 유효하게 활용할 수 없었다.

따라서, 본 발명은 설계 레이아웃 데이터로부터의 원하는 영역의 추출을 종래보다도 고속으로 실현할 수 있는 방법 및 장치를 제공하는 것을 목적으로 한다.

또한, 본 발명의 다른 목적으로서, 각종 해석 방법에 의해 구해지는 설계 레이아웃 데이터의 계층 구조의 정보와 검사 대상으로 되는 타깃 패턴을 대응지을 수 있는 툴을 제공하는 것을 목적으로 한다.

나아가, 상기의 고속의 추출 기능 또는 상기 툴을 탑재한 레시피 생성 장치, 나아가 상기 레시피 생성 장치와 검사 장치, 관찰 장치 또는 계측 장치를 조합한 검사 시스템, 관찰 시스템 또는 계측 시스템을 제공하는 것을 목적으로 한다.

본 발명은 검사, 관찰 또는 계측의 대상으로 되는 패턴의 설계 레이아웃 데이터로부터 패턴의 계층 정보를 판독하고, 상기 계층 정보에 기초하여 대상 영역을 설정하는 점을 특징으로 한다. 구체적으로는, 설계 레이아웃 데이터로부터 패턴에 포함되는 셀 또는 기능 영역 간의 참조 관계를 분석하고, 상기 결과에 기초하여 대상 영역을 특정하는 것을 특징으로 한다.

또한 본 발명은 각종 해석 방법에 의해 취득된 설계 레이아웃 데이터의 계층 구조의 정보와, 설계 레이아웃 데이터를 화상 전개하여 얻어지는 패턴을 화면 상에서 대비하고, 상기 계층 구조의 각 계층과 패턴을 대응짓기가 가능한 사용자 인터페이스를 구비하는 것을 특징으로 한다.

본 발명에 따르면, 원하는 검사 또는 관찰 또는 계측의 대상 영역을 설계 레이아웃 데이터로부터 직접 또한 종래보다도 고속으로 추출하는 것이 가능하게 된다. 추출 원리가 간단하기 때문에 연산 처리에 필요로 하는 시간도 종래법보다 짧고, 따라서, 레시피 생성을 종래보다도 단시간에 또한 간단하게 행하는 것이 가능하게 된다.

또한, 본 발명에 따르면, 설계 레이아웃 데이터의 계층 구조의 해석 결과와 레이아웃 패턴을 대응짓는 툴이 제공되기 때문에, 원하는 검사 또는 관찰 또는 계측의 대상 영역으로 간편하게 설정하는 것이 가능하게 된다.

도 1은 반도체 웨이퍼 상에 형성된 셀의 배치를 도시하는 도면.
도 2는 설계 레이아웃 데이터에 의해 기술되는 일반적인 셀 계층 구조의 설명도.
도 3은 실시예 1의 레시피 생성 장치 및 상기 레시피 생성 장치에 접속되는 각종 장치의 배치를 도시하는 도면.
도 4는 실시예 1의 레시피 생성 장치를 사용한 레시피 생성 수순 및 검사 장치로의 검사 실행 수순을 도시하는 흐름도.
도 5는 셀 계층 구조의 해석 결과를 도시하는 도면.
도 6은 실시예 1의 검사 영역의 설정 수순을 설명하는 보충도.
도 7은 메모리 매트 내에 있어서의 타깃 패턴 내 검사 영역 설정의 변형을 도시하는 도면.
도 8은 검사 대상인 칩의 선택 방식의 변형을 도시하는 도면.
도 9는 실시예 1의 레시피 생성 장치의 GUI 화면의 일례.
도 10은 실시예 2의 매트단 검사의 개요도.
도 11은 실시예 3의 검사 지원 장치 및 상기 검사 지원 장치에 접속되는 각종 장치의 배치를 도시하는 도면.
도 12는 검사 지원 장치에서 실행되는 프로그램의 실행 스텝을 도시하는 흐름도.

(실시예 1)

본 실시예에서는, 반도체 웨이퍼 상에 형성된 패턴 중, 메모리 매트의 단부(이하, 매트단)를 검사 영역으로서 추출하는 처리를 실행하는 레시피 생성 장치의 실시예에 대하여 설명한다. 이하, 본 실시예에 대하여 도면을 참조하면서 설명한다.

우선, 매트단 검사의 개요에 대해서 도 1을 사용하여 설명한다. 도 1의 (a)에, 검사 대상인 웨이퍼(1) 상에 칩(2)이 배열된 모습을 모식적으로 도시한다. 검사에 있어서는, 웨이퍼(1) 상의 칩이 모두 검사 대상으로 되는 경우도 있으며, 도시한 바와 같이, 검사 칩(3)을 지정한 표본 검사가 행하여지는 경우도 있다.

도 1의 (b)에는, 칩(2)의 설계 레이아웃(5)을 도시한다. 설계 상으로는, 검사 칩(3)의 설계 레이아웃도 칩(2)과 동일하다. 도 1의 (b)는 8개의 메모리 매트 A6과 1개의 메모리 매트 B6'이 1개의 칩 상에 탑재된 구조의 칩을 도시한다. 메모리 매트 A6과 B6'의 4개의 코너부(코너) 부근에 나타나는 원 프레임은 매트단(7)을 나타내고, 전술한 매트단 검사란, 이들 매트단(7)을 검사하는 것이다. 다만, 매트단의 정의는 도 1의 (b)에 한정되지 않고, 다양한 지정 방법이 있다.

도 1의 (c)에는, 매트단 검사로 얻어지는 화상의 일례를 도시한다. 도 1의 (c)의 좌측은 양품의 매트단 검사 화상(9)을 도시하고, 도 1의 (c)의 우측은 불량품 매트단 검사 화상(9')을 도시하고 있다. 불량품 매트단 검사 화상(9')에 있어서는, 패턴이 균일하게 형성되어 있지 않아, 메모리 매트의 코너부에 접근함에 따라서 패턴이 왜소화하고 있다. 검사는, 복수의 매트단 검사 화상(9)을 3자 비교함으로써 행해진다. 또는, 양품의 매트단 검사 화상(9)을 준비할 것인가, 설계 레이아웃 데이터를 화상 전개하여 얻어지는 레이아웃 패턴의 화상 또는 상기 레이아웃 패턴에 노광 시뮬레이션을 실시하여 얻어지는 패턴의 화상과 매트단 검사 화상을 2자 비교해도 불량 패턴을 검출할 수 있다. 매트단 검사의 대상으로서는, DRAM, SRAM, 플래시 메모리를 대표로 하는 메모리 제품뿐만아니라, 이들 회로가 내장된 시스템 LSI여도 된다. 이상이 일반적으로 행해지고 있는 매트단 검사인데, 반드시 이상에 한정되는 것은 아니다. 또한 이후의 설명에서, "레이아웃 패턴"이란 설계 레이아웃 데이터를 화상 전개하여 얻어지는 패턴 또는 상기 패턴의 화상을 의미하는 것으로 한다.

이어서, 도 2 및 도 3을 사용하여, 반도체의 설계 레이아웃의 셀 계층 구조 및 반도체 디바이스의 레이어 구조에 대하여 간단하게 설명한다.

일반적으로, 반도체 디바이스의 설계 레이아웃 데이터는 계층 구조를 갖고 있으며, 셀이라고 불리는 기본 단위를 사용하여 기술되고 있다. 여기서 셀이란, 집적 회로의 설계 레이아웃 데이터 중에서 반복하여 사용되는 패턴 데이터의 집합 또는 논리적 또는 기능적으로 의미가 있는 패턴 데이터의 집합이다. 데이터 상, 복수의 셀의 집합물에 이름을 붙여서 새로운 셀로서 취급하는 것도 가능하다. 또한, 기능적으로 의미가 있는 패턴 데이터를 셀로 하면, 이러한 셀에 대응하는 패턴은, 칩 레이아웃 상에서는 기능을 가진 기능 영역을 구성한다.

일반적인 설계 레이아웃의 셀 계층 구조를 설명하기 위해, 도 2에 각 계층의 셀을 화상 전개하여 얻어지는 패턴을 계층적으로 도시한다. 계층 구조의 최상위인 루트셀에는, 하나의 칩 전체의 패턴 정보를 수용할 수 있고, 루트셀 전체를 화상 전개하면, 패턴(57)으로 표현되는 패턴이 얻어진다. 이 루트셀의 1단계 하위의 셀로서, 패턴(57)의 최외주의 프레임에 상당하는 패턴(50)에 대응하는 셀 A가 배치되어 있다.

설계 레이아웃 데이터에서는, 이러한 셀 간의 계층 구조를 유지하도록 데이터 구조가 정의되어 있다. 우선, 레이아웃의 루트셀에 대해서, 각 셀의 명칭과 그 셀이 포함하는 1개 아래의 계층의 셀에의 링크 정보가 저장된다. 그리고, 그 하층의 셀에 대해서도 마찬가지로 그 명칭과 또한 그 1개 아래의 계층의 셀로의 링크 정보가 저장된다. 이러한 셀 간의 관계를, 더 아래의 계층에 대하여 반복 적용하여, 레이아웃 내의 모든 셀에 관한 정보를 저장한다.

따라서, 이러한 설계 레이아웃 데이터의 구조를 활용하기 위해, 데이터를 구성하는 셀의 링크 관계를 조사하고, 그 참조 횟수를 카운트하면, 셀의 계층 관계나 계층수를 검출할 수 있다.

실제의 패턴은, 설계 레이아웃을 바탕으로 제작된 복수매의 마스크를 사용하여, 노광 프로세스(레지스트 도포→마스크를 사용한 노광→현상)로 제작된다. 또한, 각 셀에 대응하는 패턴을 형성할 때에, 복수의 포토마스크가 사용되는 경우나, 반대로, 1개의 포토마스크로 복수의 셀에 대응하는 패턴을 형성하는 경우도 있다. 따라서, 설계 레이아웃 데이터의 계층 구조는, 설계 레이아웃 데이터를 사용하여 실제로 제조되는 반도체 디바이스의 물리적인 층 구조와는 상이한 경우도 있다.

이와 같이, 설계 데이터는 최하위의 셀을 단위로 하는 계층 구조로 정의되고 있고, 하위의 셀이 상위의 셀에 참조됨으로써, 복잡한 패턴을 기술하는 것이 가능하게 되어 있다. 이후의 설명에서는, 어떤 셀에 대한 상위 계층의 셀을 친(親)셀, 하위의 계층의 셀을 자(子)셀, 손자(孫)셀로 칭하는 경우도 있다.

이어서, 도 2에서 설명한 설계 레이아웃 데이터의 계층 구조를 이용하여, 반도체 디바이스의 메모리 매트단을 검사 영역으로서 설정하는 검사 레시피의 생성 방법에 대하여 설명한다. 본 사례에서는, 설계 레이아웃이 매우 단순화되어 있지만, 실제의 반도체는 고집적화가 진행하고 있기 때문에, 복잡한 구조로 되어 있다. 복잡한 구조에 있어서도, 간편하게 레시피 설정을 하기 위해, 참조 횟수와 상위 셀 추적을 사용한 방식에 대해서 이하에 설명한다.

도 3에는, 본 실시예의 레시피 생성 장치와, 상기 레시피 생성 장치에게 접속되는 각종 장치의 배치를 도시한다. 반도체 디바이스의 제조 공정은, 통상, 청정한 환경에서 유지된 클린룸(20) 내에서 처리된다. 클린룸(20) 내에, 제품 웨이퍼의 결함의 검사를 행하는 광학식 검사·계측 장치(21), SEM식 검사·계측 장치(22)와 같은 광학식 또는 SEM식의 검사 장치를 설치한다. 이들 양자를 설치해도 된다.

광학식 검사·계측 장치(21)에는, 결함 검사를 위한 암시야 결함 검사 장치나 명시야 결함 검사 장치, 패턴 치수 계측을 위한 스캐터로메트리식 계측 장치 등이 포함된다. 한편, SEM식 검사·계측 장치(22)에는, 결함 검사를 위한 전자 빔 결함 검사 장치, 결함 검사 및 검출한 결함의 고분해능 SEM상을 취득 가능한 결함 리뷰 SEM, 패턴 치수 계측을 위한 길이 측정 SEM 등이 포함된다. 이들 광학식 검사·계측 장치(21)와 SEM식 검사·계측 장치(22)의 취득 데이터는, 통신 네트워크(25)를 통하여 접속한 결함 정보 서버(26)에 전송되어 보존된다.

광학식 검사·계측 장치(21)와 SEM식 검사·계측 장치(22)에서 사용하는 레시피를 생성하기 위해 레시피 생성 장치(30)를 배치하고, 통신 네트워크(25)와 접속하여, 생성된 레시피를 전송할 수 있도록 해 둔다. 레시피 생성 장치(30)는 설계 레이아웃 데이터를 사용하여 레시피 생성을 행하는 기능을 갖고, 통신 네트워크(25)를 통하여, 검사 대상의 설계 레이아웃 데이터가 보존되어 있는 설계 데이터 서버(27)와 접속된다. 레시피 설정에 사용되는 설계 레이아웃 데이터는, GDS-II나 OASIS와 같은 업계 표준의 포맷이 바람직하지만, 반드시 이것에 한정되는 것은 아니다. 또한, 도 1에 도시한 데이터의 수수에 대해서는, 통신 네트워크 경유를 베이스로 하고 있지만, 하드디스크 드라이브나 메모리 스틱과 같은 기록 매체 경유로도 가능하다.

레시피 생성 장치(30)는 워크스테이션이나 퍼스널 컴퓨터 등에 의해 구성되어, 광학식 검사·계측 장치(21)와 SEM식 검사·계측 장치(22)에서 사용되는 레시피의 생성을 지원하는 기능을 구비한다. 구체적으로는, 다른 장치나 서버와의 데이터 수수를 행하는 네트워크 인터페이스(31), 설계 레이아웃 데이터나 이미 생성된 레시피나 레시피 생성 프로그램 등 필요한 정보를 저장하는 스토리지 장치(32), 레시피 생성 장치(30)의 기능을 실현하기 위하여 필요한 연산 처리를 실행하는 프로세서(33), 상기 프로세서(33)에서 사용되는 프로그램이나 연산 처리 상 필요해지는 테이블 등이 저장되는 메모리(34), 설계 레이아웃(5)이나 오퍼레이터가 지시 내용을 입력하기 위한 GUI(Graphical User Interface)가 표시되는 디스플레이, GUI를 조작하기 위한 키보드, 포인팅 디바이스(마우스 등) 등의 사용자 인터페이스(35) 등을 포함하여 구성된다. 프로세서(33)에서 실행되는 처리로서는, 예를 들어 설계 데이터 서버(27)로부터 취득한 설계 레이아웃 데이터를 시스템 내에 읽어들일 수 있도록 하기 위한 도형 변환이나, 유저의 요구에 따른 설계 레이아웃의 표시 처리나, 설계 레이아웃 데이터의 셀 계층 구조의 해석 처리 등이 있다.

이어서, 도 4를 사용하여, 레시피 생성 장치(30)로부터 검사 장치(광학식 검사·계측 장치(21)와 SEM식 검사·계측 장치(22)의 총칭)에 레시피를 보내고, 검사를 실행할 때까지의 수순을 설명한다.

도 4는, 레시피 생성부터 검사 실행까지의 흐름도로서, 스텝 81부터 87까지가 레시피 생성 장치측에서의 처리에, 스텝 90부터 92까지가 검사 장치측에서의 처리에 대응한다.

스텝 80에서는, 레시피 생성 장치(30)는 장치 오퍼레이터의 레시피 생성 처리 개시의 지시 대기 상태이며, 장치 오퍼레이터의 개시의 입력을 계기로 레시피 생성 처리 개시가 개시된다.

레시피 생성 처리 개시가 개시되면, 프로세서(33)는 처음에, 설계 레이아웃 데이터의 읽어들이기를 개시하고, 스토리지 장치(32)에 저장한다. 그때 프로세서(33)는 GUI의 조작 등 장치 유저의 지시에 따라, 검사를 행할 대상 물리 레이어의 정보를 미리 취득해 두고, 그 레이어의 형성에 관계하는 설계 레이아웃 데이터만을 읽어들이는 것으로 한다. 동시에, 설계 레이아웃 데이터를 화상 전개하여 레이아웃 패턴을 묘화하는 처리가 실행되어, 디스플레이 상에 표시한다(스텝 81). 이에 의해, 설계 레이아웃 데이터 상에서의 레시피 설정이 가능한 상태로 된다.

이어서, 프로세서(33)는 설계 레이아웃(5)과 검사 장치에서의 좌표계의 원점 맞춤 처리를 실행한다(스텝 82). 검사 장치에서는, 칩의 좌측아래 구석을 원점으로 하는 경우가 많은 것에 비해서, 설계 레이아웃은 칩의 중앙을 원점으로 하는 경우가 종종 있기 때문에, 양자의 좌표계를 합치기 위해서, 설계 레이아웃에 있어서 검사 장치에서 사용하는 원점을 등록함으로써, 원점 맞춤을 행한다. 이 원점 맞춤 처리는, 검사 장치에서 사용하는 원점을 이미 알고 있는 경우에는, 프로세서(33)가 스토리지 장치(32) 또는 메모리(34)에 저장되어 있는 수치를 판독하여 실행하는데, 상기 원점을 모르고 있는 경우에는, 장치 오퍼레이터가 GUI 화면을 통하여 설정을 행한다.

이어서, 설계 레이아웃 데이터를 해석하여 검사 대상으로 하는 타깃 패턴의 탐색을 행하고(스텝 83), 이 결과를 사용하여, 촬상 시야(FOV: Field Of View)의 크기나 검사 영역 등의 조건 설정을 행한다(스텝 84). 본 실시예의 매트단부의 추출 처리는 이 스텝 83에서 실행된다.

스텝 84의 조건 설정에서는, 예를 들어 전자선을 사용한 검사의 경우, 시야 크기나 검사 영역뿐만아니라, 빔 전류, 가속 전압, 스캔 스피드, 프레임 가산 횟수, 오토 포커스의 유무, 어드레싱의 유무나 이에 수반하는 각종 설정 등을 적절히 설정해 두는 것도 가능하다.

이어서, 웨이퍼 내 칩 배열 정보의 취득 또는 작성과 칩 선택을 행한다(스텝 85). 이 칩 선택(85)은 회로 블록의 탐색(83) 전에 행해도 된다.

스텝 86에서는, 가결정한 검사 시퀀스의 확인 처리를 행하고, 검사 영역이 정확하게 설정되었는지의 여부의 확인 작업을 행한다. 이 작업은, 장치 오퍼레이터가, 셀 마다의 패턴을 레이아웃 패턴 상에서 슬라이드쇼 표시하여 육안 확인함으로써 행할 수 있다. 또한, GUI 상에는 검사의 예상 시간이 표시되기 때문에, 검사에 걸리는 시간이 너무 길지 않은지 여부를 확인할 수 있다. 확인 후, 장치 오퍼레이터가 GUI 상에 표시되는 송신 버튼을 클릭하면, 생성한 레시피의 검사 장치로의 업로드 처리가 실행된다(스텝 87).

이어서, 검사 장치측에서의 수순에 대하여 설명한다. 처음에, 필요에 따라, 보내져 온 레시피의 확인이나 보충(스텝 90)을 행한다. 보내져 온 레시피만으로 검사가 가능하면 필요가 없지만, 부족한 정보가 있으면 적절히 보충하여 등록한다. 이어서, 빔 조정이나 시료의 얼라인먼트 등의 검사 준비(스텝 91)을 행한다. 준비가 정돈된 때에, 레시피에 기초하여 실제의 검사를 실행한다(스텝 92).

이어서, 레시피 생성 장치(30)에서 실행되는 설계 레이아웃 데이터의 해석 처리와, 상기 해석 처리에 기초하는 검사 영역의 설정 처리의 상세에 대하여 설명한다.

도 4에 도시한 흐름도의 처리 스텝이 스텝 84로 천이하면, 레시피 생성 장치(30)에 저장된 프로세서(33)는 스토리지 장치(32)에 저장된 설계 레이아웃 데이터를 읽어들이고, 설계 데이터의 셀 계층 구조의 해석 처리를 개시한다.

구체적으로는, GDSII나 OASIS 등, 각종 포맷으로 기술된 설계 레이아웃의 데이터를 읽어들이고, 루트셀에 상당하는 데이터를 특정하고, 루트셀로부터 링크되어 있는 데이터를 탐색하고, 링크처가 셀인지 여부를 판정하고, 셀이면 상기 셀의 카운트값을 1만큼 인크리먼트하고, 링크처의 데이터의 추가로 링크처를 탐색하는 처리를 반복함으로써, 설계 레이아웃 데이터의 구조를 해석하는 처리를 실행한다. 이상의 요령에 의해, 각 계층에 배치되어 있는 셀의 참조 셀(또는 피참조 셀)을 하나하나 세는 처리가 실행된다.

도 5에는, 도 2에 도시한 계층 구조의 설계 레이아웃 데이터를 상술한 요령으로 해석한 결과를 도시한다. 도 5의 (a)는 판명된 셀 계층 구조를 트리 형상으로 표기한 것이다. 도면의 좌측 단부가 루트셀에 상당하고, 도면의 오른쪽으로 감에 따라, 그 하위에 위치하는 셀을 기재하고 있다. 각 셀 간의 관계에 대해서는, 전술한 바와 같다.

도 5의 (b)는 각 계층의 셀 명칭과 그 셀이 사용되는 개수, 즉, 참조 횟수의 관계를 도시한 표이다. 여기에서 든 셀을 좌측의 칼럼에 리스트업하고, 각각의 참조 횟수를 그 우측에 표시하였다. 주의해야 할 점은, 셀 C와 셀 D의 참조 횟수이다. 셀 C는, 그 상위인 셀 B 하나에 대해서 4회 참조되어 있지만, 루트셀 내에서는 셀 B가 2회, 셀 B의 상위 셀인 셀 A가 1회 참조되어 있기 때문에, 전체에 있어서의 합계의 참조 횟수는, 그 승산 결과인 8회가 된다. 마찬가지로, 셀 D는, 셀 B 하나에 대해서 24회 참조되고 있고, 셀 B가 8회 참조되고 있기 때문에, 전체에 있어서의 합계의 참조 횟수는, 그 승산 결과인 192회가 된다.

그런데, 이상의 연산 처리에 의해 설계 레이아웃 데이터의 계층 구조 자체는 해석할 수 있지만, 검사, 계측 또는 관찰의 대상으로 하는 타깃 패턴이 어느 계층에 존재할지는 미지이다. 타깃 패턴과 셀을 대응짓기 위해서는, 셀 계층 중의 어딘가의 셀과 이것에 대응하는 패턴과의 대응짓기를 적어도 일례 이상 행하고, 대응짓기가 행해진 셀을 출발점으로 하여, 타깃 패턴에 겨우 도착될 때까지 셀 계층을 추적하면 된다.

따라서 본 실시예에서는, 상기의 해석 결과를 레시피 생성 장치(30)의 GUI 상에 표시하고, 상기 해석에 의한 셀 계층 구조를 장치 오퍼레이터가 육안 확인하여 타깃 패턴 또는 타깃 셀의 계층을 지정함으로써, 타깃 패턴과 타깃 셀을 대응짓는다. 상기의 GUI는, 레시피 생성 장치(30)에 구비된 디스플레이 상에 표시된다.

이하, 도 6을 사용하여, 설계 레이아웃 데이터의 해석 결과를 사용하여 본 실시예의 검사 타깃인 매트단을 특정하기 위한 수순에 대하여 설명한다. 도 5의 (a)에 도시한 계층 트리 및 도 5의 (b)에 도시한 표로부터, 최하위의 셀은 셀 D 및 셀 G인 것, 가장 참조 횟수가 많은 셀은 셀 D이며, 셀 D는 셀 B의 손자 셀, 즉 셀 B의 계통에 포함되는 것을 알 수 있다. 또한, 루트셀로부터 본 셀 B의 참조 횟수는 2회이다.

도 6의 (a)는 검사 대상 영역을 포함하는 레이아웃 패턴을 도시하는 도면이다. 본 실시예에서는, 타깃 패턴은 도 6의 (a) 중, 검정색 동그라미로 나타난 메모리 매트 영역의 단부이며, 도 6의 (a) 중, 둥근 프레임으로 둘러싸인 영역이 검사해야 할 에리어에 상당한다. 또한, 실제의 메모리 매트에서는 메모리 셀의 크기는 더 작고, 검사 에리어 내에 다수의 메모리 셀이 포함되는 것이 보통인데, 도 2 및 도 5의 정합을 위해, 도 6의 (a)에서는 실제의 반도체 디바이스보다도 메모리 셀의 수를 저감시켜서 도시하고 있다.

도 6의 (b)는 도 5의 (b)에 도시한 표를 참조 횟수가 많은 셀의 순서대로 재배열한(소팅한) 테이블이다. 상술한 바와 같이, 가장 참조 횟수가 많은 셀은 192회 참조되고 있는 셀 D이며, 셀 B의 계통에 포함되어 있다. 한편, 도 5의 (a)에 도시한 트리에는, 다른 최하위 셀로서 셀 G도 존재하고, 타깃 패턴에 대응하는 셀을 포함하는 계통으로서는, 셀 G를 포함하는 셀 E의 트리일 가능성도 존재한다(셀 H는 내부 구조를 갖지 않으므로, 타깃 패턴의 후보로서는 배제됨).

여기서, 도 5의 (a)에 도시하는 계층 트리, 도 6의 (a)에 도시하는 레이아웃 패턴 및 도 6의 (b)에 도시하는 소팅 완료 테이블을 각각 대비하면, 우선 루트셀 직하의 계층에 배치되고, 개수가 1개 또한 다른 전체 셀을 포함하는 셀은 셀 A 밖에 없는 것을 알 수 있다. 따라서, 셀 A에 대응하는 패턴은 패턴(50)인 것을 알 수 있다.

이어서, 최하위의 셀의 개수에 착안하면, 셀 B의 최하위 셀인 셀 D의 개수는 192개, 셀 E의 최하위 셀인 셀 G의 개수는 10개이다. 따라서, 도 6의 (a)의 레이아웃 패턴과 대비하면, 셀 D에 대응하는 패턴이 패턴(53), 셀 G에 대응하는 패턴이 패턴(56)인 것을 알 수 있다. 레이아웃 패턴을 육안 확인하면, 패턴(53)이 메모리 매트 영역 중의 메모리 셀인 것은 자명한 사항이기 때문에, 따라서, 타깃 패턴인 메모리 매트는 셀 D로부터 셀 A를 연결하는 트리의 어느 하나의 셀 계층에 배치되어 있는 것을 알 수 있다.

도 5의 (a)에 도시하는 계층 트리에 의하면, 셀 D는 셀 A로부터 분기하는 셀 B의 계통 상에 존재하고 있다. 따라서, 도 6의 (a)의 레이아웃 패턴 상에서, 셀 B를 기점으로 하여 상위 셀측으로부터 타깃 패턴을 추적하거나, 또는 셀 D를 기점으로 하여 하위 셀측으로부터 타깃 패턴을 추적하면, 검사 대상인 메모리 매트에 대응하는 셀을 추출할 수 있다. 어느 측으로부터 추적을 행할지는, 보다 빨리 타깃 패턴에 겨우 도착할 수 있는 측을 선택하면 되는데, 메모리 매트는 메모리 셀의 높아도 수 계층(1 계층 또는 2 계층) 정도 상위의 구조체라고 생각되기 때문에, 본 실시예의 경우에는 패턴(53)측, 즉 셀 D측으로부터 추적을 행한다.

도 6의 (c)는 셀 D의 상위 셀을 1단계씩 추적하여 레이아웃 패턴으로 하여 표시한 모습을 도시하는 도면이다. 강조를 위해, 각 계층의 셀에 대응하는 패턴은 사선으로 빼곡히 칠하여 표시하고 있다. 도면 중에는, 셀 D가 속하는 트리 상의 상위 셀의 참조 횟수를, 도 5에 도시한 셀 구조의 해석 결과로부터 추출하여 다시 표시한 테이블도 아울러 나타낸다. 1단째의 셀 B의 참조 횟수는 8회이며, 레이아웃 패턴 상에서 패턴(52)이 나타나는 개수와 일치하는 개수이다.

한편, 레이아웃 패턴을 참조하면, 패턴(52)은 메모리 셀인 패턴(53)을 포함하고, 또한 셀 D를 직접 참조하는 패턴이 되어 있고, 따라서, 패턴(52), 즉 셀 C가 타깃 패턴인 메모리 매트에 대응하는 것을 알 수 있다. 여기서, 셀 B 즉 패턴(51), 셀 A 즉 패턴(50)의 모두가 레이아웃 패턴 상에서 메모리 셀 이외의 셀도 참조하고 있고, 따라서, 이들 패턴(50, 51)은 메모리 매트에는 대응하지 않는다.

이상 설명한 셀과 패턴과의 대응짓기 처리는, 장치 상에서는, 도 5의 (a), 도 6의 (a) 및 도 6의 (b)(또는 도 5의 (a), 도 6의 (a) 및 도 6의 (b)에 의해 표현되는 정보)를 레시피 생성 장치의 GUI 상에 표시하고, GUI 조작에 의해 각 셀에 대응하는 패턴을 레이아웃 패턴 상에서 강조 표시시키고, 강조 표시시키는 셀을 순차 바꾸어서 셀과 패턴의 대응을 육안 확인함으로써 실행된다. 강조 표시의 방법으로서는, 예를 들어 패턴 윤곽선을 굵은선으로 표시하는 방법이나 화면 배경과 색을 바꾸어서 표시하는 방법, 또는 도 6의 (c)와 같이 사선으로 빼곡히 채우는 방법이 생각된다.

이상의 강조 표시 처리를 실행하기 위해, 본 실시예의 레시피 생성 장치에 구비된 메모리(34)에는, 레이아웃 패턴 전체에서 오퍼레이터가 지정한 패턴 및 상기 패턴과 참조·피참조 관계에 있는 패턴을 강조 표시하는 처리를 행하는 프로그램이 저장되어 있고, 프로세서(33)가 이 프로그램을 실행함으로써, 상기의 표시 기능이 실현된다. 타깃 패턴에 대응하는 셀이 판명된 후에는 상기 셀에 대응하는 패턴의 원하는 영역을 GUI 상에서 지정하고, 최종적인 검사 영역으로서 설정한다. 이상의 작업은, 후술하는 도 8의 (a)에 도시하는 GUI를 통하여 행해진다.

또한, 이상의 도 6을 사용한 설명에서는, 셀 계층의 최하위측으로부터 타깃 셀을 추적했지만, 최상위측, 즉 루트셀 직하의 계층의 셀로부터 추적을 개시해도 검사 영역을 설정할 수 있는 것은 물론이다. 또한, 셀 계층이 복잡할 경우, 최하위 셀과 최상위 셀의 사이에 적당한 중간 계층 셀을 설정하고, 이 중간 계층 셀을 기점으로 하여 셀의 추적을 행하는 것도 가능하다.

대상 셀이 특정된 후에는 타깃 패턴 내의 어느 부분을 매트단 검사의 검사 영역으로 할지를 지정한다. 매트단을 어떻게 지정해야 할지는 칩의 종류나 디바이스의 제조 프로세스에 따라 다르기 때문에, 매트단의 영역 지정은 검사의 종류에 따라 필요해진다. 타깃 패턴 내에서의 영역 지정은, 후술하는 도 9에 도시하는 GUI를 통하여 장치 오퍼레이터가 행한다. 상기 지정된 타깃 패턴 내의 검사 영역에는, 적당한 크기의 촬상 시야(FOV: Field Of View)가 지정되어, 상기 영역의 화상이 촬상된다. FOV의 크기는, 검사 조건이나 검사 장치의 촬상 능력에 따라서 달라서, 지정 영역을 한번에 촬상할 수 있는 경우도 있으며 수회의 촬상이 필요한 경우도 있다. 또한, 이후의 설명에서는, 타깃 패턴 내에 지정된 검사 영역을 「타깃 패턴 내 검사 영역」이라고 칭한다.

도 7에는, 매트단부의 영역 지정의 변형을 도시한다.

도 7의 (a)에서는, 타깃 패턴 내 검사 영역을 메모리 매트단부의 네 코너에 지정한 예를 도시하고 있다. 도면 중의 4각 프레임이 타깃 패턴 내 검사 영역(70)이다. 본 예에서는, 타깃 패턴 내 검사 영역의 크기를 FOV 크기와 동일하게 설정하고 있다. 또한, 설계 레이아웃 데이터는 적당한 원점으로부터의 셀의 위치 정보를 내부 정보로서 가지고 있다. 따라서, 본 예에서는, 타깃 패턴인 메모리 매트(패턴(52))와 일치하는 셀이 무엇인가라고 하는 정보와 FOV의 크기 정보를 알면, 셀의 위치 정보와 FOV 크기로부터 FOV를 배치해야 할 좌표를 자동으로 산출하여 설정할 수 있다.

도 7의 (b)에서는, 매트단의 네 코너 외에, 매트를 프레임 형상으로 둘러싸도록, 4각 프레임으로 나타낸 타깃 패턴 내 검사 영역(70)을 지정한 경우를 도시하고 있다. 매트의 네 코너의 정보 뿐만이 아니기 때문에, 보다 정교한 만듦새 관리가 가능하다.

도 7의 (c)에서는, 매트에 대하여 격자 형상으로, 4각 프레임으로 나타낸 타깃 패턴 내 검사 영역(70)을 지정한 경우를 도시하고 있다. 매트 중앙의 정보도 포함하기 때문에, 만듦새의 비교에 유효하다. 도 7의 (b) 및 (c)는 타깃 패턴 1개에 대해서, 종횡의 FOV 배치수를 지정하면 자동 설정이 가능하다.

도 7의 (d)에서는, 매트 전체를 둘러싸도록 4각 프레임으로 나타낸 타깃 패턴 내 검사 영역(70)을 자동 지정한 경우를 도시하고 있다. 본 예에서는, 타깃 패턴 내 검사 영역의 크기와 FOV 크기는 일치하지 않으므로, 매트 내에 복수의 FOV를 배치하고, 또는 스테이지 연속 이동 형식으로 메모리 매트를 촬상하게 된다.

도 7의 (e)에서는, 도 7의 (d)에서 설정한 타깃 패턴 내 검사 영역의 크기를, 미리 정의한 거리만큼 내측으로 축퇴시켜서 영역 설정을 행한 예를 도시하고 있다. 셀의 정보와 축퇴량이 설정되어 있으면, 본 예도 자동 설정이 가능하다. 여기서, 도 7의 (d) 및 (e)는 주사형의 검사, 즉, 명시야식이나 암시야식의 광학식 검사, 또는, SEM식 외관 검사에 유효한 레시피이다.

도 7의 (f)에서는, 도 7의 (a)에서 설정한 검사 영역을 시프트시키는 방식을 기재하고 있다. 매트단에 아주 가깝게 검사 영역을 설정해버리면, SEM식 결함 리뷰나 치수 계측을 위하여 스테이지를 움직였을 때, 스테이지의 정지 정밀도가 충분하지 않은 경우에, 패턴을 FOV 내에 수용할 수 없게 될 가능성이 있기 때문이다. 확대도 1은 시프트 전의 타깃 패턴 내 검사 영역의 배치를, 확대도 2는 매트단의 외측으로 시프트시킨 상태의 타깃 패턴 내 검사 영역의 배치를 각각 도시하고 있다. 시프트량을 미리 설정해 두면, 본 예도 자동 설정이 가능하다.

또한, 이상의 설명한 자동 설정의 기능은, 레시피 생성 장치(30)에 구비된 프로세서(33)가 메모리(34)에 저장된 프로그램을 실행함으로써 실현된다.

매트단 검사의 상세한 검사 영역을 지정한 후에는 웨이퍼 내의 검사해야 할 칩을 선택한다. 도 8은, 웨이퍼 내의 칩 선택 방식의 종류를 도시한 것이다. 도 8의 (a)는 검사 칩을 세로 스트라이프 상에 복수열 배치한 것이다. 스트라이프의 개시 칩과 선택 폭 및 비선택의 피치를 설정함으로써 자동 설정 가능하다. 도 8의 (b)는 검사 칩을 동심원 형상으로 배치하고, 웨이퍼 외주에 일렬, 웨이퍼 중앙에 1군데로서 지정한 것이다. 웨이퍼의 면 내 분포나, 특히 만듦새가 나빠진다고 예상되는 웨이퍼 외주에서의 만듦새 평가에 유효하다. 도 8의 (c)는 웨이퍼 외주 4군데와 웨이퍼 중앙의 5군데를 매뉴얼로 설정한 예이다.

이들 설정을 행하기 위해서는, 사전에 웨이퍼 내의 모든 칩의 배열 정보가 필요하기 때문에, 그 정보를 사전에 취득하거나, 없을 경우에는 사전에 작성하여 둘 필요가 있다.

도 9에는, 본 실시예의 레시피 생성 장치(30)에 부수되는 디스플레이 상에 표시되는 GUI의 일례로서 유저 화면(100)을 도시하였다. 장치 오퍼레이터는, 도 4의 스텝 83에서 설명한 설계 레이아웃 데이터의 해석 처리가 종료되면, 도 9의 (a)에 도시하는 GUI를 호출하여 각종 조작을 행하고, 도 4의 스텝 84에 상당하는 검사 영역의 설정 처리를 행한다.

본 실시예의 GUI는, 다양한 검사 조건을 설정하는 설정 화면이 탭 표시되어 있고, 셀 계층 해석에 기초하는 검사 영역을 설정하는 경우, 「검사 영역 설정」탭을 클릭함으로써, 도 9의 (a)에 도시하는 설정 화면을 호출할 수 있다.

도 9의 (a)에 도시하는 유저 화면에 표시되는 버튼, 윈도우 등의 기능은 이하에 나타내는 바와 같다.

읽어들이기 버튼을 클릭하면, 설계 레이아웃 데이터나 이미 등록된 레시피의 판독 처리가 행해진다. 보존 버튼을 클릭하면, 편집한 레시피의 보존 동작이 행해진다. 송신 버튼을 클릭하면, 검사 장치로의 레시피 업로드 처리가 행해진다. 탐색 위치 지정 버튼은 셀을 검색하기 위한 버튼으로서, 해당 버튼을 클릭하면, 지정된 위치에 존재하는 셀만이 탐색된다. 「광역」 윈도우는, 레이아웃 패턴의 광역 표시 화면이며, 「상세」 윈도우는, 광역 윈도우에 표시된 레이아웃 패턴의 일부를 줌 표시하는 화면이다. 「참조 횟수」 윈도우에는, 참조 횟수를 카운트한 셀을 트리와는 관계없이 참조 횟수가 많은 순서대로 리스트업한 데이터가 표시된다. 「상위 셀」 윈도우에는, 지정된 임의의 셀에 대한 상위 셀의 참조 횟수를 추출한 결과가 표시된다. 「참조 횟수」 윈도우 및 「상위 셀」 윈도우의 우측에는 스크롤바가 표시되어 있고, 표시셀 수가 많은 경우에는, 스크롤바를 조작하여 표시하는 셀을 바꿀 수 있다.

테두리 버튼은, 메모리 매트나 주변 영역과 같은 타깃 패턴의 테두리의 부분에 검사 화상의 FOV를 배치할 때에 사용되는 버튼으로서, 프레임 버튼 우측의 「X 배치수」 「Y 배치수」의 각 박스에 2라고 하는 수치를 입력하여 프레임 버튼을 클릭하면, 타깃 패턴의 테두리의 부분에 설정수 분의 FOV가 균등한 간격으로 배치된다.

마찬가지로, 「격자 버튼」은, 검사 화상의 FOV를 타깃 패턴의 내부에 배치 할 때에 사용되는 버튼으로서, 격자 버튼 우측의 「X 배치수」 「Y 배치수」의 각 박스에, 타깃 패턴 내부에의 FOV의 배치수를 입력하여 격자 버튼을 클릭하면, 타깃 패턴 테두리를 포함하는 패턴 내부에 설정수 분의 FOV가 균등한 간격으로 배치된다. 전체면 버튼을 클릭하면, 타깃 패턴 내부의 전체 에리어가 검사 영역으로서 설정된다.

「시프트량」 버튼은, FOV의 배치를 패턴 단부로부터 일정량 시프트시킬 경우에 사용되는 버튼으로서, 시프트량 버튼 우측의 「X 설정량」 「Y 설정량」의 각 박스에 적당한 수치를 입력하고 시프트량 버튼을 클릭하면, 타깃 패턴 테두리를 포함하는 패턴 내부에 설정수 분의 FOV가 균등한 간격으로 배치된다.

「축퇴량」 버튼은, 검사 영역을 설계 데이터 상의 타깃 패턴의 외형선보다 약간 축소시킬 경우에 사용되는 버튼으로서, 예를 들어 타깃 패턴이 메모리 매트일 경우, 축퇴량 버튼 우측의 「X 설정량」 「Y 설정량」의 각 박스에 적당한 수치를 입력하고 축퇴량 버튼을 클릭하면, 설계 데이터 상의 메모리 매트의 경계로부터 설정한 축퇴량 분만큼 내부로 수축한 영역이 검사 영역으로서 설정된다. 본 버튼은, 주로 타깃 패턴 전체면을 검사(또는 계측, 관찰) 영역으로서 설정하는 경우에 사용된다.

「원점 맞춤」 버튼을 클릭하면, 레이아웃 패턴과 검사 좌표계와의 원점 맞춤 처리가 실행된다. 또한, 「슬라이드 쇼」 버튼을 클릭하면, 레시피에서 지정한 검사 영역의 확인 처리가 실행된다. 「예상 시간」 박스에는, 설정한 검사 조건에서의 1칩당의 검사 소요 시간이 표시된다.

도 9의 (b)에는, 도 7에서 설명한 웨이퍼 내의 칩 선택을 행하기 위한 GUI 화면의 일례를 도시했다. 「칩 배열·선택 정보」 윈도우는, 웨이퍼 상의 칩 배열을 표시하는 화면으로서, 이 화면 상에서 포인팅 디바이스를 조작함으로써, 검사를 행하는 칩을 선택한다. 또는, 선택한 칩의 웨이퍼 상에서의 배열을 확인한다. 「칩 배열 편집」 버튼은, 웨이퍼 상에서의 칩 배열의 편집 기능을 온/오프하기 위한 버튼으로서, 이 버튼이 액티베이트된 상태에서 상측의 「동심원」, 「세로 스트라이프」, 「가로 스트라이프」, 「체크 무늬」 및 「포인트」의 각 버튼을 조작하면, 조작 결과가 칩 선택에 반영된다. 또한, 「칩 배열 편집」 버튼을 인액티베이트하면, 현재 유효로 되어 있는 선택 칩의 배열이 고정화된다.

「칩 배열 편집」 버튼의 상측에 표시되어 있는 「동심원」, 「세로 스트라이프」 및 「가로 스트라이프」의 각 버튼은, 본 실시예의 레시피 생성 장치에 디폴트로 구비되어 있는 칩의 배열 패턴으로서, 칩 선택 작업의 부담을 경감하기 위한 툴로서 사용된다.

「동심원」 버튼 우측의 「X 설정값」 「Y 설정값」의 각 박스에 적당한 수치를 입력하고, 「동심원」 버튼을 클릭하면, 웨이퍼의 최외주 칩으로부터 「X 설정값」 및 「Y 설정값」분만큼 이격된 위치의 칩이 동심원 형상으로 검사 칩으로서 설정된다.

「세로 스트라이프」에 대해서는, 버튼 우측의 「분할 수」 「칩 수」의 각 박스에 적당한 수치를 입력하고 각 버튼을 클릭하면, 「세로 스트라이프」에 대해서는, 도 7의 (a)에 도시한 바와 같은 세로 방향의 스트라이프 형상의 칩 배열이 웨이퍼 가로 방향의 칩 수를 「분할 수」로 나눈 간격으로 설정된다. 이때, 스트라이프를 구성하는 칩 수는 설정한 「칩 수」에 따라서 설정된다. 칩 수의 최대 설정값은 웨이퍼의 직경 상에 존재하는 칩 수인데, 웨이퍼의 형상은 원 형상이므로, 칩 수의 설정값을 최대 설정값으로 한 경우, 웨이퍼의 중심 이외를 통과하는 스트라이프에 대해서는 칩 수를 설정값대로 할 수 없게 된다. 따라서, 웨이퍼의 중심 이외를 통과하는 스트라이프에 대해서는, 스트라이프의 배치 개소에 있어서의 최대 칩 수가 스트라이프의 구성 칩 수로서 설정된다. 「가로 스트라이프」에 대해서는, 스트라이프의 길이 방향이 세로로부터 가로로 변할 뿐이고, 「분할 수」 「칩 수」의 각 박스의 기능에 대해서는, 「세로 스트라이프」와 동일하다.

「포인트」 버튼은, 검사 대상 칩을 웨이퍼 상에서 1점1점 임의로 지정하기 위한 버튼으로서, 이 버튼이 액티베이트된 상태에서, 「칩 배열·선택 정보」 윈도우 상에서 포인터 조작을 행하고, 원하는 칩을 클릭하면, 상기 칩을 검사 대상 칩으로 지정할 수 있다. 대상 칩을 복수 지정할 수도 있고, 검사 대상 칩을 랜덤으로 지정하는 경우 등에는, 이 버튼을 사용하여 설정한다. 지정한 칩이 유효한 상태에서 「포인트」 버튼을 인액티베이트하면, 설정 상태가 보존되어, 검사 레시피에 반영된다. 「예상 시간」 박스에는, 1 웨이퍼당의 검사 소요 시간이 표시된다.

이상 설명한 각 버튼 또는 윈도우에 의해 실현되는 기능은, 모두 메모리(34)에 저장된 화면 표시 처리 프로그램을 프로세서(33)가 실행함으로써 실현된다. 프로세서(33)는 버튼의 클릭에 의한 오퍼레이터 지시나 박스 내에 입력된 수치를 판독하고, 각 버튼에 대응하는 기능이나 윈도우 내로의 화상 표시 처리를 실행한다.

이상, 본 실시예의 레시피 생성 장치는, 설계 레이아웃 데이터의 계층 구조를 해석하고, 설계 레이아웃 데이터 내에서의 셀의 참조 횟수를 세는 것에 의해, 셀 간의 참조 관계를 구한다는 신규의 특징에 의해, 메모리 매트 등, 검사 대상으로 하는 회로 모듈의 탐색, 레시피 상에서의 영역 설정을 종래보다도 용이하게 실현하는 것이 가능하게 된다.

또한, 설계 레이아웃 데이터에만 의존하는 레시피 생성이 가능하기 때문에, 레시피 생성 작업을 검사 장치, 계측 장치 또는 관찰 장치와 같은 클린룸 내의 장치와 분리하여 행하는 것이 가능하다. 따라서, 클린룸 내의 각 장치를 레시피 설정을 위하여 점유하는 경우가 없어, 검사 장치의 가동률을 향상할 수 있고, 제조 라인의 설비 투자를 억제할 수 있다. 또한, 효율적 또한 효과적으로 검사 업무를 수행함으로써, 최근의 미세 디바이스에서 문제가 되고 있는 시스터매틱 결함을 검출할 수 있고, 나아가서는, 반도체 디바이스의 개발, 시험 제작 및 양산 시의 수율을 빠르게 상승시키는 것이 가능하게 된다.

(실시예 2)

실시예 1에서는, 셀 계층 구조의 특정한 트리에 대해서, 최하위 셀 또는 최상위 셀을 특정하고, 상기 특정 트리를 최하위 셀측 또는 최상위 셀측으로부터 추적함으로써, 타깃 패턴에 대응하는 셀을 특정하는 검사 영역 설정 방법에 대하여 설명하였다.

이러한 검사 영역 설정 방법은, 칩 내의 패턴의 반복성이 높은 경우, 예를 들어 메모리 매트가 칩 레이아웃 내의 대부분을 차지하는 경우에는 매우 유효하다. 그러나, 주변 회로나 로직 회로 등 반복성이 낮은 영역은, 최상위 셀 또는 최하위 셀에 대응하는 패턴이 기지인 패턴일 확률이 낮아, 타깃 패턴을 확실하게 포함하는 트리를 특정하는 것이 어렵다.

따라서 본 실시예에서는, 레이아웃 패턴 상의 임의의 패턴 또는 셀 계층 트리 상의 임의의 셀을 선택하여 상기 선택 셀을 통과하는 트리를 추출하고, 추출된 트리만을 추적 대상으로 하는 검사 영역의 설정 방법에 대하여 설명한다. 또한, 본 실시예의 레시피 설정 장치의 구성 및 대략의 동작은 실시예 1과 동일하여 상세 설명은 생략하는데, 설명 시에는 실시예 1의 기재를 적절히 인용한다.

여기서, 도 4에 도시하는 흐름도에 따라 장치를 동작시켜, 도 5에 도시하는 셀 계층 구조의 해석 결과가 얻어진 것으로 하고, 본 실시예에서의 검사 대상 영역이, 도 1의 (b)에 도시하는 칩 레이아웃 상에서 메모리 매트 B6'의 매트단인 것으로 한다.

메모리 매트 B에 포함되는 패턴과 셀의 대응을 전혀 알 수 없는 경우를 생각하면, 도 5의 (a)에 도시하는 전체 트리로부터 메모리 매트 B6'을 포함하는 셀이 어느 트리인지를 판단하는 것은 어렵다. 루트셀로부터 타깃 패턴을 추적하면, 셀 A 밑에는, 참조 횟수가 같은 1회의 셀이, 셀 E와 셀 H의 2개 있고, 타깃 패턴이 어느 트리에 포함되는지는 알 수 없다. 반대로 최하위의 셀측으로부터 추적하려 해도, 메모리 매트 B6'에 포함되는 메모리 셀의 개수를 모르면 참조 횟수만으로는 셀을 특정하는 것은 곤란하다.

따라서 본 실시예에서는, GUI 상에 레이아웃 패턴을 표시시켜, 특정한 영역을 포인팅 디바이스로 지정할 수 있도록 하고, 상기 지정 영역을 통과하는 셀의 트리를 트리 전체로부터 추출한다. 이하, 이상의 조작을 도 10을 사용하여 설명한다.

도 10의 (a)는 도 8의 (a)에 도시한 GUI의 「광역」 윈도우에 표시되는 레이아웃 패턴을 도시하는 전체도이다. 레이아웃 패턴 전체도의 좌측은, 메모리 매트 B의 확대도를 도시하였다. 장치 오퍼레이터는, 도 4의 스텝 84의 작업을 행할 때에, 도 8의 (a)에 도시하는 GUI의 「상세」 윈도우 상에 표시되는 레이아웃 패턴 상에서 포인터(60)를 조작하여, 메모리 매트 B, 즉 패턴(55) 내의 임의의 점, 예를 들어 탐색 위치(60)를 지정한다.

레시피 생성 장치(30)는 탐색 위치(60)가 지정되면, 설계 레이아웃 데이터를 재해석하고, 탐색 위치(60)가 포함되는 셀을 추출한다. 설계 레이아웃 데이터는 적당한 원점으로부터의 셀의 위치 정보를 내부 정보로서 가지고 있기 때문에, 메모리(34)에 저장된, 설계 레이아웃 데이터에 포함되는 셀의 위치 정보의 해석 처리를 행하는 프로그램을 프로세서(33)가 실행함으로써, 지정한 탐색 위치(60)를 통과하는 셀만을 추출하는 것이 가능하다.

도 10의 (b)에는, 셀의 위치 정보 해석에 의해 추출된, 탐색 위치(60)를 통과한 셀의 일람표를 도시한다. 이 일람표에서는, 탐색 위치를 통과한 셀을 참조 횟수가 많은 순서대로 소팅하여 나타내고 있다. 가장 참조 횟수가 많은 셀은 셀 G이며 10회이다. 따라서, 셀 G가 탐색 위치를 통과하는 계층 트리의 최하위 셀이라고 추정할 수 있다.

최하위 셀이 정해지면, 다음으로는 실시예 1과 마찬가지로, 시행 착오에 의해 타깃 패턴을 결정하면 된다. 도 10의 (c)에는, GUI에 표시되는 시행 착오의 과정의 화상을 도시한다. 본 도면은, 셀 G의 상위 셀을 1단계씩 추적하고, 각각의 상위 셀의 참조 횟수를 재리스트업한 모습을 도시한다. 어느 셀도 참조 횟수는 1회이기 때문에, 루트셀(57)로부터 순서대로 레이아웃 묘화해 가면, 루트셀 하위의 셀 A, 셀 E의 모두 타깃 패턴에는 적합하지 않고, 그 하위의 셀 F가 타깃 패턴(도 10의 (a)의 셀 F 사선부)과 일치하는 것을 알 수 있다. 따라서, 셀 F가 대상 셀인 것을 알 수 있다.

이상의 설명에서는, 탐색 위치를 지정함으로써, 타깃 패턴을 포함하는 트리를 추출하는 검사 영역의 설정 방법에 대하여 설명했지만, 탐색 위치를 핀포인트로 지정할 뿐만 아니라, 어떤 영역을 포인터 조작으로 둘러싸는 것에 의해, 탐색 위치를 영역으로서 지정할 수도 있다.

이상, 본 실시예에 의해, 반복성이 낮은 패턴의 검사 영역을 설정하는 경우에 매우 유효한 레시피 설정 장치 또는 검사 지원 장치를 실현할 수 있다. 본 실시예의 영역 설정 방법이, 소위 외관 검사뿐만 아니라, 결함 리뷰 장치 또는 치수 계측 장치에도 응용할 수 있는 것은 물론이다.

(실시예 3)

본 실시예는, 실시예 1 및 2에서 설명한 설계 레이아웃 데이터의 해석 기능을 레시피 생성 장치로부터 독립시켜서, 별도의 유닛(검사 지원 장치)으로 한 구성의 장치에 대하여 설명한다.

도 11에는, 본 실시예의 검사 지원 장치 및 상기 검사 지원 장치에 접속되는 각종 장치의 배치를 도시한다. 결함 정보 서버(26)나 설계 데이터 서버(27)와 같은 각종 장치가, 클린룸(20) 내에 설치된 광학식 검사·계측 장치(21) 또는 SEM식 검사·계측 장치(22)와 통신 네트워크(25)에 의해 접속되어 있는 점은 도 3에 도시하는 구성과 마찬가지인데, 본 실시예의 경우, 실시예 1, 2에서는 레시피 생성 장치(30)에 내장되어 있었던 네트워크 인터페이스(31), 스토리지 장치(32), 프로세서(33), 메모리(34), 사용자 인터페이스(35) 등이, 레시피 생성 장치(30)와는 다른 검사 지원 장치(36)에 내장되어 있는 점, 및 레시피 생성 장치가, 광학식 검사·계측 장치용의 레시피 생성 장치 A와 SEM식 검사·계측 장치용의 레시피 생성 장치 B의 2대 구비되어 있는 점에서 도 3의 배치와는 상이하다.

도 12에는, 본 실시예의 검사 지원 장치(36)로, 설계 레이아웃 데이터의 구조 해석 시에 프로세서(33)에서 실행되는 처리를 흐름도에서 나타냈다.

장치 오퍼레이터가, GUI 등을 통하여 설계 레이아웃 데이터의 해석 개시를 지시하면, 우선, 프로세서(33)는 설계 레이아웃 데이터를 읽어들이고(스텝 1201), 이어서, 셀을 카운트하는 카운터의 값을 초기값 0으로 설정한다(스텝 1202). 이어서, 설계 레이아웃 데이터의 데이터 프로그램을 처음부터 분석하고, 루트셀에 상당하는 프로그램 루틴을 검색하고(스텝 1203), 다른 프로그램 루틴으로의 링크가 없는지 여부를 탐색한다. 링크가 발견되면, 링크처에 날아가서 링크처를 탐색하고(스텝 1204), 링크처가 셀인지 여부를 판정한다(스텝 1205). 링크처가 셀이면, 카운터의 값을 1만큼 인크리먼트하고(스텝 1206), 추가적인 링크가 없는지 여부를 검색한다. 링크처가 셀이 아니면, 링크원으로 돌아가서 추가적인 링크의 유무를 검색한다(스텝 1204).

스텝 1206의 종료 후, 추가적인 링크처의 유무를 판정하고(스텝 1208), 링크처가 있으면, 스텝 1204로 복귀되어서 스텝 1205 내지 1206의 처리를 반복한다. 이에 의해, 셀의 계층 구조 상의 트리에 대하여 전체 셀의 참조 횟수를 카운트할 수 있다. 또한, 스텝 1205의 판정 스텝에서 링크원의 셀로 복귀된 경우, 계층적으로는 1 계층 상위의 셀로 복귀되게 된다. 따라서, 링크원의 계층에서 다른 링크를 찾는 것(스텝 1204)은 상위 셀이 다른 분지 트리를 탐색하는 것에 상당한다.

스텝 1208의 판정 처리에서, 추가적인 링크처가 존재하지 않은 경우에는, 설계 레이아웃 데이터의 전체 프로그램을 탐색했는지의 여부의 판정을 행하고(스텝 1209), 탐색 종료되어 있지 않으면, 링크원의 셀로 복귀되어서 스텝 1204 내지 1209의 처리를 반복한다. 설계 레이아웃 데이터의 전체 프로그램을 탐색 종료하고 있으면 전체 셀의 해석은 종료이며, 각 셀 마다의 참조 횟수를 셀 명칭(또는 셀을 구별하는 식별자)에 대응지어서 메모리(34)에 저장하고, 설계 레이아웃 데이터의 해석 처리를 종료한다.

메모리(34)에 저장된 해석 결과는, 통신 네트워크(25)를 통하여 레시피 생성 장치에 전송되어, 레시피의 생성 작업을 행할 때에 장치 오퍼레이터에 의해 참조된다. 또한, 메모리(34)에는, 도 12에 도시하는 스텝에 대응하는 프로그램이 저장되어 있고, 프로세서(33)에 의해 실행된다.

이상 설명한 플로우는, 실시예 1의 레시피 생성 장치(30)의 내부에서 실행되는 처리와 거의 동일한데, 레시피 생성 장치와 설계 레이아웃 데이터의 해석 처리 장치를 나누는 것에 의해, 복수의 레시피 생성 장치 간에 설계 레이아웃 데이터의 해석 결과를 공유하는 것이 용이하게 된다.

5: 설계 레이아웃
20: 클린룸
21: 광학식 검사·계측 장치
22: SEM식 검사·계측 장치
25: 통신 네트워크
26: 결함 정보 서버
27: 설계 데이터 서버
30: 레시피 생성 장치
31: 네트워크 인터페이스
32: 스토리지 장치
33: 프로세서
34: 메모리
35: 사용자 인터페이스

Claims (13)

1. 복수의 셀에 대응하는 패턴이 형성된 시료에 대하여, 광 또는 하전 입자 빔을 조사하여 얻어지는 화상 데이터를 사용하여 상기 패턴을 검사하는 검사 장치의 레시피를 생성하는 레시피 생성 장치로서,
   상기 패턴의 설계 레이아웃 데이터를 저장하는 기억 수단과,
   상기 설계 레이아웃 데이터에 대하여 소정의 연산 처리를 실행하는 프로세서와,
   상기 프로세서의 연산 결과가 표시되는 디스플레이를 구비하고,
   상기 프로세서는,
   상기 복수의 셀 간의 참조 관계를 해석하고,
   상기 디스플레이는,
   상기 복수의 셀 간의 참조 횟수와 상기 패턴의 레이아웃을 함께 표시하는 것을 특징으로 하는 레시피 생성 장치.
2. 제1항에 있어서,
   상기 프로세서는,
   검사 대상이 되는 상기 패턴의 강조 화상을, 상기 설계 레이아웃 데이터를 화상 전개하여 얻어지는 레이아웃 패턴과 함께 상기 디스플레이에 표시하는 것을 특징으로 하는 레시피 생성 장치.
3. 제2항에 있어서,
   상기 강조 화상으로서, 상기 검사 대상 패턴의 윤곽선을 상기 디스플레이에 표시하는 것을 특징으로 하는 레시피 생성 장치.
4. 제1항에 있어서,
   상기 복수의 셀 중 사용자에 의해 지정된 임의의 셀에 대하여, 해당 임의의 셀과 참조 또는 피참조 관계에 있는 셀에 대응하는 패턴을 상기 디스플레이 상에 강조 표시시키는 기능을 갖는 레시피 생성 장치.
5. 제1항에 있어서,
   상기 프로세서는,
   상기 설계 레이아웃 데이터를 화상 전개하여 얻을 수 있는 레이아웃 패턴 상의 임의 영역을 내부에 포함하는 패턴에 대응하는 셀을 추출하는 처리를 실행하는 것을 특징으로 하는 레시피 생성 장치.
6. 제5항에 있어서,
   상기 임의 영역의 위치 정보와, 상기 셀의 위치 정보를 참조하여, 상기 셀의 추출 처리를 행하는 것을 특징으로 하는 레시피 생성 장치.
7. 제1항에 있어서,
   상기 검사 장치에서의 검사 조건을 설정하기 위한 설정 화면이 상기 디스플레이에 표시되고,
   상기 설계 레이아웃 데이터는 계층 구조를 가지고 있고,
   상기 설정 화면 상에, 상기 셀의 식별 정보와, 상기 셀의, 상기 계층 구조의 최상위의 루트셀을 기준으로 하는 참조 횟수가 표시되는 것을 특징으로 하는 레시피 생성 장치.
8. 복수의 셀에 대응하는 패턴이 형성된 시료에 대하여, 광 또는 하전 입자 빔을 조사하여 얻어지는 화상 데이터를 사용하여 상기 패턴을 검사하는 검사 장치에 관련하여 사용되는 검사 지원 장치에 있어서,
   상기 패턴의 설계 레이아웃 데이터를 저장하는 기억 수단과,
   상기 설계 레이아웃 데이터에 대하여 소정의 연산 처리를 실행하는 프로세서와,
   상기 프로세서의 연산 결과가 표시되는 디스플레이를 구비하고,
   상기 프로세서는,
   상기 복수의 셀 간의 참조 관계를 해석하고,
   상기 디스플레이는,
   상기 복수의 셀 간의 참조 횟수와 상기 패턴의 레이아웃을 함께 표시하는 것을 특징으로 하는 검사 지원 장치.
9. 복수의 셀에 대응하는 패턴이 형성된 시료에 대하여, 광 또는 하전 입자 빔을 조사하여 얻어지는 화상 데이터를 사용하여 상기 패턴을 검사하는 검사 장치와, 상기 검사 장치의 검사 레시피를 생성하는 레시피 생성 장치와, 디스플레이를 적어도 포함하여 구성되는 검사 시스템에 있어서,
   상기 레시피 생성 장치는,
   상기 패턴의 설계 레이아웃 데이터를 저장하는 기억 수단과,
   상기 설계 레이아웃 데이터에 대하여 소정의 연산 처리를 실행하는 프로세서를 구비하고,
   상기 검사 장치는, 상기 레시피 생성 장치로 생성된 검사 레시피를 취득하는 입력부를 구비하고,
   상기 프로세서는,
   상기 복수의 셀 간의 참조 관계를 해석하고,
   상기 디스플레이는,
   상기 복수의 셀 간의 참조 횟수와 상기 패턴의 레이아웃을 함께 표시하는 것을 특징으로 하는 검사 시스템.
10. 복수의 셀에 대응하는 패턴이 형성된 시료에 대하여, 광 또는 하전 입자 빔을 조사하여 얻어지는 화상 데이터를 사용하여 상기 패턴을 검사하는 검사 장치의 검사 레시피를 생성하는 장치로서, 메모리와 프로세서와 디스플레이를 구비한 레시피 생성 장치에서 실행되는 프로그램이 저장된 기록 매체에 있어서,
    상기 프로세서에
    상기 패턴을 포함하는 설계 레이아웃 데이터에 포함되는 셀을 검출하는 처리,
    상기 셀 간의 링크를 검출함으로써, 검출된 셀 간의 계층 관계를 구하는 처리,
    상기 셀 간의 링크수를 세는 것에 의해, 어떤 셀이 참조하고 있는 셀의 수를 구하는 처리,
    어떤 셀이 참조하고 있는 셀의 수와 상기 패턴의 레이아웃을 함께 상기 디스플레이에 표시하는 지시를 행하는 처리
    를 실행시킴으로써, 상기 복수의 셀 중 임의의 셀에 대응하는 패턴의 상기 시료 상에서의 물리적인 배치를 구하는 것을 특징으로 하는 프로그램이 저장된 기록 매체.
11. 제10항에 있어서,
    상기 프로그램이,
    상기 물리적인 배치를 구한 패턴의 윤곽선을, 상기 설계 레이아웃 데이터를 화상 전개하여 얻어지는 패턴 화상과 함께 상기 디스플레이에 표시시키는 처리를 포함하는 것을 특징으로 하는 기록 매체.
12. 제11항에 있어서,
    상기 프로그램이,
    상기 검사 장치에서의 검사 영역을 설정하기 위한 설정 화면을 디스플레이 상에 표시시키는 처리와,
    상기 설정 화면 상에서, 상기 레시피 생성 장치의 사용자가 상기 임의의 셀을 지정하는 처리를 포함하는 것을 특징으로 하는 기록 매체.
13. 삭제

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