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CN102959711A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN102959711A CN2012800010360A CN201280001036A CN102959711A CN 102959711 A CN102959711 A CN 102959711A CN 2012800010360 A CN2012800010360 A CN 2012800010360A CN 201280001036 A CN201280001036 A CN 201280001036A CN 102959711 A CN102959711 A CN 102959711A
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Abstract

本发明提供一种半导体装置及其制造方法。半导体装置(100)具备：配置于基板(1)的主面上且由宽带隙半导体构成的半导体层(2)、配置于半导体层(2)且具有底面及侧面的沟槽(5)、配置于沟槽(5)的底面及侧面上的绝缘区域(11)、以及配置于沟槽(5)内且通过绝缘区域(11)而与半导体层(2)绝缘的导电层(7)，绝缘区域(11)包括：配置于沟槽(5)的底面及侧面上的栅极绝缘膜(6)；和在沟槽(5)的底部配置于栅极绝缘膜(6)与导电层(7)之间的空隙(10)，栅极绝缘膜(6)在沟槽(5)侧面的一部分上与导电层(7)相接、而在沟槽(5)底面上与导电层(7)并不相接，从沟槽(5)的底面到导电层(7)的下表面为止的绝缘区域(11)的厚度，在沟槽的中央部要比沟槽的所述侧面附近大。

Description

半导体装置及其制造方法
技术领域
本发明涉及使用了宽带隙半导体的半导体装置，涉及具有沟槽栅极(trench gate)结构的MIS型半导体装置及其制造方法。
背景技术
宽带隙半导体被应用于功率元件(也称为功率器件)、耐环境元件、高温动作元件、高频元件等各种半导体装置中。其中，向开关元件或整流元件等功率器件的应用备受关注。
由于SiC基板的制造比较容易、通过SiC的热氧化可形成优质的栅极绝缘膜、即氧化硅(SiO2)，所以在宽带隙半导体中使用了碳化硅(シリコンカ一バイド：SiC)的功率器件(SiC功率器件)的开发正在盛行。
作为使用了SiC的功率器件的典型的开关元件，有金属-绝缘体-半导体场效应晶体管(Metal Insulator Semiconductor Field EffectTransistor、以下称为“MISFET”)、金属-半导体场效应晶体管(MetalSemiconductor Field Effect Transistor、以下称为“MESFET”)等的场效应晶体管。在这种开关元件中，根据施加于栅电极-源电极间的电压，可以切换流过几A(安培)以上的漏极电流的导通状态和漏极电流为零的截止状态。再有，在截止状态之时，可以实现几百V以上的高耐压。
由于SiC具有比Si还高的绝缘破坏电场及热传导度，故在使用了SiC的功率器件(SiC功率器件)中，与Si功率器件相比，更容易实现高耐压化、低损耗化。因而，与Si功率器件相比，更能够实现高温动作、高耐压动作、大电流动作。
为了在MISFET等功率器件中流过更大电流，提高沟道密度是有效的。因而，取代现有的平面栅极结构，提出了沟槽栅极结构的纵型功率MISFET。在平面栅极结构中在半导体层表面形成沟道区域，相对于此在沟槽栅极结构中，在形成于半导体层的沟槽的侧面形成沟道区域(例如参照专利文献3)。
以下，参照附图对具有沟槽栅极结构的纵型MISFET的剖面结构进行说明。纵型MISFET一般具备被二维排列的多个单元(unit cell)。各单元中设置有沟槽栅极。
图5表示具有沟槽栅极结构的现有的纵型MISFET的1个单元间距(即1个单元)的剖视图。在此，示出各单元中设置了具有与基板的主面大致垂直的侧面的沟槽栅极的例子。
图5所示的纵型MISFET具有：由碳化硅构成的基板1、形成于基板1的主面上的碳化硅层2。碳化硅层2具有：形成于基板1的主面上的n型的漂移区域2d和形成于漂移区域2d之上的p型的主体区域3。在主体区域3的表面区域的一部分配置有n型的源极区域4。在碳化硅层2形成有贯通主体区域3并抵达漂移区域2d的沟槽5。本例中，沟槽5具有与基板1的主面垂直的侧面。沟槽5内，配置有栅电极7、及用于将栅电极7与碳化硅层2绝缘的栅极绝缘膜6。再有，在碳化硅层2之上，按照与源极区域4相接的方式设置有源电极8。基板1的背面设有漏电极9。
这种纵型MISFET例如如下这样来制造。
首先，在低电阻的n型的基板1的主面上，形成具有与基板1同样的结晶结构的碳化硅层2。例如，在基板1的主面上，通过外延生长并按照顺序形成n型的漂移区域2d和p型的主体区域3，从而得到碳化硅层2。然后，在碳化硅层2的规定区域上配置由硅氧化膜构成的掩模层(未图示)，将其作为掩模，通过将n型的杂质离子(例如N(氮)离子)注入主体区域3，从而在主体区域3内形成源极区域4。
在除去了掩模层之后，在源极区域4的一部分上隔着氧化膜而形成Al膜(未图示)，将其作为掩模来形成抵达漂移区域2d的垂直的沟槽5。
接着，在沟槽5内形成栅极绝缘膜6及栅电极7。栅极绝缘膜6例如是通过碳化硅层2的热氧化而形成的氧化膜。
栅电极7是通过在栅极绝缘膜6上例如借助LP-CVD(Low PressureChemical Vapor Deposition)法沉积了多晶硅之后进行图案化而形成的。再有，在碳化硅层2之上，按照跨越主体区域3及源极区域4双方的方式来形成源电极8，在基板1的背面上形成漏电极9。如此就制成了具有沟槽栅极结构的纵型MISFET。
在具有沟槽栅极结构的MISFET中，在源电极8与接地电位连接且栅电极7与接地电位连接时，或者向栅电极7施加负偏压时，在源极区域4与漂移区域2d之间，成为在主体区域3与栅极绝缘膜6的界面附近的区域引发出空穴的蓄积状态，由于作为传导载流子的电子的路径被切断，故没有电流流过(截止状态)。此时，若漏电极9与源电极8之间施加漏电极9侧为正的高电压，则主体区域3与漂移区域2d之间的PN结处于反向偏置状态，因此在主体区域3及漂移区域2d内，耗尽层扩展，可维持高电压。
再有，若向栅电极7施加阈值以上的正偏压，则在源极区域4与漂移区域2d之间，在主体区域3与栅极绝缘膜6的界面附近引发电子而成为反转状态，形成反转层。结果，按照形成于源电极8、源极区域4、主体区域3且与栅极绝缘膜6相接的反转层(未图示)、漂移区域2d、基板1及漏电极9的顺序，流过载流子(导通状态)。
在平面结构的纵型MISFET中，在相邻的单元之间以寄生的方式形成结型场效应晶体管(Junction Field Effect Transistor、以下简称为“JFET”)，成为电阻成分(JFET电阻)。JFET电阻是电流流经被夹持在相邻的主体区域3之间的漂移区域2d时的电阻，单元的间隔(相邻的主体区域3的间隔)越窄，则该电阻越大。因此，为了实现微细化，若缩小单元间距，则伴随着JFET电阻的增加，导通电阻会增大。
相对于此，在沟槽栅极结构的MISFET中，具有以下优点：由于不存在JFET电阻，故若缩小单元间距(cell pitch)则导通电阻单调地减少。因而，对于单元尺寸的微细化而言是有利的。
然而，在沟槽栅极结构的MISFET中，存在对栅极绝缘膜6施加的电场强度变得非常高的问题。以下，参照附图详细地进行说明。
图6(a)是表示图5所示的现有的MISFET的虚线A内的结构的放大剖视图。再有，图6(b)及( c)分别是表示图6(a)中以虚线示出的PN结部30及MIS结构部40中的截止状态(施加漏极电压时)下的电场强度分布的图。PN结部30是由主体区域3及漂移区域2d来形成的。MIS结构部40是由栅电极7、栅极绝缘膜6及漂移区域2d来形成的。
在将MISFET用作功率器件的情况下，理想的是将MISFET设计为：若施加于PN结部30的峰值电场强度超过SiC的绝缘破坏电场强度(4H-SiC，约3MV/cm)则会发生击穿(breakdown)。然而，存在以下担忧：在施加于PN结部30的电场强度达到绝缘破坏电场强度之前，在沟槽5的底部，施加于栅极绝缘膜(例如SiO2膜)6的电场强度会先达到绝缘破坏电场强度。因而，存在以比理论耐压还低的电压来引起击穿的可能性。
原因在于：由于SiC的介电常数(4H-SiC，9.7)与SiO2膜的介电常数(3.8)之差要比Si的介电常数(11.9)与SiO2膜的介电常数(3.8)之差小，故在SiC功率器件中，与Si功率器件相比，对MIS结构部40的栅极绝缘膜6施加更大的电场强度。再有，一般而言，原因在于：电场集中在栅极绝缘膜6中位于沟槽的底部及角落部的部分上，形成比其他部分还高的电场。进而，在Si器件中，Si的绝缘破坏电场强度为0.2MV/cm，比SiO2膜的10MV/cm还低2个数量级，所以在大部分情况下，在栅极绝缘膜中产生绝缘破坏之前，在PN结部都会引起击穿。相对于此，在SiC功率器件中，SiC(4H-SiC)的绝缘破坏电场强度为3MV/cm，较大，与SiO2膜的绝缘破坏电场强度之差小(0.5～1个数量级左右)。因此，在PN结部30中引起击穿之前，在MIS结构部40中存在会产生栅极绝缘膜6的绝缘破坏所导致的击穿的可能性，MIS结构部40中的栅极绝缘膜6的绝缘破坏的问题变得显著起来。这样，存在由于栅极绝缘膜6的绝缘破坏而使MISFET的耐压受到限制的担忧。
为了解决该问题，在专利文献1及2中提出一种在沟槽的底部增厚栅极绝缘膜来提高绝缘破坏电场的方法。
在专利文献1中，提出通过将氧化速度快的(0001)碳面作为沟槽底面来使用，从而使栅极绝缘膜(热氧化膜)的位于沟槽底部的部分的厚度比位于沟槽侧部的部分的厚度还大。再有，在专利文献2提出的方法中，首先在沟槽内部依次形成栅极绝缘膜、多晶硅膜及硅氮化膜。接下来，对硅氮化膜进行蚀刻，在沟槽底部使多晶硅膜露出。接着，对已露出的多晶硅膜进行氧化来形成硅氧化膜。然后，除去残留在沟槽侧壁的硅氮化膜及多晶硅膜。由此，可以使沟槽底面的栅极绝缘膜增厚了与硅氧化膜相应的量。
先行技术文献
专利文献
专利文献1：JP特开平7-326755号公报
专利文献2：JP特开2007-242943号公报
专利文献3：JP特开2008-78175号公报
发明内容
-发明所要解决的技术问题-
然而，本发明人详细地研究之后发现：根据专利文献1及2提出的方法，将沟槽侧面(沟道部)的栅极绝缘膜的厚度维持于规定的厚度、同时充分地增大沟槽底部的栅极绝缘膜的厚度的做法是困难的。再有，根据这些现有方法，难以分别独立地将沟槽侧面及沟槽底面的栅极绝缘膜的厚度控制为任意的厚度。后述研究结果的详细内容。
本发明正是鉴于上述事情而做出的，其目的在于：在具有沟槽结构的半导体装置中，在不使元件特性降低的情况下，可以抑制施加于沟槽底部附近的电场强度，并抑制沟槽底部中的绝缘膜的绝缘破坏。
-解决问题的技术方案-
本说明书中被公开的半导体装置具备：基板；配置于所述基板的主面上且由宽带隙半导体构成的半导体层；配置于所述半导体层且具有底面及侧面的沟槽；配置于所述沟槽的所述底面及所述侧面上的绝缘区域；以及配置于所述沟槽内且通过所述绝缘区域而与所述半导体层绝缘的导电层，所述绝缘区域包括配置于所述沟槽的所述底面及所述侧面上的栅极绝缘膜、和在所述沟槽的底部配置于所述栅极绝缘膜与所述导电层之间的空隙，所述栅极绝缘膜在所述沟槽的所述侧面的一部分上与所述导电层相接、而在所述沟槽的所述底面上与所述导电层并不相接，从所述沟槽的所述底面到所述导电层的下表面为止的所述绝缘区域的厚度，在所述沟槽的中央部要比所述沟槽的所述侧面附近大。
本说明书中被公开的半导体装置的制造方法包括：(A)准备在主面上形成了由宽带隙半导体构成的半导体层的基板的工序；(B)在所述半导体层形成具有底面及侧面的沟槽的工序；(C)在所述沟槽的所述底面及所述侧面上形成栅极绝缘膜的工序；以及(D)在所述沟槽内，按照在所述沟槽的所述侧面的一部分上与所述栅极绝缘膜相接、且在所述沟槽的所述底面上与所述栅极绝缘膜并不相接方式形成导电层，通过在所述导电层与所述栅极绝缘膜之间划定空隙，从而得到由所述空隙及所述栅极绝缘膜构成的绝缘区域的工序，其中从所述沟槽的所述底面到所述导电层的下表面为止的所述绝缘区域的厚度，在所述沟槽的中央部要比所述沟槽的所述侧面附近大。
-发明效果-
根据本说明书中被公开的半导体装置，通过在配置于半导体层的沟槽的底部选择性地留下空隙，从而在沟槽内，在成为栅电极的导电层与半导体层之间能够形成在沟槽的底面上要比沟槽的侧面上还厚的绝缘区域。再有，通过使沟槽底面的绝缘区域的厚度在沟槽的中央部要比沟槽的侧面附近大，从而可以抑制在沟槽底面的中央附近产生电场集中。进而，可以互相独立且任意地控制沟槽侧面及沟槽底部的绝缘区域的厚度。因此，既可以维持元件特性，又可以降低在沟槽的底部施加于绝缘膜的电场强度，可以抑制绝缘破坏。
根据本说明书中被公开的半导体装置的制造方法，可以在不会使制造工序复杂的前提下制造上述半导体装置。
附图说明
图1(a)及(b)分别是本发明第1实施方式的半导体装置的示意性剖视图及俯视图。
图2A是用于对第1实施方式的半导体装置的制造方法进行说明的示意性工序剖视图。
图2B是用于对第1实施方式的半导体装置的制造方法进行说明的示意性工序剖视图。
图2C是用于对第1实施方式的半导体装置的制造方法进行说明的示意性工序剖视图。
图2D是用于对第1实施方式的半导体装置的制造方法进行说明的示意性工序剖视图。
图2E是用于对第1实施方式的半导体装置的制造方法进行说明的示意性工序剖视图。
图2F是用于对第1实施方式的半导体装置的制造方法进行说明的示意性工序剖视图。
图3(a)～(c)分别是表示第1实施方式的半导体装置中的沟槽的布局例的示意性俯视图。
图4是例示本发明第1实施方式的其他半导体装置的示意性剖视图。
图5是具有沟槽栅极结构的现有的MISFET中的1个单元的示意性剖视图。
图6(a)是表示图5所示的现有的MISFET中的虚线A的放大结构的剖视图，(b)及(c)分别是例示PN结部30及MIS结构部40中的截止状态(施加漏极电压时)下的电场强度分布的图。
图7是表示针对沟槽底面的绝缘膜的厚度和在沟槽底面施加于绝缘膜的电场强度之间的关系的模拟结果的图。
具体实施方式
图7是表示本发明人的模拟结果的图，表示沟槽底部的栅极绝缘膜(热氧化膜)的厚度和施加于沟槽底部的电场强度的关系。在此，在施加了1200V的漏极电压的情况下，计算施加于沟槽底部的电场的强度根据沟槽底部的栅极绝缘膜的厚度而如何变化的。将沟槽侧面的沟道部分中的栅极绝缘膜的厚度设为70nm、将漂移区域与主体区域的结耐压设为1200V以上。
通常，虽然热氧化膜的破坏电场强度为10MV/cm以上，但在适用于电子器件的情况下，为了保证长期使用时的可靠性，将能容许的电场强度设定为比实际的破坏电场足够小的值、例如3～4MV/cm。也就是说，优选将施加于沟槽底部附近的电场强度至少抑制在4MV/cm以下。
根据图7所示的图表可知，在沟槽底部的栅极绝缘膜的厚度和沟槽侧面的栅极绝缘膜的厚度为相同程度(70nm)之时，电场强度会超过9MV/cm。还知道：即便将沟槽底部的栅极绝缘膜的厚度设定为沟槽侧面的栅极绝缘膜的厚度的2倍(140nm)，也对沟槽底部施加6MV/cm的电场。为了使施加于沟槽底部的电场强度成为4MV/cm以下，只要将沟槽底部的栅极绝缘膜的厚度设为350nm以上、即沟槽侧面(沟道部分)的栅极绝缘膜的厚度的5倍以上即可。
在专利文献1所提出的方法中，利用碳化硅的氧化速度的面方位依存性，选择性地增大沟槽底面的栅极绝缘膜的厚度。在该方法中，在沟槽底部难以使栅极绝缘膜的厚度比沟槽侧面还大幅地(例如5倍以上)增大。而且，无法分别独立地控制沟槽底部及侧面的栅极绝缘膜的厚度。因而，难以在确保晶体管特性的同时使施加于沟槽底部的电场缓和至规定值以下，存在无法可靠地抑制栅极绝缘膜的绝缘破坏的担忧。
在专利文献2所提出的方法中，由于工艺复杂且将对多晶硅膜进行氧化而得到的膜作为栅极绝缘膜来使用，故存在栅极绝缘膜本身的绝缘破坏电场强度降低这样的问题。因此，为了可靠地抑制绝缘破坏，需要使更厚的多晶硅膜氧化。但是，若多晶硅膜增厚，则热氧化膜的形成变得困难起来，因此难以使沟槽底部的栅极绝缘膜的厚度比沟槽侧面的栅极绝缘膜的厚度还大幅地增大。
另一方面，虽然也考虑了通过向沟槽埋入绝缘膜来形成栅极绝缘膜的方法，但埋入膜在沟槽角部与沟槽的中央部处其膜厚基本一样。因此，在该方法中，难以使沟槽底部的栅极绝缘膜的厚度比沟槽侧面的栅极绝缘膜的厚度大幅地增大，无法独立地控制各自的厚度。
另外，在上述中虽然以碳化硅MISFET为例进行了说明，但在使用了碳化硅以外的其他半导体(GaN、AlN、金刚石等其他宽带隙半导体)的半导体装置中也具有同样的课题。
因而，本发明人们对既可以确保元件特性、又可以抑制施加于沟槽底部的电场强度的构成进行研究，得出了本申请发明。
(第1实施方式)
以下，参照附图对本发明的半导体装置的第1实施方式进行说明。本实施方式的半导体装置是具有沟槽栅极结构的碳化硅MISFET。另外，本实施方式并未限定于碳化硅MISFET，也能适用于碳化硅MESFET等其他碳化硅半导体装置或使用了碳化硅以外的宽带隙半导体(例如GaN、AlN、金刚石等)的半导体装置。
本实施方式的半导体装置具备被二维排列的多个单元。图1(a)是表示半导体装置100的一部分的剖视图。图1(b)是表示在半导体装置100的碳化硅层表面中单元i00U的配置的一例的俯视图。图1(a)是沿着图1(b)的I-I’线的剖视图。
半导体装置100的单元100U具有：包括碳化硅的基板1；和配置于基板1的表面(主面)上且由碳化硅构成的碳化硅层(半导体层)2。碳化硅层2具有形成于基板1的主面上的第1导电型(在此n型)的漂移区域2d和形成于漂移区域2d之上的第2导电型(在此p型)的主体区域3。再有，在主体区域3的表面区域的一部分，配置有第1导电型(n型)的源极区域4。在图示的例子中，源极区域4在碳化硅层2的上表面被主体区域3包围。源极区域4相当于本发明中的第1导电型的杂质区域。
碳化硅层2上，设置有贯通主体区域3及源极区域4并抵达漂移区域2d的沟槽5。在沟槽5的底面上及侧面上配置着绝缘区域11。再有，沟槽5内配置有作为栅电极7起作用的导电层。通过绝缘区域11而将栅电极(导电层)7和碳化硅层2绝缘。
本实施方式的绝缘区域11由配置于沟槽5的侧面及底面上的栅极绝缘膜6、以及在沟槽5的底部配置于栅极绝缘膜6与栅电极7之间的空隙10构成。栅极绝缘膜6在沟槽5的侧面的一部分上与栅电极7相接。空隙10例如为气隙，配置于栅极绝缘膜6中的位于沟槽5的底面上的第1部分6b和栅电极7之间。因而，栅极绝缘膜6的第1部分6b和栅电极7并未接触。再有，沟槽5底面的绝缘区域11的厚度、即自沟槽5的底面至栅电极7的下表面为止的绝缘区域11的厚度，在沟槽5的中央部比在沟槽5的侧面附近大。换言之，栅电极7的下表面(与沟槽5的底面对置的面)中位于沟槽5的侧面附近的部分q，要比位于沟槽5的中央的部分p深。
这样，在沟槽5的底部中，通过在栅极绝缘膜6与栅电极7之间配置空隙10来形成包括栅极绝缘膜6与空隙10的绝缘区域11，从而可以缓和沟槽5的底部产生的电场集中。再有，通过使沟槽5的底部的绝缘区域11在沟槽5的中央部要比沟槽5的侧面附近更厚，从而可以抑制在沟槽5的底面的中央附近产生电场集中。
优选栅电极7的下表面中位于沟槽5的侧面附近的部分q，位于比主体区域3和漂移区域2d的界面r还深的位置。由此，因为在源极区域4与漂移区域2d之间可以可靠地形成沟道，所以不会使导通电阻增大，可以抑制给沟槽5的底部带来的电场集中。
在图示的例子中，栅电极7的下表面与空隙10相接。栅电极7与空隙10的界面之中位于沟槽5的侧面附近的部分q，位于比主体区域3与漂移区域2d的界面r还深的位置上。因此，在栅极绝缘膜6中位于在沟槽5的侧面露出的主体区域3(沟道部)上的第2部分6c和栅电极7之间并不存在空隙10，栅极绝缘膜6中的至少第2部分6c与栅电极7相接。因而，通过控制栅极绝缘膜6的厚度，从而可以确保阈值电压等的特性。
优选栅电极7的下表面中位于沟槽5的中央部的部分p，位于比主体区域3与漂移区域2d的界面r还浅的位置。由此，因为在沟槽5的中央部可以使得绝缘区域11更厚，所以可以更有效地抑制给沟槽5的底部带来的电场集中。
更优选主体区域3与漂移区域2d的界面r位于比上述部分p还深、比部分q还浅的位置上(部分p的深度＜界面r的深度＜部分q的深度)。由此，既可以更可靠地确保晶体管特性(导通特性)、又可以有效地抑制给沟槽5的底部带来的电场集中。
优选空隙10在沟槽5的中央部要比沟槽5的侧面附近还厚。由此，无论沟槽5的底面的形状或沟槽5底面的栅极绝缘膜6的厚度如何，都可以使沟槽5底面的绝缘区域11的厚度在沟槽5的中央部要比沟槽5的侧面附近还厚。在图示的例子中，空隙10朝向栅电极7侧而具有凸形。这种空隙10通过后述的工艺而能够简便地形成。
另外，在图1(a)所示的例子中，沟槽5的底面与基板1的主面大致平行，沟槽5的侧面与基板1的主面大致垂直，沟槽5的剖面形状并未限定为该形状。例如，沟槽5的底面也可以是在沟槽5的中央部要比侧面附近还深。该情况下，沟槽5的底面向更深的地方(基板1侧)变凸，栅电极7的下表面向更浅的地方变凸。因此，可以使沟槽5底面的绝缘区域11在沟槽5的中央部更厚，可以更有效地缓和电场集中。
栅极绝缘膜6例如为硅氧化膜、或包含氮(N)的硅氧化膜。或者，也可以是氮化膜、氧化膜、或包含其中至少一种的层叠膜。栅极绝缘膜6虽然优选是通过对碳化硅层2进行热处理而形成的热氧化膜，但也可以是沉积膜。空隙10指的是栅极绝缘膜6与栅电极7的间隙(ggp缝隙)，也称为缝隙层。缝隙层例如也可以是由空气等气体构成的气体层。空隙10所包含的气体既可以是空气，也可以是形成栅电极7之际使用的氛围气体。栅电极7例如是以1×1020cm-3以上的浓度包含磷而进行了掺杂的多晶硅层。
如前所述，参照图7，绝缘区域11优选在沟槽5的底面上要比在沟槽5的侧面上(主体区域3上)还厚。若将沟槽5底面的绝缘区域11的最小厚度(在此，沟槽5的侧面附近的、自沟槽5的底面至栅电极7的下表面为止的厚度)设为t1、将沟槽5侧面的绝缘区域11的厚度设为t2，则优选厚度t1为厚度t2的5倍以上。在图示的例子中，沟槽5底面的绝缘区域11的厚度t1是栅极绝缘膜6的第1部分6b的厚度和空隙10的厚度Dv的合计厚度。另外，在本说明书中，沟槽5侧面的绝缘区域11的厚度t2指的是露出在沟槽5侧面的主体区域3的表面(沟道部)上的绝缘区域11的厚度。在图示的例子中，厚度t2为栅极绝缘膜6的第2部分6c的厚度。厚度t1指的是沟槽5底面中的绝缘区域11的厚度的最小值。再有，空隙10的厚度Dv意味着从栅极绝缘膜6中的第1部分6b的上表面到栅电极7的下表面为止的、沿着基板1的主面的法线的距离。在栅电极7的下表面或栅极绝缘膜6的上表面并不平坦的情况下，指的是上述距离的最小值。本实施方式中的栅电极7相当于本发明中的导电层。
半导体装置100还具备设置于碳化硅层2之上的源电极8和形成于基板1的背面的漏电极9。源电极8和源极区域4及主体区域3电连接。在源电极8及栅电极7之上，形成有层间绝缘膜(未图示)。层间绝缘膜之上设有源极布线(未图示)。在形成于层间绝缘膜的接触孔内，源极布线与源电极8电连接。
在本实施方式的半导体装置100中，通过在沟槽5的底部选择性地设置空隙10，从而可以形成在沟槽5的底面上比沟槽5的侧面上还厚的绝缘区域11。再有，可以互相独立且任意地控制沟槽5侧面及沟槽5底部的绝缘区域11的厚度。进而，通过使沟槽5底部的绝缘区域11在沟槽5的中央部要比沟槽5的侧面附近更厚，从而可以缓和沟槽5的中央部产生的电场集中。因此，既可以维持元件特性，又可以容易地降低沟槽5的底部产生的电场强度，可以抑制绝缘破坏。还有，由于不需要在沟槽5的底部形成厚的氧化膜，故与以往相比，可以进一步抑制氧化膜形成时的压力引起的结晶缺陷向漂移区域2d的导入。以下对该理由进行说明。
在专利文献1及2提出的半导体装置中，在沟槽底部为了增厚栅极绝缘膜，需要在沟槽底部形成厚的热氧化膜。本发明人通过研究发现了：在沟槽底部形成比较厚的热氧化膜(例如沟槽底面的厚度为侧壁的厚度的2倍以上)的情况下，缺陷容易被导入到碳化硅层。在热氧化膜的形成工艺中，由于碳化硅层的表面部分的体积会因氧化而增大，故对沟槽底部的角落部分施加压力，存在角落部分的结晶性紊乱的可能。结果，容易在碳化硅层中产生缺陷，存在半导体装置的耐压降低、或漏电流增大的担忧。相对于此，根据本实施方式，通过在沟槽5底部配置空隙10，从而可以使得沟槽5底面的绝缘区域11的厚度t1变大，因此无需使沟槽5底部的碳化硅氧化来形成厚的热氧化膜。由此，因为碳化硅层2中难以产生伴随于碳化硅层2的表面部分的氧化的压力，故可以抑制由热氧化膜的形成引起的缺陷向碳化硅层2的导入。结果，确保长期可靠性变得容易起来。
进而，根据本实施方式，通过控制栅极绝缘膜6的厚度，从而可以得到所期望厚度的栅极绝缘膜，因此可以确保阈值电压等的特性。另一方面，通过控制空隙10的厚度，从而可以独立地控制沟槽5底面上的绝缘区域11的厚度t1和栅极绝缘膜6的厚度。这样，可以互相独立且任意地设定沟槽5侧面(尤其是沟道部)的绝缘区域11的厚度t2和沟槽5底面的绝缘区域11的厚度t1。
再有，在现有的使用了宽带隙半导体的半导体装置中，配置于沟槽底面上的绝缘膜和栅电极直接接触。因而，若在高温度下使用，则会存在由绝缘膜的材料及栅电极的材料的膨胀系数不同而引起的对绝缘膜施加压力的问题。相对于此，根据本实施方式，空隙10介于栅极绝缘膜6的第1部分6b与栅电极7之间，第1部分6b与栅电极7并未接触。因此，与以往相比，可以大幅地降低由于膨胀系数差引起的施加于栅极绝缘膜6的压力，可以抑制栅极绝缘膜6的劣化。
栅极绝缘膜6优选为通过对碳化硅层2的表面部分进行氧化而形成的热氧化膜。另外，由于热氧化膜的厚度依存于结晶方位，故有时在沟槽5的底面上比侧面上还薄。该情况下，栅极绝缘膜6中的位于沟槽5底面上的部分6b的厚度及位于碳化硅层2表面上的部分6a的厚度，要比位于沟槽5侧面上的部分(位于沟道部的部分)6c的厚度还小。在具有这种栅极绝缘膜6的半导体装置中，若在沟槽5的底部配置空隙10，则防止沟槽5底部产生的绝缘破坏的效果尤其显著。
<半导体装置100的制造方法>
接下来，参照附图，对本实施方式的半导体装置100的制造方法的一例进行说明。
图2A～图2F分别是用于对本实施方式的半导体装置的制造方法进行说明的工序剖视图。
首先，如图2A所示，在基板1的主面上，通过使碳化硅外延生长，从而第1导电型(在此n型)的漂移区域2d、和第2导电型(在此p型)的主体区域3按该顺序形成，得到碳化硅层2。然后，在主体区域3内形成源极区域4。
作为基板1，例如可以使用以3×1018cm-3的浓度包含氮的低电阻的n型SiC基板。漂移区域2d中例如以8×1015cm-3的浓度掺杂有氮。漂移区域2d的厚度例如为12μm。另外，漂移区域2d的厚度及浓度是根据所期望的耐压来决定的，并未限定为上述例示的厚度及浓度。
主体区域3中例如以2×1018cm-3的浓度掺杂有铝。主体区域3的厚度例如为700nm以上、800nm以下。
在此，虽然是通过外延生长来形成主体区域3的，取而代之也可以通过离子注入来形成。具体是，也可以在通过外延生长而形成了n型的碳化硅层2之后，通过向其表面区域内离子注入p型杂质来形成主体区域3。该情况下，碳化硅层2中的未被注入p型杂质的区域就成为漂移区域2d。
源极区域4例如是通过离子注入来形成的。首先，在碳化硅层2的规定区域上配置例如由硅氧化膜构成的掩模层(未图示)。接着，将掩模层作为注入掩模，向主体区域3中的想要形成源极区域的部分注入n型的杂质离子(例如氮离子)。在此，例如将加速能量设为100keV、将剂量设为5×1015cm-2。在除去了掩模层之后，在惰性气体气体氛围中，例如在1700℃的温度下进行30分钟左右的退火处理。由此，所注入的杂质离子被活化，从而获得源极区域4。源极区域4的厚度例如为200nm以上、300nm以下。
接着，如图2B所示，在碳化硅层2形成贯通源极区域4及主体区域3且在漂移区域2d内具有底面的沟槽(凹部)5。在本实施方式中，首先在源极区域4的一部分之上例如形成氧化膜(未图示)，将其作为掩模来进行反应性离子蚀刻(Reactive Ion Etching；RIE)。由此，在碳化硅层2中形成沟槽(深度：例如1.5μm、宽度：例如1μm)12。在图示的例子中，沟槽5的侧面虽然与基板1的主面大致垂直，但沟槽5也可以具有相对于基板1的主面的法线方向倾斜的侧面(锥形状、倒锥形状)。
接着，如图2C所示，在沟槽5的侧面上及底面上形成栅极绝缘膜(厚度：例如30nm以上、100nm以下)6。在此，例如通过在干燥氧化气体氛围下，以1200℃进行0.5小时的处理，从而作为栅极绝缘膜6，在沟槽5的侧面及底面上形成硅氧化膜。硅氧化膜的厚度在沟槽6的侧面上例如为70nm。另外，作为栅极绝缘膜6，也可以形成包含有氮的硅氧化膜。由此，能降低栅极绝缘膜界面的界面能级，可以期待沟道迁移率的提高。
接着，如图2D所示，在沟槽5的内部及碳化硅层2的上表面上，沉积成为栅电极的电极材料、例如被掺杂的多晶硅，得到导电膜7a。导电膜7a被形成为：与栅极绝缘膜6中的位于主体区域3上的部分6c相接。作为沉积方法，采用与针对基板表面的被覆性相比，针对沟槽5的底面及侧面的被覆性更低这样的方法，以便有选择地使电极材料不会沉积在沟槽5的底面及底面到侧面的角落部。结果，在沟槽5的底部中，在栅极绝缘膜6与导电膜7a之间产生空隙10。空隙10形成于沟槽5的底部，由栅极绝缘膜6的上表面和导电膜7a的下表面来划分。因此，空隙10不同于以埋入沟槽的方式形成膜之际在膜内产生的狭缝或空间。通过形成空隙10，从而导电膜7a和栅极绝缘膜6中的位于沟槽5底面上的第1部分6b并不相接。如此，获得由栅极绝缘膜6及空隙10构成的绝缘区域11。
在本实施方式中，使用溅射法来形成导电膜7a。此时，也可以从相对于基板1(晶片)的表面的法线而言倾斜的方向(以下称为「溅射方向」)开始沉积电极材料(倾斜溅射)。既可以一边在与基板1的主面平行的面内使基板1(晶片)旋转一边进行倾斜溅射，还可以在使基板1静止的状态下从多个规定的方向开始进行倾斜溅射。在使基板1静止的状态下从规定的方向(溅射方向)开始进行倾斜溅射的情况下，溅射方向被设定为能够在沟槽5侧面中的成为沟道的区域上沉积导电材料。
在图示的例子中，一边使基板1旋转，一边从规定的方向(第1方向)E开始进行溅射。此时，若将溅射方向E相对于基板1主面的角度(以下称作「溅射角」。)设为θ(0°＜θ＜90°)、将沟槽5的宽度设为a、将沟槽5的深度设为b、将栅电极7的深度设为c、将主体区域3的深度设为d，则栅电极7的深度c为a×tanθ(c＝a×tanθ)。其中，栅电极7的深度c指的是栅电极7的下表面的最深的部分的深度(最大深度)，在此，相当于沟槽5侧面的导电膜7a的深度。另外，上述深度b、c、d均为距离碳化硅层2的上表面的深度。
优选将溅射角θ设定为满足下式b＞a×tanθ＞d。通过以满足上式的方式来设定溅射角θ，从而不会使电极材料沉积在沟槽5的底面及从底面到侧面的角落部，同时到比漂移区域2d与主体区域3的界面还深的位置为止都能使电极材料沉积。结果，在导通状态下，在露出到沟槽5侧面的主体区域3的表面附近可以更可靠地形成沟道(反转层)。因此，可以利用沟道来连接漂移区域2d与源极区域4而流过电流。再有，通过控制溅射角θ，从而可以将栅电极7的深度c(换言之空隙10的厚度)控制为所期望的值。
在本实施方式中，由于空隙10形成在沟槽5的底面及从底面到侧面的角落部的栅极绝缘膜6上，故空隙10及栅极绝缘膜6这两个层作为绝缘区域来起作用。因此，例如通过对角度θ进行控制来调整空隙10的厚度，将沟槽5底面的绝缘区域11的厚度(外观上的绝缘层的厚度)设定为例如比350nm大(b-c＞350(nm))，则能够将施加于沟槽5底部的电场强度抑制在4MV/cm以下。其中，「沟槽5底面的绝缘区域11的厚度」指的是从沟槽5的底面到栅电极7的下表面为止的绝缘区域11的厚度的最小值。根据本实施方式，无需在沟槽5的底部另外形成厚的氧化膜，由于获得上述的效果，所以是有利的。
在此，将溅射角θ例如设定为45°。该情况下，栅电极7的深度c为：沟槽5的宽度a(1μm)×tan45°＝1μm。栅电极7的深度c要比沟槽5的深度b(1.5μm)浅，但比漂移区域2d与主体区域3的界面r的深度d(700～800nm)更深。因而，在沟槽5侧面的主体区域3上形成沟道(反转层)，可以更可靠地连接源极区域4及漂移区域2d与沟道。再有，沟槽5底面的绝缘区域11的厚度(空隙10与栅极绝缘膜6的合计厚度)在沟槽5的中央部约为1μm，在沟槽5的侧面附近为500nm(＝b-c)。
另外，在使基板1旋转的情况下，从基板1主面的法线方向看，从全方位进行倾斜溅射。因而，沟槽5优选与基板1的主面垂直，且具有沿着任意方向的剖面中的沟槽5的最大宽度成为基本相同的长度(＝a)的形状。
另一方面，如上述，也可以在使基板1静止的状态下进行倾斜溅射。该情况下，优选：从基板1主面的法线方向看，自相对的至少2个方向进行倾斜溅射。例如在使用条纹形状的沟槽5的情况下，可以相对于沟槽5的长轴方向，从法线方向开始进行倾斜溅射。若一边使基板1旋转一边进行溅射，则从基板1主面的法线方向看，也自沟槽5纵长地延伸的长轴方向开始进行溅射。若沟槽5的长轴方向的尺寸较大，则从长轴方向开始进行溅射之际，存在粒子到达沟槽5底面的可能性。相对于此，若将从基板1主面的法线方向看到的溅射方向限定为与沟槽5的长轴方向垂直的2个方向，则可以更可靠地在沟槽底面形成空隙10。
从基板1主面的法线方向，在从与沟槽5的长轴方向垂直的方向(第1方向)、及与第1方向相对的第2方向开始进行溅射的情况下，若将各溅射方向相对于基板1主面的角度(溅射角)设为θ(0°＜θ＜90°)、包括这些溅射方向在内的剖面中的沟槽5的宽度(在此沿着短轴方向的宽度)设为a’、将沟槽5的深度设为b、将栅电极7的深度设为c、将主体区域3的深度设为d，则栅电极7的深度(最大深度)c为a’×tanθ(c＝a’×tanθ)。优选将溅射角θ设定为满足下式b＞a’×tanθ＞d。由此，能够在使电极材料不会沉积到沟槽5底面及从底面到侧面的角落部的同时，使电极材料沉积到比漂移区域2d与主体区域3的界面还深的位置。进而，若按照沟槽5底面的绝缘区域11的厚度例如比350nm更大的方式来设定溅射角θ(b-c(＝b-a′×tanθ)＞350(nm))，则能够将施加于沟槽5底部的电场强度抑制到4MV/cm以下。
在图示的例子中，空隙10的厚度Dv为栅极绝缘膜6的第1部分6b和导电膜7a在沟槽5侧面附近的距离(沿着基板1主面的法线的距离)。厚度Dv并未特别进行限定，但为了更有效地降低沟槽5底部产生的电场集中，例如优选为200nm以上。
接着，如图2E所示，在导电膜7a上形成使包括沟槽5在内的区域以外的部分开口的抗蚀剂层13。然后，通过将抗蚀剂层13作为掩模来进行导电膜7a的干蚀刻，从而得到栅电极7。在此，栅电极7形成为在沟槽5侧面中至少在主体区域3上与栅极绝缘膜6相接。
接着，如图2F所示，按照与主体区域3及源极区域4相接的方式来形成源电极8。源电极8在碳化硅层2的上表面上配置为跨越主体区域3与源极区域4。具体是，首先按照覆盖碳化硅层2及栅电极7的方式来形成层间绝缘膜(未图示)。接着，在层间绝缘膜上设置使源极区域4的一部分及主体区域3的一部分露出的开口部。在该开口部内形成导电膜(例如Ti等的金属膜)，并根据需要进行退火处理。由此，获得与源极区域4及主体区域3进行欧姆接触的源电极8。
再有，在基板1的背面(与主面相反的一侧)上形成漏电极9。由此，获得具有沟槽栅极结构的MISFET。
在此，举例对沟槽5的形状和溅射方向的关系进行说明。
图3(a)～(c)分别是例示布局不同的沟槽5的平面形状的图。无论在哪个例子中，沟槽5的侧面都与基板的主面垂直。
如图3(a)所示，在从基板1主面的法线方向看而具有圆形状的沟槽5中，与基板主面垂直且沿着任意方向的剖面(例如沿着方向u1～u3的剖面)中的沟槽5的最大宽度相等，而与横切剖面的方向无关。再有，如图3(b)所示，即便在从上方看而具有正多边形形状(在此正六边形)的沟槽5中，与基板主面垂直且沿着任意方向的剖面(例如沿着方向u4～u6的剖面)中的沟槽5的最大宽度也大致相等，而与横切剖面的方向无关。这种情况下，满足上述公式b＞a×tanθ＞d(其中a：沟槽宽度、b：沟槽5的深度、d：主体区域与漂移区域的界面的深度)的溅射角θ，即便在图中虚线示出的任何一个剖面(沿着方向u1～u3、或方向u4～u6的剖面)中都大致相等。因此，通过在使晶片旋转的同时，从规定的溅射方向对沟槽5侧面整体进行溅射，从而能够在沟槽5的底部形成所期望的厚度的空隙。
另一方面，如图3(c)所示，在条纹形状的沟槽5中，沿着长轴方向(条纹形状的延伸方向)u7的沟槽5的宽度要比沿着与长轴方向u7垂直的短轴方向u8的沟槽5的宽度a’还大(例如10倍以上)。因此，在本例中，将沿着短轴方向u8的沟槽5的宽度a’输入到上式，将角度作为溅射角θ，优选从沿着短轴方向的2个方向v1、v2进行倾斜溅射。由此，能够在沟槽5底部形成所期望的空隙。
在参照图2而描述过的方法中，虽然形成了具有与基板1垂直的侧面的沟槽5，但沟槽5也可以具有锥形状。在图示的例子中，沟槽5的侧面与底面垂直相交而形成角部(角落部)，但在沟槽5具有正锥形状或倒锥形状的情况下，侧面与底面也可以不垂直相交。再有，即便角部通过蚀刻或者蚀刻以外的工序而带有圆角，也可以得到与上述同样的效果。另外，即便在沟槽5具有锥形状的情况下，通过从几何学角度考虑锥角，对上述的公式b＞a×tanθ＞d进行变形来计算溅射角θ，也可以在沟槽5的底部形成规定厚度的空隙。
根据上述方法，在沟槽5的底面与栅电极7之间形成栅极绝缘膜6及空隙10，使这两层作为绝缘区域(绝缘层)11而起作用。因此，能够将沟槽5底面的绝缘区域11的厚度例如增大到400nm以上，能够将施加于沟槽5底部附近的电场强度抑制到4MV/cm以下。另一方面，露出到沟槽5侧面的主体区域3的表面区域(沟道部分)中的绝缘区域11的厚度是由栅极绝缘膜6的厚度来规定的，例如为70nm。
这样，通过在沟槽5底部选择性地配置空隙10，从而可以使沟槽5底面的绝缘区域11的厚度比沟槽5侧面的绝缘区域11的厚度还大。例如，可以设为沟槽5侧面的厚度的3倍以上、优选为5倍以上。再有，可以互相独立且任意地控制沟槽5侧面及沟槽5底部的绝缘区域11的厚度。因此，不会使晶体管特性降低，可以降低在沟槽5的底部在绝缘区域11产生的电场强度，能够抑制绝缘破坏。
还有，由于不用氧化沟槽5底部的碳化硅来形成厚的热氧化膜，故难以产生伴随于氧化而对基板1造成的压力，可以抑制缺陷向碳化硅层2的导入。结果，容易确保长期可靠性。
本实施方式中的沟槽5的形状并未限定为图示的例子。也可以具有沟槽5的侧面整体具有大致一定的倾斜角度的倒锥形状。或者沟槽例如也可以具有宽度在中央附近比在上部及底部还窄的(开口小的)、中间细的形状。
本发明的半导体装置的构成及制造方法并未限定为在上述的实施方式中进行过说明的构成及制造方法。例如，本发明的沟槽5的深度只要是到达漂移区域2d且可以在沟槽5底面形成所期望的绝缘区域11的深度即可，并未限定为上述实施方式中例示出的深度。再有，漂移区域2d的厚度及杂质浓度也是由所期望的耐压来决定的，并未被限定为上述的数值。在上述的制造方法中，作为栅极绝缘膜6，是对碳化硅进行热氧化而形成了热氧化膜，但即便在形成沟槽5之后使用CVD法等来形成栅极绝缘膜6，也可以得到同样的效果。
上述虽然以n沟道型的MISFET为例对各实施方式的半导体装置的构成进行了说明，但本发明的半导体装置也可以是p沟道型的MISFET。在p沟道型的MISFET中，SiC基板1、漂移区域2d、源极区域4的导电型为p型、主体区域3的导电型为n型。
还有，在上述的实施方式中，作为基板1而采用了4H-SiC基板，但也可以使用其他结晶面或其他多种类型的SiC基板。再有，使用4H-SiC基板的情况下，也可以在其Si面上形成碳化硅层2、在C面上形成漏电极9，还可以在C面上形成碳化硅层2、在Si面上形成漏电极9。作为基板1，还可以采用SiC基板以外的半导体基板。
进而，在上述实施方式的半导体装置100中，碳化硅层2具有主体区域3、源极区域4及漂移区域2d，但还可以进一步具有其他构成要素。例如，也可以在漂移区域2d中的位于沟槽5底面附近的部分具有用于缓和电场的第2导电型的杂质层。
上述实施方式的半导体装置均为具有反转沟道(inversion channel)结构的MISFET，但本发明也适用于具有导电型不同于主体区域的沟道层的MISFET，获得与上述同样的效果。
图4是例示具有导电型不同于主体区域的沟道层的MISFET的剖视图。为了简化而对与图1同样的构成要素赋予相同的参照符号，并省略说明。
在图4所示的半导体装置的单元中，在沟槽5的底面及侧面上形成有由碳化硅构成的沟道层18。沟道层18例如是通过外延生长而形成的第1导电型的碳化硅层。本实施方式中的沟道层18相当于本发明中的第2半导体层。
图4所示的半导体装置的制造方法也可以和半导体装置100的制造方法相同。其中，在形成栅极绝缘膜6之前，在碳化硅层2上及沟槽5的侧面及底面上通过外延生长来形成沟道层18。之后，在沟道层18之上形成栅极绝缘膜6。作为栅极绝缘膜6，也可以使沟道层18的表面部分氧化来形成热氧化膜。
进而，本发明并未限定于纵型MISFET，也能适用于具有在碳化硅层上隔着绝缘膜而配置了电极的结构的各种半导体装置。例如在上述实施方式中，虽然使用导电型与碳化硅层(漂移区域)相同的碳化硅基板来制造MISFET，但也可以使用导电型与碳化硅层(漂移区域)不同的碳化硅基板来制造绝缘栅极双极型晶体管(Insulated Gate Bipolar Transistor：IGBT)。在IGBT的情况下，以上说明的源电极8、漏电极9、源极区域4按照该顺序分别被称为发射极电极、集电极电极、发射极区域(杂质区域)。
因此，对于以上说明的半导体装置100而言，若将漂移区域、及发射极区域的导电型设为n型、将基板及主体区域的导电型设为p型，则能够得到n型的IGBT。此时，也可以在p型基板与n型漂移层之间配置n型的缓冲层。再有，若将漂移区域、及发射极区域的导电型设为p型、将基板及主体区域的导电型设为n型，则可以得到p型的IGBT。此时，在n型基板与p型漂移层之间配置p型的缓冲层。
再有，在上述实施方式中，虽然对使用了碳化硅(SiC)的半导体装置进行了说明，但也可以适用于使用了其他宽带隙半导体、例如GaN、AlN、金刚石等的半导体装置中，获得同样的效果。
-工业实用性-
本发明可以广泛应用于使用了宽带隙半导体的MISFET等的半导体装置、及具备该半导体装置的各种控制装置或驱动装置中。本发明的半导体装置能够适用于功率器件、及使用该功率器件的智能功率组件、各种功率电子学领域的产品中。
-符号说明-
1    基板
2    碳化硅层
2d  漂移区域
3    主体区域
4    源极区域
5    沟槽
6    栅极绝缘膜
7    栅电极
8    源电极
9    漏电极
10  空隙
11  绝缘区域
13  抗蚀剂层
18  沟道层
i00U  单元
100  半导体装置

Claims (17)

1.一种半导体装置，具备：
基板；
配置于所述基板的主面上且由宽带隙半导体构成的半导体层；
配置于所述半导体层且具有底面及侧面的沟槽；
配置于所述沟槽的所述底面及所述侧面上的绝缘区域；以及
配置于所述沟槽内且通过所述绝缘区域而与所述半导体层绝缘的导电层，
所述绝缘区域包括：配置于所述沟槽的所述底面及所述侧面上的栅极绝缘膜；和在所述沟槽的底部配置于所述栅极绝缘膜与所述导电层之间的空隙，
所述栅极绝缘膜，在所述沟槽的所述侧面的一部分上与所述导电层相接，而在所述沟槽的所述底面上与所述导电层并不相接，
从所述沟槽的所述底面到所述导电层的下表面为止的所述绝缘区域的厚度，在所述沟槽的中央部要比所述沟槽的所述侧面附近大。
2.根据权利要求1所述的半导体装置，其中，
所述半导体层包括第1导电型的漂移区域、配置于所述漂移区域上的第2导电型的主体区域以及配置于所述主体区域上的第1导电型的杂质区域，
所述沟槽贯通所述杂质区域及所述主体区域且在所述漂移区域的内部具有所述底面，
所述导电层的下表面中位于所述沟槽的所述侧面附近的部分，要比所述主体区域与所述漂移区域的界面深。
3.根据权利要求2所述的半导体装置，其中，
所述导电层的下表面中位于所述沟槽的所述中央部的部分，要比所述主体区域与所述漂移区域的界面浅。
4.根据权利要求1～3中任一项所述的半导体装置，其中，
所述空隙在所述沟槽的中央部要比所述沟槽的所述侧面附近厚。
5.根据权利要求1～4中任一项所述的半导体装置，其中，
所述沟槽的所述底面，在所述沟槽的所述中央部要比所述沟槽的所述侧面附近深。
6.根据权利要求1～5中任一项所述的半导体装置，其中，
所述空隙配置于所述沟槽的所述底面上、以及由所述沟槽的所述底面与所述侧面构成的角落部。
7.根据权利要求1～6中任一项所述的半导体装置，其中，
从所述沟槽的所述底面到所述导电层的下表面为止的所述绝缘区域的厚度的最小值，是所述沟槽的所述侧面的所述绝缘区域的厚度的5倍以上。
8.根据权利要求2所述的半导体装置，其中，
该半导体装置还具备：在露出到所述沟槽的所述侧面的所述主体区域和所述栅极绝缘膜之间配置的第1导电型的第2半导体层。
9.根据权利要求1～8中任一项所述的半导体装置，其中，
所述宽带隙半导体是碳化硅。
10.根据权利要求9所述的半导体装置，其中，
所述栅极绝缘膜为硅氧化膜，
所述沟槽的所述底面上的所述栅极绝缘膜的厚度比所述沟槽的所述侧面上的所述栅极绝缘膜的厚度小。
11.根据权利要求1～10中任一项所述的半导体装置，其中，
所述沟槽的所述底面的电场强度小于4MV/cm。
12.一种半导体装置的制造方法，包括：
(A)准备在主面上形成了由宽带隙半导体构成的半导体层的基板的工序；
(B)在所述半导体层形成具有底面及侧面的沟槽的工序；
(C)在所述沟槽的所述底面及所述侧面上形成栅极绝缘膜的工序；以及
(D)在所述沟槽内，按照在所述沟槽的所述侧面的一部分上与所述栅极绝缘膜相接、且在所述沟槽的所述底面上与所述栅极绝缘膜并不相接的方式形成导电层，通过在所述导电层与所述栅极绝缘膜之间划定空隙，从而得到由所述空隙及所述栅极绝缘膜构成的绝缘区域的工序，其中从所述沟槽的所述底面到所述导电层的下表面为止的所述绝缘区域的厚度，在所述沟槽的中央部要比所述沟槽的所述侧面附近大。
13.根据权利要求12所述的半导体装置的制造方法，其中，
在所述工序(A)中，所述半导体层包括第1导电型的漂移区域、配置于所述漂移区域上的第2导电型的主体区域以及配置于所述主体区域上的第1导电型的杂质区域，
在所述工序(B)中，所述沟槽被形成为贯通所述杂质区域及所述主体区域且在所述漂移区域的内部具有所述底面，
在所述工序(D)中，按照所述导电层的下表面中位于所述沟槽的所述侧面附近的部分位于比所述主体区域与所述漂移区域的界面深的位置上的方式来形成所述导电层。
14.根据权利要求12或13所述的半导体装置的制造方法，其中，
所述空隙在所述沟槽的中央部比所述沟槽的所述侧面附近厚。
15.根据权利要求13所述的半导体装置的制造方法，其中，
所述工序(D)包括：通过溅射法，使构成所述导电层的材料从相对于所述基板的所述主面的法线而倾斜的第1方向，沉积到所述沟槽的所述侧面上的工序(D1)。
16.根据权利要求15所述的半导体装置的制造方法，其中，
所述工序(D1)是一边使所述基板在与所述基板的所述主面平行的面内旋转、一边使构成所述导电层的材料从所述第1方向沉积的工序，
在将所述沟槽的宽度设为a、将所述沟槽距离所述半导体层的表面的深度设为b、将所述主体区域与所述漂移区域的界面距离所述半导体层的表面的深度设为d时，所述第1方向和所述基板的所述主面之间的角度θ被设定为b＞a×tanθ＞d、且满足b-a×tanθ＞350(nm)。
17.根据权利要求15所述的半导体装置的制造方法，其中，
所述工序(D1)是使构成所述导电层的材料至少从所述第1方向及与所述第1方向相对的第2方向沉积的工序，
在将包括所述第1方向的剖面中的所述沟槽的宽度设为a’、将所述沟槽距离所述半导体层的表面的深度设为b、将所述主体区域与所述漂移区域的界面距离所述半导体层的表面的深度设为d时，所述第1方向与所述基板的所述主面之间的角度θ被设定为b＞a’×tanθ＞d、且满足b-a’×tanθ＞350(nm)。
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