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WO2013088983A1 - 固体撮像装置、固体撮像装置の駆動方法及び電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法及び電子機器 Download PDF

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WO2013088983A1
WO2013088983A1 PCT/JP2012/081305 JP2012081305W WO2013088983A1 WO 2013088983 A1 WO2013088983 A1 WO 2013088983A1 JP 2012081305 W JP2012081305 W JP 2012081305W WO 2013088983 A1 WO2013088983 A1 WO 2013088983A1
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WO
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photoelectric conversion
substrate
imaging device
solid
state imaging
Prior art date
Application number
PCT/JP2012/081305
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English (en)
French (fr)
Inventor
戸田　淳
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US14/362,797 priority patent/US9431449B2/en
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Publication of WO2013088983A1 publication Critical patent/WO2013088983A1/ja
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Priority to US16/279,766 priority patent/US10903257B2/en

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    • H01L27/14603—
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • the present disclosure relates to a solid-state imaging device, and more particularly, to a CMOS type solid-state imaging device and a driving method thereof.
  • the present disclosure also relates to an electronic apparatus using the solid-state imaging device.
  • CMOS Complementary Metal Oxide Semiconductor
  • a general CMOS (Complementary Metal Oxide Semiconductor) type solid-state imaging device has a mechanism that sequentially scans a two-dimensionally arranged pixel array for each pixel row and reads a pixel signal. This row sequential scanning causes a time lag in the accumulation period for each pixel row, causing a phenomenon called focal plane distortion in which the captured image is distorted during moving subject imaging.
  • the global shutter function or mechanical shutter can be used to achieve simultaneity of the pixel array accumulation period.
  • a function is proposed.
  • the mechanical shutter function enables global exposure to complete exposure at the same time for all pixels by controlling the exposure time with mechanical light shielding means. Specifically, the mechanical shutter is opened and exposure is started simultaneously for all the pixels. After a predetermined time has elapsed, the mechanical shutter is closed to complete the exposure.
  • mechanical light shielding means is required.
  • the mechanical shutter has a limit in the mechanical driving speed, the simultaneity of the exposure time in the pixel region is inferior.
  • the global shutter function enables global exposure that completes exposure of all pixels simultaneously by electrical control. Specifically, accumulation of signal charges is started simultaneously on the entire surface of the pixel array by simultaneous reset driving of the photodiodes in the pixel array. Then, the accumulation of signal charges on the entire surface of the pixel array is simultaneously terminated by the simultaneous transfer driving of all rows to the charge accumulation unit such as a floating diffusion.
  • a configuration in which a light-shielding film is provided on the upper part of a charge accumulation unit such as a floating diffusion has been proposed.
  • a light shielding film by providing the light shielding film, there is a problem that the opening area of the photodiode is reduced, the sensitivity is lowered, and the saturation sensitivity is lowered.
  • charge storage units such as floating diffusions are often placed close to the lateral side of the photodiode that serves as the light incident unit, so light leaks and increases noise due to light diffraction and scattering phenomena. There are things to do.
  • Patent Documents 1 and 2 As a method for solving such a problem, there has been proposed a solid-state imaging device in which a memory unit for storing electric charges is installed in a pixel separately from a floating diffusion (Patent Documents 1 and 2).
  • the memory unit is formed as an embedded charge storage unit, and temporarily holds the signal charge transferred from the photodiode.
  • the area to be shielded with respect to the pixel area is increased, and the opening area is further reduced.
  • back-illuminated solid-state imaging devices have been proposed as means for increasing the aperture area of pixels with respect to incident light.
  • the pixel opening is made large by using the back side opposite to the top side of the semiconductor substrate on which a circuit composed of transistors and wiring is formed as the light incident surface. Can be made finer.
  • Patent Document 3 discloses a structure in which a capacitor is formed outside a semiconductor substrate. However, in such a configuration, there is a problem that the dark current generated from the capacitor is large and high image quality cannot be obtained.
  • an object of the present disclosure is to provide a solid-state imaging device in which pixels can be miniaturized and sensitivity and saturation charge are improved, and a driving method thereof. Moreover, this indication aims at providing the electronic device using the solid-state imaging device.
  • the solid-state imaging device of the present disclosure includes a photoelectric conversion unit, a first charge accumulation unit, a second charge accumulation unit, a first transfer transistor, a floating diffusion unit, and a second transfer transistor.
  • the photoelectric conversion unit generates signal charges corresponding to the amount of light.
  • the first charge accumulation unit is formed on the substrate and accumulates signal charges generated by the photoelectric conversion unit.
  • the second charge accumulation unit is formed by being stacked on the first charge accumulation unit in the depth direction of the substrate, and the signal charge accumulated in the first charge accumulation unit is read out.
  • the first transfer transistor includes a first transfer gate electrode formed to be embedded in the substrate from the surface of the substrate on the side where the second charge accumulation portion is formed to a depth reaching the first charge accumulation portion.
  • the floating diffusion portion is formed adjacent to the second charge accumulation portion.
  • the second transfer transistor transfers the signal charge accumulated in the second charge accumulation unit to the floating diffusion unit.
  • the first charge accumulation unit and the second charge accumulation unit are formed by being stacked in the depth direction of the substrate. Thereby, the pixel area can be reduced. Further, reading of the signal charge from the first charge accumulation unit to the second charge accumulation unit is performed by the vertical first transfer transistor. Thereby, the area of the transistor is also reduced, and the pixel is miniaturized.
  • the signal charges accumulated in the first charge accumulation unit and the photoelectric conversion unit by turning on the first transfer transistor are converted into the second charge at the same time for all pixels. It has the structure which transfers to an accumulation
  • the signal charges accumulated in the first charge accumulation unit are transferred to the second charge accumulation unit at the same time for all pixels and are held in the second charge accumulation unit. Pixels can be simultaneous.
  • the electronic apparatus includes an optical lens, the above-described solid-state imaging device on which light collected on the optical lens is incident, and a signal processing circuit that processes an output signal output from the solid-state imaging device.
  • the first charge accumulation unit and the second charge accumulation unit are formed by being stacked in the depth direction of the substrate.
  • the pixel area can be reduced, and the electronic device can be reduced in size.
  • reading of the signal charge from the first charge accumulation unit to the second charge accumulation unit is performed by the vertical first transfer transistor. Accordingly, the area of the transistor is also reduced, the pixel is miniaturized, and the image quality is improved in the electronic device.
  • the pixels can be miniaturized.
  • the areas of the photoelectric conversion unit and the first charge storage unit can be increased, the saturation charge amount can be improved. Further, by using the solid-state imaging device, an electronic device with improved image quality can be obtained.
  • FIG. 1 is a schematic configuration diagram illustrating an entire CMOS solid-state imaging device according to a first embodiment of the present disclosure.
  • 2 is a schematic cross-sectional configuration in a pixel region of the solid-state imaging device according to the first embodiment. It is an equivalent circuit diagram of a pixel of the solid-state imaging device according to the first embodiment.
  • 4A to 4D are process diagrams (part 1) illustrating the method for manufacturing the solid-state imaging device according to the first embodiment.
  • E and F of FIG. 5 are process drawings (the 2) which show the manufacturing method of the solid-state imaging device which concerns on 1st Embodiment.
  • 3 is a timing chart illustrating a method for driving the solid-state imaging device according to the first embodiment.
  • FIG. 7A to 7C are process diagrams showing a method for manufacturing a solid-state imaging device according to a modification. It is a section lineblock diagram of an important section of a solid imaging device concerning a 2nd embodiment of this indication.
  • FIG. 6 is an equivalent circuit diagram of a pixel of a solid-state imaging device according to a second embodiment.
  • 10 is a timing chart illustrating a driving method of the solid-state imaging device according to the second embodiment. It is a section lineblock diagram of an important section of a solid imaging device concerning a 3rd embodiment of this indication. It is a section lineblock diagram of an important section of a solid imaging device concerning a 4th embodiment of this indication.
  • FIG. 20A to 20D are process diagrams (part 1) illustrating the method for manufacturing the solid-state imaging device according to the sixth embodiment.
  • FIG. 21E is a process diagram (part 2) illustrating the method for manufacturing the solid-state imaging device according to the sixth embodiment. It is a cross-sectional block diagram of the principal part of the solid-state imaging device which concerns on the modification 1 of 6th Embodiment. It is a cross-sectional block diagram of the principal part of the solid-state imaging device which concerns on the modification 2 of 6th Embodiment.
  • 25A to 25C are process diagrams showing a method of manufacturing the solid-state imaging device according to the seventh embodiment. It is a section lineblock diagram of an important section of a solid imaging device concerning an 8th embodiment of this indication. It is a section lineblock diagram of an important section of a solid imaging device concerning a 9th embodiment of this indication. It is a section lineblock diagram of an important section of a solid imaging device concerning a 10th embodiment of this indication. It is a schematic block diagram of the electronic device which concerns on 11th Embodiment of this indication.
  • First Embodiment Back-illuminated Solid-State Imaging Device 1-1 Configuration of Solid-State Imaging Device 1-2 Configuration of Main Part 1-3 Manufacturing Method 1-4 Driving Method 1-5 Modified Example 2.
  • Second embodiment Example in which one vertical transistor is formed in each pixel.
  • Third embodiment Surface irradiation type solid-state imaging device 4.
  • Fourth Embodiment Example in which signal charges are drift-moved by transfer electrodes 5.
  • FIG. 1 is a schematic configuration diagram illustrating an entire CMOS solid-state imaging device according to the first embodiment of the present disclosure.
  • the solid-state imaging device 1 includes a pixel region 3 including a plurality of pixels 2 arranged on a substrate 11 made of silicon, a vertical drive circuit 4, a column signal processing circuit 5, and a horizontal drive circuit 6. And an output circuit 7 and a control circuit 8.
  • the pixel 2 is composed of a photoelectric conversion unit made of a photodiode and a plurality of pixel transistors, and a plurality of pixels 2 are regularly arranged in a two-dimensional array on the substrate 11.
  • Examples of the pixel transistor that constitutes the pixel 2 include a transfer transistor, a reset transistor, a selection transistor, and an amplification transistor. The pixel transistor will be described later.
  • the pixel area 3 is composed of a plurality of pixels 2 regularly arranged in a two-dimensional array.
  • the pixel region 3 actually receives light, amplifies the signal charge generated by the photoelectric conversion, and reads it to the column signal processing circuit 5 and outputs optical black serving as a black level reference.
  • a black reference pixel region (not shown).
  • the black reference pixel region is normally formed on the outer periphery of the effective pixel region.
  • the control circuit 8 generates a clock signal, a control signal, and the like that serve as a reference for operations of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. To do.
  • the clock signal and control signal generated by the control circuit 8 are input to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the vertical drive circuit 4 is configured by a shift register, for example, and selectively scans each pixel 2 in the pixel region 3 in the vertical direction sequentially in units of rows. Then, a pixel signal based on the signal charge generated according to the amount of light received in the photodiode of each pixel 2 is supplied to the column signal processing circuit 5 through the vertical signal line 9.
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 2, and a signal output from the pixels 2 for one row is sent to the black reference pixel region (not shown, but around the effective pixel region) for each pixel column. Signal processing such as noise removal and signal amplification.
  • a horizontal selection switch (not shown) is provided between the output stage of the column signal processing circuit 5 and the horizontal signal line 10.
  • the horizontal drive circuit 6 is constituted by, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in order, and the pixel signal is output from each of the column signal processing circuits 5 to the horizontal signal line. 10 to output.
  • the output circuit 7 performs signal processing on signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10 and outputs the signals.
  • FIG. 2 shows a schematic cross-sectional configuration in the pixel region 3 of the solid-state imaging device 1 according to this embodiment
  • FIG. 3 shows an equivalent circuit diagram of each pixel 2 of the solid-state imaging device 1 according to this embodiment.
  • a part of the pixel transistors constituting each pixel 2 is shown in a circuit diagram.
  • the solid-state imaging device 1 includes the photoelectric conversion unit 17, the first charge accumulation unit 18, the second charge accumulation unit 25, the floating diffusion unit 34, and a plurality of pixel transistors.
  • a substrate 12 is provided.
  • the solid-state imaging device 1 includes a wiring layer (not shown) on the front surface side of the substrate 12, and further, a light shielding film 22, a color filter layer 23, and an on-chip lens 24 are provided on the back surface side that is the light incident surface of the substrate 12. Prepare.
  • the substrate 12 is made of a semiconductor substrate made of silicon, and has a thickness of 3 ⁇ m to 5 ⁇ m, for example. Further, the substrate 12 is a first conductivity type (n-type in this embodiment) semiconductor substrate, and the pixel region 3 in which the impurity region constituting the pixel 2 such as the photoelectric conversion portion 17 is formed is the second region.
  • the well region 13 is of a conductivity type (p-type in this embodiment).
  • Each pixel 2 is partitioned by a pixel separation unit 20 formed on the substrate 12.
  • the pixel separation unit 20 is formed of a high-concentration p-type semiconductor layer formed at a desired depth from the back surface side of the substrate 12, and electrically separates two adjacent pixels 2 from each other. Is provided.
  • each pixel transistor configuring each pixel 2 are configured in the p-type well region 13. Source / drain regions are formed.
  • Each pixel 2 includes six pixel transistors: a first transfer transistor Tr1, a second transfer transistor Tr2, a first reset transistor Tr3, a second reset transistor Tr4, an amplification transistor Tr5, and a selection transistor Tr6.
  • the photoelectric conversion unit 17 includes p-type semiconductor layers 15 and 16 and an n-type semiconductor layer 14.
  • the p-type semiconductor layer 15 is formed at a shallow position on the back surface of the substrate 12, and the p-type semiconductor layer 16 is formed at a shallow position on the substrate 12.
  • the n-type semiconductor layer 14 is formed between the p-type semiconductor layers 15 and 16 formed on the front surface and the back surface of the substrate 12, respectively.
  • a photodiode is formed by the pn junctions between the p-type semiconductor layers 15 and 16 and the n-type semiconductor layer 14 formed on the front surface and the back surface of the substrate 12, respectively.
  • the p-type semiconductor layer 15 formed on the back side of the substrate 12 is formed with an impurity concentration higher than the p-type impurity concentration constituting the well region 13. Further, the p-type semiconductor layer 16 formed on the surface side of the substrate 12 is constituted by a part of the well region 13. In the present embodiment, the p-type semiconductor layer 16 is configured as a part of the well region 13. However, by separately forming a high-concentration p-type semiconductor layer on the surface side of the substrate 12, the p-type semiconductor layer is formed. It may be 16.
  • the p-type semiconductor layers 15 and 16 are formed on the front surface and the back surface of the substrate 12, respectively, so that darkness generated at the interface between the substrate 12 and the oxide film formed on the front surface and the back surface of the substrate 12. The current is suppressed.
  • the oxide film formed on the surface of the substrate 12 corresponds to an oxide film formed between the wiring of the wiring layer (not shown) and the substrate 12, and the oxide film formed on the back surface of the substrate 12.
  • the first charge storage unit 18 is configured by an n-type semiconductor layer formed so as to be connected to the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17.
  • the first charge storage unit 18 is formed on the back side of the substrate 12 and is formed with a width narrower than the width in the depth direction of the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17.
  • the impurity concentration of the n-type semiconductor layer constituting the first charge storage unit 18 is higher than the impurity concentration of the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17.
  • the impurity concentration of the n-type semiconductor layer constituting the photoelectric conversion section 17 and 10 -14 to 10 -15 cm -3 the first charge accumulation portion 18, the impurity concentration of 10 -15 to 10 - It can be composed of a 16 cm ⁇ 3 n-type semiconductor layer.
  • the impurity concentration of the first charge accumulation unit 18 higher than that of the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17, a potential gradient can be formed in the substrate 12. .
  • the signal charge generated by the photoelectric conversion unit 17 flows to the first charge storage unit 18 having a high potential potential and is stored there.
  • the p-type semiconductor layer 19 is formed continuously with the p-type semiconductor layer 15 constituting the photoelectric conversion unit 17 on the back side of the substrate 12.
  • the second charge accumulation unit 25 is configured by an n-type semiconductor layer formed on the surface side of the substrate 12, and the second charge accumulation unit 25 is the first in the depth direction (thickness direction) of the substrate 12. It is arranged at a position overlapping the charge storage unit 18. That is, the second charge accumulation unit 25 is formed on the first charge accumulation unit 18 in the thickness direction of the substrate 12. At this time, the n-type semiconductor layer constituting the first charge accumulation unit 18 and the n-type semiconductor layer constituting the second charge accumulation unit 25 are connected to each other via the p-type well region 13. They are arranged electrically separated.
  • the impurities of the second charge storage unit 25 It is desirable that the concentration be higher than the impurity concentration of the first charge storage unit 18.
  • a thin p-type semiconductor layer 26 is formed on the surface side of the n-type semiconductor layer constituting the second charge accumulation portion 25 so as to be in contact with the second charge accumulation portion 25.
  • the p-type semiconductor layer 26 can suppress the generation of dark current that occurs at the interface between the oxide film constituting the wiring layer (not shown) formed on the surface side of the substrate 12 and the substrate 12.
  • the floating diffusion portion 34 is formed in a region between the second charge accumulation portion 25 and the photoelectric conversion portion 17 on the surface side of the substrate 12.
  • the floating diffusion portion 34 is composed of a high concentration n-type semiconductor layer.
  • source / drain regions constituting each pixel transistor are formed on the surface side of the substrate 12.
  • the drains 35 and 29 constituting the first and second reset transistors Tr3 and Tr4 are shown as representatives.
  • the source / drain regions constituting each pixel transistor are also composed of high-concentration n-type semiconductor layers like the floating diffusion portion 34. Further, the source / drain regions constituting the floating diffusion portion 34 and each pixel transistor are also formed at positions overlapping the first charge storage portion 18 in the depth direction of the substrate 12, and n through the p-type well region 13.
  • the type semiconductor layers are formed so as not to be connected to each other.
  • the first transfer transistor Tr1 includes a first charge storage unit 18 serving as a source, a second charge storage unit 25 serving as a drain, and a first transfer gate electrode 27.
  • the first transfer gate electrode 27 constituting the first transfer transistor Tr1 is a vertical gate electrode formed in the depth direction from the surface side of the substrate 12, and penetrates through the second charge storage unit 25 to the second transfer electrode 25. It is formed to a depth that reaches one charge storage portion 18.
  • the first transfer gate electrode 27 is formed by embedding an electrode material through a gate insulating film 28 in a trench portion formed at a desired depth from the surface side of the substrate 12.
  • a thin p-type semiconductor layer may be formed on the side surface and the bottom surface of the trench portion.
  • the first transfer gate electrode 27 is connected to a wiring for supplying the first transfer pulse ⁇ TRG1 as shown in FIG.
  • a desired first transfer pulse ⁇ TRG ⁇ b> 1 is applied to the first transfer gate electrode 27, whereby the signal charge accumulated in the first charge accumulation unit 18 is read out to the second charge accumulation unit 25. Can do.
  • a channel is formed along the first transfer gate electrode 27, and the signal charge moves to the second charge accumulation unit 25 along the first transfer gate electrode 27.
  • the second transfer transistor Tr2 includes a second charge accumulation unit 25 serving as a source, a floating diffusion unit 34 serving as a drain, and a second transfer gate electrode 32.
  • the second transfer gate electrode 32 constituting the second transfer transistor Tr2 is formed on the surface of the substrate 12 between the source and drain via a gate insulating film 28 made of, for example, a silicon oxide film. As shown in FIG. 3, the second transfer gate electrode 32 is connected to a wiring for supplying the second transfer pulse ⁇ TRG2. In the second transfer transistor Tr 2, the signal charge accumulated in the second charge accumulation unit 25 can be read out to the floating diffusion unit 34 by applying a desired second transfer pulse ⁇ TRG 2.
  • the first reset transistor Tr3 includes a floating diffusion portion 34 that is a source, a drain 35 that is connected to the power supply voltage Vdd, and a first reset gate electrode 33.
  • the first reset gate electrode 33 constituting the first reset transistor Tr3 is formed on the surface of the substrate 12 between the source and drain via a gate insulating film 28 made of, for example, a silicon oxide film. As shown in FIG. 3, the first reset gate electrode 33 is connected to a wiring for supplying the first reset pulse ⁇ RST1. In the first reset transistor ⁇ RST1, by applying a desired reset pulse ⁇ RST1 to the first reset gate electrode 33, the potential of the floating diffusion portion 34 is reset to the power supply voltage Vdd.
  • the second reset transistor Tr4 includes a first charge storage unit 18 serving as a source, a drain 29 connected to a power supply voltage Vdd, and a second reset gate electrode 30.
  • the second reset gate electrode 30 constituting the second reset transistor Tr4 is a vertical gate electrode formed in the depth direction from the surface side of the substrate 12, and penetrates the drain 29 to form the first charge storage portion. The depth reaches 18.
  • the second reset gate electrode 30 is formed by embedding an electrode material through a gate insulating film 28 in a trench portion formed at a desired depth from the surface side of the substrate 12.
  • the second reset gate electrode 30 is connected to a wiring for supplying the second reset pulse ⁇ RST2 as shown in FIG.
  • the second reset transistor Tr4 by applying a desired reset pulse ⁇ RST2 to the second reset gate electrode 30, the potential of the first charge storage unit 18 is reset to the power supply voltage Vdd.
  • a channel is formed along the second reset gate electrode 30, and the signal charge is discharged along the third reset gate electrode 30 to the drain 29.
  • the potential of the photoelectric conversion unit 17 is reset to the power supply voltage Vdd when the first charge storage unit 18 is reset. Is done.
  • the amplification transistor Tr5 includes a drain connected to the power supply voltage Vdd, a source that also serves as the drain of the selection transistor Tr6, and a selection gate electrode 45. As shown in FIG. 3, the amplification gate electrode 45 between the source and drain of the amplification transistor Tr5 is connected to the floating diffusion portion 34.
  • the amplification transistor Tr5 constitutes a source follower circuit using the power supply voltage Vdd as a load, and a pixel signal corresponding to the potential change of the floating diffusion section 34 is output from the amplification transistor Tr5.
  • the selection transistor Tr6 includes a drain that also serves as the source of the amplification transistor Tr5, a source that is connected to the vertical signal line 9, and a selection gate electrode 46. As shown in FIG. 3, a wiring for supplying a selection pulse ⁇ SEL is connected to the selection gate electrode 46 between the source and drain of the selection transistor Trs. By supplying the selection pulse ⁇ SEL to the selection gate electrode 46 for each pixel, the pixel signal amplified by the amplification transistor Tr5 is output to the vertical signal line 9 via the selection transistor Tr6.
  • the amplification transistor Tr5 and the selection transistor Tr6 are illustrated in a circuit diagram, and the cross-sectional configuration is not illustrated, but actually, the first charge accumulation unit 18 in the depth direction of the substrate 12 is illustrated. It is formed in the position which overlaps. Further, the source / drain regions constituting the amplification transistor Tr5 and the selection transistor Tr6 also have the same configuration as the source / drain region when the first reset transistor Tr3 is constituted, for example.
  • a wiring layer laminated in a plurality of layers is formed via an interlayer insulating film.
  • a desired pulse is supplied to each pixel transistor via these wiring layers, and the signal charge of each pixel 2 is read out.
  • the light-shielding film 22 is formed on the back surface side that is the light incident surface side of the substrate 12 via an insulating film 21 made of, for example, a silicon oxide film, opens the photoelectric conversion unit 17 with respect to the light incident surface, and stores the first charge.
  • the portion 18 and the region where each pixel transistor is formed are formed so as to be shielded from light.
  • the light shielding film 22 may be made of any material that can shield light. For example, tungsten (W), aluminum (Al), Ti (titanium), TiN (titanium nitride), Cu (copper), or Ta (tantalum) is used. Further, the light shielding film 22 can be formed of a laminated film made of these material films.
  • the color filter layer 23 is formed on the light shielding film 22 via the insulating film 21.
  • a filter layer that selectively transmits light of R (red), G (green), and B (blue) is a pixel. It is arranged for each. Moreover, these filter layers are arrange
  • each pixel transmits one of R, G, and B.
  • the present invention is not limited to this.
  • the material constituting the color filter layer 23 other organic materials that transmit light such as cyan, yellow, and magenta may be used, and various selections are possible depending on specifications.
  • the on-chip lens 24 is formed on the color filter layer 23 and is formed for each pixel. In the on-chip lens 24, the incident light is collected, and the collected light efficiently enters each photoelectric conversion unit 17 through the color filter layer 23. In the present embodiment, the on-chip lens 24 is configured to collect incident light at the central position of the photoelectric conversion unit 17 opened by the light shielding film 22.
  • incident light is photoelectrically converted by the photoelectric conversion unit 17, and signal charges corresponding to the incident light are generated by the photoelectric conversion unit 17.
  • the generated signal charge moves along the potential gradient in the substrate 12 and is mainly accumulated in the first charge accumulation unit 18.
  • the signal charges accumulated in the first charge accumulation unit 18 are mainly transferred to the second charge accumulation unit 25 at the same time for all the pixels, and transferred to the floating diffusion unit 34 for each row. Details of this driving method will be described later.
  • the first charge accumulation unit 18 connected to the photoelectric conversion unit 17 and the second charge accumulation unit 25 that temporarily holds the signal charge are stacked in the depth direction of the substrate 12. Is formed. For this reason, the pixel area can be reduced, and the pixel can be miniaturized. Further, the signal charge stored in the first charge storage unit 18 can be read out by the first transfer transistor Tr1 configured by a vertical transistor. Since the vertical transistor reads signal charges in the depth direction of the substrate 12, it occupies a smaller area than a configuration in which signal charges are read in the horizontal direction of the substrate 12, as in a normal planar transistor. For this reason, further pixel miniaturization becomes possible.
  • the first charge accumulation unit 18 and the second charge accumulation unit 25 are stacked in the depth direction of the substrate 12 and the signal charge of the first charge accumulation unit 18 is vertical. Transfer is performed by a first transfer transistor Tr1 made of a type transistor. For this reason, the formation position of the second charge accumulation unit 25 may be a position that overlaps the first charge accumulation unit 18, and the degree of freedom of layout of the pixel transistors is high.
  • the first transfer transistor Tr ⁇ b> 1 can be formed in a region away from the opening position of the light shielding film 22. Thereby, it is possible to prevent the incident light from leaking to the second charge accumulating unit 25 due to diffraction phenomenon, scattering phenomenon, or the like during signal readout, and noise can be further reduced.
  • the first charge storage unit 18 connected to the photoelectric conversion unit 17 and the semiconductor layer constituting each pixel transistor are formed at positions overlapping in the depth direction of the substrate 12,
  • the area of the one charge storage unit 18 can be widened. Thereby, the saturation charge amount is improved.
  • FIGS. 4A to 5F are process diagrams showing a method for manufacturing the solid-state imaging device 1 of the present embodiment.
  • an n-type substrate 12 made of silicon is prepared, and p-type well region 13 is formed by, for example, ion implantation of group III atom B (boron) or the like, which is a p-type dopant.
  • group III atom B boron
  • P phosphorus
  • the second charge storage portion 25, the floating diffusion portion 34, and the source / drain regions 29 and 35 of each pixel transistor are formed.
  • a thin p-type semiconductor layer 26 is formed on the surface side of the second charge storage portion 25 by ion implantation of p-type impurities at a high concentration. These steps can be formed by using a normal CMOS type solid-state imaging device manufacturing process.
  • a support substrate (not shown) made of silicon or the like is bonded to the front surface side of the substrate 12, and the substrate 12 is inverted so that the back surface side of the substrate 12 faces the upper surface.
  • a resist layer 36 having an opening in the region where the photoelectric conversion portion 17 is formed is formed, and n-type impurities are ion-implanted through the resist layer 36.
  • the first region 14 a of the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17 is formed.
  • the n-type semiconductor layer 31 is epitaxially grown to a desired thickness while doping an n-type impurity on the back side of the substrate 12 using a CVD method (Chemical Vapor Deposition). .
  • the second region 14b constituting the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17 and the n-type semiconductor layer constituting the first charge storage unit 18 are formed.
  • the n-type semiconductor layer 14 which comprises the 1st charge storage part 18 and the photoelectric conversion part 17 is formed.
  • the concentration of the n-type semiconductor layer constituting the first charge storage unit 18 is higher than the impurity concentration of the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17. For this reason, if necessary, n-type impurities may be ion-implanted again into the first charge storage unit 18 side.
  • a resist layer 37 having a desired region opened is formed on the back side of the substrate 12, that is, on the upper surface of the epitaxially grown n-type semiconductor layer 31.
  • a resist layer 37 having an opening at a portion where the pixel separation portion 20 shown in FIG. 4D is formed is formed.
  • the pixel separation portion 20 is formed by ion-implanting p-type impurities through the resist layer 37.
  • a p-type dopant is ion-implanted at a high concentration to a depth at least where the n-type semiconductor layer 31 formed in the previous step is separated for each pixel.
  • the resist layer 37 formed in the formation process of the pixel separation unit 20 is removed, and a p-type impurity is formed in a shallow position above the n-type semiconductor layer 14 and the first charge storage unit 18 constituting the photoelectric conversion unit 17. Is ion-implanted at a high concentration. As a result, as shown in FIG. 5E, p-type semiconductor layers 15 and 19 for dark current suppression are formed. Thereafter, each impurity region is activated by annealing at about 1000 ° C.
  • the support substrate (not shown) bonded to the front surface side of the substrate 12 is removed, and this time, the support substrate (not shown) is bonded to the back surface side of the substrate 12 so that the front surface side of the substrate 12 is the top surface.
  • the substrate 12 is inverted so as to face the direction. Thereafter, as shown in FIG. 5F, a gate electrode of each pixel transistor is formed.
  • the gate electrode In the step of forming the gate electrode, first, etching is performed from the surface side of the semiconductor substrate to the depth direction of the substrate 12 through a mask in which a region in which the vertical gate electrode is formed is opened, thereby obtaining a desired depth. A trench portion is formed. Thereafter, the mask used at the time of etching is removed, and a silicon oxide film to be the gate insulating film 28 is formed on the surface side of the substrate 12 including the inner peripheral surface of the trench portion. Then, while filling the inside of the trench portion, a gate electrode material film made of, for example, polysilicon is formed on the surface side of the substrate 12. Finally, the gate electrode material film is etched to form the gate electrode of each pixel transistor as shown in F of FIG.
  • the p-type semiconductor layer 16 on the surface side of the photoelectric conversion unit 17 is configured as a p-type well region 13.
  • the present invention is not limited to this, and if necessary, a p-type impurity is ion-implanted at a high concentration at a shallow position on the surface side of the photoelectric conversion portion 17 after forming the gate electrode, thereby suppressing dark current.
  • a p-type semiconductor layer may be formed.
  • a wiring layer is formed by forming a plurality of wirings on the surface side of the substrate 12 via an interlayer insulating film made of a silicon oxide film.
  • the support substrate attached to the back surface side of the substrate 12 is removed, the support substrate is attached to the wiring layer side, and then inverted so that the back surface side of the substrate faces the top surface.
  • the light shielding film 22, the color filter layer 23, the on-chip lens 24, and the like are sequentially formed on the back surface side of the substrate using a general process, so that the solid-state imaging device 1 according to the present embodiment illustrated in FIG. 2 is formed. Is completed.
  • FIG. 6 is a timing chart showing a driving method of the solid-state imaging device 1 of the present embodiment.
  • the timing of reading the pixels in the nth row will be described as an example.
  • the first reset transistor Tr3 is turned on by starting the supply of the first reset pulse ⁇ RST1 simultaneously for all pixels.
  • the signal charge accumulated in the floating diffusion portion 34 is discharged to the power supply voltage Vdd side, and the floating diffusion portion 34 is reset.
  • the signal charge accumulated in the floating diffusion portion 34 is the signal charge read in the previous frame.
  • the supply of the first reset pulse ⁇ RST1 is stopped simultaneously for all the pixels, and the second reset transistor Tr3 is turned off.
  • the series of operations up to this point are performed simultaneously for all pixels. That is, in this embodiment, global exposure is started by turning off the second reset transistor Tr4 simultaneously for all pixels, and global exposure is ended by turning on the first transfer transistor Tr1 simultaneously for all pixels. That is, the period from when the second reset transistor Tr4 is turned off to when the first transfer transistor Tr1 is turned on next is the exposure period.
  • signal charges corresponding to the amount of incident light are generated by the photoelectric conversion unit 17.
  • the signal charge generated by the photoelectric conversion unit 17 moves along the potential potential in the substrate 12 and is mainly accumulated in the first charge accumulation unit 18.
  • the supply of the second transfer pulse ⁇ TRG2 is stopped, and the supply of the selection pulse ⁇ SEL is stopped to turn off the second transfer transistor Tr2 and the selection transistor Tr6, thereby completing the reading of the pixels in the nth row.
  • the pixels in the (n + 1) th row are read out, and the pixels in all the rows are read out in order.
  • the global shutter operation can be performed in the solid-state imaging device 1 in which the pixels are miniaturized, all the pixels can be exposed simultaneously, and the focal plane distortion is eliminated. Further, in the present embodiment, by separately providing the second reset transistor Tr4 that resets the signal charge accumulated in the first charge accumulation unit 18, the exposure period of the next frame is started before the readout period ends. be able to. Such an effect is particularly effective for moving image shooting.
  • the second charge storage unit 25, the floating diffusion unit 34, and the source / source of each pixel transistor are formed on the surface side of the substrate 12 as in the first embodiment.
  • the drain regions 29 and 35 and the p-type semiconductor layer 26 are formed.
  • a resist layer 38 having an opening in the region where the photoelectric conversion portion 17 is formed is formed on the back side of the substrate 12. Then, n-type impurities are ion-implanted with high energy through the resist layer 38 to form the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17.
  • the entire region of the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17 is formed by one ion implantation. For this reason, ion implantation with higher energy is performed as compared with the process shown in FIG.
  • a resist layer 39 having an opening in a region where the first charge storage portion 18 is formed is formed.
  • an n-type impurity is ion-implanted through the resist layer 39 to form the first charge storage portion 18 formed to a desired depth of the substrate 12.
  • the impurity concentration of the n-type semiconductor layer constituting the first charge storage portion 18 is preferably higher than the impurity concentration of the n-type semiconductor layer 14 constituting the photoelectric conversion portion 17. Therefore, the first charge storage unit 18 is formed by ion implantation at a higher concentration than the n-type semiconductor layer 14 that forms the photoelectric conversion unit 17.
  • the solid-state imaging device 1 shown in FIG. 2 is completed by the same processes as those shown in FIG. 4D to FIG. 5F.
  • the epitaxial growth step is eliminated, so that the number of steps can be reduced and the cost can be reduced.
  • FIG. 8 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 70 according to the present embodiment. In FIG. 8, parts corresponding to those in FIG.
  • the second reset transistor Tr4 is not configured in the solid-state imaging device 1 according to the first embodiment. That is, in the solid-state imaging device 70 of the present embodiment, each pixel is configured by the first transfer transistor Tr1, the second transfer transistor Tr2, the reset transistor Tr3, the amplification transistor Tr5, and the selection transistor Tr6.
  • FIG. 9 shows an equivalent circuit diagram of pixels of the solid-state imaging device 70 of the present embodiment.
  • the reset transistor Tr3 has a source serving as the floating diffusion portion 34 and a drain connected to the power supply voltage Vdd. Further, the reset pulse ⁇ RST is applied to the gate electrode 33 of the reset transistor Tr3 through a wiring.
  • FIG. 10 is a timing chart showing a method for driving the solid-state imaging device 70 according to the present embodiment.
  • the timing of reading the pixels in the nth row will be described as an example.
  • the supply of the reset pulse ⁇ RST is started at the same time for all pixels, and at the same time, the supply of the first transfer pulse ⁇ TRG1 and the second transfer pulse ⁇ TRG2 is started, and the reset transistor Tr3, the first transfer transistor Tr1 and the second transfer transistor Tr2 are simultaneously turned on. To do. As a result, the signal charge accumulated in the floating diffusion portion 34 is discharged to the power supply voltage Vdd side, and the floating diffusion portion 34 is reset.
  • the second charge storage unit 25, the first charge storage unit 18, and the photoelectric conversion unit 17 are also electrically connected to the power supply voltage Vdd. The conversion unit 17 is also reset.
  • the signal charge accumulated in the floating diffusion section 34 before resetting is the signal charge read in the previous frame.
  • the signal charges stored in the first charge storage unit 18 and the photoelectric conversion unit 17 are signal charges generated by the photoelectric conversion unit 17 after the exposure period ends in the previous frame.
  • the supply of the reset pulse ⁇ RST, the first transfer pulse ⁇ TRG1, and the second transfer pulse ⁇ TRG2 is stopped simultaneously for all pixels, and the reset transistor Tr3, the first transfer transistor Tr1, and the second transfer transistor Tr2 are turned off. Then, the exposure period is started by turning off the first transfer transistor Tr1.
  • the series of operations up to this point are performed simultaneously for all pixels. That is, in this embodiment, global exposure is started by turning off the reset transistor Tr3, the first transfer transistor Tr1, and the second transfer transistor Tr2 simultaneously for all pixels. Then, global exposure is completed by simultaneously turning on the first transfer transistor Tr1 for all pixels. That is, the period from when the first transfer transistor Tr1 is turned off to when the first transfer transistor Tr1 is turned on is the exposure period. In the exposure period, signal charges corresponding to the amount of incident light are generated by the photoelectric conversion unit. The signal charge generated by the photoelectric conversion unit 17 moves along the potential potential in the substrate 12 and is mainly accumulated in the first charge accumulation unit 18.
  • the supply of the second transfer pulse ⁇ TRG2 is stopped, and the supply of the selection pulse ⁇ SEL is stopped to turn off the second transfer transistor Tr2 and the selection transistor Tr6, thereby completing the reading of the pixels in the nth row.
  • the pixels in the (n + 1) th row are read out, and the pixels in all the rows are read out in order.
  • the floating diffusion unit 34, the second charge storage unit 25, the first charge storage unit 18 and the photoelectric conversion unit 17 can be reset at a time, the circuit is simplified and variation is reduced. Is also effective.
  • the solid-state imaging device 70 of the present embodiment since a reset transistor for resetting the first charge storage unit 18 and the photoelectric conversion unit 17 is not separately provided, the pixel area can be reduced. In addition, in this embodiment, the same effects as those of the first embodiment can be obtained.
  • FIG. 11 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 71 of the present embodiment.
  • the present embodiment is an example of a surface irradiation type solid-state imaging device, and is an example in which the solid-state imaging device 1 according to the first embodiment and the light incident surface are configured on the opposite side.
  • a light shielding film 22 is formed on the surface side of the substrate 12 on which each pixel transistor is formed, and the color filter layer 23 and the on-state are formed on the light shielding film 22.
  • a chip lens 24 is formed.
  • the light shielding film 22 can be formed by using a part of wiring formed in a wiring layer (not shown) formed on the surface side of the substrate 12.
  • the p-type semiconductor layer 16 on the surface side is formed by ion-implanting p-type impurities at a high concentration.
  • the solid-state imaging device 71 of this embodiment can be formed in the same manner as in the first embodiment until the pixel transistor is formed on the surface side of the substrate 12. After the pixel transistor is formed, the wiring layer 40 including the light shielding film 22, the color filter layer 23, and the on-chip lens 24 are formed on the surface side of the substrate, thereby completing the solid-state imaging device 71 shown in FIG. .
  • light incident from the surface side of the substrate 12 via the on-chip lens 24 and the color filter layer 23 is photoelectrically converted by the photoelectric conversion unit 17 to generate a signal charge corresponding to the amount of light. Then, the signal charge generated by the photoelectric conversion unit 17 moves along the potential potential of the substrate 12 and is accumulated in the first charge accumulation unit 18.
  • each impurity diffusion layer in the substrate 12 can be formed by the same method as in the first embodiment. There is no need to invert the substrate 12 again after the layer formation step, and the number of steps is reduced. Also in this embodiment, it can be driven by the same driving method as in the first embodiment. In addition, in this embodiment, the same effects as those of the first embodiment can be obtained.
  • FIG. 12 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 72 of the present embodiment.
  • the present embodiment is an example in which a signal charge accumulated in the photoelectric conversion unit 17 is moved to the first charge accumulation unit 18 side by applying a voltage to the first charge accumulation unit 18.
  • FIG. 12 parts corresponding to those in FIG.
  • the transfer electrode 41 is formed on the back surface of the substrate 12 serving as the light incident surface above the first charge storage portion 18 via the insulating film 42 made of a silicon oxide film.
  • a material constituting the transfer electrode 41 for example, a conductive material such as polysilicon, Cu, Al, or W can be used.
  • the potential potential of the first charge storage unit 18 is configured to be lower than the potential potential of the photoelectric conversion unit 17.
  • the signal charge generated in the photoelectric conversion unit 17 is transferred to the first charge storage unit 18 side.
  • the signal charge can be moved efficiently. Furthermore, since the signal charge flowing to the first charge accumulation unit 18 side can be increased, the amount of signal charge that can be read by the first transfer transistor Tr1 can be increased, and the sensitivity can be improved. In addition, in this embodiment, the same effects as those of the first embodiment can be obtained.
  • the light shielding film 22 and the transfer electrode 41 are provided separately.
  • the transfer electrode 41 is made of a light-shielding conductive material
  • the transfer electrode 41 also serves as the light shielding film 22. be able to. In that case, the height of the element can be reduced on the light incident surface side.
  • FIG. 13 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 73 of the present embodiment.
  • a signal readout transistor is provided between the photoelectric conversion unit 17 and the first charge storage unit 18.
  • the n-type semiconductor layer 14 constituting the photoelectric conversion unit 17 and the first charge storage unit 18 are formed apart from each other by a predetermined distance, and the darkness formed on the back side of the substrate 12 is formed.
  • the p-type semiconductor layers 15 and 19 for current suppression are also formed apart by a predetermined distance.
  • the transfer electrode 43 is formed on the back side of the substrate 12 via the gate insulating film 44. That is, in the present embodiment, the signal charge transfer between the photoelectric conversion unit 17 and the first charge storage unit 18 is performed by the signal read transistor Tr7 configured by the transfer electrode 43.
  • the signal charge generated in the photoelectric conversion unit 17 is transferred to the first charge storage unit 18 by supplying a desired read potential to the transfer electrode 43 and turning on the signal read transistor Tr7. It is stored in one charge storage unit 18.
  • the movement of the signal charge between the photoelectric conversion unit 17 and the first charge storage unit 18 is controlled by the signal readout transistor Tr7, so that the signal charge can also be held once in the photoelectric conversion unit 17. .
  • the first charge storage unit 18 can also hold signal charges. Thereby, in this embodiment, since a signal charge can be held twice continuously, it can be applied to a high-speed shutter.
  • the amount of signal charges accumulated in the photoelectric conversion unit 17 can be controlled, so that a wide dynamic range is possible. Furthermore, in this embodiment, blooming due to overflow of signal charges from the photoelectric conversion unit 17 can be prevented. In addition, in this embodiment, the same effects as those of the first embodiment can be obtained.
  • FIG. 14 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 74 of the present embodiment.
  • the solid-state imaging device 74 of this embodiment is an example in which the configuration of the photoelectric conversion unit is different from that of the first embodiment.
  • parts corresponding to those in FIG. In FIG. 14, a part of the pixel transistor constituting each pixel is shown in a circuit diagram.
  • the solid-state imaging device 74 of the present embodiment includes a substrate 12 on which a first charge accumulation unit 52, a second charge accumulation unit 25, a floating diffusion unit 34, and a plurality of pixel transistors are formed.
  • the solid-state imaging device 74 includes a photoelectric conversion unit 50, a barrier layer 68, a transparent electrode 57, a color filter layer 23, and an on-chip lens 24 that are stacked on the light incident surface side of the substrate 12.
  • the substrate 12 is composed of a substrate 12 made of n-type silicon.
  • the substrate 12 is formed to a thickness of 3 ⁇ m to 5 ⁇ m, and a pixel region in which an impurity region constituting each pixel is formed is a p-type well region. It is set to 13.
  • Each pixel is partitioned by a pixel separation unit 53 formed on the substrate 12.
  • the pixel separation portion 53 is formed of a high-concentration p-type semiconductor layer formed at a desired depth from the back surface side of the substrate 12 and is provided so as to electrically separate adjacent pixels.
  • each pixel includes six pixel transistors: a first transfer transistor Tr1, a second transfer transistor Tr2, a first reset transistor Tr3, a second reset transistor Tr4, an amplification transistor Tr5, and a selection transistor Tr6.
  • the first charge storage section 52 is composed of an n-type semiconductor layer formed from the back surface side of the substrate 12 to a predetermined depth.
  • the first charge accumulating unit 52 is formed for each corresponding pixel. In each pixel, the first charge accumulating unit 52 is formed over the entire area of the unit pixel sectioned by the pixel separating unit 53.
  • the first charge accumulation unit 52 functions as an accumulation unit that accumulates signal charges generated by the photoelectric conversion unit 50 described later.
  • the first charge storage unit 52 preferably has a configuration in which impurities are distributed so that the n-type impurity concentration increases from the back surface side of the substrate in the depth direction.
  • the first charge accumulation unit 52 can have a potential gradient that increases the potential potential in the depth direction of the substrate 12.
  • the signal charges (electrons in the present embodiment) that have moved from the photoelectric conversion unit 50 are automatically moved to the surface side of the substrate 12 in the first charge storage unit 52.
  • Each pixel transistor is formed on the surface side of the substrate 12 as in the first embodiment, and in this embodiment, the first transfer transistor Tr1 and the second reset transistor Tr4 are vertical transistors. That is, the first transfer gate electrode 27 and the second reset gate electrode 30 are formed to a depth that reaches the first charge storage portion 52.
  • the photoelectric conversion unit 50 is made of a photoelectric conversion material that can generate a signal charge according to the amount of incident light.
  • the photoelectric conversion unit 50 is stacked on the back side of the substrate 12 and is a first charge storage composed of an n-type semiconductor layer. It is provided on the entire pixel region so as to cover the upper surface of the portion 52.
  • the photoelectric conversion unit 50 is configured to also serve as a light shielding film. That is, the light incident on the photoelectric conversion unit 50 is photoelectrically converted here and is not incident on the substrate 12 side.
  • a pixel separation unit hereinafter referred to as a photoelectric conversion unit side pixel separation unit 51
  • the photoelectric conversion unit 50 is partitioned for each pixel.
  • FIG. 15 is a diagram showing the relationship between photon energy and light absorption coefficient in various semiconductor materials.
  • the light absorption coefficient of CuInSe 2 is higher than that of other materials, particularly about two orders of magnitude higher than that of Si single crystal (x-Si in FIG. 15). Therefore, the photoelectric conversion section composed of CuInSe 2 not only functions as a photoelectric conversion unit, it is possible to perform suitably functions as a light shielding film for shielding the visible light.
  • the material used for the photoelectric conversion unit 50 has a crystal structure of any of single crystal, polycrystal, and amorphous as long as the absorption coefficient of visible light is higher than that of the substrate 12 made of silicon and exhibits a photoelectric conversion function. May be. Further, a chalcopyrite material other than CuInSe 2 may be used as the chalcopyrite material constituting the photoelectric conversion unit 50.
  • the photoelectric conversion part 50 is formed of a compound semiconductor having a chalcopyrite structure made of, for example, a mixed crystal of copper-aluminum-gallium-indium-sulfur-selenium (hereinafter referred to as CuAlGaInSSe-based mixed crystal). May be.
  • the CuAlGaInSSe mixed crystal can be formed by controlling the composition so that the lattice constant thereof matches the lattice constant of silicon, crystal defects can be reduced. Therefore, the CuAlGaInSSe-based mixed crystal can be epitaxially grown as a single crystal thin film on the silicon substrate 12, and crystal defects such as misfit transition occurring at the heterointerface can be reduced. Thereby, generation
  • the chalcopyrite material constituting the photoelectric conversion unit 50 may be any of p-type, n-type, and i-type conductivity. However, it is preferable to change the impurity concentration so that the potential potential in the photoelectric conversion unit 50 changes so that the signal charge generated by the photoelectric conversion unit 50 moves to the first charge storage unit 52 side. As in the present embodiment, when electrons are used as signal charges, the photoelectric conversion unit 50 is configured so that the potential potential increases toward the substrate 12 side, so that the signal charges generated by the photoelectric conversion unit 50 are potential. It moves along the gradient and is accumulated in the first charge accumulation unit 52.
  • FIG. 18 is a diagram showing the relationship between photon energy and extinction coefficient k in various silicide-based materials.
  • the light absorption coefficient of ⁇ -iron silicide material is about two orders of magnitude higher than that of Si (H. Katsumata, et al., J. Appl. Phys. 8 (10), 5955 (1996). reference).
  • ⁇ -iron silicide material ⁇ -FeSi 2
  • can be epitaxially grown on a silicon substrate see John E. Mahan, et al., Appl. Phys. Lett. 56 (21), 2126 (1990)). For this reason, by using a ⁇ -iron silicide material ( ⁇ -FeSi 2 ), it is possible to form the photoelectric conversion unit 50 that exhibits both the photoelectric conversion function and the light shielding function.
  • the absorption coefficient of barium silicide-based material (BaSi 2 ) and Ba 1-x Sr x Si 2 is about two orders of magnitude higher than that of silicon (Si).
  • silicide materials such as SiGe, Mg 2 SiGe, SrSi 2 , MnSi 1.7 , CrSi 2 , NiSi, CuSi, CoSi, and PtSi also have a high absorption coefficient. Therefore, by using a silicide-based material, the photoelectric conversion unit 50 that also functions as a light shielding film can be formed.
  • the photoelectric conversion unit 50 can be formed using an organic material in addition to the inorganic material as described above.
  • it can be formed of an organic material containing a quinacridone dye or a coumarin dye.
  • the color filter layer 23 is provided on the light incident side of the photoelectric conversion unit 50, when the photoelectric conversion unit 50 is configured with an organic material, a material having sensitivity over the entire visible light region is used. May be.
  • the photoelectric conversion unit 50 may be configured to absorb light having a wavelength corresponding to the wavelength of light transmitted through the color filter layer 23.
  • the organic material is a material having a low electron mobility.
  • the photoelectric conversion part 50 is comprised using an organic material, it is not necessary to form the photoelectric conversion part side pixel separation part 51 which isolate
  • the photoelectric conversion unit 50 is configured using an organic material, it can be formed by applying an organic material on the substrate 12.
  • the barrier layer 68 is provided between the transparent electrode 57 and the upper part of the photoelectric conversion unit 50 in order to prevent carrier injection from the transparent electrode 57 to the photoelectric conversion unit 50 side.
  • the barrier layer 68 can be formed of a material that can prevent the injection of electrons.
  • a zinc oxide (ZnO) film, a nickel oxide (NiO) film, a copper oxide (Cu 2 O) film, or a diamond (C ) It can be formed with a film or the like.
  • the barrier layer 68 is formed, but it may not be formed.
  • the transparent electrode 57 is formed on the light incident surface side above the photoelectric conversion unit 50 and is formed on the entire pixel region.
  • the transparent electrode 57 is formed of an electrode material having optical transparency with respect to a wavelength in the visible light region.
  • the transparent electrode 57 is transparent such as an indium tin oxide (ITO) film, an indium zinc oxide film, or an aluminum zinc oxide (AZO) film.
  • ITO indium tin oxide
  • AZO aluminum zinc oxide
  • a conductive film can be used.
  • the transparent electrode 57 is grounded to the ground potential and is configured to prevent charge due to hole accumulation.
  • the first charge accumulation unit 52 made of an n-type semiconductor layer is formed in the lower layer of the photoelectric conversion unit 50, and the transparent layer grounded to the ground potential is formed in the upper layer of the photoelectric conversion unit 50.
  • An electrode 57 is formed.
  • FIG. 19 is a diagram illustrating a result of simulating a state in which light is transmitted in the solid-state imaging device 74 according to the present embodiment.
  • a CuInGaS 2 film having a thickness of 0.3 ⁇ m is provided on the substrate 12 having a thickness of 0.5 ⁇ m as the photoelectric conversion unit 50, a result when light having a wavelength of 650 nm is incident through the on-chip lens 24. Is shown.
  • an n-type substrate 12 is prepared, and a p-type well region 13 is formed by ion implantation of, for example, a p-type impurity.
  • the second charge storage unit 25 and the floating diffusion unit 34 are implanted by injecting P (phosphorus) of a group V atom as an n-type dopant into the surface side of the substrate 12.
  • source / drain regions 29 and 35 of each pixel transistor are formed.
  • a p-type semiconductor layer 26 is formed on the surface side of the second charge storage portion 25 by ion implantation of p-type impurities at a high concentration. These steps can be formed by using a normal CMOS type solid-state imaging device manufacturing process.
  • a support substrate (not shown) made of silicon or the like is bonded to the front surface side of the substrate 12, and the substrate 12 is inverted so that the back surface side of the substrate 12 faces the upper surface.
  • the n-type semiconductor layer 54 serving as the first charge storage portion 52 is formed to a desired thickness while doping the n-type impurity on the back surface side of the substrate 12 using the CVD method. Epitaxially grow.
  • a resist layer 55 is formed on the epitaxially grown n-type semiconductor layer 54 so that a region for forming the pixel isolation portion 20 is opened.
  • the resist layer 55 can be formed using a normal photolithography technique.
  • the pixel isolation portion 20 is formed by ion-implanting a p-type impurity through the resist layer 55 so as to have a concentration higher than, for example, the impurity concentration of the p-type well region 13.
  • the p-type semiconductor layer constituting the pixel separation unit 20 is formed to a depth that allows at least the first charge accumulation unit 52 to be separated for each pixel.
  • a photoelectric conversion unit 50 is formed on the first charge storage unit 52 by epitaxially growing a chalcopyrite-based material.
  • methods for epitaxially growing a chalcopyrite-based compound semiconductor include, for example, molecular beam epitaxy (MBE), metal organic chemical vapor deposition (MOCVD), liquid phase, and liquid phase.
  • MBE molecular beam epitaxy
  • MOCVD metal organic chemical vapor deposition
  • LPE Liquid Phase Epitaxy
  • the lattice constant of silicon (Si) constituting the substrate 12 is 51.45 nm
  • the CuAlGaInSSe mixed crystal contains a material corresponding to this lattice constant
  • the photoelectric conversion unit 50 is lattice-matched with the substrate 12. It can be formed. For this reason, for example, a CuGa 0.52 In 0.48 S 2 film can be epitaxially grown on the substrate 12 as the photoelectric conversion unit 50.
  • the photoelectric conversion part 50 When forming the photoelectric conversion part 50 using MOCVD method, it is set as a saturated vapor pressure state by bubbling an organometallic raw material with hydrogen in a MOCVD apparatus. Thereby, on the substrate 12 made of silicon, the organic metal raw material is thermally decomposed and taken into the crystal, so that crystal growth occurs, and the photoelectric conversion unit 50 can be formed.
  • the molar ratio of the raw material transported per unit time is determined by controlling the flow rate of hydrogen flowing to each raw material in the MOCVD apparatus. Since this molar amount ratio correlates with the composition ratio of crystals to be formed, the composition of the photoelectric conversion unit 50 that is epitaxially grown is controlled by controlling the molar amount ratio of the raw material transported per unit time of the raw material. The ratio can be controlled.
  • the organic metal source of copper for example, copper acetylacetonate (Cu (C 5 H 7 O 2) 2) can be used.
  • cyclopentadienyl copper triethyl phosphorus (h5- (C 2 H 5 ) Cu: P (C 2 H 5 ) 3 ) may be used.
  • an organometallic raw material of gallium (Ga) for example, trimethylgallium (Ga (CH 3 ) 3 ) can be used.
  • an organometallic raw material of aluminum (Al) for example, trimethylaluminum (Al (CH 3 ) 3 ) can be used.
  • trimethylindium (In (CH 3 ) 3 ) can be used as the organometallic raw material for indium (In).
  • dimethyl selenium (Se (CH 3 ) 2 ) can be used as the organometallic raw material of selenium (Se).
  • dimethyl sulfide (S (CH 3 ) 2 ) can be used as the organometallic raw material for sulfur (S).
  • dimethyl zinc (Zn (CH 3 ) 2 ) can be used as the organometallic raw material for zinc (Zn).
  • the organic metal raw material is not necessarily defined as these raw materials, and any organic metal can be used as a raw material for MOCVD growth.
  • any organic metal can be used as a raw material for MOCVD growth.
  • the source material for MOCVD growth is not necessarily an organic metal but may be a gas system.
  • hydrogen selenide (H 2 Se) may be used as the Se raw material
  • hydrogen sulfide (H 2 S) may be used as the S raw material.
  • each single material for constituting the photoelectric conversion unit 50 is put in each Knudsen cell in a high vacuum in the MBE apparatus, and an appropriate temperature is set. Heat to. Thereby, a desired crystal growth layer can be formed by generating a molecular beam and irradiating it on the substrate 12.
  • Gallium (Ga), aluminum (Al), indium (In), selenium (Se), and sulfur (S) can be used as a simple material to be put in the Knudsen cell.
  • a raw material having a particularly high vapor pressure such as sulfur (S)
  • the stability of the molecular dose may be poor.
  • the molecular dose may be stabilized using a valve cracking cell.
  • some raw materials may be used as a gas source, such as the gas source MBE.
  • hydrogen selenide (H 2 Se) can be used as the Se raw material
  • hydrogen sulfide (H 2 S) can be used as the sulfur (S) raw material.
  • the photoelectric conversion unit 50 is formed by using the MOCVD method or the MBE method, for example, by gradually lowering the concentration of Zn that is an n-type dopant together with the crystal growth, the photoelectric conversion with the band inclined in the crystal growth direction is performed.
  • the conversion part 50 can be formed. By tilting the band in the photoelectric conversion unit 50 in this way, the signal charges generated by the photoelectric conversion unit 50 can be easily moved to the substrate 12 side.
  • Such a photoelectric conversion part 50 is formed on the substrate 12 so as to be lattice-matched.
  • misfit dislocations generated at the heterointerface can be reduced, and thus the crystallinity of the photoelectric conversion unit 50 is improved. Therefore, since crystal defects are reduced, generation of dark current can be suppressed, and deterioration of image quality due to white spots can be prevented.
  • high sensitivity can be realized, high-quality shooting can be performed even in a dark imaging environment (for example, at night).
  • the lattice irregularity can be expressed by
  • ( ⁇ a: the difference between the lattice constant of the photoelectric conversion unit and the substrate constant, a: the lattice constant of the substrate), and in the case of lattice matching, ⁇ a / a 0.
  • the definition of “lattice matching” includes a state close to lattice matching under the condition that the thickness of the photoelectric conversion unit 50 formed by crystal growth is within the critical film thickness. In other words, within the critical film thickness, it is possible to achieve a good crystallinity state in which misfit dislocations do not enter even if lattice matching is not complete.
  • critical film thickness is “Matthew and Blakeslee formula” (JW Matthews and AEBlakeslee, J.Cryst.Growth 27 (1974) 118-125.) Or “People and Bean formula” (R. People and JC Bean, Appl. Phys. Lett. 47 (1985) 322-324.)
  • each semiconductor layer is activated by annealing at, for example, 400 ° C. or higher.
  • each pixel transistor is formed on the front side of the substrate 12, and the barrier layer 68, the transparent electrode 57, the color filter layer 23, and the on-chip lens 24 are formed on the back side of the substrate 12.
  • the solid-state imaging device 74 of the present embodiment is completed.
  • an anti-phase domain When the above compound semiconductor is epitaxially grown as an ionic element material on a non-polar non-ionic silicon substrate, a defect called an anti-phase domain may occur. That is, a cation and an anion are locally grown in an opposite phase, and an anti-phase domain is generated.
  • an off-substrate may be used as the silicon substrate.
  • generation of antiphase domains can be suppressed.
  • an off-substrate in which the surface direction of the ⁇ 100 ⁇ substrate made of silicon is turned off in the ⁇ 011> direction the region where the anti-phase domain is generated self-extinguishes with crystal growth, so that crystallinity can be improved.
  • a substrate having an inclination angle of 1 to 10 degrees can be used.
  • each pixel has an equivalent circuit similar to that in FIG. 3, and each pixel transistor is operated at the same timing as in FIG.
  • incident light is photoelectrically converted by the photoelectric conversion unit 50, and signal charges (electrons) generated there move to the first charge accumulation unit 52, and the first charge accumulation unit 52 performs main conversion. Accumulated in. Further, the holes generated by the photoelectric conversion unit 50 move to the transparent electrode 57.
  • the signal charges accumulated in the first charge accumulation unit 52 and the photoelectric conversion unit 50 are transferred to the second charge accumulation unit 25 at the same time for all pixels when the first transfer transistor Tr1 is turned on.
  • the signal charges accumulated in the second charge accumulation unit 25 are read to the floating diffusion unit 34 at the timing for each row, and the corresponding pixel signal is discharged to the vertical signal line 9.
  • the photoelectric conversion unit 50 is formed by being laminated on the substrate 12, it is not necessary to provide the photoelectric conversion unit 50 on the substrate 12, and the pixel area can be reduced. Further, the first charge storage portion 52 formed on the back surface side of the substrate 12 and each pixel transistor formed on the front surface side of the substrate 12 are formed by being stacked in the depth direction of the substrate 12. For this reason, further downsizing of the pixel is achieved. In the present embodiment, since the photoelectric conversion unit 50 formed over the entire surface of the pixel region 3 is also configured to serve as a light shielding film, incident light does not reach the substrate 12 and noise is generated. It is suppressed. In addition, in this embodiment, the same effects as those of the first embodiment can be obtained.
  • the signal charge generated by the photoelectric conversion unit 50 is easily moved from the photoelectric conversion unit 50 side to the substrate 12 side.
  • An intermediate layer that reduces the barrier may be provided. Below, the example which forms an intermediate
  • FIG. 22 is a cross-sectional configuration diagram of a main part of a solid-state imaging device 76 according to the first modification of the present embodiment.
  • parts corresponding to those in FIG. 22 are corresponding to those in FIG.
  • an intermediate layer 60 is formed between the substrate 12 and the photoelectric conversion unit 50 as shown in FIG.
  • the intermediate layer 60 can be formed of a material whose electron affinity is between the electron affinity of the substrate 12 and the electron affinity of the photoelectric conversion unit 50.
  • the intermediate layer 60 is formed so that the electron affinity of the silicon substrate 12 is exactly intermediate between the electron affinity of the silicon substrate 12 and the electron affinity of the photoelectric conversion unit 50.
  • the intermediate layer 60 can be made of CuGa 0.64 In 0.36 S 2 , and the film thickness can be 5 nm.
  • the intermediate layer 60 may be within the critical film thickness.
  • the film thickness is 5 nm, it becomes smaller than the critical film thickness defined by the above-mentioned “Matthew and Blakeslee equation” or “People and Bean equation”.
  • the intermediate layer 60 can be comprised with an n-type semiconductor.
  • the intermediate layer 60 is preferably formed of a II-VI group semiconductor (see References 1 to 3).
  • Reference 1 Takeshi Yagioka and Tokio Nakada, Applied Physics Express 2 (2009) 072201 Reference 2: SPGrindle, AHClark, S. Rezaie-Serej, E. Falconer, and J. McNeily, and LLKazmerski, J. AppL Phys. 51 (10). (1980) 5464 Reference 3: T. Makada, N. Okano, Y. Tanaka, H. Fukuda, and A. Kunioka, First WCOEC; Dec. 5-9, 1994; Hawaii
  • a ZnS layer, a CdS layer, or a ZnO layer may be sandwiched as an intermediate layer 60 at the interface between the p-type chalcopyrite layer constituting the photoelectric conversion unit 50 and the substrate 12 made of silicon.
  • middle layer 60 can be comprised with a p-type semiconductor layer.
  • FIG. 23 is a cross-sectional configuration diagram of a main part of a solid-state imaging device 77 according to Modification 1. In FIG. 23, parts corresponding to those in FIG.
  • an intermediate layer 60 is formed between the photoelectric conversion unit 50 and the transparent electrode 57. Further, in the second modification, the conductivity type of each semiconductor layer in the substrate 12 is configured opposite to that in the first modification, and holes are used as signal charges. Also in Modification 2, a ZnS layer, a CdS layer, or a ZnO layer can be used as the intermediate layer 60.
  • a pn junction can be formed at the interface between the photoelectric conversion unit 50 and the intermediate layer. As described above, there is no problem even if the pn junction is provided other than the interface between the substrate 12 and the photoelectric conversion unit 50.
  • FIG. 24 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 75 of the present embodiment.
  • the solid-state imaging device 75 of this embodiment is an example in which a high-concentration p-type semiconductor layer 58 is formed on the transparent electrode 57 side of the photoelectric conversion unit 50 in the solid-state imaging device 74 according to the sixth embodiment.
  • a high-concentration p-type semiconductor layer 58 is formed on the light incident side of the photoelectric conversion unit 50.
  • the photoelectric conversion unit 50 and the p-type semiconductor layer 58 are formed of a chalcopyrite material or a silicide material.
  • the p-type semiconductor layer 58 has a high impurity concentration so that holes generated in the photoelectric conversion unit 50 enter the p-type semiconductor layer 58 and flow in the lateral direction (the direction along the film surface of the photoelectric conversion unit 50). Have.
  • the p-type semiconductor layer 58 formed on the photoelectric conversion unit 50 is formed so as to be connected between the pixels via the p-type semiconductor layer constituting the photoelectric conversion unit-side pixel separation unit 51. . For this reason, signal charges (electrons) generated in the photoelectric conversion unit 50 flow to the substrate 12 side, and holes move from the photoelectric conversion unit to the p-type semiconductor layer 58 and move in the lateral direction on the photoelectric conversion unit 50. be able to.
  • the transparent electrode 57 is provided on the photoelectric conversion unit 50, but the transparent electrode 57 is not necessarily provided on the photoelectric conversion unit 50. Note that, by forming the p-type semiconductor layer 58 and forming the transparent electrode 57 as in the present embodiment, control of the movement of electrons and holes is facilitated.
  • a desired semiconductor layer is formed on the substrate 12 in the same manner as the method shown in FIGS. 20A to 20C.
  • the insulating film 59 is selectively formed only in the portion where the photoelectric conversion unit side pixel separation unit 51 is formed in the upper part on the back surface side of the substrate 12 where the first charge accumulation unit 52 is formed. Form. That is, the insulating film 59 is formed so as to partition between adjacent pixels.
  • the insulating film 59 can be composed of, for example, a silicon oxide film or a silicon nitride film. In this embodiment, since the photoelectric conversion unit side pixel separation unit 51 is formed at the same position as the pixel separation unit 20 formed on the substrate 12 side, an insulating film is formed on the pixel separation unit 20 formed on the substrate 12 side. 59 is formed.
  • This insulating film 59 can be formed by forming a silicon oxide film, for example, on the entire back surface of the substrate 12 and then patterning it using a photolithography technique.
  • the film thickness is, for example, 50 to 100 nm. ing.
  • the photoelectric conversion unit 50 is formed by epitaxially growing the above compound semiconductor on the back side of the substrate 12 using MOCVD, MBE, or the like.
  • the photoelectric conversion unit 50 since the insulating film 59 that partitions the pixels is formed on the back surface side of the substrate 12, the photoelectric conversion unit 50 is formed on the exposed portion of the substrate 12 where the insulating film 59 is not formed on the back surface side of the substrate 12. Selectively grows crystals.
  • the photoelectric conversion unit 50 is formed so that the film thickness is larger than the film thickness of the insulating film 59.
  • the photoelectric conversion part 50 is formed so as to correspond to each pixel, and a trench is provided between the adjacent photoelectric conversion parts 50.
  • a compound semiconductor having a chalcopyrite structure is laterally grown on the back side of the substrate 12 to form a photoelectric conversion unit side pixel separation unit 51 and a p-type semiconductor layer 58 as shown in FIG.
  • a chalcopyrite-structured compound semiconductor is laterally grown under the condition that many p-type impurities such as Ga, In, As, and P are contained.
  • the p-type compound semiconductor is buried in the trench between the adjacent photoelectric conversion units 50, and the high-concentration p-type semiconductor layer 58 is formed above the photoelectric conversion unit 50.
  • the illustration of the insulating film 59 used during the selective growth of the photoelectric conversion unit 50 is omitted.
  • lateral growth or selective growth can be controlled by pressure control during crystal growth.
  • the photoelectric conversion unit side pixel separation unit 51 and the p-type semiconductor layer 58 are formed to have an impurity concentration of 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the photoelectric conversion unit side pixel separation unit 51 that separates the photoelectric conversion unit 50 for each pixel and the p-type semiconductor layer 58 on the light incident side of the photoelectric conversion unit 50 are formed.
  • the solid-state imaging device 75 of the present embodiment is completed through the same steps as those of the first embodiment.
  • the photoelectric conversion unit side pixel separation unit 51 and the p-type semiconductor layer 58 are formed by lateral growth, damage and annealing during ion implantation are compared with the case where the photoelectric conversion unit side pixel separation unit 51 and the p-type semiconductor layer 58 are formed by processes such as ion implantation and annealing. There is no adverse effect on the wiring layer at the time. Thereby, the damage in a manufacturing process can be reduced.
  • the photoelectric conversion unit side pixel separation unit 51 is configured as a p-type semiconductor layer, but may be formed of a semiconductor that does not include p-type impurities. In that case, the photoelectric conversion unit side pixel separation unit 51 can be formed of a chalcopyrite compound semiconductor having a wide band gap.
  • the photoelectric conversion unit side pixel separation unit 51 laterally converts a chalcopyrite compound semiconductor in a process of FIG. 25C under the condition that no p-type impurity is contained.
  • the composition ratio of copper-aluminum-gallium-indium-sulfur-selenium is 1.0: 0.36: 0.64: 0: 1.28: 0.72 or 1.0:
  • the photoelectric conversion unit side pixel separation unit 51 is formed so as to be 0.24: 0.23: 0.53: 2.0: 0.
  • a p-type semiconductor layer 58 is formed by crystal growth of a chalcopyrite-based compound semiconductor under the condition that many impurities such as Ga, In, As, and P are contained. As described above, even when the photoelectric conversion unit side pixel separation unit 51 is configured not to include p-type impurities, it is possible to separate pixels.
  • the solid-state imaging device 75 In the manufacturing method of the solid-state imaging device 75 described above, an example in which the photoelectric conversion unit side pixel separation unit 51 and the p-type semiconductor layer 58 are formed by using lateral growth has been described. However, the solid-state imaging device 75 according to the present embodiment is manufactured. The method of doing is not limited to this.
  • the p-type semiconductor layer is formed by ion-implanting p-type impurities into the light incident surface side of the photoelectric conversion unit 50 after forming the photoelectric conversion unit-side pixel separation unit 51 as shown in E of FIG. 58 may be formed.
  • FIG. 26 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 78 of the present embodiment.
  • the solid-state imaging device 78 of this embodiment is an example in which the signal charge generated by the photoelectric conversion unit in the solid-state imaging device 74 according to the sixth embodiment is moved to the substrate via the electrode.
  • an electrode layer 62 is formed on the back side of the substrate 12, and the photoelectric conversion unit 61, the transparent electrode 57, the color filter layer 23, and the on-chip lens 24 are stacked on the electrode layer 62.
  • the electrode layer 62 is composed of two layers of electrodes 63 stacked in the light incident direction via an insulating layer 66, and the two layers of electrodes 63 are electrically connected by a contact portion 64. These electrodes 63 are formed separately for each pixel.
  • the upper electrode 63 is in contact with the photoelectric conversion unit 61 and the lower electrode 63 is in contact with the back surface of the substrate 12. Examples of the material constituting the electrode 63 include Al, Cu, and W.
  • the photoelectric conversion unit 61 is formed of an organic material having a light shielding property.
  • the photoelectric conversion unit 61 may be formed of an organic material that absorbs light of all wavelengths of visible light and may be formed in common for all pixels, or may be formed of an organic material that absorbs light at a different wavelength for each pixel. . Further, as described above, since the mobility of electrons is low inside the organic material, the electrons generated in the photoelectric conversion unit 61 made of the organic material have a low lateral mobility. Therefore, it is not necessary to provide a separation portion between the pixels.
  • the signal charges (electrons) generated by the photoelectric conversion unit 61 move to the first charge accumulation unit 52 via the electrode 63, and the holes generated by the photoelectric conversion unit 61 are It moves directly to the transparent electrode 57 side.
  • the signal charge accumulated in the first charge accumulation unit 52 is read out in the same manner as in the first embodiment.
  • the photoelectric conversion unit 61 is configured to also serve as a light shielding film, but is not limited thereto.
  • the photoelectric conversion unit 61 and the electrode 63 may be combined to block light incident on the first charge storage unit 52.
  • the solid-state imaging device 78 of the present embodiment the same effect as that of the first embodiment can be obtained.
  • the photoelectric conversion unit 61 is formed of an organic material, but a photoelectric conversion unit made of an inorganic material such as chalcopyrite or a silicide compound can also be formed.
  • a photoelectric conversion portion made of an inorganic material is bonded onto the electrode 63.
  • thermal annealing or the like may be necessary thereafter.
  • a method of forming a photoelectric conversion portion made of an inorganic material on the electrode 63 by using vapor deposition or the like may be employed.
  • FIG. 27 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 79 of the present embodiment.
  • the solid-state imaging device 79 of this embodiment is an example in which the configuration of the solid-state imaging device 78 according to the eighth embodiment is applied to a surface irradiation type.
  • the surface side of the substrate 12 on which each pixel transistor is formed is a light incident surface.
  • the electrode layer 62, the photoelectric conversion unit 61, the transparent electrode 57, the color filter layer 23, and On-chip lenses 24 are sequentially stacked.
  • a transfer path 67 made of an n-type semiconductor layer is formed in the depth direction from the front surface side of the substrate 12, and the transfer path 67 is formed on the back surface side of the substrate 12.
  • the charge storage unit 18 is connected.
  • the first charge accumulation unit 18 and each pixel transistor are stacked in the depth direction of the substrate 12.
  • the n-type semiconductor layer 14 constituting the “photoelectric conversion unit 17” of the solid-state imaging device 71 according to the second embodiment forms the “transfer path 67”.
  • the semiconductor layer 14 is formed.
  • the impurity concentration of the n-type semiconductor layer constituting the first charge storage unit 18 is higher than the impurity concentration of the n-type semiconductor layer 14 constituting the transfer path 67. As a result, a potential gradient is formed such that electrons move from the transfer path 67 to the first charge accumulation unit 18 side.
  • the lower electrode 63 of the electrode layer 62 is formed in contact with the upper part of the transfer path 67, and the upper electrode 63 is formed in contact with the photoelectric conversion unit 61.
  • the photoelectric conversion unit 61 is formed of an organic material that absorbs light having a different wavelength for each pixel.
  • a photoelectric conversion unit (R) 61 that absorbs light of the red wavelength is formed below the color filter layer (R) 23 that transmits the red wavelength.
  • a photoelectric conversion unit (G) 61 that absorbs green wavelength light is formed below the color filter layer (G) 23 that transmits green wavelength light.
  • a photoelectric conversion unit (B) 61 that absorbs blue wavelength light is formed below the color filter layer (B) 23 that transmits blue wavelength light.
  • FIG. 28 is a cross-sectional configuration diagram of a main part of the solid-state imaging device 80 of the present embodiment.
  • the solid-state imaging device 80 of this embodiment is an example in which the configuration of the photoelectric conversion unit is different from the solid-state imaging device 79 according to the ninth embodiment. 28, parts corresponding to those in FIG. 27 are denoted by the same reference numerals, and redundant description is omitted.
  • the photoelectric conversion unit 65 has a red photoelectric conversion film 65R that absorbs light having a red wavelength, a green photoelectric conversion film 65G that transmits light having a green wavelength, and blue that absorbs light having a blue wavelength.
  • the photoelectric conversion film 65B has a configuration in which three layers are stacked in the light incident direction.
  • the color filter layer 23 is provided above the photoelectric conversion unit 65 via the transparent electrode 57.
  • the red photoelectric conversion film 65R, the green photoelectric conversion film 65G, and the blue photoelectric conversion film 65B receive the light transmitted through the color filter layer 23.
  • red light that has passed through the red filter layer is received by the red photoelectric conversion film 65R and subjected to photoelectric conversion.
  • the green photoelectric conversion film 65G receives the green light transmitted through the green filter layer and photoelectrically converts it.
  • the blue photoelectric conversion film 65B receives the blue light transmitted through the blue filter layer and photoelectrically converts it.
  • each of the red photoelectric conversion film 65R, the green photoelectric conversion film 65G, and the blue photoelectric conversion film 65B is formed of, for example, an organic material, as in the ninth embodiment.
  • inorganic materials such as chalcopyrite materials may be used.
  • substrate 12 is light-shielded by the combination of these laminated
  • the pixel since incident light incident on the substrate 12 is shielded by the plurality of photoelectric conversion films 65B, 65G, and 65R, the pixel can be reduced in size as in the other embodiments, and noise can be reduced. Generation
  • production can be prevented and the image quality of a captured image can be improved. Further, in the present embodiment, it is not necessary to create the photoelectric conversion unit 65 for each pixel, so that the manufacturing process can be reduced. In addition, in this embodiment, the same effects as those of the first embodiment can be obtained.
  • the solid-state imaging devices according to the first to tenth embodiments have been described above, they may be configured by appropriately combining them.
  • the configuration in which electrons are read as signal charges has been described.
  • the present invention is not limited to this. You may comprise so that a "hole” may be read as a signal charge.
  • “holes” can be read out as signal charges by reversing the conductivity type of each part shown in each embodiment and configuring each pixel transistor with a p-channel MOS transistor.
  • a second conductivity type (for example, p-type) well is formed in a first conductivity type (for example, n-type) silicon substrate, and the first conductivity type (for example, n-type) is formed in the well.
  • Type) impurity regions are formed, but the present disclosure is not limited to this.
  • a first conductivity type (eg, n-type) impurity region may be formed on a second conductivity type (eg, p-type) silicon substrate.
  • the present disclosure is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures an image as an image.
  • the present invention can also be applied to an imaging device.
  • the present disclosure can be applied to all solid-state imaging devices (physical quantity distribution detection devices) such as fingerprint detection sensors that detect other physical quantity distributions such as pressure and capacitance and take images as images. It is.
  • the present disclosure is not limited to a solid-state imaging device that sequentially scans each unit pixel of the pixel unit in units of rows and reads a pixel signal from each unit pixel.
  • the present invention is also applicable to an XY address type solid-state imaging device that selects an arbitrary pixel in pixel units and reads signals from the selected pixels in pixel units.
  • the solid-state imaging device may be formed as a single chip, or may be in a modular form having an imaging function in which a pixel portion and a signal processing portion or an optical system are packaged together. Good.
  • the present disclosure is not limited to application to a solid-state imaging device, and can also be applied to an imaging device.
  • the imaging device refers to a camera system such as a digital still camera or a digital video camera, or an electronic device having an imaging function such as a mobile phone.
  • FIG. 29 is a schematic configuration diagram of an electronic device 200 according to the eleventh embodiment of the present disclosure.
  • an embodiment in the case where the solid-state imaging device 1 according to the first embodiment of the present disclosure described above is used in an electronic apparatus (digital video camera) will be described.
  • the electronic apparatus 200 includes the solid-state imaging device 1, an optical lens 210, a shutter device 211, a drive circuit 212, and a signal processing circuit 213.
  • the optical lens 210 forms image light (incident light) from the subject on the imaging surface of the solid-state imaging device 1. As a result, signal charges are accumulated in the solid-state imaging device 1 for a certain period.
  • the shutter device 211 controls a light irradiation period and a light shielding period for the solid-state imaging device 1.
  • the drive circuit 212 supplies a drive signal for controlling the signal charge transfer operation and the shutter operation of the shutter device 211 in the solid-state imaging device 1. Signal transfer of the solid-state imaging device 1 is performed by a drive signal (timing signal) supplied from the drive circuit 212.
  • the signal processing circuit 213 performs various signal processing.
  • the video signal subjected to the signal processing is stored in a storage medium such as a memory or output to a monitor.
  • the pixel area is reduced in the solid-state imaging device 1, and thus the electronic device 200 can be reduced in size.
  • the image quality is improved.
  • the electronic device 200 to which the solid-state imaging device 1 can be applied is not limited to a digital video camera, and can be applied to an imaging device such as a digital still camera and a camera module for mobile devices such as a mobile phone.
  • the solid-state imaging device 1 of the first embodiment is configured to be used in an electronic device, but the solid-state imaging device manufactured in the above-described second to tenth embodiments can also be used.
  • this indication can also take the following structures.
  • a substrate A photoelectric conversion unit that generates a signal charge according to the amount of light; A floating diffusion part formed on the substrate for converting the signal charge into a voltage; A first charge storage unit that is formed on the substrate and stores signal charges generated by the photoelectric conversion unit; A second charge storage unit formed on the first charge storage unit in a thickness direction of the substrate and electrically separated from the first charge storage unit; A vertical first transfer transistor comprising a first transfer gate electrode embedded in the substrate from the surface of the substrate on the side on which the second charge storage portion is formed to a depth reaching the first charge storage portion; A solid-state imaging device comprising: a second transfer transistor that transfers the signal charge stored in the second charge storage unit to the floating diffusion unit.
  • the pixel separation unit is formed of a compound semiconductor in which impurity concentration control or composition control is performed so as to form a potential barrier between adjacent photoelectric conversion units.
  • the reset transistor is a vertical reset transistor including a reset gate electrode formed to be embedded in the substrate from the surface of the substrate to a depth reaching the first charge storage portion.
  • (1) to (6) The solid-state imaging device according to any one of the above.
  • the solid-state imaging device according to any one of (1) to (4), wherein the photoelectric conversion unit is made of an organic material.
  • the photoelectric conversion unit and the substrate are connected via an electrode, and the substrate is shielded from light by the photoelectric conversion unit and the electrode.
  • the solid-state imaging device wherein the intermediate layer is configured such that an electron affinity is between the electron affinity of the substrate and the electron affinity of the photoelectric conversion unit.
  • the intermediate layer is made of a material having a conductivity type opposite to that of the photoelectric conversion unit.
  • the photoelectric conversion unit includes a photodiode having a pn junction formed in the substrate.
  • the signal charge generated by the photoelectric conversion unit moves to the first charge accumulation unit side due to a potential gradient generated due to an impurity concentration of the photoelectric conversion unit and the first charge accumulation unit.
  • a plurality of pixels including the photoelectric conversion unit, the floating diffusion unit, the first charge storage unit, the second charge storage unit, the first transfer transistor, and the second transfer transistor; Arranged in a dimensional array, The signal charges accumulated in the first charge accumulation unit are transferred to the second charge accumulation unit at the same time for all pixels, The solid-state imaging device according to any one of (1) to (18), wherein the signal charge held in the second charge storage unit is transferred to the floating diffusion unit for each row.
  • a photoelectric conversion unit that generates a signal charge according to the amount of light, a floating diffusion unit that is formed on the substrate and converts the signal charge into a voltage, and a signal charge that is formed on the substrate and generated by the photoelectric conversion unit are accumulated.
  • a first charge storage portion that is formed on the first charge storage portion in the thickness direction of the substrate and is electrically separated from the first charge storage portion;
  • a vertical first transfer transistor comprising a first transfer gate electrode embedded in the substrate from the surface of the substrate on the side on which the second charge storage portion is formed to a depth reaching the first charge storage portion;
  • the imaging device By turning on the first transfer transistor, the signal charges stored in the first charge storage unit and the photoelectric conversion unit are transferred to the second charge storage unit at the same time for all pixels,
  • a method for driving a solid-state imaging device wherein the signal charges held in the second charge accumulation unit are read out row by row by turning on the second transfer transistor.
  • An optical lens A solid-state imaging device in which light condensed on the optical lens is incident, the substrate, a photoelectric conversion unit that generates a signal charge according to the amount of light, and the signal charge that is formed on the substrate and converts the signal charge into a voltage
  • a floating diffusion portion that is formed on the substrate, a first charge accumulation portion that accumulates signal charges generated by the photoelectric conversion portion, and an upper portion of the first charge accumulation portion in the thickness direction of the substrate,
  • a second charge storage portion formed electrically separated from the first charge storage portion; and the substrate from a surface of the substrate on the side where the second charge storage portion is formed to a depth reaching the first charge storage portion.
  • a vertical first transfer transistor having a first transfer gate electrode embedded in the second transfer transistor, and a second transfer for transferring the signal charge accumulated in the second charge accumulation portion to the floating diffusion portion
  • a solid-state imaging device and a transistor An electronic device comprising: a signal processing circuit that processes an output signal output from the solid-state imaging device.
  • SYMBOLS 1 Solid-state imaging device, 2 ... Pixel, 3 ... Pixel area, 4 ... Vertical drive circuit, 5 ... Column signal processing circuit, 6 ... Horizontal drive circuit, 7 ... Output circuit 8 ... Control circuit 9 ... Vertical signal line 10 ... Horizontal signal line 11,12 ... Substrate 13 ... Well region 14 ... N-type semiconductor layer 15 ... p-type semiconductor layer, 16 ... p-type semiconductor layer, 17 ... photoelectric conversion unit, 18 ... first charge storage unit, 19 ... p-type semiconductor layer, 20 ... pixel Separation part, 21 ... insulating film, 22 ... light shielding film, 23 ... color filter layer, 24 ... on-chip lens, 25 ...
  • second charge storage part 26 ... p-type semiconductor Layer, 27... First transfer gate electrode, 28... Gate insulating film, 29, 35... Source / drain region, 30. Ttogeto electrode, 31 ... n-type semiconductor layer, 32 ... second transfer gate electrode, 33 ... first reset gate electrode, 34 ... floating diffusion portion

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Abstract

本開示は、画素の微細化が可能で、かつ、感度及び飽和電荷量の向上が図られたグローバルシャッタ機能を有する固体撮像装置を提供することを目的とする固体撮像装置、固体撮像装置の駆動方法及び電子機器に関する。また、その固体撮像装置を用いた電子機器を提供することを目的とする。グローバルシャッタ機能を有する固体撮像装置１において、第１電荷蓄積部１８と第２電荷蓄積部２５を基板１２の深さ方向に積層するように構成し、第１電荷蓄積部１２から第２電荷蓄積部２５への信号電荷の転送は縦型の第１転送トランジスタＴｒ１で行う。これにより、画素の微細化が図られる。

Description

固体撮像装置、固体撮像装置の駆動方法及び電子機器
　本開示は、固体撮像装置に関し、特に、ＣＭＯＳ型の固体撮像装置とその駆動方法に関する。また、本開示は、その固体撮像装置を用いた電子機器に関する。
　一般的なＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）型固体撮像装置は、二次元配列された画素アレイを画素行ごとに順次走査し、画素信号の読み出しを行う機構を有している。この行順次走査により、画素行毎の蓄積期間では時間のずれが発生し、動被写体撮像時に撮像画像が歪むフォーカルプレーン歪みと呼ばれる現象を引き起こす。
　このような画像歪みが許容できない高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、画素アレイの蓄積期間の同時性を実現するために、グローバルシャッタ機能や、メカニカルシャッタ機能が提案されている。
　メカニカルシャッタ機能では、機械的な遮光手段で露光時間を制御することで、全画素同時に露光を終了するグローバル露光を可能としている。具体的には、メカニカルシャッターを開けて全画素同時に露光を開始し、一定時間経過後に、そのメカニカルシャッタを閉じることで露光を終了する。しかしながら、メカニカルシャッタを用いてグローバル露光を行う場合、機械的な遮光手段が必要となるため小型化が難しいという問題がある。また、メカニカルシャッタには、機械駆動速度に限界があるため、画素領域内における露光時間の同時性が劣る。
　一方、グローバルシャッタ機能では、電気的な制御で全画素同時に露光を終了するグローバル露光を可能としている。具体的には、画素アレイ中のフォトダイオードの全行同時リセット駆動により、画素アレイ全面で信号電荷の蓄積を同時に開始する。そして、フローティングディフュージョンなどの電荷蓄積部への全行同時転送駆動により、画素アレイ全面で信号電荷の蓄積を同時に終了させる。
　ところで、グローバルシャッタ機能を採用する場合も通常のＣＭＯＳ型固体撮像装置と同様、信号電荷の読み出しは行順次走査で行われる。このため、グローバルシャッタ機能により全画素同時に読み出された信号電荷は読み出し時までの間、フローティングディフュージョンなどの電荷蓄積部で蓄えておく必要がある。そうすると、読み出されるまでの間フローティングディフュージョンに保持される信号電荷は、電荷のリークやフローティングディフュージョン自体の光電変換によるノイズ（これらを偽信号と呼ぶ）により劣化するという問題がある。
　これを防ぐため、フローティングディフュージョンなどの電荷蓄積部の上部に遮光膜を設ける構成が提案されている。しかしながら、遮光膜を設けることで、フォトダイオードの開口面積が小さくなり、感度低下を招くと共に、飽和感度が低下するという問題がある。また、フローティングディフュージョンなどの電荷蓄積部は、光入射部となるフォトダイオードの横方向に近接した位置に配置されることが多いため、光の回折現象や散乱現象によって光が漏れ混み、ノイズが増加することがある。
　さらに、シリコンとシリコン酸化膜との界面では結晶欠陥が多く暗電流が発生しやすい。このため、フローティングディフュージョンに電荷を保持する場合、読み出す順番によって信号レベルに加わる暗電流に差が発生する。このような暗電流によるノイズはリセットレベルによるノイズ除去ではキャンセルできない。
　このような問題点を解決する手法として、画素内に、フローティングディフュージョンとは別に、電荷を蓄積するメモリ部を搭載した固体撮像装置が提案されている（特許文献１、２）。メモリ部は埋め込み型の電荷蓄積部として形成され、フォトダイオードから転送された信号電荷を一時的に保持する。しかし、このようなメモリ部を設ける構成では、画素面積に対して遮光する面積が大きくなり、開口面積が更に小さくなるため、さらなる感度低下を招く。
　一方、入射光に対する画素の開口面積を広げる手段として、裏面照射型の固体撮像装置が提案されている。裏面照射型の固体撮像装置では、トランジスタや配線などで構成される回路が形成された半導体基板の表面側とは反対側の裏面側を光入射面とすることで、画素の開口を大きくとることができ、微細化を可能としている。
　ところで、裏面照射型の固体撮像装置においてグローバルシャッタ機能を追加する場合、半導体基板の表面側にまで光が進入するのを防ぐため光入射面側に遮光膜を形成する構成が採られる。このような場合、遮光膜を大きく形成してしまうと、画素の開口面積が狭まり、微細化を困難にする結果となる。
　また、特許文献３では、半導体基板の外部にキャパシタを構成する構造が開示されている。しかしながら、そのような構成では、キャパシタから発生する暗電流が大きく、高画質が得られないという問題がある。
特開２００７－５０３７２２号公報 特開２００６－３１１５１５号公報 特開平４－２８１６８１号公報
　上述の点に鑑み、本開示は、画素の微細化が可能で、かつ、感度及び飽和電荷量の向上が図られた固体撮像装置及びその駆動方法を提供することを目的とする。また、本開示は、その固体撮像装置を用いた電子機器を提供することを目的とする。
　本開示の固体撮像装置は、光電変換部と、第１電荷蓄積部と、第２電荷蓄積部と、第１転送トランジスタと、フローティングディフュージョン部と、第２転送トランジスタとを備える。光電変換部は、光の光量に応じた信号電荷を生成する。第１電荷蓄積部は、基板に形成され、光電変換部で生成された信号電荷を蓄積する。第２電荷蓄積部は、基板の深さ方向において第１電荷蓄積部に積層して形成され、第１電荷蓄積部で蓄積された信号電荷が読み出される。第１転送トランジスタは、第２電荷蓄積部が形成された側の基板表面から第１電荷蓄積部に達する深さまで基板に埋め込まれて形成された第１転送ゲート電極を備える。フローティングディフュージョン部は、第２電荷蓄積部に隣接して形成される。第２転送トランジスタは、第２電荷蓄積部に蓄積された信号電荷をフローティングディフュージョン部に転送する。
　本開示の固体撮像装置では、第１電荷蓄積部と第２電荷蓄積部とが基板の深さ方向に積層して形成される。これにより、画素面積の縮小化が図られる。また、第１電荷蓄積部からの第２電荷蓄積部への信号電荷の読み出しは、縦型の第１転送トランジスタで行われる。これにより、トランジスタの面積も縮小され、画素の微細化が図られる。
　本開示の固体撮像装置の駆動方法は、上述の固体撮像装置において、第１転送トランジスタをオンすることにより第１電荷蓄積部及び光電変換部に蓄積された信号電荷を、全画素同時に第２電荷蓄積部に転送する構成を有する。また、第２転送トランジスタをオンすることにより、第２電荷蓄積部に保持された信号電荷を行毎に読み出す構成を有する。
　本開示の固体撮像装置の駆動方法では、第１電荷蓄積部に蓄積された信号電荷は全画素同時に第２電荷蓄積部に転送され、第２電荷蓄積部に保持されるため、露光期間を全画素同時とすることができる。
　本開示の電子機器は、光学レンズと、光学レンズに集光された光が入射される上記の固体撮像装置と、固体撮像装置から出力される出力信号を処理する信号処理回路とを含む。
　本開示の電子機器では、固体撮像装置において、第１電荷蓄積部と第２電荷蓄積部とが基板の深さ方向に積層して形成される。これにより、画素面積の縮小化が図られ、電子機器の小型化が図られる。また、第１電荷蓄積部からの第２電荷蓄積部への信号電荷の読み出しは、縦型の第１転送トランジスタで行われる。これにより、トランジスタの面積も縮小され、画素の微細化が図られ、電子機器において画質の向上が図られる。
　本開示の固体撮像装置によれば、第１電荷蓄積部と第２電荷蓄積部とが基板の深さ方向に積層されて形成されるため、画素の微細化が図られる。また、光電変換部及び第１電荷蓄積部の面積を大きく取ることができるため、飽和電荷量の向上が図られる。また、その固体撮像装置を用いることにより、画質の向上が図られた電子機器を得ることができる。
本開示の第１の実施形態に係るＣＭＯＳ型の固体撮像装置の全体を示す概略構成図である。 第１の実施形態に係る固体撮像装置の画素領域における概略断面構成である。 第１の実施形態に係る固体撮像装置の画素の等価回路図である。 図４のＡ～Ｄは、第１の実施形態に係る固体撮像装置の製造方法を示す工程図（その１）である。 図５のＥ，Ｆは、第１の実施形態に係る固体撮像装置の製造方法を示す工程図（その２）である。 第１の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図７のＡ～Ｃは、変形例に係る固体撮像装置の製造方法を示す工程図である。 本開示の第２の実施形態に係る固体撮像装置の要部の断面構成図である。 第２の実施形態に係る固体撮像装置の画素の等価回路図である。 第２の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 本開示の第３の実施形態に係る固体撮像装置の要部の断面構成図である。 本開示の第４の実施形態に係る固体撮像装置の要部の断面構成図である。 本開示の第５の実施形態に係る固体撮像装置の要部の断面構成図である。 本開示の第６の実施形態に係る固体撮像装置の要部の断面構成図である。 様々な半導体材料におけるフォトンエネルギーと光吸収係数との関係を示した図である。 カルコパイライト材料について、格子定数とバンドギャップとの関係を示す図（その１）である。 カルコパイライト材料について、格子定数とバンドギャップとの関係を示す図（その２）である。 様々なシリサイド系材料におけるフォトンエネルギーと消衰係数ｋとの関係を示す図である。 第６の実施形態に係る固体撮像装置において、光が伝達する様子をシミュレーションした結果を示す図である。 図２０のＡ～Ｄは、第６の実施形態に係る固体撮像装置の製造方法を示す工程図（その１）である。 図２１のＥは、第６の実施形態に係る固体撮像装置の製造方法を示す工程図（その２）である。 第６の実施形態の変形例１に係る固体撮像装置の要部の断面構成図である。 第６の実施形態の変形例２に係る固体撮像装置の要部の断面構成図である。 本開示の第７の実施形態に係る固体撮像装置の要部の断面構成図である。 図２５のＡ～Ｃは、第７の実施形態に係る固体撮像装置の製造方法を示す工程図である。 本開示の第８の実施形態に係る固体撮像装置の要部の断面構成図である。 本開示の第９の実施形態に係る固体撮像装置の要部の断面構成図である。 本開示の第１０の実施形態に係る固体撮像装置の要部の断面構成図である。 本開示の第１１の実施形態に係る電子機器の概略構成図である。
　以下に、本開示の実施形態に係る固体撮像装置、その駆動方法及び電子機器の一例を、図１～図２９を参照しながら説明する。本開示の実施形態は以下の順で説明する。なお、本開示は以下の例に限定されるものではない。
　１．第１の実施形態：裏面照射型の固体撮像装置
　　１－１　固体撮像装置の構成
　　１－２　要部の構成
　　１－３　製造方法
　　１－４　駆動方法
　　１－５　変形例
　２．第２の実施形態：各画素で１個ずつの縦型トランジスタを構成する例
　３．第３の実施形態：表面照射型の固体撮像装置
　４．第４の実施形態：転送電極で信号電荷をドリフト移動させる例
　５．第５の実施形態：信号読み出しトランジスタで信号電荷を読み出す例
　６．第６の実施形態：基板上に光電変換部を積層する例　
　　６－１　要部の構成
　　６－２　製造方法
　　６－３　駆動方法
　　６－４　変形例１
　　６－５　変形例２
　７．第７の実施形態：光電変換部の上層にｐ型半導体層を設ける例
　　７－１　要部の構成
　　７－２　製造方法
　８．第８の実施形態：基板上に電極層を介して光電変換部を積層する例
　９．第９の実施形態：表面照射型の固体撮像装置において基板上に電極層を介して光電変換部を積層する例
　１０．第１０の実施形態：基板上に光電変換膜を３層積層する例
　１１．第１１の実施形態：電子機器
〈第１の実施形態：裏面照射型の固体撮像装置〉
　［１－１　固体撮像装置の構成］
　まず、本開示の第１の実施形態に係る固体撮像装置について説明する。図１は、本開示の第１の実施形態に係るＣＭＯＳ型の固体撮像装置の全体を示す概略構成図である。
　本実施形態の固体撮像装置１は、シリコンからなる基板１１上に配列された複数の画素２から構成される画素領域３と、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８を有して構成される。
　画素２は、フォトダイオードからなる光電変換部と、複数の画素トランジスタとから構成され、基板１１上に２次元アレイ状に規則的に複数配列される。画素２を構成する画素トランジスタとしては、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ及び増幅トランジスタが挙げられる。画素トランジスタについては後述する。
　画素領域３は、２次元アレイ状に規則的に配列された複数の画素２から構成される。画素領域３は、実際に光を受光し、光電変換によって生成された信号電荷を増幅してカラム信号処理回路５に読み出す有効画素領域と、黒レベルの基準になる光学的黒を出力するための黒基準画素領域（図示せず）とから構成されている。黒基準画素領域は、通常は、有効画素領域の外周部に形成されるものである。
　制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号などを生成する。そして、制御回路８で生成されたクロック信号や制御信号などは、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力される。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、画素領域３の各画素２を行単位で順次垂直方向に選択走査する。そして、各画素２のフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば、画素２の列毎に配置されており、１行分の画素２から出力される信号を画素列毎に黒基準画素領域（図示しないが、有効画素領域の周囲に形成される）からの信号によって、ノイズ除去や信号増幅等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０とのあいだに設けられている。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して、順次に供給される信号に対し信号処理を行い出力する。
［１－２　要部の構成］
　次に、本実施形態の固体撮像装置１の各画素２の構成について説明する。本実施形態は、半導体基板の裏面側を光入射面とした裏面照射型の固体撮像装置を例としたものである。図２に、本実施形態に係る固体撮像装置１の画素領域３における概略断面構成を示し、図３に、本実施形態の固体撮像装置１の各画素２の等価回路図を示す。なお、図２では、各画素２を構成する画素トランジスタの一部を回路図で示している。
　図２に示すように、本実施形態の固体撮像装置１は、光電変換部１７、第１電荷蓄積部１８、第２電荷蓄積部２５、フローティングディフュージョン部３４、及び複数の画素トランジスタが形成された基板１２を備える。また、固体撮像装置１は、基板１２の表面側に図示しない配線層を備え、さらに、基板１２の光入射面となる裏面側には、遮光膜２２、カラーフィルタ層２３及びオンチップレンズ２４を備える。
　基板１２は、シリコンからなる半導体基板で構成されており、例えば、３μｍ～５μｍの厚みに形成されている。また、基板１２は、第１導電型（本実施形態ではｎ型）の半導体基板とされており、光電変換部１７等の画素２を構成する不純物領域が形成される画素領域３は、第２導電型（本実施形態ではｐ型）のウェル領域１３とされている。そして、各画素２は基板１２に形成された画素分離部２０により区画されている。画素分離部２０は、基板１２の裏面側から所望の深さに形成された高濃度のｐ型半導体層で形成されており、互いに隣り合う２つの画素２の間を電気的に分離するために設けられている。
　そして、本実施形態では、ｐ型のウェル領域１３内に各画素２を構成する光電変換部１７や、第１及び第２電荷蓄積部１８、２５、フローティングディフュージョン部３４及び各画素トランジスタを構成するソース・ドレイン領域が形成される。また、各画素２は、第１転送トランジスタＴｒ１、第２転送トランジスタＴｒ２、第１リセットトランジスタＴｒ３、第２リセットトランジスタＴｒ４、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６の６つの画素トランジスタを備える。
　光電変換部１７は、ｐ型半導体層１５，１６と、ｎ型半導体層１４とで構成されている。ｐ型半導体層１５は、基板１２の裏面の浅い位置に形成されており、ｐ型半導体層１６は、基板１２の浅い位置に形成されている。また、ｎ型半導体層１４は、基板１２の表面及び裏面にそれぞれ形成されたｐ型半導体層１５，１６の間に形成されている。本実施形態では、基板１２の表面及び裏面にそれぞれ形成されたｐ型半導体層１５，１６とｎ型半導体層１４との間の各ｐｎ接合により、フォトダイオードが構成される。
　基板１２の裏面側に形成されたｐ型半導体層１５は、ウェル領域１３を構成するｐ型の不純物濃度よりも高い不純物濃度で形成されている。また、基板１２の表面側に形成されたｐ型半導体層１６は、ウェル領域１３の一部で構成される。本実施形態では、ｐ型半導体層１６をウェル領域１３の一部で構成する例としたが、別途、基板１２の表面側に高濃度のｐ型半導体層を形成することにより、ｐ型半導体層１６としてもよい。
　このように、基板１２の表面及び裏面のそれぞれにｐ型半導体層１５及び１６が構成されることにより、基板１２と、基板１２の表面及び裏面に形成される酸化膜との界面で発生する暗電流の抑制が図られる。なお、本実施形態において基板１２の表面に形成される酸化膜は、図示しない配線層の配線と基板１２との間に形成される酸化膜に相当し、基板１２の裏面に形成される酸化膜は遮光膜２２と基板１２との間に形成される絶縁膜２１に相当する。
　第１電荷蓄積部１８は、光電変換部１７を構成するｎ型半導体層１４に接続して形成されたｎ型半導体層で構成されている。この第１電荷蓄積部１８は、基板１２の裏面側に形成されており、光電変換部１７を構成するｎ型半導体層１４の深さ方向の幅よりも狭い幅で形成されている。また、本実施形態では、第１電荷蓄積部１８を構成するｎ型半導体層の不純物濃度は、光電変換部１７を構成するｎ型半導体層１４の不純物濃度よりも高い。例えば、光電変換部１７を構成するｎ型半導体層の不純物濃度を１０－１４～１０－１５ｃｍ－３とした場合には、第１電荷蓄積部１８は、不純物濃度が１０－１５～１０－１６ｃｍ－３のｎ型半導体層で構成することができる。
　このように、本実施形態では、第１電荷蓄積部１８の不純物濃度を、光電変換部１７を構成するｎ型半導体層１４のそれよりも高く設定することにより、基板１２内にポテンシャル勾配ができる。これにより、光電変換部１７で生成された信号電荷は、ポテンシャル電位の高い第１電荷蓄積部１８側に流れ、そこに蓄積される。
　また、第１電荷蓄積部１８が形成される領域においても、基板１２の裏面側において、光電変換部１７を構成するｐ型半導体層１５に連続してｐ型半導体層１９が形成されている。これにより、第１電荷蓄積部１８においても、基板１２と絶縁膜２１との界面で発生する暗電流が抑制される。　
　第２電荷蓄積部２５は、基板１２の表面側に形成されたｎ型半導体層で構成されており、第２電荷蓄積部２５は、基板１２の深さ方向（厚さ方向）において、第１電荷蓄積部１８と重なる位置に配置されている。すなわち、第２電荷蓄積部２５は、基板１２の厚さ方向において、第１電荷蓄積部１８上部に形成されている。このとき、第１電荷蓄積部１８を構成するｎ型半導体層と第２電荷蓄積部２５を構成するｎ型半導体層とはｐ型のウェル領域１３を介して、それぞれのｎ型半導体層同士が電気的に分離されて配置されている。また、第１電荷蓄積部１８から第２電荷蓄積部２５への信号電荷への信号電荷の読み出しをより完全なものとするため（すなわち転送残りを減らすため）、第２電荷蓄積部２５の不純物濃度を、第１電荷蓄積部１８の不純物濃度よりも高くすることが望ましい。
　また、第２電荷蓄積部２５を構成するｎ型半導体層よりも表面側には、第２電荷蓄積部２５に接するように薄いｐ型半導体層２６が形成されている。このｐ型半導体層２６により、基板１２の表面側に形成される配線層（図示せず）を構成する酸化膜と基板１２との界面で起こる暗電流の発生を抑制することができる。
　フローティングディフュージョン部３４は、基板１２の表面側において、第２電荷蓄積部２５と光電変換部１７との間の領域に形成されている。フローティングディフュージョン部３４は、高濃度のｎ型半導体層で構成されている。その他、各画素トランジスタを構成するソース・ドレイン領域が基板１２の表面側に形成されている。図３では、第１及び第２リセットトランジスタＴｒ３，Ｔｒ４のそれぞれを構成するドレイン３５，２９を代表して示している。
　各画素トランジスタを構成するソース・ドレイン領域についても、フローティングディフュージョン部３４と同様、高濃度のｎ型半導体層で構成されている。また、フローティングディフュージョン部３４及び各画素トランジスタを構成するソース・ドレイン領域も、基板１２の深さ方向に第１電荷蓄積部１８と重なる位置に形成され、ｐ型のウェル領域１３を介して、ｎ型半導体層同士が接続しないように形成されている。
　第１転送トランジスタＴｒ１は、ソースとなる第１電荷蓄積部１８と、ドレインとなる第２電荷蓄積部２５と、第１転送ゲート電極２７とで構成されている。第１転送トランジスタＴｒ１を構成する第１転送ゲート電極２７は、基板１２の表面側から深さ方向に形成された縦型のゲート電極とされており、第２電荷蓄積部２５を貫通して第１電荷蓄積部１８に達する深さに形成されている。この第１転送ゲート電極２７は、基板１２の表面側から所望の深さに形成されたトレンチ部内にゲート絶縁膜２８を介して電極材料を埋め込むことによって形成されている。
　なお、図２では、図示しないが、第１転送ゲート電極２７を形成する場合、トレンチ部の側面及び底面に薄くｐ型半導体層が形成されていてもよい。トレンチ部の側面及び底面にｐ型半導体層を薄く形成することにより、トレンチ部と基板１２との界面で発生する暗電流を抑制することができる。
　そして、第１転送ゲート電極２７には、図３に示すように、第１転送パルスΦＴＲＧ１を供給する配線が接続されている。第１転送トランジスタＴｒ１では、第１転送ゲート電極２７に所望の第１転送パルスΦＴＲＧ１が印加されることにより、第１電荷蓄積部１８に蓄積された信号電荷を第２電荷蓄積部２５に読み出すことができる。この場合、第１転送ゲート電極２７に沿ってチャネルが形成され、信号電荷は、第１転送ゲート電極２７に沿って第２電荷蓄積部２５に移動する。
　第２転送トランジスタＴｒ２は、ソースとなる第２電荷蓄積部２５と、ドレインとなるフローティングディフュージョン部３４と、第２転送ゲート電極３２とで構成されている。第２転送トランジスタＴｒ２を構成する第２転送ゲート電極３２は、ソース・ドレイン間の基板１２表面に、例えばシリコン酸化膜からなるゲート絶縁膜２８を介して形成されている。そして、第２転送ゲート電極３２には、図３に示すように、第２転送パルスΦＴＲＧ２を供給する配線が接続されている。第２転送トランジスタＴｒ２では、所望の第２転送パルスΦＴＲＧ２が印加されることにより、第２電荷蓄積部２５に蓄積された信号電荷をフローティングディフュージョン部３４に読み出すことができる。
　第１リセットトランジスタＴｒ３は、ソースとなるフローティングディフュージョン部３４と、電源電圧Ｖｄｄに接続されているドレイン３５と、第１リセットゲート電極３３とで構成されている。第１リセットトランジスタＴｒ３を構成する第１リセットゲート電極３３は、ソース・ドレイン間の基板１２表面に、例えばシリコン酸化膜からなるゲート絶縁膜２８を介して形成されている。そして、第１リセットゲート電極３３には、図３に示すように、第１リセットパルスΦＲＳＴ１を供給する配線が接続されている。第１リセットトランジスタΦＲＳＴ１では、第１リセットゲート電極３３に所望のリセットパルスΦＲＳＴ１が印加されることにより、フローティングディフュージョン部３４の電位が電源電圧Ｖｄｄにリセットされる。
　第２リセットトランジスタＴｒ４は、ソースとなる第１電荷蓄積部１８と、電源電圧Ｖｄｄに接続されているドレイン２９と、第２リセットゲート電極３０とで構成されている。第２リセットトランジスタＴｒ４を構成する第２リセットゲート電極３０は、基板１２の表面側から深さ方向に形成された縦型のゲート電極とされており、ドレイン２９を貫通して第１電荷蓄積部１８に達する深さに形成されている。この第２リセットゲート電極３０は、基板１２の表面側から所望の深さに形成されたトレンチ部内にゲート絶縁膜２８を介して電極材料を埋め込むことによって形成されている。
　そして、第２リセットゲート電極３０には、図３に示すように、第２リセットパルスΦＲＳＴ２を供給する配線が接続されている。第２リセットトランジスタＴｒ４では、第２リセットゲート電極３０に所望のリセットパルスΦＲＳＴ２が印加されることにより、第１電荷蓄積部１８の電位が電源電圧Ｖｄｄにリセットされる。この場合、第２リセットゲート電極３０に沿ってチャネルが形成され、信号電荷は、第３リセットゲート電極３０に沿ってドレイン２９に排出される。そして、本実施形態では、第１電荷蓄積部１８と光電変換部１７は電気的に接続されているため、第１電荷蓄積部１８のリセットと共に、光電変換部１７の電位も電源電圧Ｖｄｄにリセットされる。
　増幅トランジスタＴｒ５は、電源電圧Ｖｄｄに接続されたドレインと、選択トランジスタＴｒ６のドレインを兼ねるソースと、選択ゲート電極４５とで構成されている。図３に示すように、増幅トランジスタＴｒ５のソース・ドレイン間の増幅ゲート電極４５は、フローティングディフュージョン部３４に接続されている。この増幅トランジスタＴｒ５は、電源電圧Ｖｄｄを負荷とするソースフォロア回路を構成しており、フローティングディフュージョン部３４の電位変化に応じた画素信号が増幅トランジスタＴｒ５より出力される。
　選択トランジスタＴｒ６は、増幅トランジスタＴｒ５のソースを兼ねるドレインと、が垂直信号線９に接続されているソースと、選択ゲート電極４６とで構成されている。図３に示すように、選択トランジスタＴｒｓのソース・ドレイン間の選択ゲート電極４６には、選択パルスφＳＥＬを供給する配線が接続されている。画素毎に選択パルスφＳＥＬが選択ゲート電極４６に供給されることにより増幅トランジスタＴｒ５で増幅された画素信号が選択トランジスタＴｒ６を介して垂直信号線９に出力される。
　なお、図２に示す断面構成では、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６を回路図で示し、断面構成の図示を省略したが、実際には、基板１２の深さ方向において、第１電荷蓄積部１８と重なる位置に形成される。また、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６を構成するソース・ドレイン領域も、例えば第１リセットトランジスタＴｒ３を構成するとソース・ドレイン領域と同様の構成を有するものである。
　基板１２の表面側には、図示を省略するが、層間絶縁膜を介して複数層に積層された配線層が形成される。これらの配線層を介して各画素トランジスタに所望のパルスが供給され、各画素２の信号電荷が読み出される。
　遮光膜２２は、基板１２の光入射面側となる裏面側に例えばシリコン酸化膜からなる絶縁膜２１を介して形成され、光入射面に対して光電変換部１７を開口し、第１電荷蓄積部１８や、各画素トランジスタが形成された領域を遮光するように形成されている。遮光膜２２としては、光を遮光できる材料であればよく、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｃｕ（銅）又はＴａ（タンタル）を用いることができ、また、遮光膜２２をこれらの材料膜からなる積層膜で構成することができる。
　カラーフィルタ層２３は、遮光膜２２上部に絶縁膜２１を介して形成されており、例えば、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の光を選択的に透過するフィルタ層が画素毎に配置されている。また、これらのフィルタ層は、例えばベイヤー配列で画素毎に配置されている。
　カラーフィルタ層２３では、所望の波長の光が透過され、透過した光が基板１２内の光電変換部１７に入射する。なお、本実施形態では、各画素がＲ、Ｇ、Ｂのいずれかの光を透過する構成としたが、これに限られるものではない。カラーフィルタ層２３を構成する材料としては、その他、シアン、黄色、マゼンダなどの光を透過するような有機材料を使用してもよく、仕様により種々の選択が可能である。
　オンチップレンズ２４は、カラーフィルタ層２３上部に形成されており、画素毎に形成されている。オンチップレンズ２４では、入射した光が集光され、集光された光はカラーフィルタ層２３を介して各光電変換部１７に効率良く入射する。なお、本実施形態では、オンチップレンズ２４は、遮光膜２２で開口された光電変換部１７の中心位置に、入射した光を集光させる構成とされている。
　本実施形態の固体撮像装置１では、入射した光は、光電変換部１７において光電変換され、入射光に応じた信号電荷が光電変換部１７で生成される。生成された信号電荷は、基板１２内のポテンシャル勾配に沿って移動し、主に第１電荷蓄積部１８に蓄積される。そして、主に、第１電荷蓄積部１８において蓄積された信号電荷は、全画素同時に第２電荷蓄積部２５に転送され、行毎に、フローティングディフュージョン部３４に転送される。
この駆動方法の詳細については後述する。
　本実施形態の固体撮像装置１では、光電変換部１７に接続する第１電荷蓄積部１８と、信号電荷を一時的に保持する第２電荷蓄積部２５とが、基板１２の深さ方向に積層して形成されている。このため、画素面積を縮小することができ、画素の微細化が可能となる。また、第１電荷蓄積部１８に蓄積された信号電荷は、縦型トランジスタで構成される第１転送トランジスタＴｒ１で読み出すことができる。縦型トランジスタは、基板１２の深さ方向に信号電荷を読み出すため、通常の平面型トランジスタのように、基板１２の水平方向に信号電荷を読み出す構成に比較して占有面積が小さい。このため、更なる画素の微細化が可能となる。
　また、本実施形態の固体撮像装置１では、第１電荷蓄積部１８と第２電荷蓄積部２５とは基板１２の深さ方向に積層され、かつ、第１電荷蓄積部１８の信号電荷は縦型トランジスタからなる第１転送トランジスタＴｒ１で転送される。このため、第２電荷蓄積部２５の形成位置が、第１電荷蓄積部１８に重なる位置であればよく、画素トランジスタのレイアウトの自由度が高い。第２電荷蓄積部２５を、遮光膜２２の中心に近い位置に形成することで、第１転送トランジスタＴｒ１を遮光膜２２の開口位置から離れた領域に形成することができる。これにより、信号読み出し中に、回折現象や散乱現象等により入射光が第２電荷蓄積部２５に漏れるのを防ぐことができ、ノイズをより低減することができる。
　また、本実施形態では、光電変換部１７と接続された第１電荷蓄積部１８と、各画素トランジスタを構成する半導体層とが基板１２の深さ方向に重なる位置に形成されているため、第１電荷蓄積部１８の面積を広く取ることができる。これにより、飽和電荷量の向上が図られる。
［１－３　製造方法］
　次に、本実施形態の固体撮像装置１の製造方法について説明する。図４のＡ～図５のＦは、本実施形態の固体撮像装置１の製造方法を示す工程図である。
　まず、本実施形態では、シリコンからなるｎ型の基板１２を準備し、例えばｐ型のドーパントであるＩＩＩ族原子のＢ（ボロン）等をイオン注入することにより、ｐ型のウェル領域１３を形成する。その後、図４のＡに示すように、所望のマスクを介して基板１２の表面側にｎ型のドーパントであるＶ族原子のＰ（リン）等をイオン注入する。これにより、第２電荷蓄積部２５、フローティングディフュージョン部３４、各画素トランジスタのソース・ドレイン領域２９，３５を形成する。
　その後、第２電荷蓄積部２５の表面側には、ｐ型の不純物を高濃度にイオン注入することにより、薄いｐ型半導体層２６を形成する。これらの工程は、通常のＣＭＯＳ型固体撮像装置の製造プロセスを用いて形成することができる。
　次に、基板１２の表面側にシリコンなどからなる支持基板（図示を省略する）を貼り合わせ、基板１２の裏面側が上面を向くように基板１２を反転させる。次に、図４のＢに示すように、光電変換部１７が形成される領域が開口されたレジスト層３６を形成し、そのレジスト層３６を介してｎ型の不純物をイオン注入する。これにより、光電変換部１７を構成するｎ型半導体層１４の第１領域１４ａを形成する。
　次に、図４のＣに示すように、ＣＶＤ法(Chemical　Vapor　Deposition)を用いて基板１２の裏面側にｎ型の不純物をドーピングしながらｎ型半導体層３１を所望の厚みとなるまでエピタキシャル成長させる。これにより、光電変換部１７を構成するｎ型半導体層１４を構成する第２領域１４ｂと、第１電荷蓄積部１８を構成するｎ型半導体層とを形成する。これにより、第１電荷蓄積部１８、及び、光電変換部１７を構成するｎ型半導体層１４が形成される。
　本実施形態では、第１電荷蓄積部１８を構成するｎ型半導体層の濃度が、光電変換部１７を構成するｎ型半導体層１４の不純物濃度よりも高く形成されることが好ましい。このため、必要に応じて、再度第１電荷蓄積部１８側にｎ型の不純物をイオン注入してもよい。
　次に、図４のＤに示すように、基板１２の裏面側、すなわち、エピタキシャル成長されたｎ型半導体層３１の上面に、所望の領域が開口されたレジスト層３７を形成する。ここでは、図４のＤに示す画素分離部２０が形成される部分が開口されたレジスト層３７を形成する。
　次に、レジスト層３７を介してｐ型の不純物をイオン注入することにより、画素分離部２０を形成する。ここでは、少なくとも、前段の工程で形成されたｎ型半導体層３１が画素毎に分離される深さまでｐ型のドーパントを高濃度にイオン注入する。
　次に、画素分離部２０の形成工程で形成したレジスト層３７を除去し、光電変換部１７を構成するｎ型半導体層１４及び第１電荷蓄積部１８の上部の浅い位置に、ｐ型の不純物を高濃度にイオン注入する。これにより、図５のＥに示すように、暗電流抑制のためのｐ型半導体層１５，１９を形成する。
　その後、およそ１０００℃でアニール処理することで各不純物領域を活性化させる。
　次に、基板１２の表面側に貼り合わせていた支持基板（図示せず）を除去し、今度は基板１２の裏面側に支持基板（図示せず）を貼り合わせて、基板１２の表面側が上面を向くように基板１２を反転させる。その後、図５のＦに示すように、各画素トランジスタのゲート電極を形成する。
　ゲート電極の形成工程では、まず、縦型のゲート電極が形成される領域が開口されたマスクを介して半導体基板の表面側から基板１２の深さ方向にかけてエッチングすることにより、所望の深さのトレンチ部を形成する。その後、エッチング時に用いたマスクを除去し、トレンチ部の内周面を含む基板１２の表面側にゲート絶縁膜２８となるシリコン酸化膜を形成する。そして、トレンチ部内部を埋め込むと共に、基板１２の表面側に例えばポリシリコンからなるゲート電極材料膜を形成する。最後に、ゲート電極材料膜をエッチングすることにより、図５のＦに示すように、各画素トランジスタのゲート電極を形成する。
　なお、本実施形態では、光電変換部１７の表面側のｐ型半導体層１６は、ｐ型のウェル領域１３で構成する例としている。しかしながら、これに限られるものではなく、必要に応じて、ゲート電極の形成後に光電変換部１７の表面側の浅い位置にｐ型の不純物を高濃度にイオン注入することにより、暗電流抑制のためのｐ型半導体層を形成してもよい。
　次に、図示を省略するが、基板１２の表面側に、シリコン酸化膜からなる層間絶縁膜を介して配線を複数層形成することにより配線層を形成する。配線層が形成された後は、基板１２の裏面側に張り合わせていた支持基板を除去し、配線層側に支持基板を貼り合わせた後、基板の裏面側が上面を向くように反転させる。そして、基板の裏面側に、一般的なプロセスを用いて、遮光膜２２、カラーフィルタ層２３、オンチップレンズ２４等を順に形成することで、図２に示した本実施形態の固体撮像装置１が完成する。
［１－４　駆動方法］
　次に、本実施形態の固体撮像装置１の駆動方法について説明する。図６は、本実施形態の固体撮像装置１の駆動方法を示すタイミングチャートである。ここでは、ｎ行目の画素の読み出しのタイミングを例に説明する。
　まず、全画素同時に第１リセットパルスΦＲＳＴ１の供給を開始することで第１リセットトランジスタＴｒ３をオンする。これにより、フローティングディフュージョン部３４に蓄積されていた信号電荷が電源電圧Ｖｄｄ側に排出され、フローティングディフュージョン部３４はリセットされる。ここで、フローティングディフュージョン部３４に蓄積されていた信号電荷は、前のフレームで読み出された信号電荷である。その後、全画素同時に第１リセットパルスΦＲＳＴ１の供給を停止し、第２リセットトランジスタＴｒ３をオフする。
　次に、全画素同時に第１転送パルスΦＴＲＧ１の供給を開始し、第１転送トランジスタＴｒ１をオンする。これにより、光電変換部１７及び第１電荷蓄積部１８に蓄積されていた信号電荷が第２電荷蓄積部２５に転送される。その後、全画素同時に第１転送パルスΦＴＲＧ１の供給を停止することで第１転送トランジスタＴｒ１をオフする。本実施形態では、全画素同時に第２電荷蓄積部２５に読み出された信号電荷は、各行の読み出し時まで、第２電荷蓄積部２５に保持された状態となる。
　次に、全画素同時に第２リセットパルスΦＲＳＴ２の供給を開始し、第２リセットトランジスタＴｒ４をオンする。これにより、光電変換部１７及び第１電荷蓄積部１８に残っていた信号電荷や、第１転送トランジスタＴｒ１をオフした時点から第２リセットトランジスタＴｒ４をオンする時点までの期間で蓄積された信号電荷を電源電圧Ｖｄｄ側に排出し、リセットする。その後、全画素同時に第２リセットトランジスタＴｒ４をオフすることで、次のフレームの露光を開始する。
　ここまでの一連の動作は、全画素同時に行われるものである。すなわち、本実施形態では、全画素同時に第２リセットトランジスタＴｒ４をオフすることによりグローバル露光が開始され、全画素同時に第１転送トランジスタＴｒ１をオンすることでグローバル露光が終了する。すなわち、第２リセットトランジスタＴｒ４をオフした時から、次に第１転送トランジスタＴｒ１をオンするまでの期間が露光期間とされる。露光期間では、入射した光の光量に応じた信号電荷が光電変換部１７で生成される。そして、光電変換部１７で生成された信号電荷は、基板１２内のポテンシャル電位に沿って移動し、主に、第１電荷蓄積部１８に蓄積される。
　次に、行毎に読み出しを開始する。ｎ行の信号電荷の読み出しでは、ｎ行の動作の順番が回ってきたら、選択パルスΦＳＥＬを供給することで選択トランジスタＴｒ６をオンする。これにより、リセットされた状態のフローティングディフュージョン部３４の電位をリセット信号として読み出し、カラム回路に取り込む。
　次に、選択パルスΦＳＥＬを供給した状態で第２転送パルスΦＴＲＧ２の供給を開始し、第２転送トランジスタＴｒ２をオンする。これにより、ｎ行の画素において、第２電荷蓄積部２５に蓄積されていた信号電荷がフローティングディフュージョン部３４に転送される。その後、フローティングディフュージョン部３４の電位に対応する出力を画素信号としてカラム回路に取り込む。カラム回路では、先に取得したリセット信号と、この画素信号との差分を取ることにより相関二重サンプリングを行う。これにより、カラム回路では、ｋＴｃノイズが除去された画素信号が得られる。
　その後、第２転送パルスΦＴＲＧ２の供給を停止すると共に、選択パルスΦＳＥＬの供給を停止することで第２転送トランジスタＴｒ２及び選択トランジスタＴｒ６をオフし、ｎ行の画素の読み出しを終了する。ｎ行目の画素の読み出しが終了した後は、ｎ＋１行目の画素の読み出しを行い、全行の画素の読み出しを順に行う。
　本実施形態によれば、画素の微細化が図られた固体撮像装置１において、グローバルシャッタ操作が可能となるため、全画素同時の露光が可能となり、フォーカルプレーン歪みが解消される。また、本実施形態では、第１電荷蓄積部１８に蓄積された信号電荷をリセットする第２リセットトランジスタＴｒ４を別途設けることにより、読み出し期間が終了する前に、次のフレームの露光期間を開始することができる。このような効果は、特に動画撮影に有効となる。
［１－５　変形例］
　上述の固体撮像装置１の製造方法では、エピタキシャル成長を用いて第１電荷蓄積部１８を形成する例を示したが、本実施形態に係る固体撮像装置１を形成する方法は、これに限られるものではない。変形例として、本実施形態の固体撮像装置１の製造方法の他の例について説明する。図７のＡ～図７のＣは、変形例に係る固体撮像装置１の製造方法を示す工程図である。
　まず、変形例においては、図７のＡに示すように第１の実施形態と同様にして、基板１２の表面側に、第２電荷蓄積部２５、フローティングディフュージョン部３４、各画素トランジスタのソース・ドレイン領域２９，３５及びｐ型半導体層２６を形成する。
　次に、図７のＢに示すように、基板１２の裏面側に、光電変換部１７が形成される領域が開口されたレジスト層３８を形成する。そして、そのレジスト層３８を介してｎ型の不純物を高エネルギーでイオン注入することにより、光電変換部１７を構成するｎ型半導体層１４を形成する。ここでは、図４及び図５に示した製造方法とは異なり、光電変換部１７を構成するｎ型半導体層１４の全領域を一回のイオン注入によって形成する。このため、上述した図４のＢに示した工程に比較して高エネルギーのイオン注入とする。
　次に、前工程で用いたレジスト層３８を除去した後、図７のＣに示すように、第１電荷蓄積部１８が形成される領域が開口されたレジスト層３９を形成する。そして、そのレジスト層３９を介してｎ型の不純物をイオン注入することにより、基板１２の所望の深さにまで形成された第１電荷蓄積部１８を形成する。ここで、第１電荷蓄積部１８を構成するｎ型半導体層の不純物濃度は、光電変換部１７を構成するｎ型半導体層１４の不純物濃度よりも高い方が好ましい。したがって、第１電荷蓄積部１８は、光電変換部１７を形成するｎ型半導体層１４よりも高濃度のイオン注入によって形成する。
　その後は、図４のＤ～図５のＦに示す工程と同様の工程により、図２に示す固体撮像装置１が完成する。このように、全ての不純物領域をイオン注入によって形成することにより、エピタキシャル成長工程が無くなるため、工程数が削減され、コストの低減を図ることができる。
〈２．第２の実施形態：各画素で１個ずつの縦型トランジスタを構成する例〉
　次に、本開示の第２の実施形態に係る固体撮像装置について説明する。図８は、本実施形態に係る固体撮像装置７０の要部の断面構成図である。図８において、図２に対応する部分には同一符号を付し、重複説明を省略する。
　本実施形態では、第１の実施形態に係る固体撮像装置１において、第２リセットトランジスタＴｒ４が構成されない例である。すなわち、本実施形態の固体撮像装置７０では、各画素は、第１転送トランジスタＴｒ１、第２転送トランジスタＴｒ２、リセットトランジスタＴｒ３、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６で構成されている。
　図９に、本実施形態の固体撮像装置７０の画素の等価回路図を示す。図９に示すように、本実施形態では、リセットトランジスタＴｒ３は、そのソースがフローティングディフュージョン部３４とされ、ドレインが電源電圧Ｖｄｄに接続されている。また、リセットトランジスタＴｒ３のゲート電極３３には、配線を介してリセットパルスΦＲＳＴが印加される。
　以上の構成を有する本実施形態の固体撮像装置７０の駆動方法について説明する。図１０は、本実施形態に係る固体撮像装置７０の駆動方法を示すタイミングチャートである。ここでは、ｎ行目の画素の読み出しのタイミングを例に説明する。
　まず、全画素同時にリセットパルスΦＲＳＴの供給を開始すると同時に、第１転送パルスΦＴＲＧ１及び第２転送パルスΦＴＲＧ２の供給を開始し、リセットトランジスタＴｒ３、第１転送トランジスタＴｒ１及び第２転送トランジスタＴｒ２を同時にオンする。これにより、フローティングディフュージョン部３４に蓄積されていた信号電荷が電源電圧Ｖｄｄ側に排出され、フローティングディフュージョン部３４はリセットされる。これと同時に、第２電荷蓄積部２５、第１電荷蓄積部１８及び光電変換部１７も電源電圧Ｖｄｄに電気的に接続されるため、第２電荷蓄積部２５、第１電荷蓄積部１８及び光電変換部１７もリセットされる。
　ここで、リセット前にフローティングディフュージョン部３４に蓄積されていた信号電荷は、前のフレームで読み出された信号電荷である。また、第１電荷蓄積部１８及び光電変換部１７に蓄積されていた信号電荷は、前のフレームにおいて露光期間が終了した後に光電変換部１７で生成された信号電荷である。
　その後、全画素同時にリセットパルスΦＲＳＴ、第１転送パルスΦＴＲＧ１、及び第２転送パルスΦＴＲＧ２の供給を停止し、リセットトランジスタＴｒ３、第１転送トランジスタＴｒ１、第２転送トランジスタＴｒ２をオフする。そして、第１転送トランジスタＴｒ１がオフすることにより、露光期間が開始される。
　次に、全画素同時に第１転送パルスΦＴＲＧ１の供給を開始し、第１転送トランジスタＴｒ１をオンする。これにより、露光期間が終了し、光電変換部１７及び第１電荷蓄積部１８に蓄積されていた信号電荷が第２電荷蓄積部２５に転送される。その後、全画素同時に第１転送パルスΦＴＲＧ１の供給を停止することで第１転送トランジスタＴｒ１をオフする。本実施形態では、全画素同時に第２電荷蓄積部２５に読み出された信号電荷は、各行の読み出し時まで、第２電荷蓄積部２５に保持された状態となる。
　ここまでの一連の動作は、全画素同時に行われるものである。すなわち、本実施形態では、全画素同時にリセットトランジスタＴｒ３、第１転送トランジスタＴｒ１、及び第２転送トランジスタＴｒ２をオフすることによりグローバル露光が開始される。そして、全画素同時に第１転送トランジスタＴｒ１をオンすることでグローバル露光が終了する。すなわち、第１転送トランジスタＴｒ１をオフした時から、第１転送トランジスタＴｒ１をオンするまでの期間が露光期間とされる。露光期間では、入射した光の光量に応じた信号電荷が光電変換部で生成される。そして、光電変換部１７で生成された信号電荷は、基板１２内のポテンシャル電位に沿って移動し、主に、第１電荷蓄積部１８に蓄積される。
　次に、行毎に読み出しを開始する。ｎ行の信号電荷の読み出しでは、ｎ行の動作の順番が回ってきたら、選択パルスΦＳＥＬを供給することで選択トランジスタＴｒ６をオンする。これにより、リセットされた状態のフローティングディフュージョン部３４の電位をリセット信号として読み出し、カラム回路に取り込む。
　次に、選択パルスΦＳＥＬを供給した状態で第２転送パルスΦＴＲＧ２の供給を開始し、第２転送トランジスタＴｒ２をオンする。これにより、ｎ行の画素において、第２電荷蓄積部２５に蓄積されていた信号電荷がフローティングディフュージョン部３４に転送される。その後、フローティングディフュージョン部３４の電位に対応する出力を画素信号としてカラム回路に取り込む。カラム回路では、先に取得したリセット信号と、この画素信号との差分を取ることにより相関二重サンプリングを行う。これにより、カラム回路では、ｋＴｃノイズが除去された画素信号が得られる。
　その後、第２転送パルスΦＴＲＧ２の供給を停止すると共に、選択パルスΦＳＥＬの供給を停止することで第２転送トランジスタＴｒ２及び選択トランジスタＴｒ６をオフし、ｎ行の画素の読み出しを終了する。ｎ行目の画素の読み出しが終了した後は、ｎ＋１行目の画素の読み出しを行い、全行の画素の読み出しを順に行う。
　本実施形態では、フローティングディフュージョン部３４、第２電荷蓄積部２５、第１電荷蓄積部１８及び光電変換部１７を一度にリセットすることができるため、回路た単純化されてバラツキが減ると共に、ノイズも減少するという効果がある。
　また、本実施形態の固体撮像装置７０では、第１電荷蓄積部１８及び光電変換部１７のリセットするためのリセットトランジスタが別途設けられていないため、画素面積の縮小化が可能となる。その他、本実施形態では、第１の実施形態と同様の効果を得ることができる。
〈３．第３の実施形態：表面照射型の固体撮像装置〉
　次に、本開示の第３の実施形態に係る固体撮像装置について説明する。本実施形態の固体撮像装置の全体構成は、図１と同様であるから、図示を省略し、重複説明を省略する。図１１は本実施形態の固体撮像装置７１の要部の断面構成図である。本実施形態は、表面照射型の固体撮像装置を例としたものであり、第１の実施形態に係る固体撮像装置１と、光入射面が反対側に構成される例である。図１１において、図２に対応する部分には同一符号を付し重複説明を省略する。なお、図１１では、各画素を構成する画素トランジスタの一部の図示を省略している。
　本実施形態の固体撮像装置７１では、図１１に示すように、各画素トランジスタが形成された基板１２の表面側に、遮光膜２２が形成され、その遮光膜２２上部にカラーフィルタ層２３及びオンチップレンズ２４が形成されている。このとき、遮光膜２２は、基板１２の表面側に形成された配線層（図示を省略する）に形成される配線の一部を用いて形成することができる。
　また、本実施形態では、光電変換部１７において、表面側のｐ型半導体層１６はｐ型の不純物を高濃度にイオン注入することによって形成されている。本実施形態の固体撮像装置７１は、基板１２の表面側に画素トランジスタを形成するまでの工程は、第１の実施形態と同様にして形成することができる。画素トランジスタを形成した後は、基板の表面側に、遮光膜２２を含む配線層４０、カラーフィルタ層２３、オンチップレンズ２４を形成することで、図１１に示す固体撮像装置７１が完成される。
　本実施形態では、オンチップレンズ２４及びカラーフィルタ層２３を介して、基板１２の表面側から入射した光は、光電変換部１７において光電変換され、光量に応じた信号電荷が生成される。そして、光電変換部１７で生成された信号電荷は、基板１２のポテンシャル電位に沿って移動し、第１電荷蓄積部１８に蓄積される。
　以上の構成を有する固体撮像装置７１においても、第１の実施形態と同様の方法で基板１２内の各不純物拡散層を形成することができるが、表面照射型の固体撮像装置であるため、配線層の形成工程後に再度基板１２を反転させる工程が必要なく、工程数が削減される。また、本実施形態においても第１の実施形態と同様の駆動方法で駆動することができる。
　その他、本実施形態では、第１の実施形態と同様の効果を得ることができる。
〈４．第４の実施形態：転送電極で信号電荷をドリフト移動させる例〉
　次に、本開示の第４の実施形態に係る固体撮像装置について説明する。本実施形態の固体撮像装置の全体構成は、図１と同様であるから、図示を省略し、重複説明を省略する。図１２は本実施形態の固体撮像装置７２の要部の断面構成図である。本実施形態は、第１電荷蓄積部１８に電圧を印加することで、光電変換部１７に蓄積された信号電荷を第１電荷蓄積部１８側に移動させる例である。図１２において、図２に対応する部分には同一符号を付し、重複説明を省略する。
　本実施形態では、光入射面となる基板１２の裏面において、第１電荷蓄積部１８上部にシリコン酸化膜からなる絶縁膜４２を介して転送電極４１が形成されている。転送電極４１を構成する材料としては、例えばポリシリコン、Ｃｕ、Ａｌ、Ｗ等の導電材料を用いることができる。そして、本実施形態では、転送電極４１に正の電圧を印加したときに、第１電荷蓄積部１８のポテンシャル電位が光電変換部１７のポテンシャル電位よりも低くなるように構成されている。
　以上の構成を有する固体撮像装置７２では、露光期間中において、転送電極４１に所望の電位を供給しておくことで、光電変換部１７において生成された信号電荷を第１電荷蓄積部１８側に移動させることができる。このため、第１の実施形態のように、光電変換部１７と第１電荷蓄積部１８との不純物濃度の違いのみで基板１２内にポテンシャル勾配をつけて信号電荷を移動させる構成に比較して、効率良く信号電荷を移動させることができる。さらに、第１電荷蓄積部１８側に流れる信号電荷を多くすることができるため、第１転送トランジスタＴｒ１で読み出すことのできる信号電荷の量も増加させることができ、感度の向上が図られる。
　その他、本実施形態では、第１の実施形態と同様の効果を得ることができる。
　なお、本実施形態では、遮光膜２２と転送電極４１を別に設けたが、転送電極４１を遮光性のある導電材料で構成する場合には、転送電極４１を、遮光膜２２を兼ねる構成とすることができる。その場合には、光入射面側において素子の低背化が可能となる。
〈５．第５の実施形態：信号読み出しトランジスタで信号電荷を読み出す例〉
　次に、本開示の第５の実施形態に係る固体撮像装置について説明する。本実施形態の固体撮像装置の全体構成は、図１と同様であるから、図示を省略し、重複説明を省略する。図１３は、本実施形態の固体撮像装置７３の要部の断面構成図である。本実施形態では、光電変換部１７と第１電荷蓄積部１８との間に信号読み出しトランジスタを設ける例である。図１３において、図２に対応する部分には同一符号を付し重複説明を省略する。
　本実施形態では、光電変換部１７を構成するｎ型半導体層１４と、第１電荷蓄積部１８とが所定の距離だけ離して形成されており、また、基板１２の裏面側に形成された暗電流抑制の為のｐ型半導体層１５，１９も所定の距離だけ離して形成されている。そして、光電変換部１７と第１電荷蓄積部１８との間の領域において、基板１２の裏面側に、ゲート絶縁膜４４を介して転送電極４３が形成されている。すなわち、本実施形態では、光電変換部１７と第１電荷蓄積部１８との間の信号電荷の転送を、転送電極４３で構成される信号読み出しトランジスタＴｒ７で行う。
　本実施形態では、光電変換部１７において生成された信号電荷は、転送電極４３に所望の読み出し電位を供給して信号読み出しトランジスタＴｒ７をオンすることにより、第１電荷蓄積部１８に転送され、第１電荷蓄積部１８において蓄積される。
　本実施形態では、光電変換部１７と第１電荷蓄積部１８との間の信号電荷の移動が信号読み出しトランジスタＴｒ７によって制御されるため、光電変換部１７においても信号電荷を一旦保持することができる。さらに、第１電荷蓄積部１８においても信号電荷を保持することができる。これにより、本実施形態では、２回連続で信号電荷を保持することができるため、高速シャッタに適用することができる。
　また、本実施形態では、転送電極４３の電圧を制御することで、光電変換部１７において信号電荷が溜まる量を制御することができるため、広ダイナミックレンジが可能となる。さらに、本実施形態では、光電変換部１７から信号電荷があふれ出すことによるブルーミングを防止することができる。
　その他、本実施形態では、第１の実施形態と同様の効果を得ることができる。
〈６．第６の実施形態：基板上に光電変換部を積層する例〉
　次に、本開示の第６の実施形態に係る固体撮像装置について説明する。本実施形態の固体撮像装置の全体構成は、図１と同様であるから、図示を省略し、重複説明を省略する。図１４は本実施形態の固体撮像装置７４の要部の断面構成図である。本実施形態の固体撮像装置７４は、光電変換部の構成が第１の実施形態と異なる例である。図１４において、図２に対応する部分には同一符号を付し、重複説明を省略する。なお、図１４では、各画素を構成する画素トランジスタの一部を回路図で示している。
［６－１　要部の構成］
　図１４に示すように、本実施形態の固体撮像装置７４は、第１電荷蓄積部５２、第２電荷蓄積部２５、フローティングディフュージョン部３４、及び複数の画素トランジスタが形成された基板１２を備える。また、固体撮像装置７４は、基板１２の光入射面側に積層して形成された光電変換部５０、バリア層６８、透明電極５７、カラーフィルタ層２３及びオンチップレンズ２４を備える。
　基板１２は、ｎ型のシリコンからなる基板１２で構成されており、例えば、３μｍ～５μｍの厚みに形成されており、各画素を構成する不純物領域が形成される画素領域はｐ型のウェル領域１３とされている。また、各画素は基板１２に形成された画素分離部５３により区画されている。画素分離部５３は、基板１２の裏面側から所望の深さに形成された高濃度のｐ型半導体層で形成されており、隣り合う画素を電気的に分離するように設けられている。
　そして、本実施形態では、ｐ型のウェル領域１３内に各画素を構成する第１及び第２電荷蓄積部５２，２５、フローティングディフュージョン部３４及び各画素トランジスタを構成するソース・ドレイン領域２９，３５が形成される。また、各画素は、第１転送トランジスタＴｒ１、第２転送トランジスタＴｒ２、第１リセットトランジスタＴｒ３、第２リセットトランジスタＴｒ４、増幅トランジスタＴｒ５、選択トランジスタＴｒ６の６つの画素トランジスタを備える。
　第１電荷蓄積部５２は、基板１２の裏面側から所定の深さにまで形成されたｎ型半導体層で構成されている。第１電荷蓄積部５２は対応する画素毎に形成されており、各画素では、画素分離部５３に区画された単位画素の領域内全面に形成されている。この第１電荷蓄積部５２は、後述する光電変換部５０で生成された信号電荷を蓄積する蓄積部として機能する。
　また、第１電荷蓄積部５２は、ｎ型の不純物濃度が基板の裏面側から深さ方向に向かって高くなるように不純物を分布させた構成とすることが好ましい。このような構成とすることにより、第１電荷蓄積部５２を、基板１２の深さ方向にポテンシャル電位が高くなるようなポテンシャル勾配とすることができる。これにより、光電変換部５０から移動してきた信号電荷（本実施形態では電子）が、第１電荷蓄積部５２内おいて、基板１２の表面側に自動的に移動する。
　各画素トランジスタは、第１の実施形態と同様、基板１２の表面側に形成されており、本実施形態においても、第１転送トランジスタＴｒ１及び第２リセットトランジスタＴｒ４は縦型トランジスタとされている。すなわち、第１転送ゲート電極２７及び第２リセットゲート電極３０は、第１電荷蓄積部５２に達する深さに形成されている。
　光電変換部５０は、入射した光の光量に応じた信号電荷を生成できる光電変換材料で構成されており、基板１２の裏面側に積層して形成され、ｎ型半導体層からなる第１電荷蓄積部５２の上面を被覆するように画素領域全面に設けられている。また、光電変換部５０は、遮光膜を兼ねる構成とされている。すなわち、光電変換部５０に入射した光は、ここにおいて光電変換され、基板１２側には入射しない構成とされている。また、光電変換部５０においても、画素分離部（以下、光電変換部側画素分離部５１）が形成されており、光電変換部５０が画素毎に区画されている。
　このような光電変換部５０を構成する材料としては、カルコパイライト構造の化合物半導体を用いることができ、より具体的には、ＣｕＩｎＳｅ２を用いることができる。図１５は、様々な半導体材料におけるフォトンエネルギーと光吸収係数との関係を示した図である。図１５に示すように、ＣｕＩｎＳｅ２の光吸収係数は他の材料よりも高く、特に、Ｓｉ単結晶（図１５ではｘ－Ｓｉ）のそれと比べて約２桁高い。このため、ＣｕＩｎＳｅ２からなる光電変換部は、光電変換部としての機能だけではなく、可視光を遮光する遮光膜としての機能を好適に果たすことができる。
　光電変換部５０として用いられる材料は、可視光線の吸収係数がシリコンからなる基板１２よりも高く、光電変換機能が発現する材料であれば、単結晶、多結晶、アモルファスのいずれの結晶構造であってもよい。また、光電変換部５０を構成するカルコパイライト材料として、ＣｕＩｎＳｅ２以外のカルコパイライト材料を用いてもよい。
　図１６及び図１７は、カルコパイライト材料について、格子定数とバンドギャップとの関係を示す図である。図１６に示すように、様々なカルコパイライト材料がある。このうち、図１７に示すように、例えば銅－アルミニウム－ガリウム－インジウム－イオウ－セレン系の混晶（以下、ＣｕＡｌＧａＩｎＳＳｅ系混晶）からなるカルコパイライト構造の化合物半導体で光電変換部５０を形成してもよい。
　ＣｕＡｌＧａＩｎＳＳｅ系混晶は、その格子定数をシリコンの格子定数に合わせるように組成を制御して形成することができるので、結晶欠陥を減少させることができる。このため、ＣｕＡｌＧａＩｎＳＳｅ系混晶をシリコンからなる基板１２上に単結晶薄膜としてエピタキシャル成長させることが可能であり、ヘテロ界面で発生するミスフィット転移などの結晶欠陥を減少させることができる。これにより、暗電流の発生を抑制し、ノイズを減少させることができる。
　また、光電変換部５０を構成するカルコパイライト材料は、その導電型がｐ型、ｎ型、ｉ型のいずれであってもよい。ただし、光電変換部５０で生成された信号電荷が第１電荷蓄積部５２側に移動するように、光電変換部５０内のポテンシャル電位が変化するように不純物濃度を変化させることが好ましい。本実施形態のように、電子を信号電荷として用いる場合は、基板１２側に向かってポテンシャル電位が高くなるように光電変換部５０を構成することで、光電変換部５０で生成した信号電荷がポテンシャル勾配に沿って移動し、第１電荷蓄積部５２に蓄積される。
　光電変換部５０を構成するその他の材料としては、シリサイド系の材料を用いることもできる。図１８は、様々なシリサイド系材料におけるフォトンエネルギーと消衰係数ｋとの関係を示す図である。
　光吸収係数αは、消衰係数ｋと波長λとについて、α＝４πｋ／λの関係を示す。このため、図１８からわかるように、ＣｏＳｉ，ＣｒＳｉ，ＨｆＳｉ，ＩｒＳｉ，ＭｏＳｉ，ＮｉＳｉ，ＰｄＳｉ，ＲｅＳｉ，ＴａＳｉ，ＴｉＳｉ，ＷＳｉ，ＺｒＳｉ等のシリサイド系材料は、Ｓｉよりも光吸収係数αが高い。
　この他、β－鉄シリサイド材料（β－ＦｅＳｉ２）の光吸収係数はＳｉよりも２桁程度高い（H.Katsumata,et　al.,J.Appl.Phys.8(10),5955(1996)参照）。また、β鉄シリサイド材料（β－ＦｅＳｉ２）は、シリコン基板にエピタキシャル成長させることができる（John　E.Mahan,et　al.,Appl.Phys.Lett.56(21),2126(1990)参照）。このため、β－鉄シリサイド材料（β－ＦｅＳｉ２）を用いることで、光電変換機能と遮光機能との両者を発現する光電変換部５０を形成することができる。
　さらに、バリウムシリサイド系材料（ＢａＳｉ２）や、Ｂａ１－ｘＳｒｘＳｉ２についても吸収係数がシリコン（Ｓｉ）よりも約２桁高い。また、ＳｉＧｅ，Ｍｇ２ＳｉＧｅ，ＳｒＳｉ２，ＭｎＳｉ１．７，ＣｒＳｉ２，ＮｉＳｉ系，ＣｕＳｉ系，ＣｏＳｉ系及びＰｔＳｉ系等のシリサイド系材料も同様に吸収係数が高い。よって、シリサイド系材料を用いることで、遮光膜としても機能する光電変換部５０を形成することができる。
　さらに、光電変換部５０は、上記のような無機材料の他、有機材料を用いて形成することもできる。例えば、キナクリドン系色素や、クマリン系色素を含む有機材料で形成することができる。本実施形態では、光電変換部５０の光入射側にカラーフィルタ層２３を設けているため、有機材料で光電変換部５０を構成する場合には、可視光全域に渡って感度を有する材料を用いてもよい。また、各画素において、カラーフィルタ層２３が透過する光の波長に対応する波長の光を吸収するように光電変換部５０を構成してもよい。
　ところで、有機材料は、電子の移動度が低い材料である。このため、有機材料を用いて光電変換部５０を構成する場合には、各画素の光電変換部５０を分離する光電変換部側画素分離部５１を形成しなくてもよい。また、有機材料を用いて光電変換部５０を構成する場合には、有機材料を基板１２上に塗布することで形成することができる。
　バリア層６８は、透明電極５７から光電変換部５０側へのキャリアの注入を防ぐために、透明電極５７と光電変換部５０上部の間に設けられている。バリア層６８は、電子の注入を防ぐことのできる材料で形成することができ、例えば、酸化亜鉛(ＺｎＯ)膜、酸化ニッケル(ＮｉＯ)膜、酸化銅(Ｃｕ２Ｏ)膜、又はダイアモンド(Ｃ)膜等で形成することができる。本実施形態では、バリア層６８を形成したが、形成しなくてもよい。
　透明電極５７は、光電変換部５０上部の光入射面側に形成されており、画素領域全面に形成されている。透明電極５７は、可視光領域の波長に対して光透過性を有する電極材料で形成され、例えば、酸化インジウム錫（ＩＴＯ）膜、酸化インジウム亜鉛膜、又は酸化アルミニウム亜鉛（ＡＺＯ）膜等の透明導電膜で構成することができる。透明電極５７は、グランド電位に接地されており、正孔蓄積によるチャージを防ぐように構成されている。
　このように、本実施形態では、光電変換部５０の下層には、ｎ型半導体層からなる第１電荷蓄積部５２が形成され、光電変換部５０の上層には、グランド電位に接地された透明電極５７が形成される。これにより、光電変換部５０において、入射した光量に応じて生成された信号電荷（電子）は第１電荷蓄積部５２側に移動し、信号電荷の生成ともに発生する正孔は透明電極５７側に移動する。
　図１９は、本実施形態に係る固体撮像装置７４において、光が伝達する様子をシミュレーションした結果を示す図である。ここでは、厚みが０．３μｍのＣｕＩｎＧａＳ２膜を光電変換部５０として０．５μｍの基板１２上に設けた場合において、オンチップレンズ２４を介して６５０ｎｍの波長の光を入射させたときの結果を示している。
　図１９に示すように、本実施形態の固体撮像装置７４においては、光電変換部５０で入射光が吸収されて遮光され、基板１２に入射しないことが分かる。この場合において、光量モニターを入れたシミュレーションにより、基板１２の下面まで到達する光の割合を詳細に見積もると、１．８×１０－３％の光のみが到達するに過ぎず、ほぼ全ての光が遮光されることが分かった。
［６－２　製造方法］
　次に、本実施形態の固体撮像装置７４の製造方法を説明する。ここでは、光電変換部５０を、ＣｕＡｌＧａＩｎＳＳｅ系混晶からなるカルコパイライト系の材料を用いて光電変換部５０を形成して固体撮像装置７４を形成する例を説明する。また、本実施形態では、主面が（１００）面であるシリコン基板を用い、その主面に上記の化合物半導体をエピタキシャル成長させて、光電変換部５０を形成する場合について示す。図２０のＡ～図２１のＥは、本実施形態の固体撮像装置７４の製造方法を示す工程図である。
　まず、本実施形態では、ｎ型の基板１２を準備し、例えばｐ型の不純物をイオン注入することにより、ｐ型のウェル領域１３を形成する。その後、図２０のＡに示すように、基板１２の表面側にｎ型のドーパントであるＶ族原子のＰ（リン）等をイオン注入することにより、第２電荷蓄積部２５、フローティングディフュージョン部３４、各画素トランジスタのソース・ドレイン領域２９，３５を形成する。
　その後、第２電荷蓄積部２５の表面側には、ｐ型の不純物を高濃度にイオン注入することにより、ｐ型半導体層２６を形成する。これらの工程は、通常のＣＭＯＳ型固体撮像装置の製造プロセスを用いて形成することができる。
　次に、基板１２の表面側にシリコンなどからなる支持基板（図示を省略する）を貼り合わせ、基板１２の裏面側が上面を向くように基板１２を反転させる。その後、図２０のＢに示すように、ＣＶＤ法を用いて基板１２の裏面側にｎ型の不純物をドーピングしながら第１電荷蓄積部５２となるｎ型半導体層５４を所望の厚みとなるまでエピタキシャル成長させる。
　次に、図２０のＣに示すように、エピタキシャル成長されたｎ型半導体層５４上部に、画素分離部２０を形成する領域が開口されたレジスト層５５を形成する。このレジスト層５５は、通常のフォトリソグラフィ技術を用いて形成することができる。そして、レジスト層５５を介してｐ型の不純物を、例えばｐ型のウェル領域１３を構成する不純物濃度よりも高い濃度となるようにイオン注入することにより、画素分離部２０を形成する。画素分離部２０を構成するｐ型半導体層は、少なくとも第１電荷蓄積部５２を画素毎に分離できる深さに形成する。
　次に、図２０のＤに示すように、第１電荷蓄積部５２上部に、カルコパイライト系の材料をエピタキシャル成長させることにより光電変換部５０を形成する。本実施形態において、カルコパイライト系の化合物半導体をエピタキシャル成長させる方法としては、例えば、分子線エピタキシー法（ＭＢＥ：Molecular　Beam　Epitaxy）、有機金属気相成長法（ＭＯＣＶＤ:Metal　Organic　Chemical　Vapor　Deposition）、液相エピタキシー法（ＬＰＥ:Liquid　Phase　Epitaxy）を用いることができる。
　ところで、基板１２を構成するシリコン（Ｓｉ）の格子定数は５１．４５ｎｍであり、ＣｕＡｌＧａＩｎＳＳｅ系混晶は、この格子定数に対応した材料を含み、基板１２と格子整合するように光電変換部５０を形成可能である。このため、例えば、ＣｕＧａ０．５２Ｉｎ０．４８Ｓ２膜を光電変換部５０として基板１２上にエピタキシャル成長することができる。
　ＭＯＣＶＤ法を用いて光電変換部５０を形成する場合には、ＭＯＣＶＤ装置内において、有機金属原料を水素でバブリングすることで飽和蒸気圧状態とする。これにより、シリコンからなる基板１２上では、有機金属原料が熱分解されて結晶に取り込まれることで結晶成長が生じ、光電変換部５０を形成することができる。このとき、ＭＯＣＶＤ装置において各原料に流す水素流量を制御することで、単位時間当たりに輸送される原料のモル量比が決定する。このモル量比は、形成される結晶の組成比に相関性があるため、この原料の単位時間あたりに輸送される原料のモル量比を制御することで、エピタキシャル成長される光電変換部５０の組成比を制御することができる。
　ＭＯＣＶＤ法を用いて光電変換部５０を形成する場合には、銅の有機金属原料としては、例えばアセチルアセトン銅（Ｃｕ（Ｃ５Ｈ７Ｏ２）２）を用いることができる。この他に、シクロペンタジエニル銅トリエチルリン（ｈ５-(Ｃ２Ｈ５)Ｃｕ:Ｐ（Ｃ２Ｈ５）３）を用いてもよい。また、ガリウム（Ｇａ）の有機金属原料としては、例えば、トリメチルガリウム（Ｇａ（ＣＨ３）３）を用いることができる。また、アルミニウム（Ａｌ）の有機金属原料としては、例えばトリメチルアルミニウム（Ａｌ（ＣＨ３）３）を用いることができる。また、インジウム（Ｉｎ）の有機金属原料には、例えば、トリメチルインジウム（Ｉｎ（ＣＨ３）３）を用いることができる。また、セレン（Ｓｅ）の有機金属原料には、例えば、ジメチルセレン（Ｓｅ（ＣＨ３）２）を用いることができる。また、イオウ（Ｓ）の有機金属原料には、例えば、ジメチルスルフィド（Ｓ（ＣＨ３）２）を用いることができる。また、亜鉛（Ｚｎ）の有機金属原料には、例えば、ジメチルジンク（Ｚｎ（ＣＨ３）２）を用いることができる。
　ここで、有機金属原料を必ずしもこれらの原料に規定する必要はなく、有機金属であれば、同様にＭＯＣＶＤ成長の原料として使用できる。例えば、トリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）、トリエチルアルミニウム（Ａｌ（Ｃ２Ｈ５）３）、トリエチルインジウム（Ｉｎ（Ｃ２Ｈ５）３）、ジエチルセレン（Ｓｅ（Ｃ２Ｈ５）２）、ジエチルスルフィド（Ｓ（Ｃ２Ｈ５）２）およびジエチルジンク（Ｚｎ（Ｃ２Ｈ５）２）を原料として用いてもよい。さらに、ＭＯＣＶＤ成長の原料は、必ずしも有機金属でなく、ガス系でもよい。例えば、Ｓｅ原料としてセレン化水素（Ｈ２Ｓｅ）や、Ｓ原料として硫化水素（Ｈ２Ｓ）を使ってもよい。
　ＭＢＥ法を用いて光電変換部５０を形成する場合には、ＭＢＥ装置内において、光電変換部５０を構成するための各単体原料を高真空中内にある各クヌーセンセル内にいれ、適切な温度に加熱する。これにより、分子線を発生させ、基板１２上に照射することで、所望の結晶成長層を形成することができる。クヌーセンセル内に入れる単体原料としては、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、イオウ（Ｓ）を用いることができる。このとき、イオウ（Ｓ）のような蒸気圧が特に高い原料の場合には、分子線量の安定性が乏しいことがある。この場合、バルブクラッキングセルを用いて、分子線量を安定化させてもよい。さらに、ガスソースＭＢＥのように、一部の原料をガスソースにしてもよい。この場合には、例えば、Ｓｅ原料としてセレン化水素（Ｈ２Ｓｅ）を使用することができ、イオウ（Ｓ）原料としては、硫化水素（Ｈ２Ｓ）を使用することができる。
　ＭＯＣＶＤ法又はＭＢＥ法を用いて光電変換部５０を形成する場合には、例えば、結晶成長と共にｎ型のドーパントであるＺｎの濃度を徐々に下げることで、結晶成長する方向にバンドが傾斜した光電変換部５０を形成することができる。このようにして光電変換部５０内のバンドを傾斜させることで光電変換部５０で生成された信号電荷の基板１２側にへの移動が容易になる。
　そして、このような光電変換部５０は、基板１２上において格子整合するように形成されている。この場合には、ヘテロ界面で発生するミスフィット転位を減少させることができるため、光電変換部５０の結晶性が良好となる。よって、結晶欠陥が減少するために、暗電流の発生を抑制することができ、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば夜間）であっても、高画質な撮影が可能となる。
　ここで、格子不整は｜Δａ／ａ｜（Δａ：光電変換部の格子定数と基板の定数の差、ａ：基板の格子定数）で表すことができ、格子整合する場合には、Δａ／ａ＝０である。なお、本実施形態では、「格子整合」の定義は、結晶成長で形成された光電変換部５０の厚みが臨界膜厚以内の条件において格子整合に近い状態を含むものとする。つまり、臨界膜厚以内であれば、完全に格子整合しなくてもミスフィット転位が入らない結晶性の良好な状態が可能となる。
　また、「臨界膜厚」の定義は、「MatthewとBlakesleeの式」（J.W.　Matthews　and　A.E.Blakeslee,　J.Cryst.Growth　27(1974)118-125.）又は「PeopleとBeanの式」（R.People　and　J.C.　Bean,　Appl.　Phys.Lett.47(1985)322-324.）で規定される。
　以上のようにしてエピタキシャル結晶からなる光電変換部５０を形成した後、図２１のＥに示すように、光電変換部５０上部に光電変換部側画素分離部５１が形成される領域が開口されたレジスト層５６を形成する。そして、そのレジスト層５６を介してｐ型のドーパントであるＧａ,Ｉｎ,Ａｓ,又はＰをイオン注入することにより、光電変換部５０を画素毎に分離する光電変換部側画素分離部５１を形成する。その後、例えば４００℃以上でアニール処理をすることで、各半導体層を活性化させる。
　その後、図５のＦと同様にして、基板１２の表面側に各画素トランジスタを形成し、基板１２の裏面側にバリア層６８、透明電極５７、カラーフィルタ層２３、及びオンチップレンズ２４を形成することにより、本実施形態の固体撮像装置７４が完成する。
　ところで、本実施形態では、主面が（１００）面であるシリコン基板を用い、その主面に化合物半導体をエピタキシャル成長させて光電変換部を形成する場合について説明した。つまり、本実施形態では｛１００｝基板を用いる場合について説明している。しかし、本開示はこれに限定されるものではない。
　イオン性がない無極性なシリコン基板上にイオン性元素の材料として上記の化合物半導体をエピタキシャル成長させた場合には、アンチフェーズドメインとよばれる欠陥が発生する場合がある。つまり、局所的にカチオンとアニオンとが逆フェーズになって成長し、アンチフェーズドメインが発生する。
　このため、シリコン基板としてオフ基板を用いてもよい。オフ基板上にエピタキシャル成長をさせることにより、アンチフェーズドメインの発生を抑制することができる。例えば、シリコンからなる｛１００｝基板の面方向を＜０１１＞方向にオフしたオフ基板を用いることにより、アンチフェーズドメインが生じた領域が結晶成長と共に自己消滅するため結晶性を向上させることができる。オフ基板としては、例えば傾斜角度が１～１０度の基板を用いることができる。
［６－３　駆動方法］
　本実施形態の固体撮像装置７４においても各画素では、図３と同様の等価回路が構成されており、各画素トランジスタは、図６と同様のタイミングで動作される。本実施形態の固体撮像装置７４では、入射した光は光電変換部５０において光電変換され、そこで発生した信号電荷（電子）は第１電荷蓄積部５２に移動し、第１電荷蓄積部５２で主に蓄積される。また、光電変換部５０で生成された正孔は透明電極５７に移動する。
　そして、露光期間において、第１電荷蓄積部５２及び光電変換部５０で蓄積された信号電荷は、第１転送トランジスタＴｒ１がオンすることで全画素同時に第２電荷蓄積部２５に転送される。第２電荷蓄積部２５に蓄積された信号電荷は、行毎のタイミングでフローティングディフュージョン部３４に読み出され、対応する画素信号が垂直信号線９に排出される。
　本実施形態においては、光電変換部５０が基板１２に積層して形成されるため、基板１２に光電変換部５０を設ける必要がなく、画素面積の縮小化が可能となる。さらに、基板１２の裏面側に形成される第１電荷蓄積部５２と、基板１２の表面側に形成される各画素トランジスタは、基板１２の深さ方向に積層して形成される。このため、さらなる画素の小型化が図られる。また、本実施形態では、画素領域３の全面に渡って形成される光電変換部５０は遮光膜を兼ねる構成とされているため、基板１２に入射光が到達することがなく、ノイズの発生が抑制される。
　その他、本実施形態では、第１の実施形態と同様の効果を得ることができる。
　ところで、本実施形態のように基板１２上に光電変換部５０を形成する場合、光電変換部５０で生成された信号電荷を、光電変換部５０側から基板１２側に移動させやすくするため、ポテンシャル障壁を小さくするような中間層を設けてもよい。以下に、変形例として、中間層を形成する例を説明する。
［６－４　変形例１］
　図２２は、本実施形態の変形例１に係る固体撮像装置７６の要部の断面構成図である。図２２において、図１４に対応する部分には同一符号を付し、重複説明を省略する。
　変形例１では、図２２に示すように、基板１２と光電変換部５０との間に中間層６０が形成されている。この中間層６０は、その電子親和力が、基板１２の電子親和力と光電変換部５０の電子親和力との間になるような材料で形成することができる。例えば、中間層６０の電子親和力が、シリコン基板１２の電子親和力と、光電変換部５０の電子親和力との間のちょうど中間の電子親和力になるように形成されることが、最も好適である。
　具体的には、中間層６０は、ＣｕＧａ０．６４Ｉｎ０．３６Ｓ２で構成することができ、その膜厚は、５ｎｍとすることができる。中間層６０は、臨界膜厚以内であればよい。例えば、中間層６０を、ＣｕＧａ０．６４Ｉｎ０．３６Ｓ２で構成した場合、基板１２との格子不整Δａ／ａ＝５．１２×１０－３となる。このとき、膜厚５ｎｍであれば、前述した「MatthewとBlakesleeの式」または「PeopleとBeanの式」で規定される臨界膜厚より小さくなる
　その他、光電変換部５０がｐ型半導体で構成される場合には、中間層６０は、ｎ型半導体で構成することができる。とりわけ、光電変換部５０をｐ型のカルコパイライト層で構成する場合には、中間層６０は、ＩＩ－ＶＩ族半導体で構成することが好ましい(参考文献１～３参照)。
参考文献１：Takeshi　Yagioka　and　Tokio　Nakada,Apllied　Physics　Express　2　(2009)072201
参考文献２：S.P.Grindle,A.H.Clark,S.Rezaie-Serej,E.Falconer,and　J.McNeily,and　L.L.Kazmerski,J.AppL　Phys.51(10).(1980)5464
参考文献３：T.Makada,N.Okano,Y.Tanaka,H.Fukuda,and　A.Kunioka,First　WCOEC;Dec.5-9,1994;Hawaii
　この場合、光電変換部５０を構成するｐ型カルコパイライト層とシリコンからなる基板１２との界面に中間層６０としてＺｎＳ層やＣｄＳ層やＺｎＯ層を挟んでも良い。また、光電変換部５０がｎ型半導体層で構成される場合、中間層６０はｐ型半導体層で構成することができる。
［６－５　変形例２］
　図２３は、変形例１に係る固体撮像装置７７の要部の断面構成図である。図２３において、図１４に対応する部分には同一符号を付し、重複説明を省略する。
　変形例２では、図２３に示すように、光電変換部５０と透明電極５７との間に中間層６０が形成されている。また、変形例２では、基板１２内の各半導体層の導電型が、変形例１とは逆に構成されており、信号電荷として正孔（ホール）が用いられる例である。変形例２においても、中間層６０として、ＺｎＳ層、ＣｄＳ層、ＺｎＯ層を用いることができる。
　このような構成では、光電変換部５０をｐ型のカルコパイライト層で構成し、中間層６０をｎ型半導体層で構成した場合、光電変換部５０と中間層との界面でｐｎ接合ができる。このように、ｐｎ接合を、基板１２と光電変換部５０との界面以外に設けても問題はない。
〈７．第７の実施形態：光電変換部の上層にｐ型半導体層を設ける例〉
　次に、本開示の第７の実施形態に係る固体撮像装置について説明する。本実施形態の固体撮像装置の全体構成は、図１と同様であるから、図示を省略し、重複説明を省略する。図２４は本実施形態の固体撮像装置７５の要部の断面構成図である。本実施形態の固体撮像装置７５は、第６の実施形態に係る固体撮像装置７４において、光電変換部５０の透明電極５７側に高濃度のｐ型半導体層５８を形成する例である。図２４において、図１４に対応する部分には同一符号を付し、重複説明を省略する。なお、図２４では、各画素を構成する画素トランジスタの一部を回路図で示している。
［７－１　要部の構成］
　本実施形態の固体撮像装置７５では、図２４に示すように、光電変換部５０の光入射側に高濃度のｐ型半導体層５８が形成されている。本実施形態では、光電変換部５０及びｐ型半導体層５８は、カルコパイライト系材料又はシリサイド系材料で形成されている。ここで、ｐ型半導体層５８は、光電変換部５０で生じた正孔がｐ型半導体層５８に入って横方向（光電変換部５０の膜面に沿う方向）に流れるように高い不純物濃度を有する。
　本実施形態の固体撮像装置７５では、光電変換部５０において、入射光が入射する側の面上に高濃度のｐ型半導体層５８が形成されているため、暗電流の発生が抑制される。また、光電変換部５０上に形成されたｐ型半導体層５８は、各画素間で、光電変換部側画素分離部５１を構成するｐ型半導体層を介して連結されるように形成されている。このため、光電変換部５０で生成された信号電荷（電子）は基板１２側にながれ、正孔は光電変換部からｐ型半導体層５８に移動し、光電変換部５０上を横方向に移動することができる。
　したがって、本実施形態では、光電変換部５０上部に透明電極５７を設ける例としているが、透明電極５７は光電変換部５０上部に必ずしも設ける必要が無くなる。なお、本実施形態のように、ｐ型半導体層５８を形成し、かつ、透明電極５７を形成することにより、電子及び正孔の移動の制御が容易になる。
［７－２　製造方法］
　次に、本実施形態の固体撮像装置７５の製造方法を説明する。ここでは、ＣｕＡｌＧａＩｎＳＳｅ系混晶からなるカルコパイライト系の材料を用いて光電変換部５０を形成して固体撮像装置７５を作製する例を説明する。図２５のＡ～図２５のＣは、本実施形態の固体撮像装置７５の製造方法を示す工程図である。
　まず、図２０のＡ～図２０のＣに示す方法と同様にして、基板１２に所望の半導体層を形成する。その後、図２５のＡに示すように、基板１２の第１電荷蓄積部５２が形成された裏面側上部において、光電変換部側画素分離部５１が形成される部分にのみ選択的に絶縁膜５９を形成する。すなわち、隣り合う画素の間を区画するように絶縁膜５９を形成する。
　絶縁膜５９は、例えば、シリコン酸化膜、シリコン窒化膜で構成することができる。本実施形態では、光電変換部側画素分離部５１は、基板１２側に形成された画素分離部２０と同じ位置に形成されるため、基板１２側に形成された画素分離部２０上部に絶縁膜５９を形成する。
　この絶縁膜５９は、基板１２の裏面側全面に例えばシリコン酸化膜を形成した後、フォトリソグラフィ技術を用いてパターン加工することによって形成することができ、その膜厚は、例えば５０～１００ｎｍとされている。
　次に、基板１２の裏面側にＭＯＣＶＤ法、ＭＢＥ法などを用いて上記の化合物半導体をエピタキシャル成長させることで図２５のＢに示すように、光電変換部５０を形成する。本実施形態では、基板１２の裏面側に画素間を区画する絶縁膜５９が形成されているため、基板１２の裏面側では、絶縁膜５９が形成されない基板１２の露出部分に光電変換部５０が選択的に結晶成長する。ここでは、膜厚が絶縁膜５９の膜厚よりも厚くなるように光電変換部５０を形成する。これにより、光電変換部５０が各画素に対応するように形成され、隣り合う光電変換部５０間には、トレンチが設けられる。
　次に、基板１２の裏面側において、カルコパイライト構造の化合物半導体をラテラル成長させることで、図２５のＣに示すように、光電変換部側画素分離部５１及びｐ型半導体層５８を形成する。具体的には、Ｇａ，Ｉｎ，Ａｓ，Ｐなどのｐ型の不純物が多く含まれる条件で、カルコパイライト構造の化合物半導体をラテラル成長させる。これにより、隣り合う光電変換部５０の間のトレンチに、ｐ型の化合物半導体が埋め込まれると共に、光電変換部５０上部に高濃度のｐ型半導体層５８が形成される。
　ここで、図２４に示す断面構成図では、光電変換部５０の選択成長時に用いた絶縁膜５９の図示は省略している。また、ＭＯＣＶＤ法及びＭＢＥ法では、結晶成長時の圧力制御により、ラテラル成長させるか選択成長させるかを制御することができる。
　本実施形態では、例えば、光電変換部側画素分離部５１及びｐ型半導体層５８の不純物濃度は１×１０１７～１×１０１９ｃｍ－３となるように形成する。このようにして、画素毎に光電変換部５０を分離する光電変換部側画素分離部５１と、光電変換部５０の光入射側のｐ型半導体層５８とを形成する。
　その後、第１の実施形態と同様の工程により、本実施形態の固体撮像装置７５が完成する。
　本実施形態では、ラテラル成長によって光電変換部側画素分離部５１やｐ型半導体層５８を形成するため、イオン注入やアニールなどのプロセスで形成する場合に比較して、イオン注入時のダメージやアニール時の配線層への悪影響などがない。これにより、製造工程中におけるダメージを低減することができる。
　なお、本実施形態では、光電変換部側画素分離部５１を、ｐ型半導体層で構成する例としたが、ｐ型の不純物を含まない半導体で形成してもよい。その場合には、光電変換部側画素分離部５１は、バンドギャップが広いカルコパイライト系の化合物半導体で形成することができる。光電変換部５０と光電変換部側画素分離部５１とのバンドギャップ差がｋＴ＝２７ｍｅＶ以上となるように光電変換部側画素分離部５１を形成することで、画素間にポテンシャル障壁が形成されるため、画素間を電気的に分離することができる。
　バンドギャップ差を利用して画素分離する場合には、光電変換部側画素分離部５１は、図２５のＣの工程において、ｐ型の不純物を含まない条件で、カルコパイライト系の化合物半導体をラテラル成長させる。具体的には、例えば、銅－アルミニウム－ガリウム－インジウム－イオウ－セレンの組成比が、１．０：０．３６：０．６４：０：１．２８：０．７２あるいは、１．０：０．２４：０．２３：０．５３：２．０：０となるように、光電変換部側画素分離部５１を形成する。
　その後、Ｇａ，Ｉｎ，Ａｓ，Ｐ等の不純物が多く含まれる条件でカルコパイライト系の化合物半導体を結晶成長させることにより、ｐ型半導体層５８を形成する。以上のように、光電変換部側画素分離部５１をｐ型の不純物が含まれない構成とすることでも、画素間の分離が可能である。
　上述の固体撮像装置７５の製造方法では、ラテラル成長を用いて光電変換部側画素分離部５１及びｐ型半導体層５８を形成する例を示したが、本実施形態に係る固体撮像装置７５を作製する方法は、これに限られるものではない。例えば、図２１のＥに示したようにして光電変換部側画素分離部５１を形成した後、光電変換部５０の光入射面側にｐ型の不純物をイオン注入することで、ｐ型半導体層５８を形成するようにしてもよい。
〈８．第８の実施形態：基板上に電極層を介して光電変換部を積層する例〉
　次に、本開示の第８の実施形態に係る固体撮像装置について説明する。本実施形態の固体撮像装置の全体構成は、図１と同様であるから、図示を省略し、重複説明を省略する。図２６は本実施形態の固体撮像装置７８の要部の断面構成図である。本実施形態の固体撮像装置７８は、第６の実施形態に係る固体撮像装置７４において、光電変換部で生成した信号電荷を、電極を介して基板に移動させる例である。図２６において、図１４に対応する部分には同一符号を付し、重複説明を省略する。なお、図２６では、各画素を構成する画素トランジスタの一部を回路図で示している。
　本実施形態では、基板１２の裏面側に電極層６２が形成され、その電極層６２上部に光電変換部６１、透明電極５７、カラーフィルタ層２３、オンチップレンズ２４が積層されている。
　電極層６２は、絶縁層６６を介して光の入射方向に積層された２層の電極６３で構成されており、２層の電極６３は、コンタクト部６４により電気的に接続されている。これらの電極６３は、画素毎に分離して形成されており、上層の電極６３が光電変換部６１に接し、下層の電極６３が基板１２の裏面に接するように形成されている。電極６３を構成する材料としては、例えば、Ａｌ，Ｃｕ，Ｗなどが挙げられる。
　また、本実施形態では、光電変換部６１は遮光性を有する有機材料で形成されている。光電変換部６１は、可視光の全ての波長の光を吸収する有機材料で形成し全画素共通に形成してもよく、画素毎に異なる波長に光を吸収する有機材料で形成してもよい。また、前述したように、有機材料内部では電子の移動度が低いため有機材料からなる光電変換部６１内で生成した電子が横方向への移動度は低い。したがって、画素間に分離部を設けなくても良い。
　本実施形態の固体撮像装置７８では、光電変換部６１で生成された信号電荷（電子）は、電極６３を介して第１電荷蓄積部５２に移動し、光電変換部６１で生成されたホールは直接透明電極５７側に移動する。そして、第１電荷蓄積部５２に蓄積された信号電荷は、第１の実施形態と同様にして読み出される。
　本実施形態では、光電変換部６１が遮光膜を兼ねる構成としたが、これに限定されるものではない。例えば、光電変換部６１と電極６３とを組み合わせて、第１電荷蓄積部５２に入射する光を遮光するように構成してもよい。本実施形態の固体撮像装置７８においても、第１の実施形態と同様の効果を得ることができる。
　また、本実施形態では、光電変換部６１を有機材料で形成したが、カルコパイライトやシリサイド化合物等、無機材料からなる光電変換部を形成することもできる。この場合には、無機材料からなる光電変換部を、電極６３上に貼り合わせる。ただし、無機材料からなる光電変換部を電極６３上部に貼り合わせる場合には、その後、熱アニールなどが必要な場合がある。その他、蒸着等を用いて、無機材料からなる光電変換部を電極６３上部に形成する方法を採用することもできる。
〈９．第９の実施形態：表面照射型の固体撮像装置において基板上に電極層を介して光電変換部を積層する例〉
　次に、本開示の第９の実施形態に係る固体撮像装置について説明する。本実施形態の固体撮像装置の全体構成は、図１と同様であるから、図示を省略し重複説明を省略する。図２７は本実施形態の固体撮像装置７９の要部の断面構成図である。本実施形態の固体撮像装置７９は、第８の実施形態に係る固体撮像装置７８における構成を表面照射型に適用した例である。図２７において、図２６に対応する部分には同一符号を付し、重複説明を省略する。
　本実施形態では、各画素トランジスタが形成された基板１２の表面側が光入射面とされ、その基板１２の表面側に、電極層６２、光電変換部６１、透明電極５７、カラーフィルタ層２３、及びオンチップレンズ２４が順に積層される。また、本実施形態では、基板１２の表面側から深さ方向に形成されたｎ型半導体層からなる転送路６７が形成され、この転送路６７は、基板１２の裏面側に形成された第１電荷蓄積部１８に接続されている。そして、第１電荷蓄積部１８と、各画素トランジスタとは、基板１２の深さ方向に積層して形成されている。
　すなわち、本実施形態の固体撮像装置７９では、第２の実施形態に係る固体撮像装置７１の「光電変換部１７」を構成するｎ型半導体層１４が、「転送路６７」を構成するｎ型半導体層１４とされている。そして、本実施形態においても、第１電荷蓄積部１８を構成するｎ型半導体層の不純物濃度は、転送路６７を構成するｎ型半導体層１４の不純物濃度よりも高い。これにより、転送路６７から第１電荷蓄積部１８側に電子が移動するようなポテンシャル勾配が形成される。
　本実施形態では、転送路６７上部に電極層６２の下層の電極６３が接するように形成され、上層の電極６３は光電変換部６１に接するように形成されている。光電変換部６１は、画素毎に異なる波長の光を吸収する有機材料で形成されている。本実施形態では、赤色の波長を透過するカラーフィルタ層（Ｒ）２３の下部には、赤色の波長の光を吸収する光電変換部（Ｒ）６１が形成されている。また、緑色の波長の光を透過するカラーフィルタ層（Ｇ）２３の下部には、緑色の波長の光を吸収する光電変換部（Ｇ）６１が形成されている。また、図示を省略するが、青色の波長の光を透過するカラーフィルタ層（Ｂ）２３の下部には、青色の波長の光を吸収する光電変換部（Ｂ）６１が形成されている。
　本実施形態では、カラーフィルタ層２３で所定の波長の光のみが透過し、その他の波長の光は吸収される。次に、その透過した光が対応する光電変換部６１で吸収される。このため、各光電変換部６１とその上部に形成されたカラーフィルタ層２３との組み合わせにより、基板１２側への入射光が遮光される。これにより、基板１２側に入射する光が抑制され、ノイズの低減が図られる。その他、本実施形態においても、第１及び第２の実施形態に係る固体撮像装置と同様の効果を得ることができる。
〈１０．第１０の実施形態：基板上に光電変換膜を３層積層する例〉
　次に、本開示の第１０の実施形態に係る固体撮像装置について説明する。本実施形態の固体撮像装置の全体構成は、図１と同様であるから、図示を省略し、重複説明を省略する。図２８は本実施形態の固体撮像装置８０の要部の断面構成図である。本実施形態の固体撮像装置８０は、第９の実施形態に係る固体撮像装置７９と、光電変換部の構成が異なる例である。図２８において、図２７に対応する部分には同一符号を付し、重複説明を省略する。
　本実施形態では、光電変換部６５は、赤色の波長の光を吸収する赤色光電変換膜６５Ｒ、緑色の波長の光を透過する緑色光電変換膜６５Ｇ、及び、青色の波長の光を吸収する青色光電変換膜６５Ｂが、光入射方向に３層積層した構成とされている。
　本実施形態においては、光電変換部６５の上方に透明電極５７を介してカラーフィルタ層２３が設けられている。このため、このカラーフィルタ層２３を透過した光を、赤色光電変換膜６５Ｒと緑色光電変換膜６５Ｇと青色光電変換膜６５Ｂとが受光する。例えば、カラーフィルタ層２３において、赤色フィルタ層を透過した赤色光を、赤色光電変換膜６５Ｒが受光し、光電変換する。また、カラーフィルタ層２３において、緑色フィルタ層を透過した緑色光を、緑色光電変換膜６５Ｇが受光し、光電変換する。また、カラーフィルタ層２３において、青色フィルタ層を透過した青色光を、青色光電変換膜６５Ｂが受光し、光電変換する。
　上記において、赤色光電変換膜６５Ｒと緑色光電変換膜６５Ｇと青色光電変換膜６５Ｂとのそれぞれは、第９の実施形態と同様に、例えば、有機材料で形成されている。この他に、カルコパイライト系材料などの無機材料を用いてもよい。そして、この積層された複数の光電変換膜６５Ｂ，６５Ｇ，６５Ｒの組み合わせによって、基板１２へ入射する入射光を遮光する。
　本実施形態では、基板１２へ入射する入射光を、複数の光電変換膜６５Ｂ，６５Ｇ，６５Ｒで遮光するので、他の実施形態と同様に、画素の小型化が実現可能であって、ノイズの発生を防止して撮像画像の画像品質を向上できる。また、本実施形態では、光電変換部６５を画素毎に作り分ける必要がないため、製造工程の削減を図ることができる。その他、本実施形態では、第１の実施形態と同様の効果を得ることができる。
　以上、第１～第１０の実施形態に係る固体撮像装置について説明したが、それぞれを適宜組み合わせて構成することもできる。また、上述の実施形態（第６の実施形態の変形例２を除く）では、電子を信号電荷として読み出す構成について説明したがこれに限定されるものではない。「正孔」を信号電荷として読み出すように構成してもよい。この場合には、各実施形態において示した各部の導電型を逆に構成し、各画素トランジスタをｐチャネル型ＭＯＳトランジスタで構成することによって、「正孔」を信号電荷として読み出すことができる。
　また、上記の実施形態では、第１導電型（例えば、ｎ型）のシリコン基板に、第２導電型（たとえば、ｐ型）のウェルを形成し、そのウェルに第１導電型（例えば、ｎ型）の不純物領域を形成するように構成したが、本開示はこれに限られない。例えば、第２導電型（たとえば、ｐ型）のシリコン基板に、第１導電型（例えば、ｎ型）の不純物領域を形成しても良い。
　また、本開示は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置にも適用可能である。また、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して本開示は適用可能である。
　さらに、本開示は、画素部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限られるものではない。画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ－Ｙアドレス型の固体撮像装置に対しても適用可能である。なお、固体撮像装置はワンチップとして形成された形態であってもよいし、画素部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　また、本開示は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。
〈１１．第１１の実施形態：電子機器〉
　次に、本開示の第１１の実施形態に係る電子機器について説明する。図２９は、本開示の第１１の実施形態に係る電子機器２００の概略構成図である。本実施形態では、上述した本開示の第１の実施形態における固体撮像装置１を電子機器（デジタルビデオカメラ）に用いた場合の実施形態を示す。
　本実施形態に係る電子機器２００は、固体撮像装置１と、光学レンズ２１０と、シャッタ装置２１１と、駆動回路２１２と、信号処理回路２１３とを有する。
　光学レンズ２１０は、被写体からの像光（入射光）を固体撮像装置１の撮像面上に結像させる。これにより固体撮像装置１内に一定期間信号電荷が蓄積される。シャッタ装置２１１は、固体撮像装置１への光照射期間および遮光期間を制御する。駆動回路２１２は、固体撮像装置１において、信号電荷の転送動作およびシャッタ装置２１１のシャッタ動作を制御する駆動信号を供給する。駆動回路２１２から供給される駆動信号（タイミング信号）により、固体撮像装置１の信号転送を行なう。信号処理回路２１３は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。
　本実施形態の電子機器２００では、固体撮像装置１において画素面積の縮小が図られるため、電子機器２００の小型化が図られる。また、画質の向上が図られる。
　固体撮像装置１を適用できる電子機器２００としては、デジタルビデオカメラに限られるものではなく、デジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置に適用可能である。
　本実施形態においては、第１の実施形態の固体撮像装置１を電子機器に用いる構成としたが、前述した第２～第１０の実施形態で製造した固体撮像装置を用いることもできる。
　なお、本開示は、以下のような構成を取ることもできる。
（１）
　基板と、
　光量に応じた信号電荷を生成する光電変換部と、
　前記基板に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部と、
　前記基板に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、
　前記基板の厚さ方向において前記第１電荷蓄積部の上部に形成され、前記第１電荷蓄積部と電気的に分離されて形成された第２電荷蓄積部と、
　前記第２電荷蓄積部が形成された側の基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成された第１転送ゲート電極を備える縦型の第１転送トランジスタと、
　前記第２電荷蓄積部に蓄積された信号電荷を前記フローティングディフュージョン部に転送する第２転送トランジスタと
　を備える固体撮像装置。
（２）
　前記基板の光入射側には、少なくとも前記第２電荷蓄積部及び前記フローティングディフュージョン部を遮光する遮光膜が形成されている
　（１）に記載の固体撮像装置。
（３）
　前記光電変換部は、前記基板の光入射側に積層して形成されている
　（１）又は（２）に記載の固体撮像装置。
（４）
　前記光電変換部は遮光膜を兼ねる
　（１）～（３）のいずれかに記載の固体撮像装置。
（５）
　前記光電変換部は、カルコパイライト系化合物で構成されている
　（１）～（４）のいずれかに記載の固体撮像装置。
（６）
　前記光電変換部を画素毎に分離する画素分離部を備え、
　前記画素分離部は、隣接する光電変換部間でポテンシャル障壁を形成するように不純物の濃度制御又は組成制御がなされた化合物半導体によって形成されている
　（１）～（５）のいずれかに記載の固体撮像装置。
（７）
　前記光電変換部及び第１電荷蓄積部をリセットするリセットトランジスタを備え、
　前記リセットトランジスタは、前記基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成されたリセットゲート電極を備える縦型のリセットトランジスタで構成されている
　（１）～（６）のいずれかに記載の固体撮像装置。
（８）
　前記光電変換部は、シリサイド系化合物で構成されている
　（１）～（４）のいずれかに記載の固体撮像装置。
（９）
　前記光電変換部は、有機材料で構成されている
　（１）～（４）のいずれかに記載の固体撮像装置。
（１０）
　前記光電変換部と前記基板とは電極を介して接続されており、前記光電変換部と前記電極とにより、前記基板が遮光されている
　（１）～（９）のいずれかに記載の固体撮像装置。
（１１）
　前記光電変換部は、前記基板に格子整合するように形成されている
　（１）～（８）のいずれかに記載の固体撮像装置。
（１２）
　前記光電変換部の光入射側又は前記基板側には、中間層が形成されている
　（１）～（５）のいずれかに記載の固体撮像装置
（１３）
　前記中間層は、電子親和力が前記基板の電子親和力と前記光電変換部の電子親和力の間になるように構成されている
　（１２）に記載の固体撮像装置。
（１４）
　前記中間層は、前記光電変換部と反対導電型の材料で構成されている
　（１２）に記載の固体撮像装置。
（１５）
　前記光電変換部は、前記基板内に形成されたｐｎ接合からなるフォトダイオードで構成されている
　（１）～（３）のいずれかに記載の固体撮像装置。
（１６）
　前記光電変換部で生成された信号電荷は、前記光電変換部と前記第１電荷蓄積部の不純物濃度に起因して生じるポテンシャル勾配により、前記第１電荷蓄積部側に移動する
　（１５）に記載の固体撮像装置。
（１７）
　前記第１電荷蓄積部が形成された領域の前記基板上部に形成された転送電極を備え、
　前記転送電極が電圧を印加することで、前記光電変換部で生成された信号電荷が前記第１電荷蓄積部側に移動する
　（１５）に記載の固体撮像装置。
（１８）
　前記光電変換部及び第１電荷蓄積部をリセットするリセットトランジスタを備え、
　前記リセットトランジスタは、前記基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成されたリセットゲート電極を備える縦型のリセットトランジスタで構成されている
　（１５）～（１７）のいずれかに記載の固体撮像装置。
（１９）
　前記光電変換部と前記フローティングディフュージョン部と前記第１電荷蓄積部と前記第２電荷蓄積部と前記第１転送トランジスタと前記第２転送トランジスタとを含む画素を複数有し、該複数の画素が２次元アレイ状に配列され、
　前記第１電荷蓄積部に蓄積された信号電荷は、全画素同時に前記第２電荷蓄積部に転送され、
　前記第２電荷蓄積部に保持された信号電荷は、行毎に前記フローティングディフュージョン部に転送される
　（１）～（１８）に記載の固体撮像装置。
（２０）
　光量に応じた信号電荷を生成する光電変換部と、基板に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部と、前記基板に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、前記基板の厚さ方向において前記第１電荷蓄積部の上部に形成され、前記第１電荷蓄積部と電気的に分離されて形成された第２電荷蓄積部と、前記第２電荷蓄積部が形成された側の基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成された第１転送ゲート電極を備える縦型の第１転送トランジスタと、前記第２電荷蓄積部に蓄積された信号電荷を前記フローティングディフュージョン部に転送する第２転送トランジスタとを含む画素が２次元アレイ状に配列された画素領域を備える固体撮像装置において、
　前記第１転送トランジスタをオンすることにより前記第１電荷蓄積部及び光電変換部に蓄積された信号電荷を、全画素同時に前記第２電荷蓄積部に転送し、
　前記第２転送トランジスタをオンすることにより、前記第２電荷蓄積部に保持された信号電荷を行毎に読み出す
　固体撮像装置の駆動方法。
（２１）
　光学レンズと、
　前記光学レンズに集光された光が入射される固体撮像装置であって、基板と、光量に応じた信号電荷を生成する光電変換部と、前記基板に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部と、基板に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、前記基板の厚さ方向において前記第１電荷蓄積部の上部に形成され、前記第１電荷蓄積部と電気的に分離されて形成された第２電荷蓄積部と、前記第２電荷蓄積部が形成された側の基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成された第１転送ゲート電極を備える縦型の第１転送トランジスタと、前記第２電荷蓄積部に蓄積された信号電荷を前記フローティングディフュージョン部に転送する第２転送トランジスタとを備える固体撮像装置と、
　前記固体撮像装置から出力される出力信号を処理する信号処理回路と
　を含む電子機器。
　１・・・固体撮像装置、２・・・画素、３・・・画素領域、４・・・垂直駆動回路、５・・・カラム信号処理回路、６・・・水平駆動回路、７・・・出力回路、８・・・制御回路、９・・・垂直信号線、１０・・・水平信号線、１１，１２・・・基板、１３・・・ウェル領域、１４・・・ｎ型半導体層、１５・・・ｐ型半導体層、１６・・・ｐ型半導体層、１７・・・光電変換部、１８・・・第１電荷蓄積部、１９・・・ｐ型半導体層、２０・・・画素分離部、２１・・・絶縁膜、２２・・・遮光膜、２３・・・カラーフィルタ層、２４・・・オンチップレンズ、２５・・・第２電荷蓄積部、２６・・・ｐ型半導体層、２７・・・第１転送ゲート電極、２８・・・ゲート絶縁膜、２９，３５・・・ソース・ドレイン領域、３０・・・第２リセットゲート電極、３１・・・ｎ型半導体層、３２・・・第２転送ゲート電極、３３・・・第１リセットゲート電極、３４・・・フローティングディフュージョン部

Claims (20)

  1. 　基板と、
    　光量に応じた信号電荷を生成する光電変換部と、
    　前記基板に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部と、
    　前記基板に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、
    　前記基板の厚さ方向において前記第１電荷蓄積部の上部に形成され、前記第１電荷蓄積部と電気的に分離されて形成された第２電荷蓄積部と、
    　前記第２電荷蓄積部が形成された側の基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成された第１転送ゲート電極を備える縦型の第１転送トランジスタと、
    　前記第２電荷蓄積部に蓄積された信号電荷を前記フローティングディフュージョン部に転送する第２転送トランジスタと
    　を備える固体撮像装置。
  2. 　前記基板の光入射側には、少なくとも前記第２電荷蓄積部及び前記フローティングディフュージョン部を遮光する遮光膜が形成されている
    　請求項１に記載の固体撮像装置。
  3. 　前記光電変換部は、前記基板の光入射側に積層して形成されている
    　請求項２に記載の固体撮像装置。
  4. 　前記光電変換部は、遮光膜を兼ねる
    　請求項３に記載の固体撮像装置。
  5. 　前記光電変換部は、カルコパイライト系化合物で構成されている
    　請求項４に記載の固体撮像装置。
  6. 　前記光電変換部を画素毎に分離する画素分離部を備え、
    　前記画素分離部は、隣接する光電変換部間でポテンシャル障壁を形成するように不純物の濃度制御又は組成制御がなされた化合物半導体によって形成されている
    　請求項５に記載の固体撮像装置。
  7. 　前記光電変換部及び第１電荷蓄積部をリセットするリセットトランジスタを備え、
    　前記リセットトランジスタは、前記基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成されたリセットゲート電極を備える縦型のリセットトランジスタで構成されている
    　請求項６に記載の固体撮像装置。
  8. 　前記光電変換部と前記フローティングディフュージョン部と前記第１電荷蓄積部と前記第２電荷蓄積部と前記第１転送トランジスタと前記第２転送トランジスタとを含む画素を複数有し、該複数の画素が２次元アレイ状に配列され、
    　前記第１電荷蓄積部に蓄積された信号電荷は、全画素同時に前記第２電荷蓄積部に転送され、
    　前記第２電荷蓄積部に保持された信号電荷は、行毎に前記フローティングディフュージョン部に転送される
    　請求項１に記載の固体撮像装置。
  9. 　前記光電変換部は、シリサイド系化合物で構成されている
    　請求項５に記載の固体撮像装置。
  10. 　前記光電変換部は、有機材料で構成されている
    　請求項５に記載の固体撮像装置。
  11. 　前記光電変換部と前記基板とは電極を介して接続されており、前記光電変換部と前記電極とにより、前記基板が遮光されている
    　請求項１０に記載の固体撮像装置。
  12. 　前記光電変換部は、前記基板に格子整合するように形成されている
    　請求項６に記載の固体撮像装置。
  13. 　前記光電変換部の光入射側又は前記基板側には、中間層が形成されている
    　請求項６に記載の固体撮像装置。
  14. 　前記中間層は、電子親和力が前記基板の電子親和力と前記光電変換部の電子親和力の間になるように構成されている
    　請求項１３に記載の固体撮像装置。
  15. 　前記中間層は、前記光電変換部と反対導電型の材料で構成されている
    　請求項１３に記載の固体撮像装置。
  16. 　前記光電変換部は、前記基板内に形成されたｐｎ接合からなるフォトダイオードで構成されている
    　請求項３に記載の固体撮像装置。
  17. 　前記光電変換部で生成された信号電荷は、前記光電変換部と前記第１電荷蓄積部の不純物濃度に起因して生じるポテンシャル勾配により、前記第１電荷蓄積部側に移動する
    　請求項１６に記載の固体撮像装置。
  18. 　前記第１電荷蓄積部が形成された領域の前記基板上部に形成された転送電極を備え、
    　前記転送電極が電圧を印加することで、前記光電変換部で生成された信号電荷が前記第１電荷蓄積部側に移動する
    　請求項１６に記載の固体撮像装置。
  19. 　光量に応じた信号電荷を生成する光電変換部と、基板に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部と、前記基板に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、前記基板の厚さ方向において前記第１電荷蓄積部の上部に形成され、前記第１電荷蓄積部と電気的に分離されて形成された第２電荷蓄積部と、前記第２電荷蓄積部が形成された側の基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成された第１転送ゲート電極を備える縦型の第１転送トランジスタと、前記第２電荷蓄積部に蓄積された信号電荷を前記フローティングディフュージョン部に転送する第２転送トランジスタとを含む画素が２次元アレイ状に配列された画素領域を備える固体撮像装置において、
    　前記第１転送トランジスタをオンすることにより前記第１電荷蓄積部及び光電変換部に蓄積された信号電荷を、全画素同時に前記第２電荷蓄積部に転送し、
    　前記第２転送トランジスタをオンすることにより、前記第２電荷蓄積部に保持された信号電荷を行毎に読み出す
    　固体撮像装置の駆動方法。
  20. 　光学レンズと、
    　前記光学レンズに集光された光が入射される固体撮像装置であって、基板と、光量に応じた信号電荷を生成する光電変換部と、前記基板に形成され、前記信号電荷を電圧に変換するフローティングディフュージョン部と、基板に形成され、前記光電変換部で生成された信号電荷を蓄積する第１電荷蓄積部と、前記基板の厚さ方向において前記第１電荷蓄積部の上部に形成され、前記第１電荷蓄積部と電気的に分離されて形成された第２電荷蓄積部と、前記第２電荷蓄積部が形成された側の基板表面から前記第１電荷蓄積部に達する深さまで前記基板に埋め込まれて形成された第１転送ゲート電極を備える縦型の第１転送トランジスタと、前記第２電荷蓄積部に蓄積された信号電荷を前記フローティングディフュージョン部に転送する第２転送トランジスタとを備える固体撮像装置と、
    　前記固体撮像装置から出力される出力信号を処理する信号処理回路と
    　を含む電子機器。
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