JP7220775B2 - 検出装置 - Google Patents

Description

本発明は、検出装置に関する。

近年、個人認証等に用いられる生体センサとして、光学式の生体センサが知られている。生体センサとして、例えば指紋センサや静脈センサが知られている。光学式の生体センサは、フォトダイオード等の光電変換素子を有し、光電変換素子は、照射される光量に応じて出力される信号が変化する。特許文献１には、光電変換素子として、有機半導体から構成された有機光電層を用いる技術が開示されている。特許文献１では、複数の検出電極（特許文献１では、下部透明電極層）の上に有機光電層及び上部透明電極層の順に設けられる。

特開２０１７－１１２３７６号公報

特許文献１では、複数の検出電極に跨がって有機光電層が設けられているので、隣り合う検出電極の間で、リーク電流が発生する可能性がある。このため、特許文献１の技術を光学式の生体センサに適用すると、検出の高精細化が困難となる場合がある。

本発明は、検出電極間のリーク電流を抑制することが可能な検出装置を提供することを目的とする。

本発明の一態様の検出装置は、基板と、前記基板の検出領域に配列された複数の検出電極と、複数の前記検出電極を覆う有機半導体層と、前記有機半導体層の上に設けられた対向電極と、を有し、前記有機半導体層は、第１のｐ型半導体層及び第１のｎ型半導体層の少なくとも一方と、活性層と、を含み、前記活性層は、複数の前記検出電極のそれぞれと重畳する重畳領域ごとに設けられ、ｐ型半導体とｎ型半導体とが混在する構造を有し、第１の前記ｐ型半導体層又は第１の前記ｎ型半導体層は、前記検出電極と重畳しない非重畳領域に設けられ、隣り合う前記活性層の間に設けられる。

図１は、第１実施形態に係る検出装置を示す平面図である。 図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図３は、検出装置を示す回路図である。 図４は、部分検出領域を示す回路図である。 図５は、第１実施形態に係る検出装置の複数の部分検出領域を模式的に示す平面図である。 図６は、図５のＶＩ－ＶＩ’断面図である。 図７は、図５のＶＩＩ－ＶＩＩ’断面図である。 図８は、第１実施形態に係る検出装置の製造方法の一例を説明するための説明図である。 図９は、第２実施形態に係る検出装置の概略断面構成を示す断面図である。 図１０は、第３実施形態に係る表示装置の概略断面構成を示す断面図である。 図１１は、第４実施形態に係る検出装置の、バッファ層を模式的に示す断面図である。

発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１実施形態）
図１は、第１実施形態に係る検出装置を示す平面図である。図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。図１に示すように、検出装置１は、絶縁基板２１と、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。

図１に示すように、絶縁基板２１には、フレキシブルプリント基板７１を介して制御基板１０１が電気的に接続される。フレキシブルプリント基板７１には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源信号ＳＶＳ（図４参照）等の電圧信号をセンサ部１０及びゲート線駆動回路１５に供給する。

絶縁基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出電極３５、対向電極３６及び有機半導体層３１と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、複数の検出電極３５と重ならない領域である。ゲート線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。

センサ部１０は、有機半導体層３１と、複数の検出電極３５と、対向電極３６とを有する。複数の検出電極３５は、絶縁基板２１の検出領域ＡＡに配列される。有機半導体層３１は、複数の検出電極３５を覆って、検出領域ＡＡの全体に連続して設けられる。対向電極３６は、有機半導体層３１の上に設けられる。有機半導体層３１、複数の検出電極３５及び対向電極３６は、複数の検出電極３５のそれぞれに重なる領域ごとに、光電変換素子ＰＤ（フォトダイオード）を構成する。言い換えると、複数の光電変換素子ＰＤは、複数の検出電極３５に対応して設けられ、検出領域ＡＡに配列される。

図２に示すように、検出装置１は、さらに検出制御部１１と検出部４０とを有する。検出制御部１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０の機能の一部又は全部は、制御回路１０２に含まれる。図１では、検出回路４８は、フレキシブルプリント基板７１に設けられているが、制御回路１０２に内蔵されていてもよい。

センサ部１０は、光電変換素子ＰＤを有する光センサである。センサ部１０が有する光電変換素子ＰＤは、照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。また、センサ部１０は、ゲート線駆動回路１５から供給されるゲート駆動信号ＶＧＣＬに従って検出を行う。

検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御部１１は、選択信号ＳＥＬ等の各種制御信号を信号線選択回路１６に供給する。

ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＣＬ（図３参照）を駆動する回路である。ゲート線駆動回路１５は、複数のゲート線ＧＣＬを順次又は同時に選択し、選択されたゲート線ＧＣＬにゲート駆動信号ＶＧＣＬを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の光電変換素子ＰＤを選択する。

信号線選択回路１６は、複数の信号線ＳＧＬ（図３参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、検出制御部１１から供給される選択信号ＳＥＬに基づいて、選択された信号線ＳＧＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、光電変換素子ＰＤの検出信号Ｖｄｅｔを検出部４０に出力する。

検出部４０は、検出回路４８と、信号処理部４４と、座標抽出部４５と、記憶部４６と、検出タイミング制御部４７と、を備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、検出回路４８と、信号処理部４４と、座標抽出部４５と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Analog Front End）である。検出回路４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換する。

信号処理部４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理部４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理部４４は、検出回路４８からの信号に基づいて生体に関する情報を検出できる。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素濃度等である。

記憶部４６は、信号処理部４４で演算された信号を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。

座標抽出部４５は、信号処理部４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。座標抽出部４５は、センサ部１０の各光電変換素子ＰＤから出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報や、指Ｆｇや掌の血管の形状を示す二次元情報を生成する。なお、座標抽出部４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。

次に、検出装置１の回路構成例及び動作例について説明する。図３は、検出装置を示す回路図である。図４は、部分検出領域を示す回路図である。

図３に示すように、センサ部１０は、マトリクス状に配列された複数の部分検出領域ＰＡＡを有する。図４に示すように、部分検出領域ＰＡＡは、光電変換素子ＰＤと、容量素子Ｃａと、第１スイッチング素子Ｔｒとを含む。第１スイッチング素子Ｔｒは、光電変換素子ＰＤを構成する検出電極３５のそれぞれに対応して設けられる。第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor）で構成されている。第１スイッチング素子Ｔｒのゲートはゲート線ＧＣＬに接続される。第１スイッチング素子Ｔｒのソースは信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒのドレインは、光電変換素子ＰＤのアノード及び容量素子Ｃａに接続される。

光電変換素子ＰＤのカソードには、電源回路１０３から電源信号ＳＶＳが供給される。光電変換素子ＰＤは、逆バイアスで駆動される。また、容量素子Ｃａには、電源回路１０３から、容量素子Ｃａの初期電位となる基準信号ＶＲ１が供給される。

部分検出領域ＰＡＡに光が照射されると、光電変換素子ＰＤには光量に応じた電流が流れ、これにより容量素子Ｃａに電荷が蓄積される。第１スイッチング素子Ｔｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＧＬに電流が流れる。信号線ＳＧＬは、信号線選択回路１６を介して検出回路４８に接続される。これにより、検出装置１は、部分検出領域ＰＡＡごとに、光電変換素子ＰＤに照射される光の光量に応じた信号を検出できる。

図３に示すように、ゲート線ＧＣＬは、第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡと接続される。また、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８は、第２方向Ｄｙに配列され、それぞれゲート線駆動回路１５に接続される。なお、以下の説明において、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８を区別して説明する必要がない場合には、単にゲート線ＧＣＬと表す。ゲート線ＧＣＬの数は８本であるが、あくまで一例であり、ゲート線ＧＣＬは、８本以上、例えば２５６本配列されていてもよい。

なお、第１方向Ｄｘは、絶縁基板２１と平行な面内の一方向であり、例えば、ゲート線ＧＣＬと平行な方向である。また、第２方向Ｄｙは、絶縁基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。

信号線ＳＧＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡに接続される。また、複数の信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ１２は、第１方向Ｄｘに配列されて、それぞれ信号線選択回路１６及びリセット回路１７に接続される。信号線ＳＧＬの数は１２本であるが、あくまで一例であり、信号線ＳＧＬは、１２本以上、例えば２５２本配列されていてもよい。また、図３では、信号線選択回路１６とリセット回路１７との間にセンサ部１０が設けられている。これに限定されず、信号線選択回路１６とリセット回路１７とは、信号線ＳＧＬの同じ方向の端部にそれぞれ接続されていてもよい。

ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号を、レベルシフタ１５１を介して受け取る。ゲート線駆動回路１５は複数の第２スイッチング素子ＴｒＧ（図６参照）を有し、第２スイッチング素子ＴｒＧの動作により複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８を時分割的に順次選択する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬを介して、複数の第１スイッチング素子Ｔｒにゲート駆動信号ＶＧＣＬを供給する。これにより、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡが、検出対象として選択される。

信号線選択回路１６は、複数の選択信号線Ｌｓｅｌと、複数の出力信号線Ｌｏｕｔと、第３スイッチング素子ＴｒＳと、を有する。複数の第３スイッチング素子ＴｒＳは、それぞれ複数の信号線ＳＧＬに対応して設けられている。６本の信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６は、共通の出力信号線Ｌｏｕｔ１に接続される。６本の信号線ＳＧＬ７、ＳＧＬ８、…、ＳＧＬ１２は、共通の出力信号線Ｌｏｕｔ２に接続される。出力信号線Ｌｏｕｔ１、Ｌｏｕｔ２は、それぞれ検出回路４８に接続される。

ここで、信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６を第１信号線ブロックとし、信号線ＳＧＬ７、ＳＧＬ８、…、ＳＧＬ１２を第２信号線ブロックとする。複数の選択信号線Ｌｓｅｌは、１つの信号線ブロックに含まれる第３スイッチング素子ＴｒＳのゲートにそれぞれ接続される。また、１本の選択信号線Ｌｓｅｌは、複数の信号線ブロックの第３スイッチング素子ＴｒＳのゲートに接続される。具体的には、選択信号線Ｌｓｅｌ１、Ｌｓｅｌ２、…、Ｌｓｅｌ６は、信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６に対応する第３スイッチング素子ＴｒＳと接続される。また、１つの選択信号線Ｌｓｅｌ１は、信号線ＳＧＬ１に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ７に対応する第３スイッチング素子ＴｒＳと、に接続される。同様に、選択信号線Ｌｓｅｌ２は、信号線ＳＧＬ２に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ８に対応する第３スイッチング素子ＴｒＳと、に接続される。

制御回路１０２（図１参照）は、レベルシフタ１６１を介して、選択信号ＳＥＬを順次選択信号線Ｌｓｅｌに供給する。これにより、信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて信号線ＳＧＬを時分割的に順次選択する。また、信号線選択回路１６は、複数の信号線ブロックで同時に１本ずつ信号線ＳＧＬを選択する。このような構成により、検出装置１は、検出回路４８を含むＩＣ（Integrated Circuit）の数、又はＩＣの端子数を少なくすることができる。

図３に示すように、リセット回路１７は、基準信号線Ｌｖｒ、リセット信号線Ｌｒｓｔ及び第４スイッチング素子ＴｒＲを有する。第４スイッチング素子ＴｒＲは、複数の信号線ＳＧＬに対応して設けられている。基準信号線Ｌｖｒは、複数の第４スイッチング素子ＴｒＲのソース又はドレインの一方に接続される。リセット信号線Ｌｒｓｔは、複数の第４スイッチング素子ＴｒＲのゲートに接続される。

制御回路１０２は、リセット信号ＲＳＴ２を、レベルシフタ１７１を介してリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、複数の信号線ＳＧＬは基準信号線Ｌｖｒと電気的に接続される。電源回路１０３は、基準信号ＶＲ１を基準信号線Ｌｖｒに供給する。これにより、複数の部分検出領域ＰＡＡに含まれる容量素子Ｃａに基準信号ＶＲ１が供給される。

検出装置１は、リセット期間、露光期間及び読み出し期間を有する。電源回路１０３は、リセット期間、露光期間及び読み出し期間に亘って、電源信号ＳＶＳを光電変換素子ＰＤのカソードに供給する。また、リセット期間ではゲート線駆動回路１５は、順次ゲート線ＧＣＬを選択し、ゲート駆動信号ＶＧＣＬをゲート線ＧＣＬに順次供給する。これにより、リセット期間では、全ての部分検出領域ＰＡＡの容量素子Ｃａが順次信号線ＳＧＬと電気的に接続されて、基準信号ＶＲ１が供給される。この結果、容量素子Ｃａの容量がリセットされる。

露光期間では、各第１スイッチング素子Ｔｒがオフになり、それぞれの部分検出領域ＰＡＡで、光電変換素子ＰＤに照射された光に応じて電流が流れる。この結果、各容量素子Ｃａに電荷が蓄積される。

読み出し期間では、ゲート線駆動回路１５は、ゲート線ＧＣＬにゲート駆動信号ＶＧＣＬを順次供給する。これにより、各第１スイッチング素子Ｔｒがオンになる。また、制御回路１０２は、選択信号ＳＥＬ１、…、ＳＥＬ６を、信号線選択回路１６に順次供給する。これにより、ゲート駆動信号ＶＧＣＬにより選択された部分検出領域ＰＡＡの信号線ＳＧＬが順次、又は同時に検出回路４８に接続される。この結果、部分検出領域ＰＡＡごとに検出信号Ｖｄｅｔが検出回路４８に供給される。

検出装置１は、リセット期間、露光期間及び読み出し期間を、繰り返し実行して検出を行ってもよい。或いは、検出装置１は、指Ｆｇ等が検出面に接触又は近接したことを検出したタイミングで、検出動作を開始してもよい。また、複数の部分検出領域ＰＡＡが容量素子Ｃａを備えていない構成の場合には、露光期間と読み出し期間とが同じ期間に行われてもよい。この場合、露光期間において第１スイッチング素子Ｔｒは、光電変換素子ＰＤと信号線ＳＧＬとを接続する。これにより、照射された光に応じた電流が光電変換素子ＰＤから信号線ＳＧＬに流れる。

次に、検出装置１の詳細な構成について説明する。図５は、第１実施形態に係る検出装置の複数の部分検出領域を模式的に示す平面図である。図６は、図５のＶＩ－ＶＩ’断面図である。なお、図５では、図面を見やすくするために、検出電極３５及び第３導電層６７を二点鎖線で示している。また、図６では、検出領域ＡＡの層構造と周辺領域ＧＡの層構造との関係を示すために、ＶＩ－ＶＩ’線に沿う断面と、周辺領域ＧＡの第２スイッチング素子ＴｒＧを含む部分の断面とを、模式的に繋げて示している。さらに、図６では、周辺領域ＧＡの端子部７２を含む部分の断面を模式的に繋げて示している。

なお、検出装置１の説明において、絶縁基板２１の表面に垂直な方向において、絶縁基板２１から光電変換素子ＰＤの対向電極３６に向かう方向を「上側」又は単に「上」とする。対向電極３６から絶縁基板２１に向かう方向を「下側」又は単に「下」とする。また、「平面視」とは、絶縁基板２１の表面に垂直な方向から見た場合の配置関係を示す。

図５に示すように、部分検出領域ＰＡＡは、ゲート線ＧＣＬと、信号線ＳＧＬとで囲まれた領域である。本実施形態では、ゲート線ＧＣＬは、第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとを含む。第２ゲート線ＧＣＬＢは、第１ゲート線ＧＣＬＡと重なって設けられる。第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとは、絶縁層（第３無機絶縁層２２ｃ及び第４無機絶縁層２２ｄ（図６参照））を介して異なる層に設けられている。第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとは、任意の箇所で電気的に接続され、同じ電位を有するゲート駆動信号ＶＧＣＬが供給される。第１ゲート線ＧＣＬＡ及び第２ゲート線ＧＣＬＢの少なくとも一方が、ゲート線駆動回路１５に接続される。なお、図５、図６では、第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとは異なる幅を有しているが、同じ幅であってもよい。

複数の検出電極３５は、ゲート線ＧＣＬと、信号線ＳＧＬとで囲まれた領域にそれぞれ設けられる。また、有機半導体層３１及び対向電極３６は、複数の検出電極３５、ゲート線ＧＣＬと、信号線ＳＧＬ及び第１スイッチング素子Ｔｒを覆って連続して設けられる。第３導電層６７は、複数の検出電極３５のそれぞれと重なる領域に設けられ、また、第１スイッチング素子Ｔｒの一部を覆って設けられる。第３導電層６７は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）等の金属材料又はこれらの合金が用いられる。第３導電層６７は、外部から入射した光を反射する反射層として機能する。また、第３導電層６７は、第１スイッチング素子Ｔｒを保護する保護層としての機能も有する。

第１スイッチング素子Ｔｒは、ゲート線ＧＣＬと信号線ＳＧＬとの交差部の近傍に設けられる。第１スイッチング素子Ｔｒは、第１半導体６１、ソース電極６２、ドレイン電極６３、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂを含む。

第１半導体６１の一端は、コンタクトホールＨ１を介してソース電極６２と接続される。第１半導体６１の他端は、コンタクトホールＨ２を介してドレイン電極６３と接続される。信号線ＳＧＬのうち、第１半導体６１と重なる部分がソース電極６２である。また、第３導電層６７のうち、第１半導体６１と重なる部分がドレイン電極６３として機能する。第３導電層６７はコンタクトホールＨ３を介して検出電極３５と接続される。このような構成により、第１スイッチング素子Ｔｒは、光電変換素子ＰＤと信号線ＳＧＬとの間の接続と遮断とを切り換え可能になっている。

第１半導体６１は、酸化物半導体である。より好ましくは、第１半導体６１は、酸化物半導体のうち透明アモルファス酸化物半導体（ＴＡＯＳ：Transparent Amorphous Oxide Semiconductor）である。第１スイッチング素子Ｔｒに酸化物半導体を用いることにより、第１スイッチング素子Ｔｒのリーク電流を抑制できる。このため、検出装置１は、検出の高精細化を図った場合において、感度の低下を抑制することができる。

第１半導体６１は、第１方向Ｄｘに沿って設けられ、平面視で第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂと交差する。第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂは、それぞれ第１ゲート線ＧＣＬＡ及び第２ゲート線ＧＣＬＢから分岐して設けられる。言い換えると、第１ゲート線ＧＣＬＡ及び第２ゲート線ＧＣＬＢのうち、第１半導体６１と重なる部分がそれぞれ第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂとして機能する。第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂは、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金が用いられる。また、第１半導体６１の、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂと重なる部分にチャネル領域が形成される。

次に検出装置１の層構成について説明する。図６に示すように、アレイ基板２は、絶縁基板２１、第１スイッチング素子Ｔｒ、第２スイッチング素子ＴｒＧ、第１導電層６５、第２導電層６６、第３導電層６７、第４導電層６８、第１無機絶縁層２２ａから第５無機絶縁層２２ｅ、有機絶縁層２３ａ及び各種配線等を有する。

第１スイッチング素子Ｔｒは、絶縁基板２１に設けられている。絶縁基板２１は、例えばガラス基板である。或いは、絶縁基板２１は、ポリイミド等の樹脂で構成された樹脂基板又は樹脂フィルムであってもよい。絶縁基板２１として、樹脂フィルムを用いた場合には、アレイ基板２を曲面状に形成することが可能であり、検出装置１は、指Ｆｇや掌の形状に応じた曲面を有するセンサとして構成される。また、検出装置１は、酸化物半導体を含む第１スイッチング素子Ｔｒが絶縁基板２１の上に形成される。このため、例えばシリコン基板などの半導体基板を用いた場合に比べ、検出装置１は、検出領域ＡＡの面積を大きくすることが容易である。

第１ゲート電極６４Ａは、第１無機絶縁層２２ａ及び第２無機絶縁層２２ｂを介して絶縁基板２１の上に設けられる。第１無機絶縁層２２ａから第５無機絶縁層２２ｅの無機絶縁層は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等が用いられる。また、各無機絶縁層は、単層に限定されず積層膜であってもよい。

第３無機絶縁層２２ｃは、第１ゲート電極６４Ａを覆って第２無機絶縁層２２ｂの上に設けられる。第１半導体６１、第１導電層６５及び第２導電層６６は、第３無機絶縁層２２ｃの上に設けられる。第１導電層６５は、第１半導体６１のうちソース電極６２と接続される端部を覆って設けられる。第２導電層６６は、第１半導体６１のうちドレイン電極６３と接続される端部を覆って設けられる。

第４無機絶縁層２２ｄは、第１半導体６１、第１導電層６５及び第２導電層６６を覆って第３無機絶縁層２２ｃの上に設けられる。第２ゲート電極６４Ｂは、第４無機絶縁層２２ｄの上に設けられる。第１半導体６１は、絶縁基板２１に垂直な方向において、第１ゲート電極６４Ａと第２ゲート電極６４Ｂとの間に設けられる。つまり、第１スイッチング素子Ｔｒは、いわゆるデュアルゲート構造である。ただし、第１スイッチング素子Ｔｒは、第１ゲート電極６４Ａが設けられ、第２ゲート電極６４Ｂが設けられないボトムゲート構造でもよく、第１ゲート電極６４Ａが設けられず、第２ゲート電極６４Ｂのみが設けられるトップゲート構造でもよい。

第５無機絶縁層２２ｅは、第２ゲート電極６４Ｂを覆って第４無機絶縁層２２ｄの上に設けられる。ソース電極６２（信号線ＳＧＬ）及びドレイン電極６３（第３導電層６７）は、第５無機絶縁層２２ｅの上に設けられる。本実施形態では、ドレイン電極６３は、第１半導体６１の上に第４無機絶縁層２２ｄ及び第５無機絶縁層２２ｅを介して設けられた第３導電層６７である。

第４無機絶縁層２２ｄ及び第５無機絶縁層２２ｅにはコンタクトホールＨ１、コンタクトホールＨ２が設けられる。コンタクトホールＨ１の底部には第１導電層６５が露出する。ソース電極６２は、コンタクトホールＨ１及び第１導電層６５を介して第１半導体６１と電気的に接続される。同様に、コンタクトホールＨ２の底部には第２導電層６６が露出する。ドレイン電極６３は、コンタクトホールＨ２及び第２導電層６６を介して第１半導体６１と電気的に接続される。

第１導電層６５は、ソース電極６２と第１半導体６１との間において、少なくともコンタクトホールＨ１の底部と重なる部分に設けられ、第１半導体６１と接する。第２導電層６６は、ドレイン電極６３と第１半導体６１との間において、少なくともコンタクトホールＨ２の底部と重なる部分に設けられ、第１半導体６１と接する。第１導電層６５及び第２導電層６６が設けられているため、検出装置１は、コンタクトホールＨ１、Ｈ２をエッチングにより形成する際に、第１半導体６１がエッチング液により除去されることを抑制できる。つまり、検出装置１は、検出領域ＡＡの第１スイッチング素子Ｔｒと、周辺領域ＧＡの第２スイッチング素子ＴｒＧとを同じ工程で形成することができるため、製造コストを抑制できる。

第１導電層６５及び第２導電層６６は、第３導電層６７と同様にアルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）等の金属材料又はこれらの合金が用いられる。第１導電層６５及び第２導電層６６は、コンタクトホールＨ１、Ｈ２を形成する際にエッチングの進行を抑制する導電材料であればよい。

第３導電層６７は、平面視で、光電変換素子ＰＤと重なる領域に設けられる。第３導電層６７は、第１半導体６１、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂの上側にも設けられる。つまり、第３導電層６７は、絶縁基板２１に垂直な方向において、第１スイッチング素子Ｔｒと光電変換素子ＰＤとの間に設けられる。これにより、第３導電層６７は、光電変換素子ＰＤをアレイ基板２に形成する際に、第１スイッチング素子Ｔｒを保護する保護層としての機能を有する。

第２導電層６６は、第１半導体６１と重ならない領域において、第３導電層６７と対向して延在する。また、第１半導体６１と重ならない領域において、第４無機絶縁層２２ｄの上に第４導電層６８が設けられる。第４導電層６８は、第２導電層６６と第３導電層６７との間に設けられる。これにより、第２導電層６６と第４導電層６８との間に容量が形成され、第３導電層６７と第４導電層６８との間に容量が形成される。第２導電層６６、第３導電層６７及び第４導電層６８により形成される容量は、図４に示す容量素子Ｃａの容量である。

有機絶縁層２３ａは、ソース電極６２（信号線ＳＧＬ）及びドレイン電極６３（第３導電層６７）を覆って、第５無機絶縁層２２ｅの上に設けられる。有機絶縁層２３ａは、第１スイッチング素子Ｔｒや、各種導電層で形成される凹凸を平坦化する平坦化層である。

光電変換素子ＰＤは、有機半導体層３１と、検出電極３５と、対向電極３６とを含む。光電変換素子ＰＤは、アレイ基板２の有機絶縁層２３ａの上に設けられ、絶縁基板２１に垂直な方向において、検出電極３５、有機半導体層３１、対向電極３６の順に積層される。

検出電極３５は、光電変換素子ＰＤのアノードであり、検出信号Ｖｄｅｔを読み出すための電極である。検出電極３５は、有機絶縁層２３ａに設けられたコンタクトホールＨ３を介して第３導電層６７と電気的に接続される。検出電極３５は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属材料が用いられる。又は、検出電極３５は、これらの金属材料が複数積層された積層膜であってもよい。検出電極３５は、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電材料であってもよい。

有機半導体層３１は、複数の検出電極３５に亘って連続して設けられる。有機半導体層３１の材料として、例えば、低分子有機材料であるＣ６０（フラーレン）、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル：Phenyl C61-butyric acid methyl ester）、ＣｕＰｃ（銅フタロシアニン：Copper phthalocyanine）、Ｆ１６ＣｕＰｃ（フッ素化銅フタロシアニン）、ｒｕｂｒｅｎｅ（ルブレン：5,6,11,12-tetraphenyltetracene）、ＰＤＩ（Perylene（ペリレン）の誘導体）等を用いることができる。

また、有機半導体層３１は、上述した低分子有機材料と高分子有機材料とを組み合わせた材料が用いられる。高分子有機材料として、例えばＰ３ＨＴ（poly（3-hexylthiophene））、Ｆ８ＢＴ（F8-alt-benzothiadiazole）等を用いることができる。有機半導体層３１は、Ｐ３ＨＴとＰＣＢＭとが混合した状態（海島構造）の膜、又はＦ８ＢＴとＰＤＩとが混合した状態の膜とすることができる。有機半導体層３１の詳細な構成については、後述する。

対向電極３６は、有機半導体層３１の上に設けられる。つまり、１つの対向電極３６は、複数の検出電極３５と対向する。対向電極３６、光電変換素子ＰＤのカソードであり、電源信号ＳＶＳが供給されて複数の光電変換素子ＰＤに対して共通の電位を与えるための電極である。対向電極３６は、例えばＩＴＯ等の透光性導電層である。指Ｆｇや掌で反射した光Ｌ２（図１０参照）は、対向電極３６を透過して有機半導体層３１に入射する。なお、本実施形態では、検出電極３５がアノード、対向電極３６がカソードとしたが、逆の構成、すなわち、検出電極３５がカソード、対向電極３６がアノードであってもよい。

周辺領域ＧＡには、ゲート線駆動回路１５が有する第２スイッチング素子ＴｒＧが設けられている。第２スイッチング素子ＴｒＧは、第１スイッチング素子Ｔｒと同一の絶縁基板２１に設けられる。第２スイッチング素子ＴｒＧは、第２半導体８１、ソース電極８２、ドレイン電極８３及びゲート電極８４を含む。

第２半導体８１は、ポリシリコンである。より好ましくは、第２半導体８１は、低温ポリシリコン（以下、ＬＴＰＳ（Low Temperature Polycrystalline Silicone）と表す）である。ＬＴＰＳを用いた第２スイッチング素子ＴｒＧは、６００℃以下のプロセス温度で製造できる。このため、ゲート線駆動回路１５や信号線選択回路１６等の回路を、第１スイッチング素子Ｔｒと同一基板上に形成できる。ポリシリコンは、ａ－Ｓｉに比べキャリアの移動度が高い。このため、検出装置１は、第２スイッチング素子ＴｒＧにａ－Ｓｉを用いた場合に比べ、ゲート線駆動回路１５を小型化できる。この結果、検出装置１は、周辺領域ＧＡの面積を小さくすることができる。また、ポリシリコンを用いた第２スイッチング素子ＴｒＧは、ａ－Ｓｉに比べ信頼性が高い。

第２半導体８１は、第１無機絶縁層２２ａの上に設けられる。つまり、第１スイッチング素子Ｔｒの第１半導体６１は、絶縁基板２１に垂直な方向において、第２スイッチング素子ＴｒＧの第２半導体８１よりも絶縁基板２１から離れた位置に設けられる。これにより、ポリシリコンからなる第２半導体８１と、酸化物半導体からなる第１半導体６１を同一の絶縁基板２１に形成できる。

ゲート電極８４は、第２無機絶縁層２２ｂを介して第２半導体８１の上側に設けられる。ゲート電極８４は、第２ゲート電極６４Ｂと同層に設けられる。第２スイッチング素子ＴｒＧは、いわゆるトップゲート構造である。ただし、第２スイッチング素子ＴｒＧは、デュアルゲート構造でもよく、ボトムゲート構造でもよい。

ソース電極８２及びドレイン電極８３は、第５無機絶縁層２２ｅの上に設けられる。ソース電極８２及びドレイン電極８３は、第１スイッチング素子Ｔｒのソース電極６２及びドレイン電極６３と同層に設けられる。コンタクトホールＨ４、Ｈ５は、第２無機絶縁層２２ｂから第５無機絶縁層２２ｅを貫通して設けられる。ソース電極８２は、コンタクトホールＨ４を介して第２半導体８１と電気的に接続される。ドレイン電極８３は、コンタクトホールＨ５を介して第２半導体８１と電気的に接続される。第１スイッチング素子Ｔｒには、第１導電層６５及び第２導電層６６が設けられているため、検出装置１は、コンタクトホールＨ１、Ｈ２とコンタクトホールＨ４、Ｈ５とを同一工程で形成できる。

なお、図３に示す、信号線選択回路１６が有する第３スイッチング素子ＴｒＳ及びリセット回路１７が有する第４スイッチング素子ＴｒＲも、第２スイッチング素子ＴｒＧと同様の構成とすることができる。すなわち、第３スイッチング素子ＴｒＳ及び第４スイッチング素子ＴｒＲの半導体は、ポリシリコンであり、より好ましくはＬＴＰＳである。この場合、検出装置１は、信号線選択回路１６及びリセット回路１７の回路規模を抑制できる。これに限定されず、第３スイッチング素子ＴｒＳ及び第４スイッチング素子ＴｒＲの半導体は、ＴＡＯＳを含む酸化物半導体であってもよい。

端子部７２は、周辺領域ＧＡのうち、ゲート線駆動回路１５が設けられた領域とは異なる位置に設けられる。端子部７２は、第１端子導電層７３、第２端子導電層７４及び第３端子導電層７５を有する。第１端子導電層７３は、第２ゲート電極６４Ｂと同層に、第２無機絶縁層２２ｂの上に設けられる。コンタクトホールＨ６は、第３無機絶縁層２２ｃから第５無機絶縁層２２ｅ及び有機絶縁層２３ａを連通して設けられる。

第２端子導電層７４及び第３端子導電層７５は、コンタクトホールＨ６内に、この順で積層され、第１端子導電層７３と電気的に接続される。第２端子導電層７４は、第３導電層６７等と同じ材料を用い、同じ工程で形成できる。また、第３端子導電層７５は、検出電極３５と同じ材料を用い、同じ工程で形成できる。対向電極３６は、周辺領域ＧＡまで延在し、端子部７２と電気的に接続される。なお、図６では１つの端子部７２を示しているが、端子部７２は間隔を有して複数配列されていてもよい。また、複数の端子部７２は、フレキシブルプリント基板７１（図１参照）との接続端子や駆動ＩＣとの接続端子として設けられていてもよい。なお、検出装置１は、必要に応じて、対向電極３６の上側に、保護層やカバーガラス等を設けてもよい。

次に有機半導体層３１の構成について説明する。図７は、図５のＶＩＩ－ＶＩＩ’断面図である。図７は、図５に示す複数の部分検出領域ＰＡＡを、第１方向Ｄｘに沿って切断した場合の断面図である。なお、複数の部分検出領域ＰＡＡを、第２方向Ｄｙに沿って切断した場合の断面図も図７と同様である。また、図７ではアレイ基板２を簡略化して示しているが、複数の検出電極３５は、アレイ基板２の有機絶縁層２３ａ（図６参照）の上に設けられる。

複数の検出電極３５は、離隔して配置される。ここで、複数の検出電極３５のそれぞれと重畳する領域を、重畳領域Ｒ１とする。また、複数の検出電極３５と重畳しない領域、すなわち隣り合う検出電極３５の間の領域を、非重畳領域Ｒ２とする。それぞれの重畳領域Ｒ１で積層された検出電極３５、有機半導体層３１及び対向電極３６により光電変換素子ＰＤが構成される。

有機半導体層３１及び対向電極３６は、複数の検出電極３５を覆って、重畳領域Ｒ１及び非重畳領域Ｒ２に亘って設けられる。有機半導体層３１は、ｐ型半導体層３２と、ｐ型半導体３４ａとｎ型半導体３４ｂが混合して形成された活性層３４とを有する。有機半導体層３１は、重畳領域Ｒ１と非重畳領域Ｒ２とで異なる構成を有する。具体的には、重畳領域Ｒ１において、有機半導体層３１は、バッファ層３７（第２のバッファ層）と、ｐ型半導体層３２（第２のｐ型半導体層）と、活性層３４と、バッファ層３８（第１のバッファ層）とを含む。絶縁基板２１に垂直な方向において、活性層３４は、ｐ型半導体層３２とバッファ層３７との間に設けられる。ｐ型半導体層３２（第２のｐ型半導体層３２ｂ）とバッファ層３８は、活性層３４と対向電極３６との間に設けられる。また、ｐ型半導体層３２（第２のｐ型半導体層３２ｂ）とバッファ層３８は、重畳領域Ｒ１と非重畳領域Ｒ２に渡って配置される。バッファ層３７は複数設けられ、複数のバッファ層３７は、活性層３４と検出電極３５との間に設けられ、検出電極３５ごとに互いに離隔して設けられる。本実施形態では、絶縁基板２１に垂直な方向において、検出電極３５、バッファ層３７、活性層３４、ｐ型半導体層３２、バッファ層３８、対向電極３６の順に積層される。

活性層３４は、ｐ型半導体３４ａとｎ型半導体３４ｂとが混在するバルクヘテロ構造を有する。活性層３４は、ｐ型半導体３４ａとｎ型半導体３４ｂが所望の比率（例えば、１：２の比率）で分布しており、検出電極３５、対向電極３６の近傍では、ｐ型半導体３４ａ、及びｎ型半導体３４ｂの比率が、ｐ型半導体３４ａ＞ｎ型半導体３４ｂや、ｎ型半導体３４ｂ＞ｐ型半導体３４ａとなるように、垂直方向の密度分布がグラデーションを有する構成となっている。活性層３４に光が照射されると、ｐ型半導体３４ａ及びｎ型半導体３４ｂのそれぞれに正孔電子対が発生する。活性層３４で発生した正孔及び電子は、それぞれ活性層３４内を移動し検出電極３５（アノード）又は対向電極３６（カソード）の方向に移動する。

バッファ層３７、３８は、活性層３４で発生した正孔及び電子が検出電極３５又は対向電極３６に到達しやすくするために設けられる。バッファ層３７は、電子輸送層(またはホールブロック層)として、バッファ層３８は、ホール輸送層(電子ブロック層)として機能する。バッファ層３７の材料としては、ＺｎＯやポリエチレンイミンなどが、バッファ層３８の材料としては、ＷＯ３、ＭｏＯ３やＰＥＤＯＴ/ＰＳＳなどを用いることができる。ｐ型半導体層３２は、活性層３４が有するｐ型半導体３４ａ及びｎ型半導体３４ｂと接する。ｐ型半導体層３２及び活性層３４のｐ型半導体３４ａは、上述した有機材料のうち、例えばＰ３ＨＴが用いられる。ｎ型半導体層３３（図８参照）及び活性層３４のｎ型半導体３４ｂは、上述した有機材料のうち、例えばＰＣＢＭが用いられる。

重畳領域Ｒ１では、絶縁基板２１に垂直な方向で、有機半導体層３１のｐ型半導体（ｐ型半導体層３２及び活性層３４のｐ型半導体３４ａを含む）と、ｎ型半導体（活性層３４のｎ型半導体３４ｂを含む）との比率が異なる。単位体積あたりのｐ型半導体とｎ型半導体との比率を比率ＲＴ＝（ｐ型半導体の体積／ｎ型半導体の体積）とすると、絶縁基板２１に垂直な方向で、ｐ型半導体層３２、活性層３４の順に比率ＲＴが小さくなる。

非重畳領域Ｒ２において、有機半導体層３１は、ｐ型半導体から構成されるｐ型半導体層３２及びｎ型半導体から構成されるｎ型半導体層３３の少なくとも一方を有して構成される。本実施形態では、非重畳領域Ｒ２において、絶縁基板２１に垂直な方向において、第１のｐ型半導体層３２ａ、第２のｐ型半導体層３２ｂ、バッファ層３８、対向電極３６の順に積層される。すなわち、非重畳領域Ｒ２では、バルクヘテロ構造を有する活性層３４が設けられず、第１のｐ型半導体層３２ａと第２のｐ型半導体層３２ｂとが絶縁基板２１に垂直な方向で接して積層される。

非重畳領域Ｒ２の第１のｐ型半導体層３２ａは、アレイ基板２の有機絶縁層２３ａ（図６参照）上に設けられる。第１のｐ型半導体層３２ａは、隣り合う検出電極３５の間に亘って連続して設けられる。また、第１のｐ型半導体層３２ａは、隣り合う活性層３４の間に亘って連続して設けられる。

非重畳領域Ｒ２の第２のｐ型半導体層３２ｂは、重畳領域Ｒ１に設けられたｐ型半導体層３２と連続して設けられる。ｐ型半導体層３２は、重畳領域Ｒ１及び非重畳領域Ｒ２に亘って連続して設けられ、活性層３４及び第１のｐ型半導体層３２ａの上に設けられる。

このように、有機半導体層３１は、重畳領域Ｒ１ごとに活性層３４が設けられる。また、非重畳領域Ｒ２には、活性層３４の間及び検出電極３５の間に、第１のｐ型半導体層３２ａが連続して設けられる。これにより、活性層３４を重畳領域Ｒ１及び非重畳領域Ｒ２に亘って連続して設けた場合に比べて、活性層３４で発生した正孔又は電子が検出電極３５間で移動することを抑制できる。例えば、光が照射されることで、隣り合う一方の検出電極３５と他方の検出電極３５とが異なる電位となった場合であっても、活性層３４で発生した正孔又は電子が一方の検出電極３５から他方の検出電極３５に移動することを抑制できる。したがって、検出装置１は、検出電極３５間のリーク電流を抑制することが可能である。この結果、検出装置１は、検出の高精細化を図ることができる。

なお、図５から図７に示した有機半導体層３１、検出電極３５及び対向電極３６の構成はあくまで一例であり、適宜変更できる。例えば、検出電極３５の平面視での形状は、矩形状に限定されず、多角形状、異形状等の他の形状であってもよい。

図８は、第１実施形態に係る検出装置の製造方法の一例を説明するための説明図である。図８に示すように、成膜装置は、複数の検出電極３５及びバッファ層３７を覆ってアレイ基板２の上にｎ型半導体層３３を形成する（ステップＳＴ１１）。ｎ型半導体層３３は、スピンコート法、スクリーン印刷法、インクジェット印刷法などの塗布法により形成される。

次に、成膜装置は、ｎ型半導体層３３の上にレジスト層２０１を形成する（ステップＳＴ１２）。レジスト層２０１は、重畳領域Ｒ１に形成され、非重畳領域Ｒ２には形成されない。つまり、非重畳領域Ｒ２においてｎ型半導体層３３はレジスト層２０１から露出して形成される。レジスト層２０１は、塗布法及びフォトリソグラフィ法を用いて形成される。

次に、成膜装置は、ドライエッチングによりレジスト層２０１及び非重畳領域Ｒ２のｎ型半導体層３３を除去する（ステップＳＴ１３）。ドライエッチングとして、反応性イオンエッチング（以下、ＲＩＥ（Reactive Ion Etching）と表す）を採用することができる。ＲＩＥには、酸素分子（Ｏ_２）２１０を含む酸素ガスが用いられる。

成膜装置は、さらにＲＩＥを行うことで、レジスト層２０１を除去し、重畳領域Ｒ１に露出したｎ型半導体層３３を除去する（ステップＳＴ１４）。高分子有機材料を用いることで、重畳領域Ｒ１のｎ型半導体層３３は、ＲＩＥにより除去される部分と、除去されない部分とが生じ、多数の微細な孔部を有するポーラス構造３３ｐが形成される。

レジスト層２０１の存在により、非重畳領域Ｒ２のエッチングが重畳領域Ｒ１よりも進行する。これにより、非重畳領域Ｒ２において、ｎ型半導体層３３が除去されてアレイ基板２の表面が露出し、重畳領域Ｒ１のｎ型半導体層３３には、ポーラス構造３３ｐが形成される（ステップＳＴ１５）。

成膜装置は、重畳領域Ｒ１及び非重畳領域Ｒ２に亘ってｐ型半導体層３２を塗布形成する（ステップＳＴ１６）。ｐ型半導体層３２は、ポーラス構造３３ｐの孔部を充填するように形成され、これにより、重畳領域Ｒ１では、ｐ型半導体３４ａとｎ型半導体３４ｂとが混在する活性層３４が形成される。非重畳領域Ｒ２では、アレイ基板２の上にｐ型半導体層３２が単層で形成される。

成膜装置は、ｐ型半導体層３２の上に対向電極３６及びバッファ層３８を形成する（ステップＳＴ１７）。対向電極３６及びバッファ層３８は、重畳領域Ｒ１及び非重畳領域Ｒ２に亘って連続して形成される。対向電極３６及びバッファ層３８は、スパッタや蒸着などの薄膜法により形成される。以上のような工程により、重畳領域Ｒ１と非重畳領域Ｒ２とで有機半導体層３１の構成を異ならせて形成することができる。具体的には、重畳領域Ｒ１ごとに活性層３４が分離してパターニングされ、非重畳領域Ｒ２には、活性層３４の間及び検出電極３５の間にｐ型半導体層３２（第１のｐ型半導体層３２ａ）が設けられる。

なお、図８に示す工程はあくまで一例であり、検出装置１の製造方法は適宜変更することができる。例えば、レジスト層２０１に換えてメタルマスクを用いてもよい。

（第２実施形態）
図９は、第２実施形態に係る検出装置の概略断面構成を示す断面図である。なお、以下の説明においては、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

図９に示すように、第２実施形態の検出装置１Ａでは、第１実施形態と比較して、ｐ型半導体層３２に換えてｎ型半導体層３３が設けられている。具体的には、非重畳領域Ｒ２において、ｎ型半導体層３３は、単層で設けられ、隣り合う検出電極３５の間のアレイ基板２の表面から対向電極３６まで連続して設けられる。非重畳領域Ｒ２において、アレイ基板２の上に、第１のｎ型半導体層３３ａ、第２のｎ型半導体層３３ｂ、バッファ層３８、対向電極３６の順に積層され、ｐ型半導体層３２は設けられない。なお、重畳領域Ｒ１の積層構造は第１実施形態と同様に、絶縁基板２１に垂直な方向において、検出電極３５、バッファ層３７、活性層３４、ｎ型半導体層３３、バッファ層３８、対向電極３６の順に積層される。

つまり、活性層３４と対向電極３６との間に、ｎ型半導体層３３（第２のｎ型半導体層）とバッファ層３８を有し、ｎ型半導体層３３とバッファ層３８は、重畳領域Ｒ１と非重畳領域Ｒ２に渡って配置される。非重畳領域Ｒ２において、第１のｎ型半導体層３３ａと第２のｎ型半導体層３３ｂとが、絶縁基板２１に垂直な方向で接して積層される。非重畳領域Ｒ２の第２のｎ型半導体層３３ｂは、重畳領域Ｒ１のｎ型半導体層３３と連続して設けられる。また、非重畳領域Ｒ２の第１のｎ型半導体層３３ａは、隣り合う検出電極３５の間に設けられ、かつ、隣り合う活性層３４の間にも設けられる。

第２実施形態においても、重畳領域Ｒ１ごとに活性層３４が設けられる。また、非重畳領域Ｒ２には、活性層３４の間及び検出電極３５の間に、第１のｎ型半導体層３３ａが連続して設けられる。これにより、検出装置１Ａは、検出電極３５間のリーク電流を抑制することが可能である。

（第３実施形態）
図１０は、第３実施形態に係る表示装置の概略断面構成を示す断面図である。図１０に示すように、表示装置１２０は、検出装置１と、表示パネル１２１と、タッチパネル１２２と、カバーガラス１２３とを有する。表示パネル１２１は、例えば、表示素子として発光素子を用いた有機ＥＬディスプレイパネル（ＯＬＥＤ： Organic Light Emitting Diode）や無機ＥＬディスプレイ（μ－ＬＥＤ、Ｍｉｎｉ－ＬＥＤ）であってもよい。或いは、表示パネル１２１は、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。

表示パネル１２１は、第１主面１２１ａと、第１主面１２１ａと反対側の第２主面１２１ｂとを有する。第１主面１２１ａは、表示素子からの光Ｌ１をカバーガラス１２３に向けて照射して、画像を表示する面である。第１主面１２１ａは、画像を表示する表示領域ＤＡを有する。

タッチパネル１２２は、例えば静電容量方式により、カバーガラス１２３の表面に接触又は近接する指Ｆｇを検出する。タッチパネル１２２は、透光性を有し、光Ｌ１及びカバーガラス１２３と空気との界面で反射した光Ｌ２を透過できる。なお、表示装置１２０は、タッチパネル１２２を有さない構成であってもよい。また、表示パネル１２１は、タッチパネル１２２と一体化されていてもよく、タッチパネル１２２の機能を内蔵してもよい。

カバーガラス１２３は、表示パネル１２１等を保護するための部材であり、表示パネル１２１等を覆っている。カバーガラス１２３は、例えばガラス基板である。なお、カバーガラス１２３に限定されず、樹脂基板等がタッチパネル１２２の上に設けられていてもよい。

検出装置１は、表示パネル１２１の第２主面１２１ｂと対向して設けられる。検出装置１は、指Ｆｇで反射した光Ｌ２を検出することで、指Ｆｇの表面の凹凸を検出できる。又は、検出装置１は、指Ｆｇの内部で反射した光Ｌ２を検出することで、静脈パターン、脈波、脈拍等の生体情報を検出できる。検出装置１は大面積化が容易であるため、検出装置１の検出領域ＡＡは、表示パネル１２１の表示領域ＤＡの全体と対向して設けられる。なお、これに限定されず、検出領域ＡＡは、表示パネル１２１の表示領域ＤＡの一部と対向していてもよい。なお、検出装置１は、表示装置１２０として設けられる構成に限定されず、検出装置１と光源とを備えた生体認証装置として構成されてもよい。この場合、検出装置１は、指Ｆｇ等で反射した光Ｌ２を検出する構成に限定されず、指Ｆｇ等を透過した光Ｌ２を検出する構成を採用することもできる。

（第４実施形態）
図１１は、第４実施形態に係る検出装置の、バッファ層を模式的に示す断面図である。図１１に示すように、第４実施形態の検出装置１Ｂにおいて、バッファ層３７（第２のバッファ層）は、酸化亜鉛（ＺｎＯ）ナノ粒子３７ａと、酢酸亜鉛（Zinc acetate）層３７ｂとを含む。複数の酸化亜鉛ナノ粒子３７ａは、活性層３４と検出電極３５との間に分散される。酢酸亜鉛層３７ｂは、活性層３４と検出電極３５との間で、複数の酸化亜鉛ナノ粒子３７ａの間隙に設けられる。酢酸亜鉛層３７ｂは、複数の酸化亜鉛ナノ粒子３７ａの間隙を埋めるように設けられ、活性層３４及び検出電極３５に接する。バッファ層３７は、酸化亜鉛ナノ粒子３７ａと酢酸亜鉛層３７ｂとが混合されたインクを用いて塗布することにより形成できる。

酸化亜鉛ナノ粒子３７ａは、活性層３４で発生した電子が検出電極３５に到達しやすくするために設けられ、電子輸送層として機能する。一方、酢酸亜鉛層３７ｂは、正孔の移動を規制するホールブロック層として機能する。

これにより、バッファ層３７は、例えば、バッファ層３７が酢酸亜鉛層３７ｂを有さず、酸化亜鉛ナノ粒子３７ａ単体の膜として形成された場合に比べて、酸化亜鉛ナノ粒子３７ａの間隙を通る正孔の移動を抑制できる。この結果、光電変換素子ＰＤは、逆バイアス駆動された場合における暗電流を抑制することができる。

暗電流の大きさは、酢酸亜鉛層３７ｂの濃度、すなわち、酸化亜鉛ナノ粒子３７ａと酢酸亜鉛層３７ｂとの比率で制御することができる。例えば、バッファ層３７に用いられる酢酸亜鉛混合溶液の酢酸亜鉛濃度に応じて、暗電流が変化する。より好ましくは、酢酸亜鉛層３７ｂの濃度は、０．３ｍｏｌ／Ｌ以上、０．４ｍｏｌ／Ｌ以下である。本実施形態において、暗電流は、バッファ層３７が酸化亜鉛ナノ粒子３７ａ単体の膜として形成された場合に比べて、１／１００以上１／１０以下程度に小さくすることができる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。

１、１Ａ 検出装置
２ アレイ基板
１０ センサ部
１５ ゲート線駆動回路
１６ 信号線選択回路
１７ リセット回路
２１ 絶縁基板
３１ 有機半導体層
３２ ｐ型半導体層
３３ ｎ型半導体層
３４ 活性層
３５ 検出電極
３６ 対向電極
３７、３８ バッファ層
４０ 検出部
６１ 第１半導体
６２ ソース電極
６３ ドレイン電極
６４Ａ 第１ゲート電極
６４Ｂ 第２ゲート電極
１２０ 表示装置
１２１ 表示パネル
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＣＬ ゲート線
ＰＤ 光電変換素子
ＳＧＬ 信号線
Ｔｒ 第１スイッチング素子
ＴｒＧ 第２スイッチング素子
ＴｒＳ 第３スイッチング素子
ＴｒＲ 第４スイッチング素子

Claims (7)

1. 基板と、
   前記基板の検出領域に配列された複数の検出電極と、
   複数の前記検出電極を覆う有機半導体層と、
   前記有機半導体層の上に設けられた対向電極と、を有し、
   前記有機半導体層は、第１の半導体層と、第２の半導体層と、活性層と、を含み、
   前記活性層は、複数の前記検出電極のそれぞれと重畳する重畳領域ごとに設けられ、ｐ型半導体とｎ型半導体とが混在する構造を有し、
   前記第１の半導体層は、前記検出電極と重畳しない非重畳領域に設けられ、隣り合う前記活性層の間に設けられ、
   前記第２の半導体層は、前記重畳領域と前記非重畳領域に渡って配置され、
   前記第１の半導体層と前記第２の半導体層は、ｐ型半導体層又はｎ型半導体層のいずれか一方であり、前記非重畳領域において前記基板に垂直な方向で接して積層される
   検出装置。
2. 前記活性層と前記対向電極との間に、前記第２の半導体層と第１のバッファ層を有し、当該第２の半導体層と前記第１のバッファ層は、前記重畳領域と前記非重畳領域に渡って配置され、
   前記第１の半導体層と前記第２の半導体層とは、ｐ型半導体層である
   請求項１に記載の検出装置。
3. 前記活性層と前記対向電極との間に、前記第２の半導体層と第１のバッファ層を有し、当該第２の半導体層と前記第１のバッファ層は、前記重畳領域と前記非重畳領域に渡って配置され、
   前記第１の半導体層と前記第２の半導体層とは、ｎ型半導体層である
   請求項１に記載の検出装置。
4. 前記重畳領域において、前記基板に垂直な方向で、前記有機半導体層の前記ｐ型半導体と前記ｎ型半導体との比率が異なる
   請求項１から請求項３のいずれか１項に記載の検出装置。
5. 複数の第２のバッファ層を有し、
   複数の前記第２のバッファ層は、前記活性層と前記検出電極との間に設けられ、前記検出電極ごとに互いに離隔して設けられる
   請求項１から請求項４のいずれか１項に記載の検出装置。
6. 前記第２のバッファ層は、複数の酸化亜鉛ナノ粒子と、複数の前記酸化亜鉛ナノ粒子の間隙に設けられた酢酸亜鉛層とを含む
   請求項５に記載の検出装置。
7. 前記基板と、前記基板に設けられ複数の前記検出電極のそれぞれに対応するスイッチング素子と、複数のゲート線と、複数の信号線と、複数の前記スイッチング素子、複数の前記ゲート線及び複数の前記信号線を覆う平坦化層と、を含むアレイ基板を有し、
   複数の前記検出電極、前記有機半導体層及び前記対向電極は、前記平坦化層の上に設けられる
   請求項１から請求項６のいずれか１項に記載の検出装置。

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