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WO2012115000A1 - アクティブマトリクス基板、表示装置及びテレビ受信装置 - Google Patents

アクティブマトリクス基板、表示装置及びテレビ受信装置 Download PDF

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WO2012115000A1
WO2012115000A1 PCT/JP2012/053797 JP2012053797W WO2012115000A1 WO 2012115000 A1 WO2012115000 A1 WO 2012115000A1 JP 2012053797 W JP2012053797 W JP 2012053797W WO 2012115000 A1 WO2012115000 A1 WO 2012115000A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
active matrix
matrix substrate
gate
pixel
Prior art date
Application number
PCT/JP2012/053797
Other languages
English (en)
French (fr)
Inventor
輝幸 中西
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2012115000A1 publication Critical patent/WO2012115000A1/ja

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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to an active matrix substrate, a display device, and a television receiver.
  • a liquid crystal panel used in a liquid crystal display device has a structure in which a liquid crystal layer is sandwiched between a pair of glass substrates, one of which includes a TFT (Thin Film Transistor) as an active element.
  • An active matrix substrate is used.
  • this active matrix substrate a large number of gate lines and source lines are provided in a lattice pattern in the display area, and a film-like pixel electrode is disposed in an area surrounded by the gate lines and the source lines.
  • a pixel as a display unit is configured.
  • the pixel electrode is provided on the upper layer side relative to a wiring group such as a gate wiring and a source wiring.
  • Such an active matrix substrate active matrix type TFT array
  • Patent Document 1 Such an active matrix substrate (active matrix type TFT array) is disclosed in Patent Document 1, for example.
  • a residual film of the pixel electrode may remain between the adjacent pixel electrodes with the gate wiring or the like interposed therebetween. If such a residual film remains, a short circuit may occur between adjacent pixel electrodes, which may reduce the manufacturing yield.
  • a glass substrate for example, a CF substrate
  • this light-shielding part is provided in the position which overlaps with locations other than the pixel electrode on an active matrix substrate. For this reason, when a short circuit occurs between the pixel electrodes adjacent to each other with the gate wiring or the like interposed therebetween, it is impossible to confirm the presence or absence of the short circuit from the surface side of the liquid crystal panel after the liquid crystal panel is manufactured. Furthermore, since the wiring group such as the gate wiring is formed of a light-shielding material, it is impossible to confirm the presence or absence of a short circuit from the back side of the liquid crystal panel.
  • An object of the present invention is to provide an active matrix substrate in which the presence or absence of a short circuit between adjacent pixel electrodes can be confirmed from the back side.
  • the technology disclosed in this specification includes a light-transmitting substrate, a plurality of pixel electrodes arranged in a matrix on the substrate, a first wiring arranged on the substrate, and the substrate.
  • An active matrix substrate provided with a second wiring, wherein the pixel electrode is provided on an upper layer side relative to the first wiring, and the first wiring is at least adjacent to the pixel electrode.
  • the second wiring is provided between at least the adjacent pixel electrodes, has a relatively smaller width than the first wiring, and intersects the first wiring.
  • the present invention relates to an active matrix substrate that is disposed and has a through-hole that passes through the first wiring in the thickness direction in a part of the first wiring between adjacent pixel electrodes.
  • the above active matrix substrate by providing a through hole on the first wiring, even after another substrate (such as a CF substrate) having a light shielding portion on the surface side of the active matrix substrate is bonded, By applying light from the back surface side of the active matrix substrate, the upper layer side of the first wiring can be seen through the light-transmitting substrate and the through hole. Therefore, when the pixel electrodes adjacent to each other with the first wiring interposed therebetween are short-circuited, the short-circuit portion located on the upper layer side of the first wiring can be visually recognized through the through hole. That is, it is possible to confirm the presence or absence of a short circuit between adjacent pixel electrodes from the back side.
  • the first wiring is formed with a larger width than the second wiring, a through hole can be easily provided on the first wiring.
  • the through hole may be provided in a substantially linear shape along a direction in which the first wiring extends. According to this configuration, since the presence or absence of a short circuit between adjacent pixel electrodes can be confirmed in a wide range, the presence or absence of a short circuit can be effectively confirmed.
  • a plurality of the through holes may be provided in parallel between the adjacent pixel electrodes.
  • a short circuit occurs between the first wiring and the counter electrode. Will occur.
  • the part of the first wiring that contacts the foreign object is trimmed so as to be insulated from the surroundings. By doing so, the short circuit can be corrected.
  • the lengths of the through holes provided in parallel may be equal. According to this configuration, the plurality of through holes can be easily manufactured in the manufacturing process.
  • a through hole having a width smaller than the width of the through hole may be provided at both ends of the through hole.
  • an etching liquid pool may be generated at both ends of the through hole.
  • the through hole may be provided so as to extend to a portion overlapping with the second wiring. According to this configuration, even when a short circuit between the pixel electrodes occurs in a portion overlapping with the second wiring, the presence or absence of the short circuit portion can be confirmed.
  • a switching element having a gate electrode, a source electrode, and a drain electrode, wherein the second wiring is a source wiring connected to the source electrode, and the first wiring is connected to the gate electrode;
  • the capacitor wiring may partially overlap with the pixel electrode, and the gate wiring and the capacitor wiring may be alternately arranged with the pixel electrode interposed therebetween. According to this configuration, it is possible to realize a specific configuration of an active matrix substrate capable of confirming the presence or absence of a short circuit between adjacent pixel electrodes with a gate wiring or a capacitor wiring interposed therebetween.
  • a plurality of pixel regions wherein the pixel electrode is one subpixel, a pair of the subpixels is disposed in one pixel region, and the capacitor wiring is provided between the pair of subpixels, One end of the subpixel may overlap with the capacitor wiring, and the through hole may be provided in a part of the capacitor wiring.
  • an active matrix substrate of a multi-pixel driving method can be realized.
  • the through hole is provided on the capacitor wiring, it is possible to confirm whether there is a short circuit between adjacent pixel electrodes across the capacitor wiring in the multi-pixel driving type active matrix substrate.
  • the technology disclosed in this specification includes the active matrix substrate described above, a lighting device disposed on the back side of the active matrix substrate, and a front surface side of the active matrix substrate. And a display device that performs display using the display panel.
  • a display device in which the above-described display panel is a liquid crystal panel using liquid crystal is also new and useful.
  • a television receiver provided with the above display device is also new and useful.
  • an active matrix substrate capable of confirming a short circuit between adjacent pixel electrodes from the back surface side can be provided.
  • FIG. 1 is an exploded perspective view of a television receiver TV according to Embodiment 1.
  • FIG. An exploded perspective view of the liquid crystal display device 10 is shown.
  • a cross-sectional view of the liquid crystal display device 10 is shown.
  • a cross-sectional view of the liquid crystal panel 11 is shown.
  • a plan view of a part of the active matrix substrate 30 is shown.
  • the top view of TFT37 vicinity is shown.
  • the back view of the slit 40 vicinity is shown.
  • a sectional view of the vicinity of the slit 40 is shown.
  • FIG. 6 shows a back view of the vicinity of a slit 140a of an active matrix substrate 130 according to a modification of the first embodiment.
  • the rear view of slit 240a, 240b vicinity of the active matrix substrate 230 which concerns on Embodiment 2 is shown.
  • Sectional drawing of slit 240a, 240b vicinity is shown.
  • substrate 230 with which the foreign material G mixed is shown.
  • substrate 230 with which the foreign material G mixed was shown.
  • a sectional view in the vicinity of a foreign matter G of a liquid crystal display device is shown.
  • the rear view of slit 340a, 340b vicinity of the active matrix substrate 330 which concerns on Embodiment 3 is shown.
  • the back view of the edge part of slit 340a, 340b is shown.
  • the back view of the edge part of slit 340a, 340b at the time of overetching is shown.
  • Embodiment 1 will be described with reference to the drawings.
  • a part of each drawing shows an X-axis, a Y-axis, and a Z-axis, and each axis direction is drawn in a common direction in each drawing.
  • the Y-axis direction coincides with the vertical direction
  • the X-axis direction coincides with the horizontal direction.
  • FIG. 1 is an exploded perspective view of the television receiver TV according to the first embodiment.
  • the television receiver TV includes a liquid crystal display device 10, front and back cabinets Ca and Cb that are accommodated so as to sandwich the display device D, a power source P, a tuner T, and a stand S.
  • the liquid crystal display device 10 has a horizontally long rectangular shape as a whole and is accommodated in a vertically placed state.
  • FIG. 2 is an exploded perspective view of the liquid crystal display device 10.
  • FIG. 3 shows a cross-sectional configuration of a cross section obtained by cutting the liquid crystal display device 10 in the vertical direction (Y-axis direction).
  • the upper side shown in FIG. 2 is the front side
  • the lower side is the back side.
  • the liquid crystal display device 10 includes a liquid crystal panel 16 that is a display panel and a backlight device 12 that is an external light source, and these are integrally held by a bezel 12 having a frame shape or the like. It is like that.
  • the backlight device 12 is a so-called direct-type backlight in which a light source is arranged directly under the back surface of the liquid crystal panel 11, and has a chassis 14 opened on the front side (light emitting side, liquid crystal panel 11 side), A reflective sheet 15 laid on the optical member 16, an optical member 16 attached to the opening of the chassis 14, a frame 17 for fixing the optical member 16, and a plurality of cold cathodes accommodated in the chassis 14 in parallel.
  • the tube 18 is configured to include a lamp holder 19 that shields light from the end of the cold cathode tube 18 and has light reflectivity.
  • FIG. 4 shows a cross-sectional view of the liquid crystal panel 11.
  • the liquid crystal panel 11 includes a liquid crystal material, which is a substance whose optical characteristics change with application of an electric field, between a pair of transparent (translucent) glass substrates 20 and 30.
  • the liquid crystal layer 24 is enclosed.
  • the two substrates 20, 30 constituting the liquid crystal panel 11 the one disposed on the back side (backlight device 12 side) is the active matrix substrate 30, and is disposed on the front side (light emission side of the active matrix substrate 20).
  • One is a CF substrate 20.
  • alignment films 26 and 28 for facing the liquid crystal layer 24 and aligning liquid crystal molecules contained in the liquid crystal layer 24 are formed on the inner surfaces of both the substrates 20 and 30, respectively.
  • the pretilt angle of the liquid crystal molecules in the liquid crystal layer 24 is controlled by irradiating the alignment films 26 and 28 with ultraviolet rays.
  • a pair of front and back polarizing plates 22 are attached to the outer surfaces of the substrates 20 and 30 (see FIG. 3).
  • a color filter (FIG. 5) composed of colored portions exhibiting R (red), G (green), and B (blue). (Not shown), and a large number of the colored portions are arranged in parallel in a matrix at positions that overlap each pixel electrode 36 on the active matrix substrate 30 side, which will be described later.
  • the light-shielding part black matrix which is not shown in figure which comprises the grid
  • the light shielding portion is arranged so as to overlap with a source wiring 38, a gate wiring 32, and a Cs wiring 34 on the active matrix substrate 30 side, which will be described later, in plan view.
  • a counter electrode (not shown) facing the pixel electrode 36 on the active matrix substrate 30 side is provided on the surface of each colored portion and light shielding portion.
  • the counter electrode is made of a transparent film electrode such as an ITO (Indium Tin Oxide) film, and is formed in a solid shape on the entire surface.
  • An alignment film 26 is formed on the entire surface of the counter electrode in the same manner as the counter electrode.
  • FIG. 5 is a plan view of a part of the active matrix substrate 30 as viewed from the front side.
  • FIG. 6 is a plan view of the vicinity of the TFT 37 of the active matrix substrate 30 as viewed from the front side.
  • the active matrix substrate 30 On the inner surface side of the active matrix substrate 30 (the liquid crystal layer 24 side and the side facing the CF substrate 20), as shown in FIG.
  • a plurality of Cs wirings 34 arranged in parallel with each other while being arranged between the gate wirings 32 and in parallel with the gate wirings 32 are formed in a lattice shape.
  • the vertical direction of the drawing is referred to as the column direction
  • the horizontal direction of the drawing is referred to as the row direction.
  • the gate wiring 32 and the Cs wiring 34 are alternately arranged, and the interval between the adjacent gate wiring 32 and the Cs wiring 34 is set to be approximately equal.
  • the source wiring 38 extends in the column direction along the end of each pixel region PE (the end along the direction orthogonal to the gate wiring 32), and has a relatively small width with respect to the gate wiring 32 and the Cs wiring 34. It is formed with.
  • the Cs wiring 34 extends in the row direction so as to partially overlap the end portions of the two pixel regions PE adjacent in the column direction.
  • the gate wiring 32, the source wiring 38, and the Cs wiring 34 are each made of a metal film patterned on the active matrix substrate 30, and the metal film has a light shielding property.
  • each of these wirings is made of a metal material containing copper (Cu), for example, an alloy made of copper and titanium (Ti).
  • Cu copper
  • Ti titanium
  • a plurality of slits 40 are formed in a part of the Cs wiring 34 along the direction in which the Cs wiring 34 extends. The slit 40 will be described in detail later.
  • the gate wiring 32 and the Cs wiring 34 are provided by the same material in the same process in the manufacturing process of the active matrix substrate 30 and are arranged in the same layer.
  • the gate wiring 32 and the Cs wiring 34 are arranged on the lower layer side relative to the source wiring 38.
  • a gate insulating film 48 is interposed between the source wiring 38, the gate wiring 32, and the Cs wiring 38 that intersect with each other, thereby maintaining an insulating state.
  • an interlayer insulating film (passivation film, protective layer) (not shown) is provided on a further upper layer side of the source wiring 38 relatively disposed on the upper layer side, and the source wiring 38 is protected by this interlayer insulating film. It is illustrated.
  • TFTs 37 serving as switching elements connected to both the wirings 38 and 32 are formed at the intersections of the source wirings 38 and the gate wirings 32, respectively.
  • the TFT 37 is a so-called reverse stagger type (bottom gate type), and is disposed on the gate wiring 32.
  • a part of the gate wiring 32 is a gate electrode 37a.
  • a scanning signal inputted to the gate wiring 32 is supplied to the gate electrode 37a at a predetermined timing.
  • a branch line drawn from the source wiring 38 to the TFT 37 side constitutes a source electrode 37b of the TFT 37 that overlaps the gate electrode 37a via a semiconductor film or the like (not shown).
  • the image signal (data signal) input to the source wiring 38 is supplied.
  • a large number of pixel electrodes 36 having a vertically long rectangular shape are arranged in a matrix.
  • a drain wiring 42 is connected to the pixel electrode 36 through a contact hole 44, and one end side of the drain wiring 42 is drawn to the TFT 37 side and overlapped with a gate electrode 37a via a semiconductor film or the like (not shown). It is an electrode 37c.
  • the pixel electrode 36 is disposed on a further upper layer side of the above-described interlayer insulating film, whereas the drain wiring 42 is provided in the same layer by the same material and in the same process as the source wiring 38 described above. Yes.
  • the drain wiring 42 is provided on the upper layer side relative to the gate wiring 32 and the Cs wiring 34.
  • the end of the pixel electrode 36 on the Cs wiring 34 side is disposed so as to overlap the Cs wiring 34 via the gate insulating film 48 and the interlayer insulating film, thereby forming a capacitance with the Cs wiring 34. (See reference numeral 36a).
  • the pixel electrode 36 is made of a transparent film electrode such as ITO or ZnO (Zinc Oxide).
  • the pixel electrode 36 is formed of an ITO film.
  • the active matrix substrate 30 employs a configuration in which one pixel region PE as a display unit is driven by being divided into two subpixels SP1 and SP2.
  • the two subpixels SP1 and SP2 constituting one pixel region PE are constituted by two pixel electrodes 36 adjacent in the column direction with the gate wiring 32 interposed therebetween.
  • the two pixel electrodes 36 adjacent in the column direction across the Cs wiring 34 are subpixels SP1 and SP2 constituting another pixel region PE. Therefore, each Cs wiring 34 is superimposed on the first subpixel SP1 and the second subpixel SP2 constituting another pixel region PE.
  • the upper pixel electrode 36 across the gate wiring 32 is referred to as a first subpixel SP1
  • the lower pixel electrode 36 is referred to as a second subpixel SP2.
  • the first subpixel SP1 and the second subpixel SP2 have a vertically symmetrical shape with the gate wiring 32 as the axis of symmetry, and are formed in a state of being separated from each other.
  • Two TFTs 37 are formed at the intersections of the gate lines 32 and the source lines 38, and are arranged vertically on the gate lines 32 as shown in FIG.
  • the two TFTs 37 arranged side by side on the gate wiring 32 drive the first subpixel SP1 and the second subpixel SP2 that constitute the same pixel region PE.
  • the first subpixel SP1 and the second subpixel SP2 are adjusted by adjusting the signal input to the Cs wiring 34.
  • the pixel SP2 can be driven with different gradations.
  • the first subpixel SP1 is adjusted by adjusting the signal input to the Cs wiring 34 superimposed on the first subpixel SP1 and the signal input to the Cs wiring 34 different from the above superimposed on the second subpixel SP2.
  • the size obtained by adding the gray level of the second sub-pixel SP2 and the gray level of the second sub-pixel SP2 divided by 2 may be the target gray level of the pixel.
  • a so-called multi-pixel driving method can be performed, and good viewing angle characteristics can be obtained.
  • FIG. 7 is a back view of the vicinity of the Cs wiring 34 of the active matrix substrate 30 as viewed from the back side.
  • FIG. 8 is a cross-sectional view of a portion of the Cs wiring 34 where the slit 40 is formed, and shows a cross-sectional configuration of the AA cross section in FIG.
  • the upper side of the figure is the surface side (upper layer side) of the active matrix substrate 30, and the lower side of the figure is the back side (lower layer side) of the active matrix substrate 30.
  • the slit 40 is provided so as to penetrate the Cs wiring 34 in the thickness direction, and is formed at the substantially center of the Cs wiring 34 in the width direction.
  • the slit 40 is formed in a substantially straight line along the direction in which the Cs wiring 34 extends, and both end portions thereof extend to the vicinity of both end portions in the row direction of the pixel electrode 36.
  • the end portion of the drain wiring 42 located on the Cs wiring 34 side overlaps the Cs wiring 34 with the gate insulating film 48 interposed therebetween.
  • Reference numeral RM in FIG. 7 and FIG. 8 to be described later is an ITO residual film, which is generated by mistake when the ITO residual film RM (pixel electrode 36 is formed) between adjacent pixel electrodes 36 across the Cs wiring 34. This shows the case where the obtained film) remains.
  • the ITO remaining film RM remains in this way, the pixel electrodes 36 and 36 adjacent to each other with the Cs wiring 34 interposed therebetween are short-circuited via the ITO remaining film RM.
  • the vicinity of the slit 40 of the active matrix substrate 30 has a cross-sectional configuration in which a substrate 46, a Cs wiring 34, a gate insulating film 48, and a pixel electrode 36 are laminated in order from the back side of the active matrix substrate 30.
  • substrate 46 comprises flat form, is formed with materials, such as glass, and has translucency.
  • the Cs wiring 34 is formed on a part of the substrate 46 so as to have a substantially trapezoidal shape in a sectional view.
  • the gate insulating film 48 is laminated on the substrate 46 and the Cs wiring 34 with a substantially uniform thickness, is formed of an insulating material such as silicon nitride (SiNx), and has translucency.
  • the pixel electrode 36 is stacked on the gate insulating film 48 with a substantially uniform thickness.
  • the slit 40 has a tapered shape in which a side surface is inclined inward from the upper layer side toward the lower layer side in a cross-sectional view and penetrates the Cs wiring 34 vertically.
  • a concave portion 48 a that opens to the upper layer side is formed in a portion overlapping the slit 40 of the gate insulating film 48. Similar to the cross-sectional shape of the slit 40, the concave portion 48 a has a tapered shape whose side surface is inclined inward from the upper layer side toward the lower layer side in a cross-sectional view.
  • substrate 46 and the gate insulating film 48 have translucency, the upper layer side of Cs wiring 34 can be visually recognized through the slit 40 from the back surface side of the board
  • FIG. . Therefore, if the ITO residual film RM remains between the pixel electrodes 36 adjacent in the column direction and overlapping with the slit 40, the ITO residual film RM is confirmed through the slit 40 from the back side of the substrate 46. It becomes possible.
  • the slit 40 is formed in the manufacturing process of the active matrix substrate 30.
  • the Cs wiring 34 and the gate wiring 32 are patterned on the substrate 46, and the Cs wiring 34 and the gate wiring 32 are formed on the substrate 46.
  • wet etching is performed on a portion of the Cs wiring where the slit 40 is to be formed through a mask having an opening at the portion to form the slit 40. Since the Cs wiring 34 is formed with a width larger than that of the source wiring 38, the Cs wiring 34 has a sufficient width for forming the slit 40.
  • the etching for forming the slit 40 is isotropic etching, the side surface of the etching is inward from the upper layer side (etching start side) to the lower layer side (etching end side) as described above.
  • the taper is inclined.
  • a gate insulating film 48 is then formed on the substrate 46 and the Cs wiring 34.
  • the gate insulating film 48 is formed with a substantially uniform thickness, corresponding to the cross-sectional shape of the slit 40, the gate insulating film 48 is opened to the upper layer side at a portion overlapping the slit 40 of the gate insulating film 48.
  • a concave portion 48a having a tapered side surface is formed.
  • the slit 40 is provided on the Cs wiring 34 so that the liquid crystal layer 24 and the CF substrate 20 including the light shielding portion are bonded to the surface side of the active matrix substrate 30 and the liquid crystal. Even after the display device 10 is manufactured, the upper layer side of the Cs wiring 34 can be seen through the substrate 46 and the slit 40 by applying light from the lower side of the active matrix substrate 30 (the back side of the liquid crystal display device 10). it can.
  • the short-circuit portion (ITO remaining film RM) located on the upper layer side of the Cs wiring 34 can be visually recognized through the slit 40. That is, it is possible to confirm from the back surface side whether or not there is a short circuit between adjacent pixel electrodes 36.
  • the Cs wiring 34 is formed with a large width with respect to the source wiring 28, so that the slit 40 can be provided on the Cs wiring 34.
  • the active matrix substrate 30 according to the present embodiment is configured by a multi-pixel driving method, the two pixel electrodes 36 are provided apart from each other with the Cs wiring 34 interposed therebetween. For this reason, the pixel electrodes 36 and 36 adjacent to each other with the Cs wiring 36 interposed therebetween may be short-circuited due to problems in manufacturing the active matrix substrate 30. Since the active matrix substrate 30 according to the present embodiment has the slit 40 formed on the Cs wiring 30, the multi-pixel in which the two pixel electrodes 36 and 36 are provided with the Cs wiring 34 interposed therebetween as described above. It is suitable for the driving method.
  • the through hole is a slit (substantially linear) 40 provided along the direction in which the Cs wiring 34 extends. For this reason, the presence or absence of a short circuit between adjacent pixel electrodes 36 can be confirmed in a wide range, and the presence or absence of a short circuit can be effectively confirmed.
  • the active matrix substrate 30 is disposed on the upper layer side relative to the Cs wiring 34 and has a light-transmitting gate disposed on the lower layer side relative to the pixel electrode 36.
  • An insulating film 48 is further provided.
  • a concave portion 48a that opens toward the upper layer side of the gate insulating film 48 is provided at a portion that overlaps the slit 40 of the gate insulating film 48, and the side surface of the concave portion 48a is inward from the upper layer side to the lower layer side in a cross-sectional view.
  • the taper is inclined. As a result, disconnection of the gate insulating film 48 in the recess 48a can be suppressed, and good coverage of the gate insulating film 48 can be obtained.
  • FIG. 9 shows a rear view of the vicinity of the slit 140 of the active matrix substrate 130 according to a modification of the first embodiment.
  • the length of the slit 140 is different from that of the first embodiment, and other configurations are the same as those of the first embodiment.
  • part which added the number 100 to the reference symbol of Embodiment 1 is the same as the site
  • the slit 140 is formed to extend to the intersection CR of the Cs wiring 134 and the source wiring 138.
  • a short circuit occurs between the pixel electrodes 136 adjacent in the column direction (or diagonally across the intersection CR) even at the intersection CR of the Cs wiring 134 and the source wiring 138.
  • the active matrix substrate 130 according to the modification even when a short circuit occurs between the adjacent pixel electrodes 136 at the intersection CR of the Cs wiring 134 and the source wiring 138, the presence / absence of the short circuit is determined from the back side. 140 can be confirmed.
  • FIG. 10 is a back view of the vicinity of the slits 240a and 240b of the active matrix substrate 230 according to the second embodiment.
  • FIG. 11 is a cross-sectional view in the vicinity of the slits 240a and 240b, and shows a cross-sectional configuration of the BB cross section in FIG.
  • FIG. 12 shows a back view of the vicinity of the slits 240a and 240b before the correction of the active matrix substrate 230 when the foreign matter G is mixed between the two slits 240a and 240b.
  • FIG. 13 shows a back view of the vicinity of the slits 240a and 240b after correction in such a case.
  • FIG. 14 is a cross-sectional view in the vicinity of the foreign matter G of the liquid crystal display device, and shows a cross-sectional configuration along the line CC in FIG.
  • the second embodiment is different from the first embodiment in the arrangement and number of slits 240a and 240b. Since the other configuration is the same as that of the first embodiment, description of the structure, operation, and effect is omitted. 10, the part where the numeral 200 is added to the reference numeral in FIG. 7 and the part where the numeral 200 is added to the reference numeral in FIG. 8 in FIG. 11 are the same as the parts described in the first embodiment.
  • the CF substrate 220 shown in FIG. 13 will be described.
  • the CF substrate 220 is arranged to face the active matrix substrate 230 on the surface side of the active matrix substrate 230.
  • the CF substrate 220 is provided with a color filter including the colored portions 223 on the inner surface side (the liquid crystal layer side, the surface facing the active matrix substrate 20).
  • a light shielding portion 225 is formed between the colored portions 223 constituting the color filter.
  • a counter electrode 221 that faces the pixel electrode 236 on the active matrix substrate 230 side is provided on the surface of each coloring portion 223 and the light shielding portion 225.
  • the alignment film and the liquid crystal layer disposed between the active matrix substrate 230 and the CF substrate 220 are not shown.
  • two slits 240a and 240b are formed on the Cs wiring 234 between the pixel electrodes 236 adjacent in the column direction.
  • the two slits 240a and 240b are provided in parallel with the same length along the direction in which the Cs wiring 234 extends.
  • the Cs wiring A short circuit occurs between 234 and the counter electrode 221.
  • the location where the foreign matter G is mixed can be confirmed from the back side of the active matrix substrate 230.
  • intersect the slits 240a and 240b are newly formed so that the foreign material G may be enclosed.
  • the Cs wiring 234s to which the foreign matter G adheres becomes a floating island and is insulated from the surrounding Cs wiring 234, so that a short circuit between the Cs wiring 234 and the counter electrode 221 can be corrected.
  • the new slit 240c can be formed by performing laser trimming from the back side of the active matrix substrate 230 even after the liquid crystal display device is manufactured.
  • the two slits 240a and 240b provided in parallel have the same length. Therefore, it is possible to easily form the two slits 240a and 240b in the manufacturing process of the active matrix substrate 230.
  • FIG. 15 is a back view of the vicinity of the slits 340a and 340b of the active matrix substrate 330 according to the third embodiment.
  • FIG. 16 shows a rear view of the ends of the slits 340a and 340b.
  • FIG. 17 shows a rear view of the ends of the slits 340a and 340b when overetching occurs.
  • the shape of both end portions of the slit is different from that of the second embodiment. Since the other configuration is the same as that of the first embodiment, description of the structure, operation, and effect is omitted.
  • a part obtained by adding the numeral 100 to the reference numeral in FIG. 10 is the same as the part described in the first embodiment.
  • extended slits 340a1 and 340b1 having a width smaller than the width of the slits 340a and 340b extend at both ends of the slits 340a and 340b. Is formed.
  • the slits 340a and 340b are formed by wet etching, a pool of etching liquid may be generated at both ends of the slits 340a and 340b.
  • both ends of the slits 340a and 340b may be excessively etched (overetched) due to the liquid pool, and the two slits 340a and 340b may be connected at the both ends.
  • the Cs wiring 334 surrounded by the slit is insulated from the surrounding Cs wiring 334, and thus an unnecessary portion is generated in the Cs wiring 334.
  • the extended slits 340a1 and 340b1 having a smaller width than the slits 340a and 340b are formed at both ends of the slits 340a and 340b. Even if overetching occurs, there is little spread of etching marks due to overetching. For this reason, it can suppress that the both ends of two slits 340a and 340b are connected.
  • the gate wiring 32 and the Cs wirings 34, 134, 234, and 334 are examples of the “first wiring”.
  • the source wiring 38 is an example of a “second wiring”.
  • the slits 40, 140, 240, and 340 are examples of “through holes”.
  • the gate insulating films 48, 248, and 348 are examples of “insulating films”.
  • the TFT 37 is an example of a “switching element”.
  • the Cs wirings 34, 134, 234, and 334 are examples of “capacitance wiring”.
  • the liquid crystal display device 10 is an example of a “display device”.
  • the backlight device 12 is an example of an “illumination device”.
  • the active matrix substrate configured by the multi-pixel driving method is illustrated, but a normal active matrix substrate (without subpixels) may be used.
  • the configuration in which the through hole is a slit (substantially linear) is illustrated, but the shape of the through hole is not limited.
  • a configuration in which a plurality of circular through holes are formed along the extending direction of the Cs wiring and / or the gate wiring may be employed.
  • Embodiment 2 and Embodiment 3 described above the configuration in which two slits are formed in parallel on the Cs wiring is illustrated, but the number of slits is not limited. The configuration may be such that three or more slits are formed in parallel on the Cs wiring.
  • a television receiver provided with a tuner has been exemplified.
  • the present invention can also be applied to a display device that does not include a tuner.

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Abstract

アクティブマトリクス基板３０は、透光性を有する基板と、基板上にマトリクス状に配された複数の画素電極３６と、基板上に配されたゲート配線３２及びＣｓ配線３４と、基板上に配されたソース配線とを備えている。画素電極３６は、ゲート配線３２及びＣｓ配線３４に対して相対的に上層側に設けられている。ゲート配線３２及びＣｓ配線３４は、少なくとも隣接する画素電極３６の間に設けられている。ソース配線は、少なくとも隣接する画素電極３６の間に設けられ、ゲート配線３２及びＣｓ配線３４よりも相対的に小さな幅であって、ソース配線に対して交差するように配されている。隣接する画素電極３６の間であってＣｓ配線３４の一部には、Ｃｓ配線３４をその厚み方向に貫通するスリット４０が設けられている。

Description

アクティブマトリクス基板、表示装置及びテレビ受信装置
　本発明は、アクティブマトリクス基板、表示装置及びテレビ受信装置に関する。
　液晶表示装置に用いられる液晶パネルは、一対のガラス基板の間に液晶層が挟持された構成とされており、そのうち一方のガラス基板は、アクティブ素子としてＴＦＴ（Thin Film Transistor、薄膜トランジスタ）を備えたアクティブマトリクス基板とされる。このアクティブマトリクス基板には、その表示領域内にゲート配線とソース配線とが多数本ずつ格子状に設けられ、ゲート配線とソース配線とに囲まれた領域に膜状の画素電極が配され、これにより表示単位としての画素が構成されている。画素電極は、ゲート配線やソース配線等の配線群に対して相対的に上層側に設けられる。このようなアクティブマトリクス基板（アクティブマトリクス型ＴＦＴアレイ）が、例えば特許文献１に開示されている。
特開平１１－１４２８７９号公報
（発明が解決しようとする課題）
　ところで、アクティブマトリクス基板の製造工程において、ゲート配線等を挟んで隣接する画素電極の間に画素電極の残膜が残留することがある。このような残膜が残留すると、隣接する画素電極の間で短絡が発生し、製造歩留まりが低下する場合がある。
　ここで、液晶パネルを構成する一対のガラス基板のうち、アクティブマトリクス基板とは異なるガラス基板（例えばＣＦ基板等）は液晶パネルの表面側に配され、遮光部等を備えている。そしてこの遮光部は、アクティブマトリクス基板上の画素電極以外の箇所と重畳する位置に設けられている。このため、ゲート配線等を挟んで隣接する画素電極間に画素電極の残膜によって短絡が発生した場合、液晶パネルの製造後に液晶パネルの表面側から短絡の有無を確認することができない。さらに、ゲート配線等の配線群は遮光性を有する材料で形成されるため、液晶パネルの裏面側から短絡の有無を確認することもできない。
　このように、画素電極の残膜による画素電極間の短絡が発生した場合、液晶パネルの製造後に短絡箇所を確認することができないため、液晶パネルの製造後に画素電極間の短絡を修正することができず問題であった。
　本発明は、上記の問題に鑑みて創作されたものである。本発明は、隣接する画素電極間の短絡の有無を裏面側から確認可能なアクティブマトリクス基板を提供することを目的とする。
（課題を解決するための手段）
　本明細書で開示される技術は、透光性を有する基板と、該基板上にマトリクス状に配された複数の画素電極と、前記基板上に配された第１配線と、前記基板上に配された第２配線と、を備えるアクティブマトリクス基板であって、前記画素電極は、前記第１配線に対して相対的に上層側に設けられ、前記第１配線は、少なくとも隣接する前記画素電極の間に設けられ、前記第２配線は、少なくとも隣接する前記画素電極の間に設けられ、前記第１配線よりも相対的に小さな幅であって、前記第１配線に対して交差するように配されており、隣接する前記画素電極の間であって前記第１配線の一部に該第１配線をその厚み方向に貫通する貫通孔が設けられているアクティブマトリクス基板に関する。
　上記のアクティブマトリクス基板によると、第１配線上に貫通孔を設けることで、アクティブマトリクス基板の表面側に遮光部等を備える他の基板（ＣＦ基板等）を貼り合わせた後であっても、アクティブマトリクス基板の裏面側から光を当てることで透光性を有する基板及び貫通孔を通して第１配線の上層側を見ることができる。従って、第１配線を挟んで隣接する画素電極間が短絡している場合に、第１配線の上層側に位置する短絡部位を、貫通孔を通して視認することができる。即ち、隣接する画素電極間の短絡の有無を裏面側から確認することが可能となる。また、上記のアクティブマトリクス基板では、第１配線が第２配線に対して大きな幅で形成されているので、第１配線上に貫通孔を容易に設けることができる。
　前記貫通孔が前記第１配線の延びる方向に沿って略直線状に設けられていてもよい。
　この構成によると、隣接する画素電極間の短絡の有無を広い範囲で確認できるため、短絡の有無を効果的に確認することができる。
　隣接する前記画素電極の間に複数の前記貫通孔が並列して設けられていてもよい。
　第１配線からその第１配線と対向する対向電極等に達する大きさを備えた異物が、並列して設けられた貫通孔の間に混入した場合、第１配線と対向電極との間で短絡が発生する。しかしながら、上記の構成によると、異物によって第１配線と対向電極等との間に短絡が発生した場合に、異物と接触する第１配線の一部を周囲から絶縁されるようにトリミングして修正することで、短絡を修正することができる。
　並列して設けられた前記貫通孔の長さが等しくてもよい。
　この構成によると、製造工程において複数の貫通孔を製造し易いものとすることができる。
　前記貫通孔の両端部に該貫通孔の幅より小さな幅の貫通孔が延在して設けられていてもよい。
　エッチングによって貫通孔を形成する際、貫通孔の両端部にエッチング液の液溜まりが発生することがある。上記の構成によると、貫通孔の両端部に貫通孔に対して小さな幅で設けられた部位が延在するので、液溜まりによるオーバエッジが広い範囲まで進行することがなく、並列する貫通孔の端部同士が繋がってしまうことを防止することができる。
　前記貫通孔が前記第２配線と重畳する部位まで延在して設けられていてもよい。
　この構成によると、第２配線と重畳する部位において画素電極間の短絡が発生した場合であっても、短絡箇所の有無を確認することができる。
　透光性を有し、前記第１配線に対して相対的に上層側に配されると共に前記画素電極に対して相対的に下層側に配された絶縁膜をさらに備え、該絶縁膜の前記貫通孔と重畳する部位に該絶縁膜の上層側に向かって開口する凹部が設けられ、断面視において該凹部の側面が上層側から下層側に向かって内側に傾斜するテーパ状とされていてもよい。
　この構成によると、第１配線と画素電極との間に絶縁膜が設けられている場合に、絶縁膜の貫通孔と重畳する部位における凹部の側面がテーパ状とされていることで、凹部において絶縁膜が断線することを抑制することができ、絶縁膜の良好な被覆性を得ることができる。
　ゲート電極とソース電極とドレイン電極とを有するスイッチング素子をさらに備え、前記第２配線が前記ソース電極と接続されるソース配線とされ、前記第１配線が前記ゲート電極と接続されるゲート配線及び前記画素電極と一部が重畳する容量配線とされ、前記ゲート配線と前記容量配線とが前記画素電極を挟んで交互に配されていてもよい。
　この構成によると、ゲート配線又は容量配線を挟んで隣接する画素電極間の短絡の有無を確認可能なアクティブマトリクス基板の具体的構成を実現することができる。
　複数の画素領域を備え、前記画素電極が１つの副画素とされると共に１つの前記画素領域に一対の前記副画素が配され、前記容量配線が一対の前記副画素の間に設けられ、前記副画素の一方の端部が前記容量配線と重畳し、前記貫通孔が前記容量配線の一部に設けられていてもよい。
　この構成によると、マルチ画素駆動方式のアクティブマトリクス基板を実現することができる。そして、容量配線上に貫通孔が設けられているので、マルチ画素駆動方式のアクティブマトリクス基板において容量配線を挟んで隣接する画素電極間の短絡の有無を確認することができる。
　本明細書で開示される技術は、上記のアクティブマトリクス基板と、該アクティブマトリクス基板の裏面側に配される照明装置と、該アクティブマトリクス基板の表面側に配され、前記照明装置からの光を利用して表示を行う表示パネルと、を備える表示装置であってもよい。また、上記の表示パネルを、液晶を用いた液晶パネルとする表示装置も、新規で有用である。また、上記の表示装置を備えるテレビ受信装置も、新規で有用である。
（発明の効果）
　本明細書で開示される技術によれば、隣接する画素電極間の短絡を裏面側から確認可能なアクティブマトリクス基板を提供することができる。
実施形態１に係るテレビ受信装置ＴＶの分解斜視図を示す。 液晶表示装置１０の分解斜視図を示す。 液晶表示装置１０の断面図を示す。 液晶パネル１１の断面図を示す。 アクティブマトリクス基板３０の一部の平面図を示す。 ＴＦＴ３７近傍の平面図を示す。 スリット４０近傍の裏面図を示す。 スリット４０近傍の断面図を示す。 実施形態１の変形例に係るアクティブマトリクス基板１３０のスリット１４０ａ近傍の裏面図を示す。 実施形態２に係るアクティブマトリクス基板２３０のスリット２４０ａ，２４０ｂ近傍の裏面図を示す。 スリット２４０ａ，２４０ｂ近傍の断面図を示す。 異物Ｇが混入したアクティブマトリクス基板２３０の修正前におけるスリット２４０ａ，２４０ｂ近傍の裏面図を示す。 異物Ｇが混入したアクティブマトリクス基板２３０の修正後におけるスリット２４０ａ，２４０ｂ近傍の裏面図を示す。 液晶表示装置の異物Ｇ近傍の断面図を示す。 実施形態３に係るアクティブマトリクス基板３３０のスリット３４０ａ，３４０ｂ近傍の裏面図を示す。 スリット３４０ａ，３４０ｂの端部の裏面図を示す。 オーバエッチ発生時におけるスリット３４０ａ，３４０ｂの端部の裏面図を示す。
　＜実施形態１＞
　図面を参照して実施形態１を説明する。なお、各図面の一部にはＸ軸、Ｙ軸およびＺ軸を示しており、各軸方向が各図面で共通した方向となるように描かれている。このうちＹ軸方向は、鉛直方向と一致し、Ｘ軸方向は、水平方向と一致している。
　図１は、実施形態１に係るテレビ受信装置ＴＶの分解斜視図を示している。テレビ受信装置ＴＶは、液晶表示装置１０と、当該表示装置Ｄを挟むようにして収容する表裏両キャビネットＣａ、Ｃｂと、電源Ｐと、チューナーＴと、スタンドＳと、を備えている。液晶表示装置１０は、全体として横長の方形を成し、縦置き状態で収容されている。
　図２は、液晶表示装置１０の分解斜視図を示している。図３は、液晶表示装置１０を鉛直方向（Ｙ軸方向）に切断した断面の断面構成を示している。ここで、図２に示す上側を表側とし、同図下側を裏側とする。図２に示すように、液晶表示装置１０は、表示パネルである液晶パネル１６と、外部光源であるバックライト装置１２とを備え、これらが枠状を成すベゼル１２などにより一体的に保持されるようになっている。
　まず、バックライト装置１２の構成の概略について説明する。バックライト装置１２は、液晶パネル１１の背面直下に光源が配されてなる、いわゆる直下型のバックライトであり、表側（光出射側、液晶パネル１１側）に開口したシャーシ１４と、シャーシ１４内に敷設される反射シート１５と、シャーシ１４の開口部分に取り付けられる光学部材１６と、光学部材１６を固定するためのフレーム１７と、シャーシ１４内に並列した状態で収容される複数本の冷陰極管１８と、冷陰極管１８の端部を遮光すると共に自身が光反射性を備えてなるランプホルダ１９と、を有して構成されている。
　続いて、液晶パネル１１の構成の概略について説明する。図４は、液晶パネル１１の断面図を示している。液晶パネル１１は、図４に示すように、一対の透明な（透光性を有する）ガラス製の基板２０，３０間に、電界印加に伴って光学特性が変化する物質である液晶材料を含む液晶層２４を封入してなる。液晶パネル１１を構成する両基板２０，３０のうち裏側（バックライト装置１２側）に配されるものが、アクティブマトリクス基板３０とされ、表側（アクティブマトリクス基板２０の光出射側）に配されるものが、ＣＦ基板２０とされている。また、両基板２０，３０の内面側には、液晶層２４に臨むと共に液晶層２４に含まれる液晶分子を配向させるための配向膜２６、２８がそれぞれ形成されている。液晶パネル１１では、これらの配向膜２６、２８に紫外線を照射することで液晶層２４内の液晶分子のプレチルト角を制御する。なお、両基板２０，３０の外面側には、表裏一対の偏光板２２がそれぞれ貼り付けられている（図３参照）。
　先に、ＣＦ基板２０の構成について説明する。ＣＦ基板２０における内面側（液晶層２４側、アクティブマトリクス基板２０との対向面側）には、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）を呈する各着色部から成るカラーフィルタ（図示せず）が設けられており、各着色部は、後述するアクティブマトリクス基板３０側の各画素電極３６と平面視において重畳する位置に多数個がマトリクス状に並列配置されている。カラーフィルタを構成する各着色部間には、混色を防ぐための格子状を成す図示しない遮光部（ブラックマトリクス）が形成されている。遮光部は、後述するアクティブマトリクス基板３０側のソース配線３８、ゲート配線３２及びＣｓ配線３４に対して平面視において重畳する配置とされている。各着色部及び遮光部の表面には、アクティブマトリクス基板３０側の画素電極３６と対向する対向電極（図示せず）が設けられている。対向電極は、例えばＩＴＯ（Indium Tin Oxide）膜等の透明膜電極から成り、全面ベタ状に形成されている。そして、対向電極の表面には、配向膜２６が対向電極と同様に全面ベタ状に形成されている。
　続いて、アクティブマトリクス基板３０について説明する。図５は、アクティブマトリクス基板３０の一部を表側から視た平面図を示している。図６は、アクティブマトリクス基板３０のＴＦＴ３７近傍を表側から視た平面図を示している。アクティブマトリクス基板３０における内面側（液晶層２４側、ＣＦ基板２０との対面側）には、図５に示すように、Ｙ軸方向（列方向、縦方向）に沿って延びると共に互いに並列する多数本のソース配線（信号配線）３８と、Ｘ軸方向（行方向、横方向）、即ちソース配線３８に対して直交（交差）する方向に沿って延びると共に互いに並列する多数本のゲート配線３２と、各ゲート配線３２間に配されると共にゲート配線３２に並行しつつ互いに並列する多数本のＣｓ配線３４とが格子状に形成されている。なお、以下では、平面図又は裏面図において図の上下方向を列方向と称し、図の左右方向を行方向と称することとする。
　ゲート配線３２とＣｓ配線３４とは交互に配されており、隣り合うゲート配線３２とＣｓ配線３４との間の間隔はほぼ等しく設定されている。ソース配線３８は各画素領域ＰＥの端部（ゲート配線３２と直交する方向に沿った端部）に沿って列方向に延びており、ゲート配線３２及びＣｓ配線３４に対して相対的に小さな幅で形成されている。Ｃｓ配線３４はそれぞれ列方向に隣接する２つの画素領域ＰＥそれぞれの端部と一部が重なるように行方向に延びている。これらゲート配線３２、ソース配線３８及びＣｓ配線３４は、アクティブマトリクス基板３０上にそれぞれパターニングされた金属膜から成り、この金属膜は遮光性を有している。具体的には、これらの配線は、いずれも銅（Ｃｕ）を含む金属材料からなり、例えば銅及びチタン（Ｔｉ）から成る合金から成るものとされる。なお、Ｃｓ配線３４の一部には、図６に示すように、Ｃｓ配線３４の延びる方向に沿って複数のスリット４０が形成されている。スリット４０については、後で詳しく説明する。
　ゲート配線３２及びＣｓ配線３４は、アクティブマトリクス基板３０の製造工程において共に同一工程にて同一材料によって設けられており、同一の層に配されている。ゲート配線３２及びＣｓ配線３４は、ソース配線３８に対して相対的に下層側に配されている。互いに交差するソース配線３８とゲート配線３２、Ｃｓ配線３８との間には、ゲート絶縁膜４８が介在しており、それにより相互が絶縁状態に保たれている。また、相対的に上層側に配されるソース配線３８のさらに上層側には、図示しない層間絶縁膜（パッシベーション膜、保護層）が設けられており、この層間絶縁膜によりソース配線３８の保護が図られている。
　各ソース配線３８と各ゲート配線３２との交差部には、図５に示すように、両配線３８、３２に接続されるスイッチング素子としてのＴＦＴ３７がそれぞれ形成されている。ＴＦＴ３７は、いわゆる逆スタガ型（ボトムゲート型）であって、ゲート配線３２上に配置されている。そして、ゲート配線３２の一部は、ゲート電極３７ａとなっている。このゲート電極３７ａには、所定のタイミングでゲート配線３２に入力される走査信号が供給されるようになっている。また、ソース配線３８からＴＦＴ３７側に引き出された枝線がゲート電極３７ａに対して半導体膜等（図示せず）を介して重畳するＴＦＴ３７のソース電極３７ｂを構成しており、このソース電極３７ｂには、ソース配線３８に入力される画像信号（データ信号）が供給されるようになっている。
　ソース配線３８、ゲート配線３２及びＣｓ配線３４によって囲まれた領域には、図５に示すように、縦長の方形状をなす画素電極３６がマトリクス状に多数並んで配されている。画素電極３６には、コンタクトホール４４を介してドレイン配線４２が接続され、このドレイン配線４２の一端側がＴＦＴ３７側に引き出されてゲート電極３７ａと半導体膜等（図示せず）を介して重畳するドレイン電極３７ｃとなっている。この画素電極３６は、既述した層間絶縁膜のさらに上層側に配されるのに対し、ドレイン配線４２は、既述したソース配線３８と同一材料により同一工程にて同一の層に設けられている。従って、ドレイン配線４２は、ゲート配線３２及びＣｓ配線３４に対して相対的に上層側に設けられている。画素電極３６のうちＣｓ配線３４側の端部は、Ｃｓ配線３４に対してゲート絶縁膜４８及び層間絶縁膜を介して重畳配置されることで、Ｃｓ配線３４との間で容量を形成している（符号３６ａ参照）。これにより、ＴＦＴ３７のゲート電極３７ａに走査信号が入力されない期間（ＴＦＴオフ期間）においても、画素電極３６の電圧を保持することが可能とされる。また、画素電極３６は、ＩＴＯ或いはＺｎＯ（Zinc Oxide）等の透明膜電極から成っている。なお、本実施形態に係るアクティブマトリクス基板３０では、画素電極３６がＩＴＯ膜により形成されている。
　ここで、本実施形態に係るアクティブマトリクス基板３０では、表示単位である１つの画素領域ＰＥを２つの副画素ＳＰ１，ＳＰ２に分割して駆動する構成を採用している。具体的には、１つの画素領域ＰＥを構成する２つの副画素ＳＰ１，ＳＰ２は、ゲート配線３２を挟んで列方向に隣接する２つの画素電極３６によって構成されている。逆に言うと、Ｃｓ配線３４を挟んで列方向に隣接する２つの画素電極３６は、別の画素領域ＰＥを構成する副画素ＳＰ１，ＳＰ２となっている。従って、各Ｃｓ配線３４は、別の画素領域ＰＥを構成する第１副画素ＳＰ１及び第２副画素ＳＰ２に対して重畳していることになる。なお、以下では、図５及び図６においてゲート配線３２を挟んで上側の画素電極３６を第１副画素ＳＰ１とし、下側の画素電極３６を第２副画素ＳＰ２とする。第１副画素ＳＰ１と第２副画素ＳＰ２とは、ゲート配線３２を対称軸として上下に対称の形状とされると共に、互いに分離した状態で形成されている。
　また、ＴＦＴ３７は、各ゲート配線３２と各ソース配線３８との交差部に２つずつ形成され、図６に示すように、ゲート配線３２上において上下に並んで配されている。このゲート配線３２上に並んで配置された２つのＴＦＴ３７は、同じ画素領域ＰＥを構成する第１副画素ＳＰ１及び第２副画素ＳＰ２を駆動している。そして、１つの画素領域ＰＥを構成する第１副画素ＳＰ１及び第２副画素ＳＰ２を駆動する際には、Ｃｓ配線３４に入力する信号を調整することで、第１副画素ＳＰ１及び第２副画素ＳＰ２を異なる階調で駆動することが可能となる。つまり、第１副画素ＳＰ１と重畳するＣｓ配線３４に入力する信号と、第２副画素ＳＰ２と重畳する上記とは別のＣｓ配線３４に入力する信号とを調整して、第１副画素ＳＰ１の階調と第２副画素ＳＰ２の階調とを足して２で割った大きさが、その画素の目的階調となるようにすればよい。このように、本実施形態に係るアクティブマトリクス基板３０では、いわゆるマルチ画素駆動方式を行うことができ、良好な視野角特性を得ることができる。
　次に、Ｃｓ配線３４の一部に形成されたスリット４０について詳しく説明する。図７は、アクティブマトリクス基板３０のＣｓ配線３４近傍を裏側から視た裏面図を示している。図８は、Ｃｓ配線３４のスリット４０が形成された部位における断面図であって、図７におけるＡ－Ａ断面の断面構成を示している。なお、図８では、図の上側がアクティブマトリクス基板３０の表面側（上層側）であり、図の下側がアクティブマトリクス基板３０の裏面側（下層側）である。
　スリット４０は、図７に示すように、Ｃｓ配線３４をその厚み方向に貫通して設けられ、Ｃｓ配線３４の幅方向略中央に形成されている。また、スリット４０は、Ｃｓ配線３４の延びる方向に沿って略直線状に形成され、その両端部が画素電極３６の行方向の両端部近傍まで延在している。また、ドレイン配線４２のＣｓ配線３４側に位置する端部は、ゲート絶縁膜４８を介してＣｓ配線３４と重畳している。なお、図７及び後述する図８の参照符号ＲＭはＩＴＯ残膜であり、Ｃｓ配線３４を挟んで隣接する画素電極３６，３６間にＩＴＯ残膜ＲＭ（画素電極３６の形成時に誤って生成し得る膜）が残留した場合を示している。このようにＩＴＯ残膜ＲＭが残留した場合、Ｃｓ配線３４を挟んで隣接する画素電極３６，３６間がＩＴＯ残膜ＲＭを介して短絡する。
　アクティブマトリクス基板３０のスリット４０近傍は、図８に示すように、アクティブマトリクス基板３０の裏面側から順に基板４６、Ｃｓ配線３４、ゲート絶縁膜４８、画素電極３６が積層された断面構成となっている。基板４６は、平板状を成し、ガラス等の材料で形成され、透光性を有している。Ｃｓ配線３４は、基板４６上の一部に、断面視において略台形状を成して形成されている。ゲート絶縁膜４８は、基板４６及びＣｓ配線３４上に略均一な厚みで積層され、窒化シリコン（ＳｉＮｘ）等の絶縁性を有する材料で形成され、透光性を有している。画素電極３６は、ゲート絶縁膜４８上に略均一な厚みで積層されている。
　スリット４０は、図８に示すように、断面視においてその側面が上層側から下層側に向かって内側に傾斜するテーパ状を成してＣｓ配線３４を上下に貫通している。ゲート絶縁膜４８のスリット４０と重畳する部位には、上層側に開口する凹部４８ａが形成されている。凹部４８ａは、スリット４０の断面形状と同様に断面視においてその側面が上層側から下層側に向かって内側に傾斜するテーパ状を成している。そして、基板４６及びゲート絶縁膜４８は透光性を有するので、基板４６の裏面側から光を当てることで、基板４６の裏面側からスリット４０を通してＣｓ配線３４の上層側を視認することができる。このため、列方向に隣接する画素電極３６の間であってスリット４０と重畳する箇所にＩＴＯ残膜ＲＭが残留していれば、基板４６の裏面側からスリット４０を通してＩＴＯ残膜ＲＭを確認することが可能となる。
　次に、スリット４０を形成する方法について説明する。スリット４０は、アクティブマトリクス基板３０の製造工程において形成する。まず、基板４６上にＣｓ配線３４及びゲート配線３２のパターニングをし、基板４６上にＣｓ配線３４及びゲート配線３２を形成する。次に、Ｃｓ配線上のスリット４０を形成すべき箇所に対して、当該箇所に開口部を有するマスクを介したウェットエッチングを行い、スリット４０を形成する。なお、Ｃｓ配線３４はソース配線３８よりも大きな幅で形成されているので、スリット４０を形成するための十分な幅を有している。スリット４０を形成するためのエッチングは等方性エッチングであるので、そのエッチング跡は、上述したように、その側面が上層側（エッチング開始側）から下層側（エッチング終了側）に向かって内側に傾斜するテーパ状となる。スリット４０を形成すると、次いで、基板４６及びＣｓ配線３４上にゲート絶縁膜４８を形成する。このとき、ゲート絶縁膜４８は略均一な厚みで形成されるので、スリット４０の断面形状に対応して、ゲート絶縁膜４８のスリット４０と重畳する部位に、上層側に開口すると共に断面視においてその側面がテーパ状を成す凹部４８ａが形成される。
　以上のように本実施形態に係るアクティブマトリクス基板３０ではＣｓ配線３４上にスリット４０を設けることで、アクティブマトリクス基板３０の表面側に液晶層２４及び遮光部を備えるＣＦ基板２０を貼り合わせて液晶表示装置１０を製造した後であっても、アクティブマトリクス基板３０の下側（液晶表示装置１０の裏面側）から光を当てることで基板４６及びスリット４０を通してＣｓ配線３４の上層側を見ることができる。従って、Ｃｓ配線３４を挟んで隣接する画素電極３６間が短絡している場合に、Ｃｓ配線３４の上層側に位置する短絡部位（ＩＴＯ残膜ＲＭ）を、スリット４０を通して視認することができる。即ち、隣接する画素電極３６間の短絡の有無を裏面側から確認することが可能となる。また、本実施形態に係るアクティブマトリクス基板３０では、Ｃｓ配線３４がソース配線２８に対して大きな幅で形成されているのでＣｓ配線３４上にスリット４０を設けることができる。
　また、本実施形態に係るアクティブマトリクス基板３０は、マルチ画素駆動方式で構成されているので、Ｃｓ配線３４を挟んで２つの画素電極３６が離間して設けられている。このため、アクティブマトリクス基板３０の製造時における不具合等によりＣｓ配線３６を挟んで隣接する画素電極３６，３６間が短絡する場合がある。本実施形態に係るアクティブマトリクス基板３０は、Ｃｓ配線３０上にスリット４０が形成されているので、このようにＣｓ配線３４を挟んで２つの画素電極３６，３６が離間して設けられたマルチ画素駆動方式において好適である。
　また、本実施形態に係るアクティブマトリクス基板３０では、貫通孔がＣｓ配線３４の延びる方向に沿って設けられたスリット（略直線状）４０とされている。このため、隣接する画素電極３６間の短絡の有無を広い範囲で確認でき、短絡の有無を効果的に確認することができる。
　また、本実施形態に係るアクティブマトリクス基板３０は、Ｃｓ配線３４に対して相対的に上層側に配されると共に画素電極３６に対して相対的に下層側に配された透光性を有するゲート絶縁膜４８をさらに備えている。そして、ゲート絶縁４８膜のスリット４０と重畳する部位にゲート絶縁膜４８の上層側に向かって開口する凹部４８ａが設けられ、断面視において凹部４８ａの側面が上層側から下層側に向かって内側に傾斜するテーパ状とされている。これにより、凹部４８ａにおいてゲート絶縁膜４８が断線することを抑制することができ、ゲート絶縁膜４８の良好な被覆性を得ることができる。
　＜実施形態１の変形例＞
　続いて実施形態１の変形例を説明する。図９は、実施形態１の変形例に係るアクティブマトリクス基板１３０のスリット１４０近傍の裏面図を示している。変形例は、スリット１４０の長さが実施形態１のものと異なっており、その他の構成については実施形態１のものと同じである。また、実施形態１の参照符号に数字１００を加えた部位は、実施形態１で説明した部位と同一である。
　変形例に係るアクティブマトリクス基板１３０では、図９に示すように、スリット１４０が、Ｃｓ配線１３４とソース配線１３８との交差部分ＣＲまで延在して形成されている。ここで、アクティブマトリクス基板１３０では、Ｃｓ配線１３４とソース配線１３８との交差部分ＣＲにおいても列方向（又は交差部分ＣＲを挟んで斜め方向）に隣接する画素電極１３６の間で短絡が発生することがある。変形例に係るアクティブマトリクス基板１３０によれば、Ｃｓ配線１３４とソース配線１３８との交差部分ＣＲにおいて隣接する画素電極１３６間の短絡が発生した場合であっても、短絡の有無を裏面側からスリット１４０を通して確認することができる。
　＜実施形態２＞
　図面を参照して実施形態２を説明する。図１０は、実施形態２に係るアクティブマトリクス基板２３０のスリット２４０ａ，２４０ｂ近傍の裏面図を示している。図１１は、スリット２４０ａ，２４０ｂ近傍の断面図であって、図１０におけるＢ－Ｂ断面の断面構成を示している。図１２は、２本のスリット２４０ａ，２４０ｂ間に異物Ｇが混入した場合におけるアクティブマトリクス基板２３０の、修正前におけるスリット２４０ａ，２４０ｂ近傍の裏面図を示している。図１３は、このような場合における修正後におけるスリット２４０ａ，２４０ｂ近傍の裏面図を示している。図１４は、液晶表示装置の異物Ｇ近傍の断面図であって、図１２におけるＣ－Ｃ断面の断面構成を示している。実施形態２は、スリット２４０ａ，２４０ｂの配置及び本数が実施形態１のものと異なっている。その他の構成については実施形態１と同じであるため、構造、作用、及び効果の説明は省略する。なお、図１０において図７の参照符号に数字２００を加えた部位及び図１１において図８の参照符号に数字２００を加えた部位は、実施形態１で説明した部位と同一である。
　先に、図１３に示すＣＦ基板２２０について説明する。ＣＦ基板２２０は、図１３に示すように、アクティブマトリクス基板２３０の表面側においてアクティブマトリクス基板２３０と対向して配されている。ＣＦ基板２２０には、実施形態１において説明したように、その内面側（液晶層側、アクティブマトリクス基板２０との対向面側）に、各着色部２２３から成るカラーフィルタが設けられている。カラーフィルタを構成する各着色部２２３間には、遮光部２２５が形成されている。各着色部２２３及び遮光部２２５の表面には、アクティブマトリクス基板２３０側の画素電極２３６と対向する対向電極２２１が設けられている。なお、図１３では、配向膜及びアクティブマトリクス基板２３０とＣＦ基板２２０との間に配された液晶層の図示を省略している。
　実施形態２に係るアクティブマトリクス基板２３０では、図１０及び図１１に示すように、列方向に隣接する画素電極２３６の間のＣｓ配線２３４上に２本のスリット２４０ａ，２４０ｂが形成されている。２本のスリット２４０ａ，２４０ｂは、Ｃｓ配線２３４の延びる方向に沿って、同じ長さで平行に設けられている。このようなアクティブマトリクス基板２３０において、２本のスリット２４０ａ，２４０ｂの間にＣｓ配線２３４から対向電極２２１に達する大きさを備えた異物Ｇが混入した場合（図１２及び図１３参照）、Ｃｓ配線２３４と対向電極２２１との間で短絡が発生することとなる。
　このような場合、図１２に示すように異物Ｇの一部がスリット２４０ａ，２４０ｂと重畳していれば、アクティブマトリクス基板２３０の裏面側から異物Ｇが混入した箇所を確認することができる。そして、図１４に示すように、異物Ｇを囲むように、スリット２４０ａ，２４０ｂと交差する２本のスリット２４０ｃを新たに形成する。すると、異物Ｇが付着したＣｓ配線２３４ｓが浮島となって周囲のＣｓ配線２３４から絶縁されるので、Ｃｓ配線２３４と対向電極２２１との間の短絡を修正することができる。なお、上記の新たなスリット２４０ｃは、液晶表示装置の製造後であっても、アクティブマトリクス基板２３０の裏面側からレーザトリミングを行うことで形成することができる。
　また、本実施形態に係るアクティブマトリクス基板２３０では、並列して設けられた２本のスリット２４０ａ，２４０ｂが等しい長さとされている。このため、アクティブマトリクス基板２３０の製造工程において２本のスリット２４０ａ，２４０ｂを形成し易いものとすることができる。
　＜実施形態３＞
　図面を参照して実施形態３を説明する。図１５は、実施形態３に係るアクティブマトリクス基板３３０のスリット３４０ａ，３４０ｂ近傍の裏面図を示している。図１６は、スリット３４０ａ，３４０ｂの端部の裏面図を示している。図１７は、オーバエッチ発生時におけるスリット３４０ａ，３４０ｂの端部の裏面図を示している。実施形態３は、スリットの両端部の形状が実施形態２のものと異なっている。その他の構成については実施形態１と同じであるため、構造、作用、及び効果の説明は省略する。図１５において、図１０の参照符号に数字１００を加えた部位は、実施形態１で説明した部位と同一である。
　実施形態３に係るアクティブマトリクス基板３３０では、図１５に示すように、スリット３４０ａ，３４０ｂの両端部に、スリット３４０ａ，３４０ｂの幅に対して小さな幅の延在スリット３４０ａ１，３４０ｂ１が延在して形成されている。ここで、ウェットエッチングによってスリット３４０ａ，３４０ｂを形成する際、スリット３４０ａ，３４０ｂの両端部においてエッチング液の液溜まりが発生することがある。このような場合、液溜まりによってスリット３４０ａ，３４０ｂの両端部が過度にエッチング（オーバエッチ）され、２本のスリット３４０ａ，３４０ｂがその両端部において繋がってしまうことがある。２本のスリット３４０ａ，３４０ｂが繋がると、スリットによって囲まれたＣｓ配線３３４が周囲のＣｓ配線３３４から絶縁されるので、Ｃｓ配線３３４に不要部位が生じてしまう。
　本実施形態に係るアクティブマトリクス基板３３０によれば、スリット３４０ａ，３４０ｂの両端部にスリット３４０ａ，３４０ｂより小さな幅の延在スリット３４０ａ１，３４０ｂ１が形成されているので、スリット３４０ａ，３４０ｂの両端部でオーバエッチが発生しても、オーバエッチによるエッチング跡の広がりが少ない。このため、２本のスリット３４０ａ，３４０ｂの両端部が繋がってしまうことを抑制することができる。
　各実施形態の構成と本発明の構成との対応関係を記載しておく。ゲート配線３２及びＣｓ配線３４、１３４、２３４、３３４が「第１配線」の一例である。また、ソース配線３８が「第２配線」の一例である。また、スリット４０、１４０、２４０、３４０が「貫通孔」の一例である。また、ゲート絶縁膜４８、２４８、３４８が「絶縁膜」の一例である。また、ＴＦＴ３７が「スイッチング素子」の一例である。また、Ｃｓ配線３４、１３４、２３４、３３４が「容量配線」の一例である。また、液晶表示装置１０が「表示装置」の一例である。また、バックライト装置１２が「照明装置」の一例である。
　上記の各実施形態の変形例を以下に列挙する。
（１）上記の各実施形態では、逆スタガ型（ボトムゲート型）のアクティブマトリクス基板を例示したが、スタガ型（アップゲート型）のアクティブマトリクス基板であってもよい。この場合であっても、画素電極はＣｓ配線やゲート配線に対して相対的に上層側に設けられることとなるので、Ｃｓ配線やゲート配線の一部にスリット等の貫通孔を形成することで、列方向に隣接する画素電極間の短絡の有無を裏面側から確認することが可能となる。
（２）上記の各実施形態では、マルチ画素駆動方式で構成されたアクティブマトリクス基板を例示したが、通常の（副画素を有さない）アクティブマトリクス基板であってもよい。
（３）上記の各実施形態では、Ｃｓ配線上にスリットが形成された構成を例示したが、Ｃｓ配線上及びゲート配線上にスリットが形成された構成であってもよいし、ゲート配線上にのみスリットが形成された構成であってもよい。
（４）上記の各実施形態では、貫通孔がスリット（略直線状）である構成を例示したが、貫通孔の形状は限定されない。例えば、複数の円形状の貫通孔がＣｓ配線及び／又はゲート配線の延びる方向に沿って形成された構成であってもよい。
（５）上記の実施形態２及び実施形態３では、Ｃｓ配線上に２本のスリットが並列して形成された構成を例示したが、スリットの本数は限定されない。Ｃｓ配線上に３本以上のスリットが並列して形成された構成であってもよい。
（６）上記の各実施形態では、表示パネルとして液晶パネルを用いた液晶表示装置を例示したが、他の種類の表示パネルを用いた表示装置にも本発明は適用可能である。
（７）上記の各実施形態では、チューナーを備えたテレビ受信装置を例示したが、チューナーを備えない表示装置にも本発明は適用可能である。
　以上、本発明の各実施形態について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
　ＴＶ：テレビ受信装置、Ｃａ、Ｃｂ：キャビネット、Ｔ：チューナー、Ｓ：スタンド、１０：液晶表示装置、１１：液晶パネル、１２：バックライト装置、１３：ベゼル、１４：シャーシ、１６：光学部材、１７：フレーム、１８：冷陰極管、１９：ランプホルダ、２０、２２０：ＣＦ基板、２２：偏光板、２４：液晶層、２６、２８：配向膜、３０、１３０、２３０、３３０：アクティブマトリクス基板、３２：ゲート配線、３４、１３４、２３４、３３４：Ｃｓ配線、３６、１３６、２３６、３３６：画素電極、３７：ＴＦＴ、３７ａ：半導体素子、３７ｂ：ソース電極、３７ｃ：ドレイン電極、３８、１３８：ソース配線、４０、１４０、２４０ａ、２４０ｂ、３４０ａ、３４０ｂ：スリット、４２：ドレイン配線、４４：コンタクトホール、４６、２４６、３４６、２２７：基板、４８：ゲート絶縁膜、４８ａ：凹部、２２１：対向電極、２２３：着色部、２２５：遮光部、２３４ｓ：（異物Ｇが付着した）Ｃｓ配線、３４０ａ１、３４０ｂ１：（スリットの）端部、ＰＥ：画素領域、ＳＰ１、ＳＰ２：副画素、ＲＭ：ＩＴＯ残膜、ＣＲ：（Ｃｓ配線とソース配線との）交差部、Ｇ：異物

Claims (12)

  1. 　透光性を有する基板と、該基板上にマトリクス状に配された複数の画素電極と、前記基板上に配された第１配線と、前記基板上に配された第２配線と、を備えるアクティブマトリクス基板であって、
    　前記画素電極は、前記第１配線に対して相対的に上層側に設けられ、
    　前記第１配線は、少なくとも隣接する前記画素電極の間に設けられ、
    　前記第２配線は、少なくとも隣接する前記画素電極の間に設けられ、前記第１配線よりも相対的に小さな幅であって、前記第１配線に対して交差するように配されており、
    　隣接する前記画素電極の間であって前記第１配線の一部に該第１配線をその厚み方向に貫通する貫通孔が設けられていることを特徴とするアクティブマトリクス基板。
  2. 　前記貫通孔が前記第１配線の延びる方向に沿って略直線状に設けられていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. 　隣接する前記画素電極の間に複数の前記貫通孔が並列して設けられていることを特徴とする請求項２に記載のアクティブマトリクス基板。
  4. 　並列して設けられた前記貫通孔の長さが等しいことを特徴とする請求項３に記載のアクティブマトリクス基板。
  5. 　前記貫通孔の両端部に該貫通孔の幅より小さな幅の貫通孔が延在して設けられていることを特徴とする請求項３又は請求項４に記載のアクティブマトリクス基板。
  6. 　前記貫通孔が前記第２配線と重畳する部位まで延在して設けられていることを特徴とする請求項２から請求項５のいずれか１項に記載のアクティブマトリクス基板。
  7. 　透光性を有し、前記第１配線に対して相対的に上層側に配されると共に前記画素電極に対して相対的に下層側に配された絶縁膜をさらに備え、
    　該絶縁膜の前記貫通孔と重畳する部位に該絶縁膜の上層側に向かって開口する凹部が設けられ、
    　断面視において該凹部の側面が上層側から下層側に向かって内側に傾斜するテーパ状とされていることを特徴とする請求項１から請求項６のいずれか１項に記載のアクティブマトリクス基板。
  8. 　ゲート電極とソース電極とドレイン電極とを有するスイッチング素子をさらに備え、
    　前記第２配線が前記ソース電極と接続されるソース配線とされ、
    　前記第１配線が前記ゲート電極と接続されるゲート配線及び前記画素電極と一部が重畳する容量配線とされ、
    　前記ゲート配線と前記容量配線とが前記画素電極を挟んで交互に配されていることを特徴とする請求項１から請求項７のいずれか１項に記載のアクティブマトリクス基板。
  9. 　複数の画素領域を備え、前記画素電極が１つの副画素とされると共に１つの前記画素領域に一対の前記副画素が配され、
    　前記容量配線が一対の前記副画素の間に設けられ、
    　前記副画素の一方の端部が前記容量配線と重畳し、
    　前記貫通孔が前記容量配線の一部に設けられていることを特徴とする請求項８に記載のアクティブマトリクス基板。
  10. 　請求項１から請求項９のいずれか１項に記載のアクティブマトリクス基板と、該アクティブマトリクス基板の裏面側に配される照明装置と、該アクティブマトリクス基板の表面側に配され、前記照明装置からの光を利用して表示を行う表示パネルと、を備えることを特徴とする表示装置。
  11. 　前記表示パネルが液晶を用いた液晶パネルであることを特徴とする請求項１０に記載の表示装置。
  12. 　請求項１０又は請求項１１に記載の表示装置を備えることを特徴とするテレビ受信装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05216064A (ja) * 1992-02-05 1993-08-27 Hitachi Ltd アクティブマトリクス液晶表示装置及びその製造方法
JP2002040480A (ja) * 2000-07-24 2002-02-06 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2008287290A (ja) * 2004-12-16 2008-11-27 Sharp Corp アクティブマトリクス基板、表示装置、液晶表示装置およびテレビジョン装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05216064A (ja) * 1992-02-05 1993-08-27 Hitachi Ltd アクティブマトリクス液晶表示装置及びその製造方法
JP2002040480A (ja) * 2000-07-24 2002-02-06 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2008287290A (ja) * 2004-12-16 2008-11-27 Sharp Corp アクティブマトリクス基板、表示装置、液晶表示装置およびテレビジョン装置

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