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WO2007034596A1 - アクティブマトリクス基板、表示装置、テレビジョン装置、アクティブマトリクス基板の製造方法、及び表示装置の製造方法 - Google Patents

アクティブマトリクス基板、表示装置、テレビジョン装置、アクティブマトリクス基板の製造方法、及び表示装置の製造方法 Download PDF

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WO2007034596A1
WO2007034596A1 PCT/JP2006/310009 JP2006310009W WO2007034596A1 WO 2007034596 A1 WO2007034596 A1 WO 2007034596A1 JP 2006310009 W JP2006310009 W JP 2006310009W WO 2007034596 A1 WO2007034596 A1 WO 2007034596A1
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WO
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line
source
pixel
capacitor
source line
Prior art date
Application number
PCT/JP2006/310009
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English (en)
French (fr)
Inventor
Toshihide Tsubata
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=37888652&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=WO2007034596(A1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to US12/063,878 priority Critical patent/US7838881B2/en
Priority to JP2007536402A priority patent/JP4405557B2/ja
Publication of WO2007034596A1 publication Critical patent/WO2007034596A1/ja
Priority to US12944110A priority patent/US7903054B2/en
Priority to US13/014,021 priority patent/US8344383B2/en

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    • G09G2300/0465—Improved aperture ratio, e.g. by size reduction of the pixel circuit, e.g. for improving the pixel density or the maximum displayable luminance or brightness
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    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels

Definitions

  • Active matrix substrate display device, television device, manufacturing method of active matrix substrate, and manufacturing method of display device
  • the present invention relates to an active matrix substrate that constitutes a display device such as a liquid crystal display device or an EL (electric aperture luminescence) display device, and more particularly to a defect correction technique for the active matrix substrate.
  • a display device such as a liquid crystal display device or an EL (electric aperture luminescence) display device
  • Patent Document 1 discloses an active matrix substrate constituting a liquid crystal display device.
  • FIG. 14 is a plan view showing one pixel of a conventional active matrix substrate 120.
  • the active matrix substrate 120 includes a plurality of pixel electrodes 112 provided in a matrix, a thin film transistor (TFT) 105 provided for each pixel electrode 112, and a space between the pixel electrodes 112.
  • TFT thin film transistor
  • TFT thin film transistor
  • the TFT 105 includes a gate electrode 101a connected to the gate line 101, a semiconductor layer 104 provided so as to cover the gate electrode 101a, and a source electrode provided on the semiconductor layer 104 and connected to the source line 103. 103a and a drain electrode 103b provided on the semiconductor layer 104 so as to face the source electrode 103a.
  • the drain electrode 103b extends to the region where the capacitor line 102 extends, and forms a drain extraction electrode 107 and a capacitor electrode 106 connected to the pixel electrode 112 via a contact hole 11lb.
  • the liquid crystal display device including the active matrix substrate 120 having the above configuration, a counter substrate having a common electrode, and a liquid crystal layer including liquid crystal molecules provided between the two substrates
  • An image is displayed by appropriately transmitting an image signal to each pixel electrode 112 connected to the TFT 105 by the switching function of the TFT 105.
  • the matrix substrate 120 prevents self-discharge of the liquid crystal layer during the period when the TFT 105 is turned off, or prevents deterioration of the image signal due to the off current of the TFT 105, and is used for various modulation signal application paths in the liquid crystal drive. Therefore, an auxiliary capacitor is formed between the capacitor line 102 and the capacitor electrode 106.
  • Patent Document 3 discloses a technique for embedding an electrode at a position corresponding to the cut pattern of the pixel electrode and the common electrode for the purpose of preventing light leakage and improving the initial response speed after voltage application. Speak.
  • the gate line may be disconnected due to foreign matter or the like adhering to the substrate.
  • a normal voltage drain voltage
  • the liquid crystal display device becomes defective, and the manufacturing yield of the liquid crystal display device is lowered.
  • Patent Document 4 includes a correction intersection that is provided in the same layer as the capacitor line and has a portion that overlaps the pixel electrode and the source line so that such a disconnection of the gate line can be corrected.
  • An active matrix liquid crystal display device is disclosed.
  • Patent Document 1 Japanese Patent Laid-Open No. 9152625
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-83523
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-117083
  • Patent Document 4 JP-A-5-333373 Disclosure of the invention
  • the present invention has been made in view of power, and an object thereof is to correct the disconnection by suppressing the occurrence of a pixel defect.
  • a first source line and a second source line extending in parallel with each other are provided between the pixel electrodes, and a capacitor line is provided so as to intersect with the first source line and the second source line. It is a thing.
  • an active matrix substrate is provided in a matrix, and a plurality of pixel electrodes that respectively constitute pixels and a plurality of pixel electrodes that are provided between the pixel electrodes and extend in parallel to each other.
  • a plurality of first source lines provided between each of the pixel electrodes and extending in a direction intersecting with each of the gate lines, and each of the pixel electrodes,
  • a plurality of switching elements connected to each gate line and each first source line and a plurality of capacitance lines provided between the gate lines and extending in parallel with each other, and between the pixel electrodes, respectively.
  • a plurality of second source lines extending in parallel with the first source lines.
  • the pixel of the pixel corresponding to the disconnection position in each of the second source lines disposed on both sides of the pixel electrode of the pixel corresponding to the disconnection position. Cut the portion beyond the capacitive line that passes through the electrode and the portion beyond the broken gate line, and the portion that overlaps the capacitive line that passes through the pixel electrode of the pixel corresponding to the broken position and the broken gate line.
  • a source line bypass portion is formed.
  • the source line that is, the first source line connected to the switching element
  • the disconnected first source line and the capacitor line passing through the pixel electrode of the pixel corresponding to the disconnection position.
  • a portion of the outer side of the second source line adjacent to the first source line is cut to form a capacitor line bypass portion having a portion that overlaps the disconnected first source line and the second source line adjacent thereto.
  • a portion of the capacitor line binos portion that overlaps the first source line is connected to the disconnected first source line, and a portion of the capacitor line bypass portion that overlaps the second source line is disconnected. Connect the second source line adjacent to the line.
  • a data signal is supplied to the downstream side of the disconnection position of the first source line via the second source line and the capacitor line bypass section.
  • the pixel electrode as a detour for correcting the disconnection as in the prior art, so that the disconnection is corrected while suppressing the occurrence of pixel defects.
  • the gate line and the capacitor line are configured independently, the load on the gate line is reduced, and the signal delay in the gate line is improved.
  • the first source line and the second source line may be connected to each other.
  • the data signal is input to both the first source line and the second source line, the disconnection of the source line, specifically, the first source line connected to the switching element is prevented.
  • the second source line is used after modification, it is not necessary to input a data signal directly to the second source line or to connect the first source line and the second source line.
  • Each of the capacitor lines may include a first capacitor line and a second capacitor line that extend in parallel to each other.
  • Each of the capacitor lines extends for each pixel, extends along the capacitor line, and
  • a capacitor line extending portion having a portion overlapping each of the one source line and the second source line may be provided.
  • the capacitor line when the capacitor line is disconnected, the first source line and the second source line disposed on both sides of the pixel electrode of the pixel corresponding to the disconnection position of the capacitor line are disconnected.
  • a source line bypass portion having a portion overlapping the capacitance line and the capacitance line extending portion is formed.
  • each source line bypass part is connected to the disconnected capacitor line and the capacitor line extension part.
  • the auxiliary capacitance signal is supplied to the downstream side of the disconnection position of the capacitance line via the source line bypass portion and the capacitance line extension portion. Therefore, the occurrence of pixel defects is suppressed and the disconnection of the capacitor line is corrected.
  • Capacitance electrodes that overlap with each other via a dielectric film may be provided on each of the capacitance lines.
  • the storage capacitor is formed by the capacitive line, the capacitive electrode, and the dielectric film such as the gate insulating film therebetween.
  • the dielectric film such as the gate insulating film therebetween.
  • an interlayer insulating film of the order of a few microns is formed between the layer where the pixel electrode is formed and the layer where the first source line and the second source line are formed. It is preferably applied to.
  • the first source line, the second source line, and the pixel electrode can be overlaid, so that the effective pixel area is increased and the aperture ratio is improved.
  • An interlayer insulating film is interposed between each of the switching elements and capacitor electrodes and each of the pixel electrodes, and the switching element has a drain electrode connected to each of the pixel electrodes, The electrodes and the capacitor electrodes and the pixel electrodes may be connected through contact holes formed in the interlayer insulating film.
  • the auxiliary capacitance formed between the capacitance line and the capacitance electrode may be disconnected and separated. That is, even if the auxiliary capacitor having the capacitor electrode connected to the pixel electrode by one contact hole is cut and separated, the data signal of the first source line force is transmitted to the other contact hole. Therefore, the pixel defect caused by the short circuit of the auxiliary capacitor is corrected.
  • the drain electrode may be extended and connected to the capacitor electrode.
  • a data signal is supplied to the pixel electrode through the extended portion of the drain electrode.
  • Each of the pixel electrodes is provided with a slit for dividing the alignment of liquid crystal molecules or a protrusion for controlling the alignment of liquid crystal molecules so as to overlap with the capacitance lines. .
  • the region where the slits for dividing the alignment of the liquid crystal molecules or the protrusions for controlling the alignment of the liquid crystal molecules is not normally functioned as a transmission region. Therefore, by disposing each capacitance line so as to overlap with the region, a decrease in the aperture ratio due to the formation of the auxiliary capacitance is suppressed.
  • the active matrix substrate having such a configuration is suitably used for an MVA liquid crystal display device.
  • Each adjacent pixel of the plurality of pixels constitutes a pixel group, and at least two pixels constituting the pixel group are configured to have different luminances when displaying an image. It may be.
  • one pixel is formed on the so-called active matrix substrate capable of multi-pixel driving in which each pixel constituting the pixel group is individually driven by a separate switching element. It is possible to have both brightness, pixels, and pixels in the group, and a halftone is expressed by the area gradation. As a result, whitening at an oblique viewing angle of the display screen of the liquid crystal display device is improved. For example, by applying signal voltages with opposite phases to the capacitance lines passing through the pixel electrodes of the pixel group, both brightness, pixels, and pixels are present in one pixel group as described above. It becomes possible to make it. More specifically, after the scanning signal is turned off, the source line is connected at the timing of capacitive coupling.
  • the pixel division structure for dividing and displaying pixels in each pixel group include a 1: 1 pixel division structure in which the area of bright pixels is equal to the area of dark pixels, or the area of bright pixels.
  • the area of the dark pixel is 1Z3, which is a 1: 3 pixel division structure.
  • the 1: 3 pixel division structure is particularly effective as a measure against white-blowing (an improvement in viewing angle) at an oblique viewing angle of the display screen of a liquid crystal display device.
  • the disconnection is corrected without impairing the whitening improvement effect.
  • the area of the overlapping portion between each of the first source line and the second source line and each of the capacitor lines may be 25 ⁇ m 2 or more.
  • a display device includes the active matrix substrate of the present invention.
  • the occurrence of pixel defects is suppressed and the disconnection is corrected, so that the manufacturing yield of the display device can be improved.
  • a television device includes the display device of the present invention and a tuner unit that receives a television broadcast.
  • the manufacturing method of the active matrix substrate according to the present invention is provided in a matrix form.
  • a plurality of pixel electrodes each constituting a pixel and each pixel electrode.
  • a plurality of gate lines extending in parallel to each other and a plurality of first source lines provided between the pixel electrodes and extending in a direction intersecting with the gate lines, and each of the pixel electrodes.
  • a plurality of switching elements connected to the pixel electrodes, the gate lines and the first source lines, and a plurality of capacitance lines provided between the gate lines and extending in parallel to each other;
  • a method of manufacturing an active matrix substrate that is provided between each of the pixel electrodes and includes a plurality of second source lines extending in parallel with the first source lines, wherein the gate lines are disconnected.
  • Pass through the pixel electrode A source line nopass portion forming step of cutting a portion exceeding the capacitance line and a portion exceeding the broken gate line to form a source line binos portion having a portion overlapping the capacitance line and the gate line, respectively.
  • a capacitor line binos portion that forms a capacitor line binos portion having a portion overlapping each second source line by cutting a portion beyond each second source line, and a gate line of each source line bypass portion And a connection step of connecting the portion that overlaps the capacitor line of each of the source line bypass portions and the capacitor line bypass portion.
  • the gate line is disposed on both sides of the pixel electrode of the pixel corresponding to the disconnection position of the gate line detected in the disconnection detection step.
  • a source line bypass portion having a portion overlapping the capacitor line is formed.
  • a capacitor line binos portion having a portion overlapping each second source line on both sides of the pixel electrode of the pixel corresponding to the disconnection position of the gate line is formed.
  • the connecting step the source line bypass part and the disconnected gate line are connected, and each source line bypass part and the capacitor line bypass part are connected.
  • a scanning signal is supplied to the downstream side of the disconnection position of the gate line via the source line binos and the capacitor line bypass. Therefore, unlike the conventional case, it is not necessary to use the pixel electrode as a detour for correcting the disconnection. Therefore, the disconnection of the gate line is corrected.
  • the method for manufacturing an active matrix substrate according to the present invention is provided in a matrix, and is provided between each of a plurality of pixel electrodes constituting each pixel and each of the pixel electrodes, and extends in parallel to each other.
  • a plurality of first source lines provided between the plurality of gate lines and the respective pixel electrodes and extending in a direction intersecting with the respective gate lines, and provided for each of the respective pixel electrodes.
  • a plurality of switching elements connected to the gate lines and the first source lines; a plurality of capacitance lines provided between the gate lines and extending in parallel to each other; and the pixel electrodes.
  • Each of which is provided with a plurality of second source lines extending in parallel with each of the first source lines, wherein the presence of the disconnection of the first source lines is detected.
  • the disconnected first source line and the first source are connected to the capacitor line passing through the pixel electrode of the pixel corresponding to the disconnection position of the first source line detected in the disconnection detecting step.
  • the first source line is arranged to pass through the pixel electrode of the pixel corresponding to the disconnection position of the first source line detected in the disconnection detection step. And forming a capacitor line bypass portion having a portion overlapping the second source line.
  • the capacitor line bypass unit is connected to the first source line and the second source line.
  • the method for manufacturing an active matrix substrate according to the present invention is provided in a matrix, and is provided between each of the plurality of pixel electrodes constituting each pixel and each of the pixel electrodes, and extends in parallel with each other.
  • a plurality of first source lines provided between the plurality of gate lines and the respective pixel electrodes and extending in a direction intersecting with the respective gate lines, and the respective pixels
  • a plurality of switching elements provided for each electrode and connected to the pixel electrodes, the gate lines and the first source lines, and a plurality of switching elements provided between the gate lines and extending in parallel to each other.
  • Each of the plurality of second source lines extending in parallel with each of the first source lines, and each of the capacitance lines extending for each of the pixels.
  • a method of manufacturing an active matrix substrate comprising a capacitor line extending portion that extends along each of the capacitor lines and has a portion that overlaps the first source line and the second source line, respectively.
  • a disconnection detecting step for detecting the presence of a disconnection of the first electrode, and a first source line and a second source disposed along both sides of the pixel electrode of the pixel corresponding to the disconnection position of the capacitor line detected in the disconnection detecting step.
  • the wire is disconnected and the above is disconnected. Cut off the portion beyond the capacitance line and the portion beyond the capacitance line extending portion extending from the capacitance line, and the source line bypass having a portion overlapping the capacitance line and the capacitance line extending portion.
  • a source line bypass portion forming step for forming the respective portions, a connection between the portion overlapping the capacitance line of each source line bypass portion and the disconnected capacitance line, and a capacitance line extending portion of each source line bypass portion And a connecting step for connecting the overlapping portion and the capacitor line extending portion.
  • the capacitor line is arranged on both sides of the pixel electrode of the pixel corresponding to the disconnection position of the capacitance line detected in the disconnection detection step, and each of the capacitance line And forming a source line bypass portion having a portion overlapping with the capacitor line extension portion o and connecting the disconnected capacitor line and the capacitor line extension portion to each source line bypass portion in the connection step.
  • the auxiliary capacity signal is supplied to the downstream side of the disconnection position of the capacity line through the source line bypass section and the capacity line extension section. Therefore, the occurrence of pixel defects is suppressed and the disconnection of the capacitor line is corrected.
  • the disconnection and connection may be performed by laser irradiation.
  • the cutting may be performed by a fourth harmonic of a YAG laser.
  • connection may be made by a second harmonic of a YAG laser.
  • the capacitor line bypass unit and the first source line, the source line bypass unit and the gate line, the source line bypass unit and the capacitor bypass unit, the capacitor line bypass unit and the first source line Reliability in fusion connection by laser irradiation between the two source lines, between the source line bypass part and the capacitor line, and between the source line bypass part and the capacitor line extension part is improved.
  • the method for manufacturing a display device is provided in a matrix, and a plurality of pixel electrodes that respectively constitute pixels and a plurality of pixel electrodes that are provided between the pixel electrodes and extend in parallel to each other.
  • a plurality of first source lines extending in a direction intersecting with the gate lines, and provided for each of the pixel electrodes, respectively.
  • a plurality of switching elements connected to the gate lines and the first source lines, a plurality of capacitance lines provided between the gate lines and extending in parallel to each other, and the pixel electrodes.
  • the pixel electrode is connected to each second source line arranged along both sides of the pixel electrode of the pixel corresponding to the disconnection position of the gate line detected in the disconnection detection step.
  • a source line bypass portion forming step in which a portion exceeding a capacitance line passing through and a portion exceeding the disconnected gate line is cut to form a source line binos portion having a portion overlapping the capacitance line and the gate line, respectively
  • the pixel line in the source line binos portion forming step, is disposed on both sides of the pixel electrode corresponding to the disconnection position of the gate line detected in the disconnection detection step, and each is disconnected.
  • a source line bypass portion having a portion overlapping with the gate line and the capacitor line is formed. In addition, it corresponds to the disconnection position of the gate line in the capacitor line bypass portion forming step.
  • Capacitor line binos having portions overlapping the respective second source lines on both sides of the pixel electrode of the pixel to be formed are formed.
  • the connecting step the source line bypass part and the disconnected gate line are connected, and each source line bypass part and the capacitor line bypass part are connected.
  • a scanning signal is supplied to the downstream side of the disconnection position of the gate line via the source line binos and the capacitor line bypass. Therefore, it is not necessary to use the pixel electrode as a detour for correcting the disconnection as in the conventional case, so that the occurrence of a pixel defect is suppressed and the disconnection of the gate line is corrected.
  • the method for manufacturing a display device is provided in a matrix, and a plurality of pixel electrodes that respectively constitute pixels and a plurality of pixel electrodes that are provided between the pixel electrodes and extend in parallel to each other.
  • a plurality of first source lines extending in a direction intersecting with the gate lines, and provided for each of the pixel electrodes, respectively.
  • a plurality of switching elements connected to the gate lines and the first source lines, a plurality of capacitance lines provided between the gate lines and extending in parallel to each other, and the pixel electrodes.
  • a display device having an active matrix substrate provided with a plurality of second source lines extending in parallel with each of the first source lines, wherein there is a disconnection of the first source lines
  • the disconnected first source line and the first source line A capacitor line bypass portion forming step of cutting a portion on both sides of the adjacent second source line and forming a capacitor line bypass portion having portions overlapping the first source line and the second source line; Connection between the portion of the capacitor line bypass section that overlaps the first source line and the disconnected first source line, and connection between the portion of the capacitor line bypass section that overlaps the second source line and the second source line And a connecting step.
  • the first source line is arranged to pass through the pixel electrode of the pixel corresponding to the disconnection position of the first source line detected in the disconnection detection step. And forming a capacitor line bypass portion having a portion overlapping the second source line.
  • the capacitor line bypass unit is connected to the first source line and the second source line.
  • the second source line and the capacitor are located downstream of the disconnection position of the source line.
  • a data signal is supplied through the quantity line bypass unit. Therefore, the occurrence of pixel defects is suppressed and the disconnection of the source line is corrected.
  • the display device manufacturing method includes a plurality of pixel electrodes provided in a matrix, each of which constitutes a pixel, and a plurality of pixel electrodes provided between the pixel electrodes and extending in parallel to each other.
  • a plurality of first source lines extending in a direction intersecting with the gate lines, and provided for each of the pixel electrodes, respectively.
  • a plurality of switching elements connected to the gate lines and the first source lines, a plurality of capacitance lines provided between the gate lines and extending in parallel to each other, and the pixel electrodes.
  • a plurality of second source lines extending in parallel with the first source lines, and the capacitor lines extending for the respective pixels, extending along the capacitor lines, and the first source.
  • Line and second source line A method of manufacturing a display device having an active matrix substrate provided with capacitive line extending portions each having an overlapping portion, the disconnection detecting step for detecting the presence of the disconnection of the capacitive line, and the disconnection
  • the disconnected capacitance line is connected to the first source line and the second source line arranged along both sides of the pixel electrode of the pixel corresponding to the disconnection position of the capacitance line detected in the detection process.
  • the portion exceeding the portion and the portion beyond the capacitance line extending portion extending from the capacitance line is cut to form a source line bypass portion having a portion overlapping the capacitance line and the capacitance line extending portion, respectively.
  • Source line bypass portion forming step connection between the portion of each source line bypass portion that overlaps the capacitor line and the disconnected capacitor line, and portion of each source line bypass portion that overlaps the capacitor line extension portion and the capacitance Connect to the wire extension Characterized in that it comprises a connection step.
  • the capacitor line is disposed on both sides of the pixel electrode of the pixel corresponding to the disconnection position of the capacitance line detected in the disconnection detection step, and each of the capacitance line And forming a source line bypass portion having a portion overlapping with the capacitor line extension portion o and connecting the disconnected capacitor line and the capacitor line extension portion to each source line bypass portion in the connection step.
  • the auxiliary capacity signal is supplied to the downstream side of the disconnection position of the capacity line through the source line bypass section and the capacity line extension section. Therefore, the occurrence of pixel defects is suppressed and the disconnection of the capacitor line is corrected.
  • the disconnection and connection may be performed by laser irradiation.
  • the cutting may be performed by a fourth harmonic of a YAG laser.
  • connection may be made by a second harmonic of a YAG laser.
  • the first source line and the second source line extending in parallel with each other are provided between the pixel electrodes, and the capacitor line is provided so as to intersect with them. Therefore, the occurrence of pixel defects can be suppressed and the disconnection can be corrected, and the manufacturing yield of the active matrix substrate and the display device including the active matrix substrate can be improved.
  • FIG. 1 is a plan view showing an active matrix substrate 20a according to a first embodiment.
  • FIG. 2 is a cross-sectional view of the active matrix substrate 20a (liquid crystal display panel 50) taken along line II—II in FIG.
  • FIG. 3 is a block diagram showing a liquid crystal display device 60 including a liquid crystal display panel 50.
  • FIG. 4 is a block diagram showing a television device 70 including a liquid crystal display device 60.
  • FIG. 5 is a plan view of the active matrix substrate 20a according to Embodiment 1 after correcting the gate line breakage.
  • FIG. 6 is a plan view showing an active matrix substrate 20b according to Embodiment 2.
  • FIG. 7 is a plan view of the active matrix substrate 20b according to Embodiment 2 after correcting the capacitor line disconnection.
  • FIG. 8 is a plan view of the active matrix substrate 20c according to Embodiment 3 after correcting the source line breakage.
  • FIG. 9 is a plan view showing an active matrix substrate 20d according to Embodiment 4.
  • FIG. 10 is a cross-sectional view of the active matrix substrate 20d taken along line X—X in FIG.
  • FIG. 11 is a plan view showing an active matrix substrate 20e according to Embodiment 5.
  • FIG. 12 is a plan view showing an active matrix substrate 20f according to Embodiment 6.
  • FIG. 13 is a plan view showing an active matrix substrate 20g according to Embodiment 7.
  • FIG. 14 is a plan view showing a conventional active matrix substrate 120.
  • Embodiment 1 of an active matrix substrate, a display device, and a television device according to the present invention show Embodiment 1 of an active matrix substrate, a display device, and a television device according to the present invention.
  • the present invention can also be applied to other display devices such as an organic EL (electroluminescent) display device.
  • FIG. 4 is a block diagram showing the television device 70 of the present embodiment.
  • the television device 70 receives a television broadcast and outputs a video signal, and displays an image based on the video signal supplied from the tuner unit 65. And a liquid crystal display device 60.
  • FIG. 3 is a block diagram showing the liquid crystal display device 60 of the present embodiment.
  • the liquid crystal display device 60 includes a YZC separation circuit 31 for separating a power signal such as a tuner 65 into a luminance signal and a color signal, and a luminance signal and a color signal.
  • Inputs a video chroma circuit 32 for converting R, G, and B analog RGB signals that are the three primary colors of light, an AZD converter 33 for converting analog RGB signals to digital RGB signals, and digital RGB signals.
  • a liquid crystal controller 34 a digital RGB signal from the liquid crystal controller 34 is input at a predetermined timing, and a liquid crystal display panel 50 for substantially displaying an image, and a gradation voltage to be supplied to the liquid crystal display panel 50
  • a microcomputer 35 of the eye is a microcomputer 35 of the eye.
  • the video signal supplied to the YZC separation circuit 31 includes a video signal captured by a camera, a video signal supplied via an Internet line, in addition to the video signal based on the television broadcast as described above.
  • Various video signals such as signals can be used.
  • FIG. 2 is a cross-sectional view showing the liquid crystal display panel 50 of the present embodiment.
  • the liquid crystal display panel 50 includes an active matrix substrate 20a and a counter substrate 30 that are arranged to face each other, and a liquid crystal layer 40 provided between the two substrates 20a and 30. It has.
  • FIG. 1 is a plan view showing an active matrix substrate 20a of the present embodiment.
  • 2 is a cross-sectional view of the liquid crystal display panel 50 taken along the line II-II in FIG.
  • the active matrix substrate 20a includes a plurality of gate lines 1 extending in parallel with each other, a plurality of source lines 3 extending in parallel with each other in a direction perpendicular to the gate lines 1, and A capacitor line 2 extending between the gate lines 1 is provided.
  • a TFT 5 is provided at each intersection between the gate line 1 and the source line 3.
  • a pixel electrode 12 constituting a pixel is provided in a display region surrounded by the pair of gate lines 1 and the pair of source lines 3 corresponding to each TFT 5.
  • the source line 3 includes a first source line 3a connected to the TFT 5, and a second source line 3b adjacent to the first source line 3a and connected to each pixel.
  • the capacitance line 2 includes a first capacitance line 2a and a second capacitance line 2b that extend in parallel with each other and are connected to each pixel.
  • the TFT 5 is provided with a gate electrode la provided so as to protrude laterally from the gate line 1, and a gate insulating film 7 on the gate electrode la.
  • a semiconductor layer 4 constituted by an intrinsic amorphous silicon layer and an n + amorphous silicon layer, and a source electrode 3c provided on the semiconductor layer 4 so as to protrude laterally from the first source line 3a
  • a drain electrode 3d provided on the semiconductor layer 4 so as to face the source electrode 3c.
  • the capacitor electrode 6 is provided so as to overlap the capacitor line 2 for each pixel.
  • an interlayer insulating film 15 composed of an upper first interlayer insulating film 8 and a lower second interlayer insulating film 9 is laminated so as to cover the TFT 5 and the capacitor electrode 6.
  • an alignment film (not shown) is provided on the upper layer of the pixel electrode 12.
  • a gate insulating film 7 (dielectric film) is sandwiched between the capacitor line 2 and the capacitor electrode 6, thereby forming an auxiliary capacitor.
  • the counter substrate 30 has a multilayer stacked structure in which a color filter layer 13, a common electrode 14, an alignment film (not shown), and the like are sequentially stacked on the insulating substrate 10.
  • the color filter layer 13 is provided with any one colored layer of red, green and blue corresponding to each pixel of the active matrix substrate 20a.
  • One picture element is composed of three pixels of red, green and blue.
  • the liquid crystal layer 40 contains nematic liquid crystal molecules (liquid crystal material) having electro-optical characteristics.
  • the liquid crystal display panel 50 having such a configuration, one pixel is formed for each pixel electrode 12, and in each pixel, a scanning signal is sent from the gate line 1 via the gate electrode la to obtain a TFT 5. Is turned on, a data signal is sent from the source line 3 and a predetermined charge is written to the pixel electrode 12 via the source electrode 3c and the drain electrode 3d, and the pixel electrode 12 and the common electrode 14 Therefore, a predetermined voltage is applied to the liquid crystal capacitor composed of the liquid crystal layer 40 and the auxiliary capacitor.
  • the transmittance of light incident from the outside (backlight 38) is adjusted by utilizing the fact that the alignment state of the liquid crystal molecules changes according to the magnitude of the applied voltage. Is displayed.
  • the liquid crystal display panel 50 is manufactured through an active matrix substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal display panel manufacturing process described below.
  • a disconnection correction process is added after the inspection process.
  • titanium, chromium, aluminum is formed on the entire substrate on the insulating substrate 10 such as a glass substrate.
  • Molybdenum, tantalum, tungsten, copper and other metal films, their alloy films, or their laminated films (thickness 1000 A to 3000 A) are formed by sputtering, and then photolithography (Photo Engraving Process) , Hereinafter referred to as “PEP technology”), the gate line 1, the gate electrode la, and the capacitor line 2 are formed.
  • an inorganic insulating film (thickness about 3000 A to 5000 A) such as silicon nitride or silicon oxide is formed on the entire substrate on which the gate line 1 and the like are formed by the CVD (Chemical Vapor Deposition) method.
  • the gate insulating film 7 is formed.
  • an intrinsic amorphous silicon film (thickness 100 ⁇ to 300 ⁇ ⁇ ⁇ ⁇ ) and an n + amorphous silicon film (thickness 400A to 700A) doped with phosphorus are formed on the entire substrate on the gate insulating film 7 by a CVD method.
  • the PEP technique is used to form an island pattern on the gate electrode la to form a silicon laminate having an intrinsic amorphous silicon layer and an n + amorphous silicon layer force.
  • a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, an alloy film thereof, or a laminated film (thickness) is formed on the entire substrate on which the silicon laminate is formed.
  • the first source line 3a, the second source line 3b, the source electrode 3c, the drain electrode 3d, and the capacitor electrode 6 are formed by forming a film using a sputtering method and then forming a pattern using the PEP technique.
  • the n + amorphous silicon layer constituting the silicon stacked body is etched to form the semiconductor layer 4 having the channel portion.
  • the semiconductor layer 4 may be formed of an amorphous silicon film as described above.
  • a 1S polysilicon film may be formed, or laser annealing is performed on the amorphous silicon film and the polysilicon film.
  • the crystallinity may be improved.
  • the movement speed of electrons in the semiconductor layer is increased, and the characteristics of TFT5 can be improved.
  • an inorganic insulating film such as silicon nitride or silicon oxide is formed on the entire substrate on which the source line 3 (first source line 3a and second source line 3b) is formed by CVD.
  • a to 5 OOOA are formed to form the first interlayer insulating film 8.
  • the second interlayer insulating film 9 is formed by forming a photoacrylic resin (thickness: 2 ⁇ m to 4 ⁇ m).
  • the portions corresponding to the drain electrode 3d and the capacitor electrode 6 of the interlayer insulating film 15 composed of the first interlayer insulating film 8 and the second interlayer insulating film 9 are removed by etching, respectively, so that the contact holes 1 la and 1 Form 1 lb.
  • a transparent conductive film (thickness: 1000 A to 1000 A) with the strength of ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), acid oxide zinc, tin oxide, etc. 2000 A) is deposited by sputtering, and then patterned by PEP technology to form the pixel electrode 12.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • polyimide resin is printed on the entire substrate on the pixel electrode 12 at a thickness of 500 A to 1000 A, then baked and rubbed in one direction with a rotating cloth, An alignment film is formed.
  • the active matrix substrate 20a can be manufactured (manufactured).
  • a Cr thin film or a resin containing a black pigment is formed on an insulating substrate 10 such as a glass substrate, and then a pattern is formed by the PEP technique to form a black matrix.
  • a color filter layer 13 is formed by patterning any of the red, green, and blue colored layers (thickness of about 2 m) between the black matrices using a pigment dispersion method or the like. To do.
  • a transparent conductive film made of ITO, silver, zinc oxide, tin oxide, or the like is formed on the entire substrate on the color filter layer 13 to form a common electrode. 14 is formed.
  • polyimide resin was printed on the entire substrate on the common electrode 13 at a thickness of 500 A to 1000 A, then baked and rubbed in one direction with a rotating cloth, An alignment film is formed.
  • the counter substrate is manufactured (manufactured) as described above.
  • the liquid crystal display panel manufacturing process will be described below.
  • a sealing material that also has thermosetting epoxy grease is applied by screen printing to one of the active matrix substrate 20a and the counter substrate 30 manufactured as described above.
  • the liquid crystal injection hole portion is lacked and applied to a frame-shaped pattern, and a spherical spacer made of plastic or silica having a diameter corresponding to the thickness of the liquid crystal layer 40 is sprayed on the other substrate.
  • the active matrix substrate 20a and the counter substrate 30 are bonded together, and the sealing material is cured to produce an empty liquid crystal display panel.
  • the liquid crystal display panel 50 is manufactured (manufactured) as described above.
  • disconnection (disconnection position) is detected by performing an appearance inspection, an electro-optical inspection, or the like on the active matrix substrate 20a manufactured in the active matrix substrate manufacturing step.
  • the visual inspection is to optically inspect the wiring pattern from a CCD camera or the like
  • the electro-optical inspection is after the modulator (electro-optical element) is installed so as to face the active matrix substrate.
  • a wiring pattern is electro-optically inspected by applying a voltage between the active matrix substrate and the modulator and making light incident and capturing the change in luminance of the light with a CCD camera.
  • the disconnection of the active matrix substrate 20a in which the disconnection is detected is corrected.
  • a method for correcting disconnection when the gate line 1 of the active matrix substrate 20a is disconnected will be described with reference to FIG.
  • the disconnection of the gate line 1 is corrected through the source line bypass portion forming step, the capacitor line binos portion forming step, and the connecting step described below.
  • pixels corresponding to the disconnection position X of the gate line 1 detected in the disconnection detection step are performed by performing laser irradiation on D2, D4, and D6 in FIG.
  • the portions (D2 and D6) of the portions exceeding the second source lines 3b disposed along both sides of the pixel electrode 12 of the pixel corresponding to the disconnection position X In addition to cutting, the connection portion D4 between the first capacitor line 2a and the second capacitor line 2b is cut to form a capacitor line binos portion 17a having a portion overlapping each second source line 3b.
  • the fourth harmonic (wavelength 266 nm) of a YAG laser is used for cutting each of the wirings.
  • laser irradiation is performed on C1 to C4 in FIG. 5 to disconnect the gate line 1 that overlaps the gate line 1 (C1 and C4) of each source line bypass unit 16a and 16b. And the line (C2 and C3) overlapping the first capacitor line 2a of each source line bypass unit 16a and 16b and the capacitor line binos unit 17a.
  • the second harmonic (wavelength: 532 nm) of a YAG laser is used to connect the wirings.
  • the source line bypass unit 16a and the capacitor line bypass unit are located downstream of the disconnection position X of the gate line 1 as shown by the arrows in FIG.
  • a scanning signal can be supplied via 17a and the source line binos section 16b.
  • a disconnection (disconnection position) is detected by performing a lighting inspection on the liquid crystal display panel 50 manufactured in the liquid crystal display panel manufacturing step.
  • a gate detection signal of +15 V pulse voltage with a bias voltage of ⁇ 10 V, a period of 16.7 msec, and a pulse width of 50 sec is input to each gate line 1 to turn on all TFT5s.
  • a source inspection signal having a potential of ⁇ 2 V whose polarity is inverted every 16.7 msec is input to each source line 3, and the pixel electrode 12 is set to 2 V via the source electrode 3 c and the drain electrode 3 d of each TFT 5. Write the corresponding charge.
  • a common electrode inspection signal having a DC potential of IV is input to the common electrode 14. At this time, it is configured between the pixel electrode 12 and the common electrode 14. A voltage is applied to the liquid crystal capacitor, and the pixel constituted by the pixel electrode 12 is turned on. In the normally white mode (white display when no voltage is applied), the white display power is also black. Then, in the pixel along the wiring where the disconnection has occurred, a predetermined charge cannot be written into the pixel electrode 12 and the pixel electrode 12 is not lit (bright spot). Thereby, the disconnection position of the wiring is detected.
  • the disconnection of the liquid crystal display panel 50 in which the disconnection is detected is corrected. Since the specific correction method is substantially the same as the correction method using the active matrix substrate 20a described above, detailed description thereof will be omitted.
  • the force that allowed laser irradiation from both the front and back surfaces of the active matrix substrate 20a In the case of correction on the liquid crystal display panel 50, the active matrix substrate 20a Laser irradiation is performed from the side.
  • the source line binos 16a and 16b and the capacitor line binos 17a are formed.
  • the source line bypass section 16a is connected to the downstream side of the disconnection position X of the gate line 1.
  • the scanning signal is supplied via the capacitor line bypass unit 17a and the source line bypass unit 16b. Therefore, unlike the conventional case, it is not necessary to use the pixel electrode as a detour for correcting the disconnection, so that the occurrence of pixel defects can be suppressed and the disconnection can be corrected.
  • the capacitor line 2 is composed of the first capacitor line 2a and the second capacitor line 2b, when correcting the disconnection of the gate line 1, for example, the first capacitor line The force that cuts part of 2a and forms the capacitor line bypass section 17a.
  • the second capacitor line 2b functions as an auxiliary capacitor without being cut, so it is possible to suppress the deterioration of display quality as much as possible. Can be corrected.
  • the first capacitor line 2a and the second capacitor line 2b are connected to each other. Since it is connected, the connection terminal with the external drive circuit can be shared, and there is no need to provide a new external drive circuit.
  • a photosensitive resin or the like is provided between the layer in which the pixel electrode 12 is formed and the layer in which the first source line 3a and the second source line 3b are formed. Since the second interlayer insulating film 9 of the order of several microns is formed, the first source line 3a and the second source line 3b and the pixel electrode 12 can be arranged to overlap each other. This increases the effective pixel area and improves the aperture ratio.
  • an interlayer insulating film 15 is interposed between each TFT5 and each capacitor electrode 6 and each pixel electrode 12.
  • the drain electrode 3d of each TFT5 and each capacitor electrode 6 and each pixel electrode 12 are connected through contact holes 11a and ib formed in the interlayer insulating film 15, respectively, so that a short circuit occurs between the capacitor line 2 and the capacitor electrode 6. Even if the auxiliary capacitor formed between the capacitor line 2 and the capacitor electrode 6 is cut and separated, that is, the auxiliary capacitor having the capacitor electrode 6 connected to the pixel electrode 12 by the contact hole l ib. Since the data signal force S from the first source line 3a is supplied to the pixel electrode 12 through the first contact line 1la even if it is cut and separated, the pixel defect caused by the short circuit of the auxiliary capacitance can be corrected. .
  • FIGS. 6 and 7 are plan views showing the active matrix substrate 20b of the present embodiment.
  • the same portions as those in FIGS. 1 to 5 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • each capacitor line 2 extends for each pixel, extends along each capacitor line 2, and overlaps each of the first source line 3a and the second source line 3b.
  • the capacitor line extending portion 2c having the above is provided. Since other configurations and effects are the same as those of the active matrix substrate 20a described in the first embodiment, description thereof is omitted.
  • the pixel electrode of the pixel corresponding to the disconnection position Y of the capacitor line 2 detected in the disconnection detection step is performed by irradiating laser to D1 to D4 in FIG. 12 in the first source line 3a and the second source line 3b arranged along both sides of the capacitor 12 (D1 and D4) beyond the disconnected capacitance line 2 and the capacitance extending from the capacitance line 2.
  • the portions beyond the line extending portion 2c (D2 and D3) are cut to form the capacitor line 2 and source line bypass portions 16c and 16d having portions overlapping the capacitor line extending portion 2c, respectively.
  • the source line bypass portion 16c and the capacitor line extension are provided on the downstream side of the disconnection position Y of the capacitor line 2 as shown by the arrow in FIG.
  • the auxiliary capacitance signal can be supplied through the section 2c and the source line bypass section 16d.
  • each capacitor line 2 is extended for each pixel and includes the capacitor line extending portion 2c, so that the capacitor line 2 is disconnected.
  • the source line bypass portions 16c and 16d are formed, and the capacitor line 2 is connected by connecting the disconnected capacitor line 2, the source line bypass portions 16c and 16d, and the capacitor line extending portion 2c, respectively.
  • the auxiliary capacitance signal can be supplied to the downstream side of the disconnection position Y through the source line bypass portions 16c and 16d and the capacitance line extending portion 2c. Therefore, it is possible to correct the disconnection of the capacitor line 2 while suppressing the occurrence of pixel defects.
  • FIG. 8 is a plan view showing the active matrix substrate 20c of this embodiment.
  • the source line 3 (first source line 3a) in which the breaking line is substantially the same as the active matrix substrate 20a described in the first embodiment is not the gate line 1. ).
  • the capacitor line bypass portion forming step laser irradiation is performed on D1 and D2 in FIG. 8 to thereby detect pixels corresponding to the disconnection position Z of the first source line 3a detected in the disconnection detection step.
  • the capacitor line bypass portion 17b having a portion overlapping the first source line 3a and the second source line 3b is formed.
  • the second source line 3b and the capacitor line bypass are provided on the downstream side of the disconnection position of the first source line 3a as shown by the arrows in FIG.
  • a data signal can be supplied via the unit 17b.
  • the capacitor line bypass portion 17b is formed to form the first source line 3a and the capacitor line.
  • the second source line 3b and the capacitive line bypass part 17b are connected to the downstream side of the disconnection position Z of the first source line 3a via the second source line 3b and the capacitor line bypass part 17b.
  • a data signal can be supplied.
  • FIG. 9 is a plan view showing the active matrix substrate 20d of the present embodiment
  • FIG. 10 is a cross-sectional view of the active matrix substrate 20d along the line XX in FIG.
  • the capacitive electrode 6 formed on the active matrix substrate 20a described in the first embodiment and the second interlayer are divided so that they can be divided.
  • the insulating film 9 and the contact hole l ib are omitted. Therefore, the auxiliary capacitance is constituted by the capacitance line 2, the pixel electrode 12, and the gate insulating film 7 and the first interlayer insulating film 8 sandwiched therebetween.
  • the active matrix substrate 20d described in the first embodiment is used. Since it is not necessary to provide the second interlayer insulating film 9 formed by a die coating method or the like on the active matrix substrate 20a, the manufacturing process of the active matrix substrate can be simplified. Further, since the second interlayer insulating film 9 is not provided, an auxiliary capacitor can be formed using the gate insulating film 7 and the first interlayer insulating film 8 between the pixel electrode 12 and the capacitor line 2 as a dielectric, and a desired large capacitance. It becomes easy to secure auxiliary capacity. Therefore, for example, by reducing the line width of the capacitor line 2, the aperture ratio can be improved.
  • FIG. 11 shows an active matrix substrate 20e of this embodiment.
  • the drain electrode 3d and the capacitor electrode 6 are connected via the drain extraction electrode 3e. Since other configurations and effects are the same as those of the active matrix substrate 20a described in the first embodiment, the description thereof is omitted.
  • drain electrode 3d is extended and connected to the capacitor electrode 6, it is assumed that the contact is formed on the interlayer insulating film 15 on the drain electrode 3d. Even if there is a defect in the hole 11a and the drain electrode 3d and the pixel electrode 12 are electrically cut off, a data signal is transmitted to the pixel electrode 12 through the extended portion of the drain electrode 3d (drain extraction electrode 3e). Can be supplied.
  • FIG. 12 shows an active matrix substrate 20f of this embodiment.
  • the TFT 5 is formed on the gate line 1, and the capacitor line 2 has a first capacitor line 2a extending laterally in the center in the figure, and the first capacitor line
  • the second capacitor line 2b extending parallel to the first capacitor line 2a on the upper side and the lower side of 2a, and the capacitor line branch portion extending in the oblique direction in the figure and connected to the first capacitor line 2a and the second capacitor line 2b 2d
  • the pixel electrode 12 has a slit portion 12c disposed so as to overlap the second capacitor line 2b and the capacitor line branching portion 2d.
  • the gate line 1 also serves as the gate electrode, and two drain electrodes 3d are formed with the source electrode 3c interposed therebetween. Then, the two drain electrodes 3d are extended to the formation region of the first capacitor line 2a and connected to the capacitor electrode 6.
  • the active matrix substrate in which the pixel electrode 12 is provided with slit portions 12c for dividing the alignment of liquid crystal molecules is illustrated at a position corresponding to the slit portion 12c on the pixel electrode 12.
  • a protrusion (12c) made of photosensitive acrylic resin may be formed, and the alignment of liquid crystal molecules may be controlled by the protrusion.
  • FIG. 13 shows an active matrix substrate 20g of this embodiment.
  • This active matrix substrate 20g is a modified version of Embodiment 6 and is an active matrix substrate capable of multi-pixel driving.
  • the first TFT 5a and the second TFT 5b are provided at each intersection of the gate line 1 and the source line 3, and the pixel electrode 12 is located on the upper lTFT 5a in the figure.
  • the first pixel electrode 12a connected to the drain electrode 3d (capacitance electrode 6) of the first TFT and the second pixel electrode 12b connected to the drain electrode 3d (capacitance electrode 6) of the second TFT 5b on the lower side in the figure. ing.
  • the active matrix substrate 20g is selected by a gate signal supplied to the same gate line 1 and a source signal supplied to the same source line 3, and is a pixel to which the same source signal is input, that is, FIG.
  • Each pixel group is composed of pixels (first pixel electrode 12a and second pixel electrode 12b) that are adjacent in the middle and top and bottom, and each pixel that constitutes the pixel group is a separate TFT (first TFT 5a and second TFT 5b). ) are driven individually, so-called multi-pixel driving is possible. Furthermore, this multi-pixel drive is possible.
  • the active matrix substrate 20g is configured to have different luminance when displaying at least two pixel force images constituting a pixel group.
  • a bright pixel and a dark pixel can exist in one pixel group by applying signal voltages having opposite phases to each capacitor line 2 passing through each pixel group.
  • the Cs waveform voltage (Cs polarity is +) contributing to the increase of the drain signal voltage supplied from the source line 3 and the Vs decrease at the timing of capacitive coupling after the scanning signal is turned off.
  • Cs polarity- Cs waveform voltage with Cs waveform voltage
  • the pixel area is the same as the 1: 1 pixel division structure, and the brightness and pixel
  • a 1: 3 pixel division structure where the area is 1Z3, which is the area of a dark pixel.
  • the 1: 3 pixel division structure is particularly effective as a countermeasure against white-blowing (an improvement in viewing angle) at an oblique viewing angle of the display screen of a liquid crystal display device.
  • each pixel in each pixel group, each pixel is individually driven, so that there is both brightness! /, Pixels, and pixels in one pixel group.
  • the halftone can be expressed by the area gradation. Thereby, whitening at an oblique viewing angle of the display screen of the liquid crystal display device can be improved.
  • the area force of the portion where each of the first source line and the second source line overlaps with each of the capacitor lines is 25 ⁇ m 2 or more. According to this, a sufficient laser irradiation region is secured when the insulating film between the first source line 3a and the second source line 3b and the capacitor line 3 is melted using a YAG laser or the like, The reliability of conduction between the first source line and the second source line and the capacitor line can be improved.
  • the present invention can correct disconnection in the active matrix substrate constituting the liquid crystal display device while suppressing the occurrence of pixel defects. This is particularly useful for display devices having a Rix substrate.

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Abstract

　マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極（１２）と、各画素電極（１２）の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線（１）と、各画素電極（１２）の間にそれぞれ設けられ、各ゲート線（１）と交差する方向に延びる複数の第１ソース線（３ａ）と、各画素電極（１２）毎にそれぞれ設けられ、画素電極（１２）、各ゲート線（１）及び各第１ソース線（３ａ）に接続された複数のＴＦＴ（５）と、各ゲート線（１）の間にそれぞれ設けられ、互いに平行に延びる複数の容量線（２）と、各画素電極（１２）の間にそれぞれ設けられ、各第１ソース線（３ａ）と平行に延びる複数の第２ソース線（３ｂ）とを備えている。

Description

明 細 書
アクティブマトリクス基板、表示装置、テレビジョン装置、アクティブマトリク ス基板の製造方法、及び表示装置の製造方法
技術分野
[0001] 本発明は、液晶表示装置、 EL (エレクト口ルミネッセンス)表示装置などの表示装置 を構成するアクティブマトリクス基板に関し、特に、アクティブマトリクス基板の欠陥修 正技術に関するものである。
背景技術
[0002] アクティブマトリクス基板は、液晶表示装置、 EL表示装置などの表示装置にぉ 、て 幅広く用いられている。例えば、液晶表示装置を構成するアクティブマトリクス基板は 、特許文献 1などに開示されている。
[0003] 図 14は、従来のアクティブマトリクス基板 120の 1つの画素を示す平面図である。こ のアクティブマトリクス基板 120は、マトリクス状に設けられた複数の画素電極 112と、 各画素電極 112毎に設けられた薄膜トランジスタ（TFT;Thin Film Transistor) 105と 、各画素電極 112の間を互いに平行に延びる複数のゲート線 101と、各ゲート線 10 1と交差して各画素電極 112の間を互いに平行に延びる複数のソース線 103と、各 ゲート線 101の間に互いに平行に延びる容量線 102とを備えている。
[0004] TFT105は、ゲート線 101に接続されたゲート電極 101aと、ゲート電極 101aを覆う ように設けられた半導体層 104と、半導体層 104上に設けられソース線 103に接続さ れたソース電極 103aと、半導体層 104上でソース電極 103aに対畤するように設けら れたドレイン電極 103bとを備えている。そして、ドレイン電極 103bは、容量線 102が 延びて 、る領域に延設されて、画素電極 112にコンタクトホール 11 lbを介して接続 されたドレイン引出電極 107及び容量電極 106になっている。
[0005] また、上記構成のアクティブマトリクス基板 120と、共通電極を有する対向基板と、 それら両基板の間に設けられ液晶分子を含む液晶層とを備えた液晶表示装置 (液晶 表示パネル)では、 TFT105のスイッチング機能によって、 TFT105に接続された各 画素電極 112に画像信号を適宜伝達することで画像が表示される。また、アクティブ マトリクス基板 120では、 TFT105をオフにしている期間中の液晶層の自己放電、又 は、 TFT105のオフ電流による画像信号の劣化を防止したり、液晶駆動における各 種変調信号の印加経路などに使用したりするために、容量線 102と、容量電極 106 との間に補助容量が形成されている。
[0006] また、近年、大型の液晶テレビジョン装置 (液晶 TV)などに用いられる液晶表示装 置においては、広視野角化を目的として、多重領域 (Multi-domain)を有する垂直配 向方式 (VA; Vertical Alignment)、いわゆる、 MVA (Multi-domain Vertical Alignme nt)方式が広く普及している (例えば、特許文献 2参照)。
[0007] このような MVA方式の液晶表示装置では、アクティブマトリクス基板の画素電極、 及び対向基板の共通電極に切除パターン (スリット部）又は液晶分子の配向制御用 の突起部が設けられており、これによつて形成されるフリンジフィールド（Fringe Field) を利用して、液晶分子の配向方向を複数に分散させることで広視野角を実現してい る。なお、特許文献 3には、光漏れの防止や電圧印加後の初期応答速度の改善を目 的として、上記画素電極や共通電極の切除パターンに対応する位置に電極を埋設さ せる技術が開示されて ヽる。
[0008] ところで、アクティブマトリクス基板を製造する際の製造プロセスにお ヽては、基板上 に付着した異物などによってゲート線が断線することがある。この断線したゲート線で は、画素電極に正常な電圧（ドレイン電圧）を印加することができないので、液晶表示 装置の表示画面上にそのゲート線に沿って線状の点欠陥が視認されてしまう。この 線状の点欠陥の個数が多くなると、その液晶表示装置が不良となり、液晶表示装置 の製造歩留まりを低下させてしまう。
[0009] 例えば、特許文献 4には、このようなゲート線の断線の修正ができるように、容量線 と同層に設けられ、画素電極及びソース線と重なる部分を有する修正用交差部を備 えたアクティブマトリクス方式の液晶表示装置が開示されている。
特許文献 1：特開平 9 152625号公報
特許文献 2：特開 2001— 83523号公報
特許文献 3：特開 2001— 117083号公報
特許文献 4:特開平 5— 333373号公報 発明の開示
発明が解決しょうとする課題
[0010] しかしながら、特許文献 4などに記載された液晶表示装置の修正方法では、断線を 修正すると、断線位置に対応する画素に隣接する画素が正常に機能しなくなり、画 素欠陥となってしまうという問題があった。
[0011] 本発明は、力かる点に鑑みてなされたものであり、その目的とするところは、画素欠 陥の発生を抑制して断線を修正することにある。
課題を解決するための手段
[0012] 上記目的を達成するために、本発明は、各画素電極の間に互い平行に延びる第 1 ソース線及び第 2ソース線をそれぞれ設けると共に、それらに交差するように容量線 を設けるようにしたものである。
[0013] 具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられ、それぞ れ画素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設けられ、 互いに平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設けられ、 上記各ゲート線と交差する方向に延びる複数の第 1ソース線と、上記各画素電極毎 にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第 1ソース線に接続さ れた複数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互いに平 行に延びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上記各第 1 ソース線と平行に延びる複数の第 2ソース線とを備えていることを特徴とする。
[0014] 上記の構成によれば、ゲート線が断線した場合には、断線位置に対応する画素の 画素電極の両側に配設された各第 2ソース線において、断線位置に対応する画素の 画素電極を通る容量線を越えた部分と、断線したゲート線を越えた部分とを切断して 、断線位置に対応する画素の画素電極を通る容量線、及び断線したゲート線に重な る部分を有するソース線バイパス部を形成する。そして、断線位置に対応する画素の 画素電極を通る容量線において、断線位置に対応する画素の画素電極の両側に配 設された各第 2ソース線を越える部分を切断して、第 2ソース線に重なる部分を有す る容量線バイパス部を形成する。さらに、上記各ソース線バイパス部のゲート線に重 なる部分と断線したゲート線とを接続すると共に、上記各ソース線バイノス部の容量 線に重なる部分と上記容量線バイノス部とを接続する。これにより、ゲート線の断線 位置よりも下流側に対して、上記各ソース線バイパス部及び容量線バイパス部を介し て、走査信号が供給される。
[0015] また、ソース線、すなわち、スイッチング素子に接続された第 1ソース線が断線した 場合には、断線位置に対応する画素の画素電極を通る容量線において、断線した 第 1ソース線とその第 1ソース線に隣り合った第 2ソース線との両外側の部分を切断し て、断線した第 1ソース線、及びそれに隣り合った第 2ソース線に重なる部分を有する 容量線バイパス部を形成する。そして、上記容量線バイノス部の第 1ソース線に重な る部分と断線した第 1ソース線とを接続すると共に、上記容量線バイパス部の第 2ソー ス線に重なる部分と断線した第 1ソース線に隣り合った第 2ソース線とを接続する。こ れにより、第 1ソース線の断線位置よりも下流側に対して、上記第 2ソース線及び容量 線バイパス部を介して、データ信号が供給される。
[0016] したがって、従来のように、断線を修正するための迂回路として画素電極を使用す る必要がな 、ので、画素欠陥の発生を抑制して断線が修正される。
[0017] また、ゲート線と容量線とが独立して構成されているため、ゲート線の負荷が低減さ れ、ゲート線における信号遅延が改善される。
[0018] 上記第 1ソース線と第 2ソース線とは、互いに接続されていてもよい。
[0019] 上記の構成によれば、第 1ソース線及び第 2ソース線の双方にデータ信号が入力さ れるので、ソース線、具体的に、スイッチング素子に接続された第 1ソース線の断線を 修正して第 2ソース線を利用する場合には、第 2ソース線に直接データ信号を入力し たり、第 1ソース線と第 2ソース線とを接続したりする必要がない。
[0020] 上記各容量線は、互いに平行に延びる第 1容量線及び第 2容量線により構成され ていてもよい。
[0021] 上記の構成によれば、ゲート線又はソース線の断線を修正する際に、例えば、第 1 容量線の一部を切断して、容量線バイパス部を形成するが、第 2容量線は、切断され ずにそのまま補助容量として機能するので、表示品位の低下を可及的に抑制して断 線が修正される。
[0022] 上記第 1容量線と第 2容量線とは、互いに接続されて!、てもよ!/、。 [0023] 上記の構成によれば、外部駆動回路との接続端子を共有することが可能になり、新 たに外部駆動回路を設ける必要がない。
[0024] 上記各容量線は、各画素毎に延設され、該各容量線に沿って延びると共に上記第
1ソース線及び第 2ソース線にそれぞれ重なる部分を有する容量線延設部を備えて いてもよい。
[0025] 上記の構成によれば、容量線が断線した場合には、容量線の断線位置に対応する 画素の画素電極の両側に配設された第 1ソース線及び第 2ソース線を切断して、そ れぞれ、容量線及び容量線延設部に重なる部分を有するソース線バイパス部を形成 する。そして、各ソース線バイパス部と断線した容量線及び容量線延設部とを接続す る。これにより、容量線の断線位置よりも下流側に対して、上記各ソース線バイパス部 及び容量線延設部を介して、補助容量信号が供給される。したがって、画素欠陥の 発生を抑制して容量線の断線が修正される。
[0026] 上記各容量線には、誘電膜を介して重なる容量電極がそれぞれ設けられていても よい。
[0027] 上記の構成によれば、容量線と、容量電極と、それらの間のゲート絶縁膜などの誘 電膜により補助容量が形成される。これは、画素電極が形成される層と第 1ソース線 及び第 2ソース線が形成される層との間に、感光性榭脂など力もなる数ミクロンオーダ 一の層間絶縁膜が形成される場合に好適に適用される。これにより、第 1ソース線及 び第 2ソース線と画素電極とを重ねて配置させることが可能になるので、有効画素面 積が大きくなり、開口率が向上する。
[0028] 上記各スイッチング素子及び容量電極と上記各画素電極との間には、層間絶縁膜 が介設され、上記スイッチング素子は、上記各画素電極に接続されたドレイン電極を 有し、上記ドレイン電極及び容量電極と上記各画素電極とは、上記層間絶縁膜にそ れぞれ形成されたコンタクトホールを介して接続されて 、てもよ 、。
[0029] 上記の構成によれば、仮に、容量線と容量電極との間に短絡が発生して、その容 量線と容量電極との間に形成される補助容量を切断及び分離したとしても、すなわち 、一方のコンタクトホールにより画素電極に接続された容量電極を有する補助容量を 切断及び分離したとしても、第 1ソース線力 のデータ信号が他方のコンタクトホール を介して画素電極に供給されるので、補助容量の短絡に起因する画素欠陥が修正さ れる。
[0030] 上記ドレイン電極は、延設されて上記容量電極に接続されて ヽてもよ 、。
[0031] 上記の構成によれば、仮に、ドレイン電極上の層間絶縁膜に形成されたコンタクト ホールに不具合があって、ドレイン電極と画素電極とが電気的に遮断されたとしても
、ドレイン電極の延設部分を介して、画素電極にデータ信号が供給される。
[0032] また、仮に、ドレイン電極の延設部分が断線したとしても、ドレイン電極上の層間絶 縁膜に形成されたコンタクトホール、及び画素電極を介して、容量電極にデータ信号 が供給される。
[0033] 上記各画素電極には、上記各容量線と重なるように、液晶分子の配向を分割する ためのスリット部、又は、液晶分子の配向を制御するための突起部が設けられていて ちょい。
[0034] 上記の構成によれば、液晶分子の配向を分割するためのスリット部、又は、液晶分 子の配向制御するための突起部が形成された領域は、通常、透過領域として機能し ないので、その領域と重なるように、各容量線を配置することにより、補助容量の形成 に起因する開口率の低下が抑制される。このような構成のアクティブマトリクス基板は 、 MVA方式の液晶表示装置に好適に用いられる。
[0035] 上記複数の画素のうちの隣り合った各画素は、画素群を構成し、上記画素群を構 成する少なくとも 2つの画素は、画像表示の際に、互いに輝度が異なるように構成さ れていてもよい。
[0036] 上記の構成によれば、画素群を構成する各画素がそれぞれ別のスイッチング素子 により個別に駆動される、いわゆる、マルチ画素駆動が可能なアクティブマトリクス基 板にお 、て、 1つの画素群の中に明る 、画素及び喑 、画素の双方を存在させること が可能になり、その面積階調によって中間調が表現される。これにより、液晶表示装 置の表示画面の斜め視角における白浮きが改善される。例えば、画素群の各画素電 極を通る容量線に、互いに逆の位相の信号電圧を印加させることにより、上記のよう に 1つの画素群の中に明る 、画素及び喑 、画素の双方を存在させることが可能にな る。より具体的には、走査信号のオフ後に、容量結合を行うタイミングで、ソース線か ら供給されるドレイン信号電圧 (Vs)の突き上げに寄与する Cs波形電圧 (Cs極性が + )と、 Vsの突き下げに寄与する Cs波形電圧 (Cs極性が-)との 2種類の Cs波形電 圧による面積階調技術において、 Cs波形電圧、 Cs容量及び液晶容量の容量結合 により、各画素群への実効電圧を画素毎に変えることで、明るい画素及び暗い画素 が形成される。なお、このような各画素群において画素を分割して表示を行う画素分 割構造としては、例えば、明るい画素の面積が暗い画素の面積に等しい 1 : 1画素分 割構造や、明るい画素の面積が暗い画素の面積の 1Z3である 1： 3画素分割構造な どが挙げられる。その中でも、 1 : 3画素分割構造が液晶表示装置の表示画面の斜め 視角における白浮き対策 (視野角改善)として特に有効である。
[0037] したがって、マルチ画素駆動が可能なアクティブマトリクス基板においても、白浮き の改善効果を損なうことなく断線が修正される。
[0038] 上記各第 1ソース線及び第 2ソース線と上記各容量線との重なる部分の面積は、そ れぞれ 25 μ m2以上であってもよい。
[0039] 上記の構成によれば、イットリウムアルミニウムガーネット (YAG)レーザなどを用い て、第 1ソース線及び第 2ソース線と容量線との間の絶縁膜の溶融加工を行う場合に 、充分なレーザ照射領域が確保され、第 1ソース線及び第 2ソース線と容量線との間 の導通の信頼性が向上する。
[0040] また、本発明に係る表示装置は、本発明のアクティブマトリクス基板を備えたことを 特徴とする。
[0041] 上記の構成によれば、アクティブマトリクス基板において、画素欠陥の発生を抑制し て断線が修正されるので、表示装置の製造歩留まりを向上させることが可能である。
[0042] また、本発明に係るテレビジョン装置は、本発明の表示装置と、テレビジョン放送を 受信するチューナ部とを備えたことを特徴とする。
[0043] 上記の構成によれば、表示装置を構成するアクティブマトリクス基板にぉ 、て、画素 欠陥の発生を抑制して断線が修正されるので、テレビジョン装置の製造歩留まりを向 上させることが可會である。
[0044] また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられ
、それぞれ画素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設 けられ、互いに平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設 けられ、上記各ゲート線と交差する方向に延びる複数の第 1ソース線と、上記各画素 電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第 1ソース線に 接続された複数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互 いに平行に延びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上 記各第 1ソース線と平行に延びる複数の第 2ソース線とを備えたアクティブマトリクス 基板を製造する方法であって、上記ゲート線の断線の存在を検出する断線検出工程 と、上記断線検出工程で検出されたゲート線の断線位置に対応する画素の画素電 極の両側部に沿って配設された各第 2ソース線にぉ 、て、該画素電極を通る容量線 を越えた部分と、上記断線したゲート線を越えた部分との切断を行い、該容量線及 びゲート線に重なる部分を有するソース線バイノス部をそれぞれ形成するソース線 ノ ィパス部形成工程と、上記断線検出工程で検出されたゲート線の断線位置に対応 する画素の画素電極を通る容量線にぉ 、て、上記断線位置に対応する画素の画素 電極の両側部に沿って配設された各第 2ソース線を越える部分の切断を行 ヽ、該各 第 2ソース線に重なる部分を有する容量線バイノス部を形成する容量線バイノス部 形成工程と、上記各ソース線バイパス部のゲート線に重なる部分と上記断線したゲー ト線との接続、及び上記各ソース線バイパス部の容量線に重なる部分と上記容量線 バイパス部との接続を行う接続工程とを備えることを特徴とする。
上記の方法によれば、ソース線バイノス部形成工程において、断線検出工程で検 出されたゲート線の断線位置に対応する画素の画素電極の両側に配置され、それ ぞれ、断線したゲート線及び容量線に重なる部分を有するソース線バイパス部を形 成する。また、容量線バイパス部形成工程において、ゲート線の断線位置に対応す る画素の画素電極の両側の各第 2ソース線に重なる部分を有する容量線バイノス部 を形成する。そして、接続工程において、ソース線バイパス部と断線したゲート線とを 接続すると共に、各ソース線バイパス部と容量線バイパス部とを接続する。これにより 、ゲート線の断線位置よりも下流側に対して、上記各ソース線バイノス部及び容量線 バイパス部を介して、走査信号が供給される。したがって、従来のように、断線を修正 するための迂回路として画素電極を使用する必要がないので、画素欠陥の発生を抑 制してゲート線の断線が修正される。
[0046] また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられ 、それぞれ画素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設 けられ、互いに平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設 けられ、上記各ゲート線と交差する方向に延びる複数の第 1ソース線と、上記各画素 電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第 1ソース線に 接続された複数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互 いに平行に延びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上 記各第 1ソース線と平行に延びる複数の第 2ソース線とを備えたアクティブマトリクス 基板を製造する方法であって、上記第 1ソース線の断線の存在を検出する断線検出 工程と、上記断線検出工程で検出された第 1ソース線の断線位置に対応する画素の 画素電極を通る容量線にぉ 、て、上記断線した第 1ソース線と該第 1ソース線に隣り 合った第 2ソース線との両外側の部分の切断を行い、該第 1ソース線及び第 2ソース 線に重なる部分を有する容量線バイパス部を形成する容量線バイパス部形成工程と 、上記容量線バイパス部の第 1ソース線に重なる部分と上記断線した第 1ソース線と の接続、及び上記容量線バイパス部の第 2ソース線に重なる部分と上記第 2ソース線 との接続を行う接続工程とを備えることを特徴とする。
[0047] 上記の方法によれば、容量線バイパス部形成工程において、断線検出工程で検出 された第 1ソース線の断線位置に対応する画素の画素電極を通るように配置され、第 1ソース線及び第 2ソース線に重なる部分を有する容量線バイパス部を形成する。そ して、接続工程において、容量線バイパス部と第 1ソース線及び第 2ソース線とを接 続する。これにより、ソース線の断線位置よりも下流側に対して、第 2ソース線及び容 量線バイパス部を介して、データ信号が供給される。したがって、画素欠陥の発生を 抑制してソース線の断線が修正される。
[0048] また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられ 、それぞれ画素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設 けられ、互いに平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設 けられ、上記各ゲート線と交差する方向に延びる複数の第 1ソース線と、上記各画素 電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第 1ソース線に 接続された複数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互 いに平行に延びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上 記各第 1ソース線と平行に延びる複数の第 2ソース線と、上記各画素毎に上記各容 量線が延設され、上記各容量線に沿って延びると共に上記第 1ソース線及び第 2ソ ース線にそれぞれ重なる部分を有する容量線延設部とを備えたアクティブマトリクス 基板を製造する方法であって、上記容量線の断線の存在を検出する断線検出工程 と、上記断線検出工程で検出された容量線の断線位置に対応する画素の画素電極 の両側部に沿って配設された第 1ソース線及び第 2ソース線にぉ 、て、上記断線した 容量線を越えた部分と、該容量線から延設された容量線延設部を越えた部分との切 断を行 ヽ、該容量線及び容量線延設部に重なる部分を有するソース線バイパス部を それぞれ形成するソース線バイパス部形成工程と、上記各ソース線バイパス部の容 量線に重なる部分と上記断線した容量線との接続、及び上記各ソース線バイパス部 の容量線延設部に重なる部分と上記容量線延設部との接続を行う接続工程とを備え ることを特徴とする。
[0049] 上記の方法によれば、ソース線バイノス部形成工程において、断線検出工程で検 出された容量線の断線位置に対応する画素の画素電極の両側に配置され、それぞ れ、容量線及び容量線延設部に重なる部分を有するソース線バイパス部を形成する oそして、接続工程において、各ソース線バイパス部と断線した容量線及び容量線延 設部とを接続する。これにより、容量線の断線位置よりも下流側に対して、上記各ソ ース線バイパス部及び容量線延設部を介して、補助容量信号が供給される。したが つて、画素欠陥の発生を抑制して容量線の断線が修正される。
[0050] 上記切断及び接続は、レーザ照射によって行われてもよい。
[0051] 上記の方法によれば、配線の切断及び接続を確実に行うことが可能になる。
[0052] 上記切断は、 YAGレーザの第 4高調波によって行われてもよい。
[0053] 上記の方法によれば、第 1ソース線、第 2ソース線、容量線のレーザ照射による破 壊分離における信頼性が向上する。
[0054] 上記接続は、 YAGレーザの第 2高調波によって行われてもよい。 [0055] 上記の方法によれば、ソース線バイノス部とゲート線との、ソース線バイパス部と容 量バイパス部との、容量線バイパス部と第 1ソース線との、容量線バイパス部と第 2ソ ース線との、ソース線バイパス部と容量線との、及びソース線バイパス部と容量線延 設部とのレーザ照射による溶融接続における信頼性が向上する。
[0056] また、本発明に係る表示装置の製造方法は、マトリクス状に設けられ、それぞれ画 素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設けられ、互いに 平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設けられ、上記各 ゲート線と交差する方向に延びる複数の第 1ソース線と、上記各画素電極毎にそれ ぞれ設けられ、該各画素電極、上記各ゲート線及び各第 1ソース線に接続された複 数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互いに平行に延 びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース 線と平行に延びる複数の第 2ソース線とを備えたアクティブマトリクス基板を有する表 示装置を製造する方法であって、上記ゲート線の断線の存在を検出する断線検出ェ 程と、上記断線検出工程で検出されたゲート線の断線位置に対応する画素の画素 電極の両側部に沿って配設された各第 2ソース線にぉ 、て、該画素電極を通る容量 線を越えた部分と、上記断線したゲート線を越えた部分との切断を行い、該容量線 及びゲート線に重なる部分を有するソース線バイノス部をそれぞれ形成するソース 線バイパス部形成工程と、上記断線検出工程で検出されたゲート線の断線位置に対 応する画素の画素電極を通る容量線にお 、て、上記断線位置に対応する画素の画 素電極の両側部に沿って配設された各第 2ソース線を越える部分の切断を行 ヽ、該 各第 2ソース線に重なる部分を有する容量線バイノス部を形成する容量線バイノス 部形成工程と、上記各ソース線バイパス部のゲート線に重なる部分と上記断線したゲ ート線との接続、及び上記各ソース線バイパス部の容量線に重なる部分と上記容量 線バイパス部との接続を行う接続工程とを備えることを特徴とする。
[0057] 上記の方法によれば、ソース線バイノス部形成工程において、断線検出工程で検 出されたゲート線の断線位置に対応する画素の画素電極の両側に配置され、それ ぞれ、断線したゲート線及び容量線に重なる部分を有するソース線バイパス部を形 成する。また、容量線バイパス部形成工程において、ゲート線の断線位置に対応す る画素の画素電極の両側の各第 2ソース線に重なる部分を有する容量線バイノス部 を形成する。そして、接続工程において、ソース線バイパス部と断線したゲート線とを 接続すると共に、各ソース線バイパス部と容量線バイパス部とを接続する。これにより 、ゲート線の断線位置よりも下流側に対して、上記各ソース線バイノス部及び容量線 バイパス部を介して、走査信号が供給される。したがって、従来のように、断線を修正 するための迂回路として画素電極を使用する必要がないので、画素欠陥の発生を抑 制してゲート線の断線が修正される。
[0058] また、本発明に係る表示装置の製造方法は、マトリクス状に設けられ、それぞれ画 素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設けられ、互いに 平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設けられ、上記各 ゲート線と交差する方向に延びる複数の第 1ソース線と、上記各画素電極毎にそれ ぞれ設けられ、該各画素電極、上記各ゲート線及び各第 1ソース線に接続された複 数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互いに平行に延 びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース 線と平行に延びる複数の第 2ソース線とを備えたアクティブマトリクス基板を有する表 示装置を製造する方法であって、上記第 1ソース線の断線の存在を検出する断線検 出工程と、上記断線検出工程で検出された第 1ソース線の断線位置に対応する画素 の画素電極を通る容量線において、上記断線した第 1ソース線と該第 1ソース線に隣 り合った第 2ソース線との両外側の部分の切断を行い、該第 1ソース線及び第 2ソー ス線に重なる部分を有する容量線バイパス部を形成する容量線バイパス部形成工程 と、上記容量線バイパス部の第 1ソース線に重なる部分と上記断線した第 1ソース線 との接続、及び上記容量線バイパス部の第 2ソース線に重なる部分と上記第 2ソース 線との接続を行う接続工程とを備えることを特徴とする。
[0059] 上記の方法によれば、容量線バイパス部形成工程において、断線検出工程で検出 された第 1ソース線の断線位置に対応する画素の画素電極を通るように配置され、第 1ソース線及び第 2ソース線に重なる部分を有する容量線バイパス部を形成する。そ して、接続工程において、容量線バイパス部と第 1ソース線及び第 2ソース線とを接 続する。これにより、ソース線の断線位置よりも下流側に対して、第 2ソース線及び容 量線バイパス部を介して、データ信号が供給される。したがって、画素欠陥の発生を 抑制してソース線の断線が修正される。
[0060] また、本発明に係る表示装置の製造方法は、マトリクス状に設けられ、それぞれ画 素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設けられ、互いに 平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設けられ、上記各 ゲート線と交差する方向に延びる複数の第 1ソース線と、上記各画素電極毎にそれ ぞれ設けられ、該各画素電極、上記各ゲート線及び各第 1ソース線に接続された複 数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互いに平行に延 びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース 線と平行に延びる複数の第 2ソース線と、上記各画素毎に上記各容量線が延設され 、上記各容量線に沿って延びると共に上記第 1ソース線及び第 2ソース線にそれぞ れ重なる部分を有する容量線延設部とを備えたアクティブマトリクス基板を有する表 示装置を製造する方法であって、上記容量線の断線の存在を検出する断線検出ェ 程と、上記断線検出工程で検出された容量線の断線位置に対応する画素の画素電 極の両側部に沿って配設された第 1ソース線及び第 2ソース線にぉ 、て、上記断線し た容量線を越えた部分と、該容量線から延設された容量線延設部を越えた部分との 切断を行 ヽ、該容量線及び容量線延設部に重なる部分を有するソース線バイパス部 をそれぞれ形成するソース線バイパス部形成工程と、上記各ソース線バイパス部の 容量線に重なる部分と上記断線した容量線との接続、及び上記各ソース線バイパス 部の容量線延設部に重なる部分と上記容量線延設部との接続を行う接続工程とを 備えることを特徴とする。
[0061] 上記の方法によれば、ソース線バイノス部形成工程において、断線検出工程で検 出された容量線の断線位置に対応する画素の画素電極の両側に配置され、それぞ れ、容量線及び容量線延設部に重なる部分を有するソース線バイパス部を形成する oそして、接続工程において、各ソース線バイパス部と断線した容量線及び容量線延 設部とを接続する。これにより、容量線の断線位置よりも下流側に対して、上記各ソ ース線バイパス部及び容量線延設部を介して、補助容量信号が供給される。したが つて、画素欠陥の発生を抑制して容量線の断線が修正される。 [0062] 上記切断及び接続は、レーザ照射によって行われてもよい。
[0063] 上記の方法によれば、配線の切断及び接続を確実に行うことが可能になる。
[0064] 上記切断は、 YAGレーザの第 4高調波によって行われてもよい。
[0065] 上記の方法によれば、第 1ソース線、第 2ソース線、容量線のレーザ照射による破 壊分離における信頼性が向上する。
[0066] 上記接続は、 YAGレーザの第 2高調波によって行われてもよい。
[0067] 上記の方法によれば、ソース線バイノス部とゲート線との、ソース線バイパス部と容 量バイパス部との、容量線バイパス部と第 1ソース線との、容量線バイパス部と第 2ソ ース線との、ソース線バイパス部と容量線との、及びソース線バイパス部と容量線延 設部とのレーザ照射による溶融接続における信頼性が向上する。
発明の効果
[0068] 本発明によれば、各画素電極の間に互い平行に延びる第 1ソース線及び第 2ソー ス線がそれぞれ設けられていると共に、それらに交差するように容量線が設けられて いるので、画素欠陥の発生を抑制して断線を修正することができ、アクティブマトリク ス基板、及びそれを備えた表示装置の製造歩留まりを向上させることができる。 図面の簡単な説明
[0069] [図 1]図 1は、実施形態 1に係るアクティブマトリクス基板 20aを示す平面図である。
[図 2]図 2は、図 1中の II— II線に沿ったアクティブマトリクス基板 20a (液晶表示パネル 50)の断面図である。
[図 3]図 3は、液晶表示パネル 50を備えた液晶表示装置 60を示すブロック図である。
[図 4]図 4は、液晶表示装置 60を備えたテレビジョン装置 70を示すブロック図である。
[図 5]図 5は、実施形態 1に係るアクティブマトリクス基板 20aのゲート線断線修正後の 平面図である。
[図 6]図 6は、実施形態 2に係るアクティブマトリクス基板 20bを示す平面図である。
[図 7]図 7は、実施形態 2に係るアクティブマトリクス基板 20bの容量線断線修正後の 平面図である。
[図 8]図 8は、実施形態 3に係るアクティブマトリクス基板 20cのソース線断線修正後の 平面図である。 [図 9]図 9は、実施形態 4に係るアクティブマトリクス基板 20dを示す平面図である。
[図 10]図 10は、図 9中の X—X線に沿ったアクティブマトリクス基板 20dの断面図であ る。
[図 11]図 11は、実施形態 5に係るアクティブマトリクス基板 20eを示す平面図である。
[図 12]図 12は、実施形態 6に係るアクティブマトリクス基板 20fを示す平面図である。
[図 13]図 13は、実施形態 7に係るアクティブマトリクス基板 20gを示す平面図である。
[図 14]図 14は、従来のアクティブマトリクス基板 120を示す平面図である。
符号の説明
1 ゲート線
2 容量線
2a 第 1容量線
2b 第 2容量線
2c 容量線延設部
3a 第 1ソース線
3b 第 2ソース線
3d ドレイン電極
5, 5a, 5b TFT (スイッチング素子）
6 容量電極
7 ゲート絶縁膜 (誘電膜）
11a, l ib コンタクトホーノレ
12 画素電極
12c スリット部（突起部）
15 層間絶縁膜
16a, 16b, 16c, 16d ソース線バイノ ス部
17a, 17b 容量線バイパス部
20a, 20b, 20c, 20d, 20e, 20f, 20g アクティブマトリクス基板
50 液晶表示パネノレ
60 液晶表示装置 (表示装置） 65 チューナ部
70 テレビジョン装置
発明を実施するための最良の形態
[0071] 以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以 下の実施形態に限定されるものではない。
[0072] 《発明の実施形態 1》
図 1〜図 5は、本発明に係るアクティブマトリクス基板、表示装置及びテレビジョン装 置の実施形態 1を示している。なお、本実施形態では、表示装置として液晶表示装 置を例示する力 本発明は、有機 EL (electroluminescent)表示装置などの他の表示 装置にも適用することができる。
[0073] 図 4は、本実施形態のテレビジョン装置 70を示すブロック図である。
[0074] テレビジョン装置 70は、図 4に示すように、テレビジョン放送を受信して映像信号を 出力するチューナ部 65と、チューナ部 65から供給される映像信号に基づいて、画像 を表示する液晶表示装置 60とを備えて 、る。
[0075] 図 3は、本実施形態の液晶表示装置 60を示すブロック図である。
[0076] 液晶表示装置 60は、図 3に示すように、チューナ部 65など力 供給される映像信 号を輝度信号及び色信号に分離するための YZC分離回路 31と、輝度信号及び色 信号を光の 3原色である R、 G及び Bのアナログ RGB信号に変換するためのビデオク ロマ回路 32と、アナログ RGB信号をデジタル RGB信号に変換するための AZDコン バータ 33と、デジタル RGB信号が入力される液晶コントローラ 34と、液晶コントローラ 34からのデジタル RGB信号が所定のタイミングで入力され、実質的に画像を表示す るための液晶表示パネル 50と、液晶表示パネル 50に階調電圧を供給するための階 調回路 36と、液晶表示パネル 50に光を供給するためのバックライト 38と、ノ ックライト 38を駆動させるためのバックライト駆動回路 37と、上記構成のシステム全体を制御す るためのマイコン 35とを備えている。
[0077] なお、 YZC分離回路 31に供給される映像信号としては、上記のようなテレビジョン 放送に基づく映像信号の他に、カメラにより撮像された映像信号、インターネット回線 を介して供給される映像信号など、様々な映像信号を利用することができる。 [0078] 図 2は、本実施形態の液晶表示パネル 50を示す断面図である。
[0079] 液晶表示パネル 50は、図 2に示すように、互いに対向して配置されるアクティブマト リクス基板 20a及び対向基板 30と、それら両基板 20a及び 30の間に設けられた液晶 層 40とを備えている。
[0080] 図 1は、本実施形態のアクティブマトリクス基板 20aを示す平面図である。なお、図 2 は、図 1中の II— II線に沿った液晶表示パネル 50の断面図である。
[0081] アクティブマトリクス基板 20aは、図 1に示すように、互いに平行に延びる複数のゲ ート線 1と、各ゲート線 1に直交する方向に互いに平行に延びる複数のソース線 3と、 各ゲート線 1の間に延びる容量線 2とを備えている。そして、ゲート線 1とソース線 3と の各交差部分には、 TFT5が設けられている。また、各 TFT5に対応して一対のゲー ト線 1及び一対のソース線 3で囲われる表示領域には画素を構成する画素電極 12が 設けられている。
[0082] ソース線 3は、 TFT5に接続された第 1ソース線 3aと、第 1ソース線 3aに隣り合うと共 に各画素毎に接続された第 2ソース線 3bとにより構成されている。
[0083] 容量線 2は、互いに平行に延びると共に各画素毎に接続された第 1容量線 2a及び 第 2容量線 2bにより構成されて 、る。
[0084] TFT5は、図 1及び図 2に示すように、ゲート線 1から側方に突出するように設けられ たゲート電極 laと、ゲート電極 la上にゲート絶縁膜 7を介して設けられ、真性ァモル ファスシリコン層及び n+アモルファスシリコン層により構成された半導体層 4と、半導 体層 4上に設けられ、第 1ソース線 3aから側方に突出するように設けられたソース電 極 3cと、半導体層 4上にソース電極 3cに対畤するように設けられたドレイン電極 3dと を備えている。
[0085] また、ゲート絶縁膜 7の上層には、各画素毎に容量線 2に重なるように容量電極 6が 設けられている。さらに、 TFT5及び容量電極 6を覆うように、上層の第 1層間絶縁膜 8と下層の第 2層間絶縁膜 9とにより構成された層間絶縁膜 15が積層されている。そ して、層間絶縁膜 15の上層には、コンタクトホール 11aを介してドレイン電極 3dに、 及びコンタクトホール l ibを介して容量電極 6にそれぞれ接続された画素電極 12が 設けられている。さらに、画素電極 12の上層には、配向膜 (不図示）が設けられてい る。
[0086] 容量線 2と容量電極 6との間には、ゲート絶縁膜 7 (誘電膜)が挟持されており、それ らによって、補助容量が構成されている。
[0087] 対向基板 30は、絶縁基板 10上に、カラーフィルタ層 13、共通電極 14及び配向膜 ( 不図示)などが順に積層された多層積層構造になっている。
[0088] カラーフィルタ層 13は、アクティブマトリクス基板 20aの各画素に対応して、赤、緑 及び青のうちのいずれか 1つの着色層が設けられている。なお、赤、緑及び青の 3つ の画素（pixel)から 1つの絵素 (picture element)が構成される。
[0089] 液晶層 40には、電気光学特性を有するネマチック液晶分子 (液晶材料)が含まれ ている。
[0090] このような構成の液晶表示パネル 50は、各画素電極 12毎に 1つの画素が構成され ており、各画素において、ゲート線 1から走査信号がゲート電極 laを介して送られて TFT5がオン状態になったときに、ソース線 3からデータ信号が送られてソース電極 3 c及びドレイン電極 3dを介して、画素電極 12に所定の電荷が書き込まれ、画素電極 12と共通電極 14との間で電位差が生じることになり、液晶層 40からなる液晶容量、 及び補助容量に所定の電圧が印加されるように構成されている。そして、液晶表示 パネル 50では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを 利用して、外部 (バックライト 38)から入射する光の透過率を調整することにより、画像 が表示される。
[0091] 次に、本発明の実施形態 1に係る液晶表示装置 60を構成する液晶表示パネル 50 の製造方法について、一例を挙げて説明する。
[0092] 液晶表示パネル 50は、以下に説明するアクティブマトリクス基板作製工程、対向基 板作製工程及び液晶表示パネル作製工程を経て製造される。また、アクティブマトリ タス基板作製工程及び液晶表示パネル作製工程の少なくとも一方の後に検査工程 を行い、検査工程で断線が検出された場合には、検査工程の後に断線修正工程が 追加される。
[0093] 以下に、アクティブマトリクス基板作製工程について、説明する。
[0094] まず、ガラス基板などの絶縁基板 10上の基板全体に、チタン、クロム、アルミニウム 、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、又は、それ らの積層膜 (厚さ 1000 A〜3000A)をスパッタリング法により成膜し、その後、フォト リソグラフィー技術（Photo Engraving Process,以下、「PEP技術」と称する）によりパタ ーン形成して、ゲート線 1、ゲート電極 la及び容量線 2を形成する。
[0095] 次!、で、ゲート線 1などが形成された基板全体に、 CVD (Chemical Vapor Depositio n)法により窒化シリコンや酸ィ匕シリコンなどの無機絶縁膜 (厚さ 3000 A〜5000 A程 度)を成膜し、ゲート絶縁膜 7を形成する。
[0096] 続いて、ゲート絶縁膜 7上の基板全体に、 CVD法により真性アモルファスシリコン 膜 (厚さ 100θΑ〜300θΑ)と、リンがドープされた n+アモルファスシリコン膜 (厚さ 4 00A〜700A)とを連続して成膜し、その後、 PEP技術によりゲート電極 la上に島状 にパターン形成して、真性アモルファスシリコン層と n+アモルファスシリコン層力もな るシリコン積層体を形成する。
[0097] 続いて、シリコン積層体が形成された基板全体に、チタン、クロム、アルミニウム、モ リブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、又は、それらの 積層膜 (厚さ 1000A〜3000A)をスパッタリング法により成膜し、その後、 PEP技術 によりパターン形成して、第 1ソース線 3a、第 2ソース線 3b、ソース電極 3c、ドレイン 電極 3d及び容量電極 6を形成する。
[0098] さらに、ソース電極 3c及びドレイン電極 3dをマスクとして、シリコン積層体を構成す る n +アモルファスシリコン層をエッチングして、チャネル部を有する半導体層 4を形 成する。
[0099] ここで、半導体層 4は、上記のようにアモルファスシリコン膜により形成させてもよい 1S ポリシリコン膜を成膜させてもよぐまた、アモルファスシリコン膜及びポリシリコン 膜にレーザァニール処理を行って結晶性を向上させてもよい。これにより、半導体層 内の電子の移動速度が速くなり、 TFT5の特性を向上させることができる。
[0100] 次いで、ソース線 3 (第 1ソース線 3a及び第 2ソース線 3b)などが形成された基板全 体に、 CVD法により窒化シリコンや酸ィ匕シリコンなどの無機絶縁膜 (厚さ 2000 A〜5 OOOA)を成膜して、第 1層間絶縁膜 8を形成する。
[0101] その後、第 1層間絶縁膜 8が形成された基板全体に、ダイコート (塗布)法により、感 光性アクリル榭脂を (厚さ 2 μ m〜4 μ m)を成膜して、第 2層間絶縁膜 9を形成する。
[0102] さらに、第 1層間絶縁膜 8及び第 2層間絶縁膜 9からなる層間絶縁膜 15のドレイン 電極 3d及び容量電極 6に対応する部分をそれぞれエッチング除去して、コンタクトホ ール 1 la及び 1 lbを形成する。
[0103] 続いて、層間絶縁膜 15上の基板全体に、 ITO (Indium Tin Oxide)、 IZO (Indium Zi nc Oxide)、酸ィ匕亜鉛、酸化スズなど力もなる透明導電膜 (厚さ 1000 A〜2000 A) をスパッタリング法により成膜し、その後、 PEP技術によりパターン形成して、画素電 極 12を形成する。
[0104] 最後に、画素電極 12上の基板全体に、ポリイミド榭脂を厚さ 500 A〜 1000 Aで印 刷し、その後、焼成して、回転布にて 1方向にラビング処理を行って、配向膜を形成 する。
[0105] 以上のようにして、アクティブマトリクス基板 20aを作製 (製造)することができる。
[0106] 以下に、対向基板作製工程について、説明する。
[0107] まず、ガラス基板などの絶縁基板 10上に、 Cr薄膜、又は黒色顔料を含有する榭脂 を成膜した後、 PEP技術によりパターン形成して、ブラックマトリクスを形成する。
[0108] 次いで、ブラックマトリクスの間のそれぞれに、顔料分散法等を用いて、赤、緑及び 青のいずれの着色層（厚さ 2 m程度）をパターン形成してカラーフィルタ層 13を形 成する。
[0109] 続、て、カラーフィルタ層 13上の基板全体に、 ITO、 ΙΖΟ、酸化亜鉛、酸化スズな どカゝらなる透明導電膜 (厚さ 1000 Α程度)を成膜して、共通電極 14を形成する。
[0110] 最後に、共通電極 13上の基板全体に、ポリイミド榭脂を厚さ 500 A〜 1000 Aで印 刷し、その後、焼成して、回転布にて 1方向にラビング処理を行って、配向膜を形成 する。
[0111] 上記のようにして、対向基板が作製 (製造)される。
[0112] <液晶表示パネル作製工程 >
以下に、液晶表示パネル作製工程について、説明する。
[0113] まず、上述のようにして作製されたアクティブマトリクス基板 20a及び対向基板 30の うちの一方に、スクリーン印刷により、熱硬化性エポキシ榭脂等力もなるシール材料を 液晶注入口の部分を欠!、た枠状パターンに塗布し、他方の基板に液晶層 40の厚さ に相当する直径を持ち、プラスチック又はシリカからなる球状のスぺーサーを散布す る。
[0114] 次いで、アクティブマトリクス基板 20aと対向基板 30とを貼り合わせ、シール材料を 硬化させて、空の液晶表示パネルを作製する。
[0115] 最後に、空の液晶表示パネルに、減圧法により液晶材料を注入した後、液晶注入 口に UV硬化榭脂を塗布し、 UV照射により、液晶材料を封止する。これによつて、液 晶層 40が形成される。
[0116] 以上のようにして、液晶表示パネル 50が作製 (製造)される。
[0117] 以下に、検査工程及び断線修正工程について、説明する。
[0118] まず、アクティブマトリクス基板作製工程の後に、検査工程 (断線検出工程)を行う 場合について、説明する。
[0119] この断線検出工程では、アクティブマトリクス基板作製工程で作製されたアクティブ マトリクス基板 20aに対して、外観検査や電気光学検査などを行うことにより、断線（ 断線位置）を検出する。ここで、外観検査とは、 CCDカメラなど〖こより、配線パターン を光学的に検査するものであり、電気光学検査とは、アクティブマトリクス基板に対向 するようにモジユレータ (電気光学素子）を設置した後、アクティブマトリクス基板とモ ジユレータとの間に電圧を印加させると共に光を入射させて、その光の輝度の変化を CCDカメラで捉えることで配線パターンを電気光学的に検査するものである。
[0120] 続いて、断線が検出されたアクティブマトリクス基板 20aについて、断線の修正を行 う。本実施形態では、アクティブマトリクス基板 20aのゲート線 1が断線した場合の断 線の修正方法について、図 5を用いて説明する。このゲート線 1の断線は、以下に示 すソース線バイパス部形成工程、容量線バイノス部形成工程、及び接続工程を経て 修正される。
[0121] まず、ソース線バイパス部形成工程では、図 5中の Dl、 D3、 D5及び D7にレーザ 照射を行うことにより、断線検出工程で検出されたゲート線 1の断線位置 Xに対応す る画素の画素電極 12の両側部に沿って配設された各第 2ソース線 3bにおいて、そ の画素電極 12を通る第 1容量線 2aを越えた部分 (D3及び D5)と、断線したゲート線 1を越えた部分 (Dl及び D7)との切断を行い、第 1容量線 2a及びゲート線 1に重なる 部分を有するソース線バイパス部 16a及び 16bをそれぞれ形成する。
[0122] 続いて行う容量線バイパス部形成工程では、図 5中の D2、 D4及び D6にレーザ照 射を行うことにより、断線検出工程で検出されたゲート線 1の断線位置 Xに対応する 画素の画素電極 12を通る第 1容量線 2aにおいて、断線位置 Xに対応する画素の画 素電極 12の両側部に沿って配設された各第 2ソース線 3bを越える部分 (D2及び D6 )の切断を行うと共に、第 1容量線 2aと第 2容量線 2bとの接続部分 D4の切断を行い 、各第 2ソース線 3bに重なる部分を有する容量線バイノス部 17aを形成する。
[0123] ここで、上記各配線の切断には、例えば、 YAGレーザの第 4高調波（波長 266nm )が用いられる。
[0124] 最後に行う接続工程では、図 5中の C1〜C4にレーザ照射を行うことにより、各ソー ス線バイパス部 16a及び 16bのゲート線 1に重なる部分 (C1及び C4)と断線したゲー ト線 1との接続、及び各ソース線バイパス部 16a及び 16bの第 1容量線 2aに重なる部 分 (C2及び C3)と容量線バイノス部 17aとの接続を行う。ここで、上記各配線の接続 には、例えば、 YAGレーザの第 2高調波（波長 532nm)が用いられる。
[0125] 以上のような断線修正工程を行うことによって、ゲート線 1の断線位置 Xよりも下流 側に対して、図 5中の矢印に示すように、ソース線バイパス部 16a、容量線バイパス部 17a及びソース線バイノス部 16bを介して、走査信号を供給することができる。
[0126] 次に、液晶表示パネル作製工程の後に、検査工程 (断線検出工程)を行う場合に ついて、説明する。
[0127] この断線検出工程では、液晶表示パネル作製工程で作製された液晶表示パネル 5 0に対して、点灯検査を行うことにより、断線（断線位置）を検出する。具体的には、例 えば、各ゲート線 1にバイアス電圧— 10 V、周期 16. 7msec,パルス幅 50 secの + 15 Vのパルス電圧のゲート検查信号を入力して全ての TFT5をオン状態にする。さら に、各ソース線 3に 16. 7msec毎に極性が反転する ± 2Vの電位のソース検査信号 を入力して、各 TFT5のソース電極 3c及びドレイン電極 3dを介して画素電極 12に士 2Vに対応した電荷を書き込む。同時に、共通電極 14に直流で IVの電位の共通 電極検査信号を入力する。このとき、画素電極 12と共通電極 14との間で構成される 液晶容量に電圧が印加され、その画素電極 12で構成する画素が点灯状態になり、ノ 一マリーホワイトモード (電圧無印加時に白表示)では、白表示力も黒表示となる。そ して、断線が発生した配線に沿った画素では、その画素電極 12に所定の電荷が書 き込むことができず、非点灯 (輝点）となる。これにより、配線の断線位置が検出される
[0128] 続いて、断線が検出された液晶表示パネル 50について、断線の修正を行う。具体 的な修正方法につ!、ては、上述したアクティブマトリクス基板 20aでの修正方法と実 質的に同じであるので詳細な説明を省略する。なお、アクティブマトリクス基板 20aで の修正の場合には、アクティブマトリクス基板 20aの表面及び裏面の両方からレーザ 照射が可能であった力 液晶表示パネル 50での修正の場合には、アクティブマトリク ス基板 20a側からレーザ照射を行うことになる。
[0129] 以上説明したように、本実施形態のアクティブマトリクス基板 20aによれば、ゲート線 1が断線した場合には、ソース線バイノス部 16a及び 16b、並びに、容量線バイノス 部 17aを形成すると共に、断線したゲート線 1、ソース線バイパス部 16a及び 16b、並 びに、容量線バイパス部 17aをそれぞれ接続することにより、ゲート線 1の断線位置 X よりも下流側に対して、ソース線バイパス部 16a、容量線バイパス部 17a及びソース線 バイパス部 16bを介して、走査信号が供給される。したがって、従来のように、断線を 修正するための迂回路として画素電極を使用する必要がないので、画素欠陥の発生 を抑制して断線を修正することができる。
[0130] また、アクティブマトリクス基板 20aでは、ゲート線 1と容量線 2とが独立して構成され ているため、ゲート線 1の負荷が低減され、ゲート線 1における信号遅延を改善するこ とがでさる。
[0131] さらに、アクティブマトリクス基板 20aでは、容量線 2が第 1容量線 2a及び第 2容量線 2bにより構成されているので、ゲート線 1の断線を修正する際に、例えば、第 1容量 線 2aの一部を切断して、容量線バイパス部 17aを形成させる力 第 2容量線 2bが切 断されずにそのまま補助容量として機能するので、表示品位の低下を可及的に抑制 して断線を修正することができる。
[0132] また、アクティブマトリクス基板 20aでは、第 1容量線 2aと第 2容量線 2bとが互いに 接続されているので、外部駆動回路との接続端子を共有することができ、新たに外部 駆動回路を設ける必要がない。
[0133] さらに、アクティブマトリクス基板 20aでは、画素電極 12が形成されている層と第 1ソ ース線 3a及び第 2ソース線 3bが形成されている層との間に、感光性榭脂などからな る数ミクロンオーダーの第 2層間絶縁膜 9が形成されているので、第 1ソース線 3a及 び第 2ソース線 3bと画素電極 12とを重ねて配置させることができる。これにより、有効 画素面積が大きくなり、開口率を向上させることができる。
[0134] また、アクティブマトリクス基板 20aでは、各 TFT5及び各容量電極 6と各画素電極 1 2との間には、層間絶縁膜 15が介設され、各 TFT5のドレイン電極 3d及び各容量電 極 6と各画素電極 12とは、層間絶縁膜 15にそれぞれ形成されたコンタクトホール 11 a及び l ibを介して接続されているので、仮に、容量線 2と容量電極 6との間に短絡が 発生して、その容量線 2と容量電極 6との間に形成される補助容量を切断及び分離し たとしても、すなわち、コンタクトホール l ibにより画素電極 12に接続された容量電極 6を有する補助容量を切断及び分離したとしても、第 1ソース線 3aからのデータ信号 力 Sコンタクトホール 1 laを介して画素電極 12に供給されるので、補助容量の短絡に 起因する画素欠陥を修正することができる。
[0135] 《発明の実施形態 2》
図 6及び図 7は、本実施形態のアクティブマトリクス基板 20bを示す平面図である。 なお、以下の各実施形態では図 1〜図 5と同じ部分については同じ符号を付して、そ の詳細な説明を省略する。
[0136] このアクティブマトリクス基板 20bでは、各容量線 2が、各画素毎に延設され、各容 量線 2に沿って延びると共に、第 1ソース線 3a及び第 2ソース線 3bにそれぞれ重なる 部分を有する容量線延設部 2cを備えて 、る。その他の構成及び効果につ!、ては、 上記実施形態 1で説明したアクティブマトリクス基板 20aと同様であるので、その説明 を省略する。
[0137] 次に、上記構成のアクティブマトリクス基板 20bにおいて、断線を修正する方法につ いて説明する。本実施形態では、アクティブマトリクス基板 20bの容量線 2が断線した 場合の断線の修正方法について、図 7を用いて説明する。この容量線 2の断線は、 以下に示すソース線バイパス部形成工程及び接続工程を経て修正される。
[0138] まず、ソース線バイパス部形成工程では、図 7中の D1〜D4にレーザ照射を行うこと により、断線検出工程で検出された容量線 2の断線位置 Yに対応する画素の画素電 極 12の両側部に沿って配設された第 1ソース線 3a及び第 2ソース線 3bにおいて、断 線した容量線 2を越えた部分 (D1及び D4)と、容量線 2から延設された容量線延設 部 2cを越えた部分 (D2及び D3)との切断を行い、容量線 2及び容量線延設部 2cに 重なる部分を有するソース線バイパス部 16c及び 16dをそれぞれ形成する。
[0139] さらに接続工程では、図 7中の C1〜C4にレーザ照射を行うことにより、各ソース線 バイパス部 16c及び 16dの容量線 2に重なる部分 (C 1及び C4)と断線した容量線 2と の接続、及び各ソース線バイノス部 16c及び 16dの容量線延設部 2cに重なる部分（ C2及び C3)と容量線延設部 2cとの接続を行う。
[0140] 以上のような断線修正工程を行うことによって、容量線 2の断線位置 Yよりも下流側 に対して、図 7中の矢印に示すように、ソース線バイパス部 16c、容量線延設部 2c及 びソース線バイパス部 16dを介して、補助容量信号を供給することができる。
[0141] 以上説明したように本実施形態のアクティブマトリクス基板 20bでは、各容量線 2が 、各画素毎に延設され、容量線延設部 2cを備えているので、容量線 2が断線した場 合には、ソース線バイパス部 16c及び 16dを形成して、断線した容量線 2、各ソース 線バイパス部 16c及び 16d、並びに、容量線延設部 2cをそれぞれ接続することにより 、容量線 2の断線位置 Yよりも下流側に対して、各ソース線バイパス部 16c及び 16d 及び容量線延設部 2cを介して、補助容量信号を供給することができる。したがって、 画素欠陥の発生を抑制して容量線 2の断線を修正することができる。
[0142] 《発明の実施形態 3》
図 8は、本実施形態のアクティブマトリクス基板 20cを示す平面図である。
[0143] このアクティブマトリクス基板 20cでは、その構成が上記実施形態 1で説明したァク ティブマトリクス基板 20aと実質的に同じである力 断線がゲート線 1ではなぐソース 線 3 (第 1ソース線 3a)で発生して 、る。
[0144] ここで、上記構成のアクティブマトリクス基板 20cにおいて、ソース線の断線を修正 する方法について図 8を用いて説明する。この第 1ソース線 3aの断線は、以下に示 す容量線バイパス部形成工程及び接続工程を経て修正される。
[0145] まず、容量線バイパス部形成工程では、図 8中の D1及び D2にレーザ照射を行うこ とにより、断線検出工程で検出された第 1ソース線 3aの断線位置 Zに対応する画素 の画素電極 12を通る第 1容量線 2aにおいて、断線した第 1ソース線 3aとその第 1ソ ース線 3aに隣り合った第 2ソース線 3bとの両外側の部分 (D1及び D2)の切断を行い 、第 1ソース線 3a及び第 2ソース線 3bに重なる部分を有する容量線バイパス部 17bを 形成する。
[0146] さらに、接続工程では、図 8中の C1及び C2にレーザ照射を行うことにより、容量線 バイパス部 17bの第 1ソース線 3aに重なる部分 (C2)と断線した第 1ソース線 3aとの 接続、及び容量線バイパス部 17bの第 2ソース線 3bに重なる部分 (C1)と第 2ソース 線 3aとの接続を行う。
[0147] 以上のような断線修正工程を行うことによって、第 1ソース線 3aの断線位置 よりも 下流側に対して、図 8中の矢印に示すように、第 2ソース線 3b及び容量線バイパス部 17bを介して、データ信号を供給することができる。
[0148] 以上説明したように、ソース線 3、すなわち、 TFT5に接続された第 1ソース線 3aが 断線した場合には、容量線バイパス部 17bを形成して、第 1ソース線 3a、容量線バイ パス部 17b及び第 2ソース線 3bをそれぞれ接続することにより、第 1ソース線 3aの断 線位置 Zよりも下流側に対して、第 2ソース線 3b及び容量線バイパス部 17bを介して 、データ信号を供給することができる。
[0149] 《発明の実施形態 4》
図 9は、本実施形態のアクティブマトリクス基板 20dを示す平面図であり、図 10は、 図 9中の X—X線に沿ったアクティブマトリクス基板 20dの断面図である。
[0150] このアクティブマトリクス 20dでは、図 2と図 10とを比較すれば分力るように、上記実 施形態 1で説明したアクティブマトリクス基板 20aに形成されて 、た容量電極 6、第 2 層間絶縁膜 9、コンタクトホール l ibが省略されている。そのため、補助容量は、容量 線 2と、画素電極 12と、それらの間に挟持されたゲート絶縁膜 7及び第 1層間絶縁膜 8とにより構成されている。
[0151] 上記構成のアクティブマトリクス基板 20dによれば、上記実施形態 1で説明したァク ティブマトリクス基板 20aにおいてダイコート法などで形成される第 2層間絶縁膜 9を 設ける必要がな 、ので、アクティブマトリクス基板の製造工程を簡略ィ匕することができ る。また、第 2層間絶縁膜 9がないので、画素電極 12と容量線 2との間のゲート絶縁 膜 7及び第 1層間絶縁膜 8を誘電体として補助容量を形成することができ、所望の大 きさの補助容量を確保するのが容易になる。そのため、例えば、容量線 2の線幅を細 くすることによって、開口率を向上させることができる。
[0152] 《発明の実施形態 5》
図 11は、本実施形態のアクティブマトリクス基板 20eを示して 、る。
[0153] このアクティブマトリクス基板 20eでは、図 11に示すように、ドレイン電極 3dと容量電 極 6とがドレイン引出電極 3eを介して接続されている。その他の構成及び効果につい ては、上記実施形態 1で説明したアクティブマトリクス基板 20aと同様であるので、そ の説明を省略する。
[0154] 上記構成のアクティブマトリクス基板 20eによれば、ドレイン電極 3dが延設されて容 量電極 6に接続されているので、仮に、ドレイン電極 3d上の層間絶縁膜 15に形成さ れたコンタクトホール 11aに不具合があって、ドレイン電極 3dと画素電極 12とが電気 的に遮断されたとしても、ドレイン電極 3dの延設部分 (ドレイン引出電極 3e)を介して 、画素電極 12にデータ信号を供給することができる。
[0155] また、仮に、ドレイン電極 3dの延設部分 (ドレイン引出電極 3e)力断線したとしても、 ドレイン電極 3d上の層間絶縁膜 15に形成されたコンタクトホール l la、及び画素電 極 12を介して、容量電極 6にデータ信号を供給することができる。
[0156] 《発明の実施形態 6》
図 12は、本実施形態のアクティブマトリクス基板 20fを示している。
[0157] このアクティブマトリクス基板 20fでは、図 12に示すように、 TFT5がゲート線 1上に 形成され、容量線 2が図中中央に横方向に延びる第 1容量線 2aと、第 1容量線 2aの 上側及び下側に第 1容量線 2aに平行に延びる第 2容量線 2bと、図中斜め方向に延 びると共に第 1容量線 2a及び第 2容量線 2bに接続された容量線分岐部 2dとにより構 成され、画素電極 12が第 2容量線 2b及び容量線分岐部 2dに重なって配置されたス リット部 12cを有している。 [0158] 具体的に TFT5では、ゲート線 1がゲート電極を兼ね、ドレイン電極 3dがソース電極 3cを挟んで 2本形成されている。そして、 2本のドレイン電極 3dが第 1容量線 2aの形 成領域まで延設されて容量電極 6に接続されて!、る。
[0159] 上記構成のアクティブマトリクス基板 20fでは、各画素電極 12に、各容量線 2 (第 2 容量線 2b及び容量線分岐部 2d)と重なるように、液晶分子の配向を分割するための スリット部 12cが設けられており、スリット部 12cが形成された領域は、通常、透過領域 として機能しないので、その領域と重なるように、各容量線 2を配置することにより、補 助容量の形成に起因する開口率の低下を抑制することができる。なお、このような構 成のアクティブマトリクス基板は、 MVA方式の液晶表示装置に好適に用いられる。
[0160] また、本実施形態では、画素電極 12に液晶分子の配向を分割するためのスリット 部 12cが設けられたアクティブマトリクス基板を例示した力 画素電極 12上のスリット 部 12cに対応する位置に感光性アクリル榭脂からなる突起部（12c)を形成して、その 突起部により液晶分子の配向を制御させてもよい。
[0161] 《発明の実施形態 7》
図 13は、本実施形態のアクティブマトリクス基板 20gを示している。
[0162] このアクティブマトリクス基板 20gは、上記実施形態 6を変形させたものであり、マル チ画素駆動が可能なアクティブマトリクス基板である。
[0163] このアクティブマトリクス基板 20gでは、図 13に示すように、ゲート線 1及びソース線 3の各交差部分に第 lTFT5a及び第 2TFT5bが設けられ、画素電極 12が、図中上 側の第 lTFT5aのドレイン電極 3d (容量電極 6)に接続された第 1画素電極 12aと、 図中下側の第 2TFT5bのドレイン電極 3d (容量電極 6)に接続された第 2画素電極 1 2bとにより構成されている。
[0164] そして、アクティブマトリクス基板 20gは、同じゲート線 1に供給されるゲート信号と、 同じソース線 3に供給されるソース信号とによって選択され、同じソース信号が入力さ れる画素、すなわち、図中上下に隣り合った各画素 (第 1画素電極 12a及び第 2画素 電極 12b)によって画素群をそれぞれ構成し、その画素群を構成する各画素がそれ ぞれ別の TFT (第 lTFT5a及び第 2TFT5b)により個別に駆動される、いわゆる、マ ルチ画素駆動が可能に構成されている。さらに、このマルチ画素駆動が可能なァク ティブマトリクス基板 20gでは、画素群を構成する少なくとも 2つの画素力 画像表示 の際に、互いに輝度が異なるように構成されている。例えば、各画素群を通る各容量 線 2に、互いに逆の位相の信号電圧を印加することにより、 1つの画素群の中に明る い画素及び暗い画素を存在させることができる。より具体的には、走査信号のオフ後 に、容量結合を行うタイミングで、ソース線 3から供給されるドレイン信号電圧 の 突き上げに寄与する Cs波形電圧 (Cs極性が + )と、 Vsの突き下げに寄与する Cs波 形電圧 (Cs極性が—）との 2種類の Cs波形電圧による面積階調技術において、 Cs波 形電圧、 Cs容量及び液晶容量の容量結合により、各画素群への実効電圧を画素毎 に変えることで、明るい画素及び暗い画素を形成することができる。なお、このような 各画素群において画素を分割して表示を行う画素分割構造としては、例えば、明る V、画素の面積が喑 、画素の面積に等しい 1： 1画素分割構造や、明る 、画素の面積 が暗い画素の面積の 1Z3である 1 : 3画素分割構造などが挙げられる。その中でも、 1： 3画素分割構造が液晶表示装置の表示画面の斜め視角における白浮き対策 (視 野角改善)として特に有効である。
[0165] 上記構成のアクティブマトリクス基板 20gによれば、各画素群では、各画素が個別 に駆動されるので、 1つの画素群の中に明る!/、画素及び喑 、画素の双方が存在する ことができ、その面積階調によって中間調を表現することができる。これにより、液晶 表示装置の表示画面の斜め視角における白浮きを改善することができる。
[0166] したがって、マルチ画素駆動が可能なアクティブマトリクス基板においても、白浮き の改善効果を損なうことなぐ断線を修正することができる。
[0167] 上記各実施形態では、各第 1ソース線及び第 2ソース線と上記各容量線との重なる 部分の面積力 それぞれ 25 μ m2以上である。これによれば、 YAGレーザなどを用い て、第 1ソース線 3a及び第 2ソース線 3bと容量線 3との間の絶縁膜の溶融加工を行う 場合に、充分なレーザ照射領域が確保され、第 1ソース線及び第 2ソース線と容量線 との間の導通の信頼性を向上させることができる。
産業上の利用可能性
[0168] 以上説明したように、本発明は、液晶表示装置を構成するアクティブマトリクス基板 における断線を画素欠陥の発生を抑制して修正することができるので、アクティブマト リクス基板を有する表示装置にっ ヽて有用である。

Claims

請求の範囲
[1] マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と 上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延び る複数の第 1ソース線と、
上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各 第 1ソース線に接続された複数のスイッチング素子と、
上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、 上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース線と平行に延びる複 数の第 2ソース線とを備えていることを特徴とするアクティブマトリクス基板。
[2] 請求項 1に記載されたアクティブマトリクス基板にぉ 、て、
上記第 1ソース線と第 2ソース線とは、互いに接続されていることを特徴とするァクテ イブマトリクス基板。
[3] 請求項 1に記載されたアクティブマトリクス基板にぉ 、て、
上記各容量線は、互いに平行に延びる第 1容量線及び第 2容量線により構成され て 、ることを特徴とするアクティブマトリクス基板。
[4] 請求項 3に記載されたアクティブマトリクス基板にぉ 、て、
上記第 1容量線と第 2容量線とは、互いに接続されて ヽることを特徴とするァクティ ブマトリクス基板。
[5] 請求項 1に記載されたアクティブマトリクス基板にぉ 、て、
上記各容量線は、各画素毎に延設され、該各容量線に沿って延びると共に上記第 1ソース線及び第 2ソース線にそれぞれ重なる部分を有する容量線延設部を備えて V、ることを特徴とするアクティブマトリクス基板。
[6] 請求項 1に記載されたアクティブマトリクス基板にぉ 、て、
上記各容量線には、誘電膜を介して重なる容量電極がそれぞれ設けられて ヽるこ とを特徴とするアクティブマトリクス基板。
[7] 請求項 6に記載されたアクティブマトリクス基板にぉ 、て、 上記各スイッチング素子及び容量電極と上記各画素電極との間には、層間絶縁膜 が介設され、
上記スイッチング素子は、上記各画素電極に接続されたドレイン電極を有し、 上記ドレイン電極及び容量電極と上記各画素電極とは、上記層間絶縁膜にそれぞ れ形成されたコンタクトホールを介して接続されていることを特徴とするアクティブマト ジクス基板。
[8] 請求項 7に記載されたアクティブマトリクス基板にぉ 、て、
上記ドレイン電極は、延設されて上記容量電極に接続されて ヽることを特徴とする アクティブマトリクス基板。
[9] 請求項 1に記載されたアクティブマトリクス基板にぉ 、て、
上記各画素電極には、上記各容量線と重なるように、液晶分子の配向を分割する ためのスリット部、又は、液晶分子の配向を制御するための突起部が設けられている ことを特徴とするアクティブマトリクス基板。
[10] 請求項 4に記載されたアクティブマトリクス基板にぉ 、て、
上記複数の画素のうちの隣り合った各画素は、画素群を構成し、
上記画素群を構成する少なくとも 2つの画素は、画像表示の際に、互いに輝度が異 なるように構成されて 、ることを特徴とするアクティブマトリクス基板。
[11] 請求項 1に記載されたアクティブマトリクス基板にぉ 、て、
上記各第 1ソース線及び各第 2ソース線と上記各容量線との重なる部分の面積は、 それぞれ 25 μ m2以上であることを特徴とするアクティブマトリクス基板。
[12] 請求項 1乃至 11のいずれか 1つに記載されたアクティブマトリクス基板を備えたこと を特徴とする表示装置。
[13] 請求項 12に記載された表示装置と、テレビジョン放送を受信するチューナ部とを備 えたことを特徴とするテレビジョン装置。
[14] マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と 上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延び る複数の第 1ソース線と、
上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各 第 1ソース線に接続された複数のスイッチング素子と、
上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、 上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース線と平行に延びる複 数の第 2ソース線とを備えたアクティブマトリクス基板を製造する方法であって、 上記ゲート線の断線の存在を検出する断線検出工程と、
上記断線検出工程で検出されたゲート線の断線位置に対応する画素の画素電極 の両側部に沿って配設された各第 2ソース線にぉ 、て、該画素電極を通る容量線を 越えた部分と、上記断線したゲート線を越えた部分との切断を行い、該容量線及び ゲート線に重なる部分を有するソース線バイノス部をそれぞれ形成するソース線バイ パス部形成工程と、
上記断線検出工程で検出されたゲート線の断線位置に対応する画素の画素電極 を通る容量線にぉ ヽて、上記断線位置に対応する画素の画素電極の両側部に沿つ て配設された各第 2ソース線を越える部分の切断を行 、、該各第 2ソース線に重なる 部分を有する容量線バイパス部を形成する容量線バイパス部形成工程と、
上記各ソース線バイパス部のゲート線に重なる部分と上記断線したゲート線との接 続、及び上記各ソース線バイパス部の容量線に重なる部分と上記容量線バイパス部 との接続を行う接続工程とを備えることを特徴とするアクティブマトリクス基板の製造 方法。
[15] マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と 上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延び る複数の第 1ソース線と、
上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各 第 1ソース線に接続された複数のスイッチング素子と、
上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、 上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース線と平行に延びる複 数の第 2ソース線とを備えたアクティブマトリクス基板を製造する方法であって、 上記第 1ソース線の断線の存在を検出する断線検出工程と、
上記断線検出工程で検出された第 1ソース線の断線位置に対応する画素の画素 電極を通る容量線にぉ 、て、上記断線した第 1ソース線と該第 1ソース線に隣り合つ た第 2ソース線との両外側の部分の切断を行い、該第 1ソース線及び第 2ソース線に 重なる部分を有する容量線バイパス部を形成する容量線バイパス部形成工程と、 上記容量線バイパス部の第 1ソース線に重なる部分と上記断線した第 1ソース線と の接続、及び上記容量線バイパス部の第 2ソース線に重なる部分と上記第 2ソース線 との接続を行う接続工程とを備えることを特徴とするアクティブマトリクス基板の製造 方法。
[16] マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と 上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延び る複数の第 1ソース線と、
上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各 第 1ソース線に接続された複数のスイッチング素子と、
上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、 上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース線と平行に延びる複 数の第 2ソース線と、
上記各画素毎に上記各容量線が延設され、上記各容量線に沿って延びると共に 上記第 1ソース線及び第 2ソース線にそれぞれ重なる部分を有する容量線延設部と を備えたアクティブマトリクス基板を製造する方法であって、
上記容量線の断線の存在を検出する断線検出工程と、
上記断線検出工程で検出された容量線の断線位置に対応する画素の画素電極の 両側部に沿って配設された第 1ソース線及び第 2ソース線にぉ 、て、上記断線した容 量線を越えた部分と、該容量線から延設された容量線延設部を越えた部分との切断 を行 ヽ、該容量線及び容量線延設部に重なる部分を有するソース線バイパス部をそ れぞれ形成するソース線バイパス部形成工程と、
上記各ソース線バイパス部の容量線に重なる部分と上記断線した容量線との接続 、及び上記各ソース線バイパス部の容量線延設部に重なる部分と上記容量線延設 部との接続を行う接続工程とを備えることを特徴とするアクティブマトリクス基板の製 造方法。
[17] 請求項 14乃至 16のいずれか 1つに記載されたアクティブマトリクス基板の製造方 法において、
上記切断及び接続は、レーザ照射によって行われることを特徴とするアクティブマト リクス基板の製造方法。
[18] 請求項 17に記載されたアクティブマトリクス基板の製造方法において、
上記切断は、 YAGレーザの第 4高調波によって行われることを特徴とするァクティ ブマトリクス基板の製造方法。
[19] 請求項 17に記載されたアクティブマトリクス基板の製造方法において、
上記接続は、 YAGレーザの第 2高調波によって行われることを特徴とするァクティ ブマトリクス基板の製造方法。
[20] マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と 上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延び る複数の第 1ソース線と、
上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各 第 1ソース線に接続された複数のスイッチング素子と、
上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、 上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース線と平行に延びる複 数の第 2ソース線とを備えたアクティブマトリクス基板を有する表示装置を製造する方 法であって、
上記ゲート線の断線の存在を検出する断線検出工程と、 上記断線検出工程で検出されたゲート線の断線位置に対応する画素の画素電極 の両側部に沿って配設された各第 2ソース線にぉ 、て、該画素電極を通る容量線を 越えた部分と、上記断線したゲート線を越えた部分との切断を行い、該容量線及び ゲート線に重なる部分を有するソース線バイノス部をそれぞれ形成するソース線バイ パス部形成工程と、
上記断線検出工程で検出されたゲート線の断線位置に対応する画素の画素電極 を通る容量線にぉ ヽて、上記断線位置に対応する画素の画素電極の両側部に沿つ て配設された各第 2ソース線を越える部分の切断を行 、、該各第 2ソース線に重なる 部分を有する容量線バイパス部を形成する容量線バイパス部形成工程と、
上記各ソース線バイパス部のゲート線に重なる部分と上記断線したゲート線との接 続、及び上記各ソース線バイパス部の容量線に重なる部分と上記容量線バイパス部 との接続を行う接続工程とを備えることを特徴とする表示装置の製造方法。
[21] マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と 上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延び る複数の第 1ソース線と、
上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各 第 1ソース線に接続された複数のスイッチング素子と、
上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、 上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース線と平行に延びる複 数の第 2ソース線とを備えたアクティブマトリクス基板を有する表示装置を製造する方 法であって、
上記第 1ソース線の断線の存在を検出する断線検出工程と、
上記断線検出工程で検出された第 1ソース線の断線位置に対応する画素の画素 電極を通る容量線にぉ 、て、上記断線した第 1ソース線と該第 1ソース線に隣り合つ た第 2ソース線との両外側の部分の切断を行い、該第 1ソース線及び第 2ソース線に 重なる部分を有する容量線バイパス部を形成する容量線バイパス部形成工程と、 上記容量線バイパス部の第 1ソース線に重なる部分と上記断線した第 1ソース線と の接続、及び上記容量線バイパス部の第 2ソース線に重なる部分と上記第 2ソース線 との接続を行う接続工程とを備えることを特徴とする表示装置の製造方法。
[22] マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と 上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延び る複数の第 1ソース線と、
上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各 第 1ソース線に接続された複数のスイッチング素子と、
上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、 上記各画素電極の間にそれぞれ設けられ、上記各第 1ソース線と平行に延びる複 数の第 2ソース線と、
上記各画素毎に上記各容量線が延設され、上記各容量線に沿って延びると共に 上記第 1ソース線及び第 2ソース線にそれぞれ重なる部分を有する容量線延設部と を備えたアクティブマトリクス基板を有する表示装置を製造する方法であって、 上記容量線の断線の存在を検出する断線検出工程と、
上記断線検出工程で検出された容量線の断線位置に対応する画素の画素電極の 両側部に沿って配設された第 1ソース線及び第 2ソース線にぉ 、て、上記断線した容 量線を越えた部分と、該容量線から延設された容量線延設部を越えた部分との切断 を行 ヽ、該容量線及び容量線延設部に重なる部分を有するソース線バイパス部をそ れぞれ形成するソース線バイパス部形成工程と、
上記各ソース線バイパス部の容量線に重なる部分と上記断線した容量線との接続 、及び上記各ソース線バイパス部の容量線延設部に重なる部分と上記容量線延設 部との接続を行う接続工程とを備えることを特徴とする表示装置の製造方法。
[23] 請求項 20乃至 22のいずれか 1つに記載された表示装置の製造方法において、 上記切断及び接続は、レーザ照射によって行われることを特徴とする表示装置の 製造方法。
[24] 請求項 23に記載された表示装置の製造方法にお 、て、
上記切断は、 YAGレーザの第 4高調波によって行われることを特徴とする表示装 置の製造方法。
[25] 請求項 23に記載された表示装置の製造方法において、
上記接続は、 YAGレーザの第 2高調波によって行われることを特徴とする表示装 置の製造方法。
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