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WO2006132284A1 - トレンチ型ｍｏｓｆｅｔ及びその製造方法 - Google Patents

トレンチ型ｍｏｓｆｅｔ及びその製造方法 Download PDF

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WO2006132284A1
WO2006132284A1 PCT/JP2006/311447 JP2006311447W WO2006132284A1 WO 2006132284 A1 WO2006132284 A1 WO 2006132284A1 JP 2006311447 W JP2006311447 W JP 2006311447W WO 2006132284 A1 WO2006132284 A1 WO 2006132284A1
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WO
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trench
layer
thickness
electric field
gate electrode
Prior art date
Application number
PCT/JP2006/311447
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English (en)
French (fr)
Inventor
Alberto O Adan
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Publication of WO2006132284A1 publication Critical patent/WO2006132284A1/ja

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    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Definitions

  • the present invention relates to a structure of a semiconductor device and a manufacturing method thereof, and more particularly to a trench type MOSFET (Metal Oxide Semiconductor or Field Effect Transistor) having a high breakdown voltage useful for application to a power supply device and a manufacturing method thereof. is there.
  • MOSFET Metal Oxide Semiconductor or Field Effect Transistor
  • trench MOSFETs vertical trench MOSFETs
  • trench MOSs vertical trench MOSFETs
  • FIGS. 6 (a) to 6 (f) are cross-sectional views showing a manufacturing process of a conventional typical N-channel 'trench MOSFET (see, for example, Non-Patent Document 1).
  • Fig. 6 (a) shows the stage where the Epi (n-epi) layer and body (diffusion part, p-base) were fabricated
  • Fig. 6 (b) shows the SiO opening structure.
  • Fig. 6 (c) shows the stage where the trench structure in which the etched part is defined by the opening structure of Fig. 6 (b) is produced, and Fig. 6 (d) shows the stage where the trench structure part is formed.
  • Fig. 6 (e) shows the stage where the polysilicon was deposited and etched, and Fig. 6 (e) shows the stage where the oxide was etched and N + (source part) and P + (body part) were implanted. ) Shows the stage where an interlayer insulator is deposited and metallization is performed.
  • BVdss breakdown voltage
  • R ON resistance
  • Figure 7 (a) shows the physical layout of each part of the trench MOSFET and the resistance of each part to the ON resistance.
  • Rs is the resistance value of the diffusion and contact resistance in the source part
  • Rch is the resistance value of the induced MOSFET channel
  • Race is the overlap between the gate and drain.
  • Rdrift indicates the resistance value of the lightly doped drain portion
  • Rsub indicates the resistance value of the highly doped drain portion (substrate).
  • Figure 7 (a) shows the ON resistance (R) of the trench MOSFET. The relationship shown by the following formula is established between the resistances of the respective parts shown.
  • FIG. 7 (b) is a graph showing the electric field along the y-axis (the upper end surface on the gate side is 0 and the direction of the arrow is positive) shown in FIG. 7 (a). As shown in the figure, the strength of electrolysis is maximized near the bottom of the trench indicated by A in FIG. 7 (a), so breakdown is likely to occur in this vicinity.
  • the technique for reducing the ON resistance used in the conventional trench MOSFET is to reduce the cell pitch.
  • a technique for increasing the breakdown voltage includes optimizing the depth and shape of the trench as shown in FIG. 9 (see, for example, Patent Document 1). Further, as the MOSFET structure and doping profile for suppressing the decrease of the breakdown voltage at the corner portion of the trench portion, for example, the configuration shown in FIG. 10 can be cited (for example, refer to Patent Document 2).
  • Patent Documents 1 and 2 described above is intended to reduce the maximum electric field strength at the bottom corner of the trench portion shown in FIG. is there.
  • Patent Document 1 US Patent No. 5,168,331 (published December 1, 1992)
  • Patent Document 2 US Pat. No. 4,893,160 (published on January 9, 1990)
  • the present invention has been made in view of the above problems, and an object thereof is to realize a trench MOSFET having an increased breakdown voltage without causing the above problems.
  • a trench type (vertical type) MOSFET has a structure in which a substrate side is a drain, a side opposite to the substrate is a source, and a gate electrode is embedded in a trench portion. For this reason, in the trench MOSFET, the end portion (drain side) of the gate electrode of the trench portion is in contact with the high concentration impurity region of the drain, and the breakdown voltage in the channel portion and the drain portion becomes a problem. Therefore, in the conventional trench MOSFET, a low concentration (medium concentration) drift portion is provided.
  • the trench MOSFET of the present invention improves the withstand voltage performance by relaxing the electric field at the buried gate end. Further, since the drift portion can be reduced by improving the pressure resistance performance, there is an effect of reducing the ON resistance. As a result, the size reduction effect (vertical direction and horizontal direction) of the trench MOSFET can be obtained. In particular, size reduction in the horizontal direction has the advantage of leading to higher density of trench MOSFETs.
  • the trench MOSFET of the present invention has a high-doped drain portion that is a first conductivity type, a low-doped drain portion that is a first conductivity type, and a second conductivity type.
  • the channel body portion and the source portion force which is the first conductivity type are formed adjacent to each other in this order, and the surface force on the source portion side of the semiconductor substrate extends to the semiconductor substrate.
  • a trench having a bottom reaching the lightly doped drain is formed, an insulating layer is provided on the bottom and side walls of the trench, and a gate electrode is provided inside the trench.
  • the insulating layer is a side wall surface of the trench, between the lightly doped drain portion and the gate electrode, and between the gate electrode and the channel body portion. It has an electric field relaxation portion which is a region thicker than the thickness, and is characterized in that.
  • the semiconductor substrate in the trench MOSFET of the present invention can be composed of silicon.
  • the trench type MOS transistor of the present invention has an insulating layer (electric field relaxation portion) thicker than other regions between the lightly doped drain portion and the gate electrode, so that the bottom of the trench portion is The pressure resistance in the vicinity can be improved.
  • the thickness of the insulating film on the side wall surface covering the end (bottom) portion of the gate electrode is larger than the thickness of the insulating film between the channel body portion and near the bottom portion of the trench portion. This improves the pressure resistance of the low-doped drain portion near the bottom of the trench portion, so that the low-doped drain portion that is the drift region can be reduced. This makes it possible to suppress the ON resistance of the trench MOSFET and reduce its size as well as increase the break voltage.
  • the thickness of the electric field relaxation part is preferably 1.2 times or more and 3 times or less of the thickness of the insulating layer provided between the gate electrode and the channel body part. It is preferable to provide an electric field relaxation portion that satisfies this relationship and form an insulating layer in the trench portion in order to improve the pressure resistance of the trench type MOSFET.
  • the thickness of the insulating layer formed on the bottom surface of the trench part is preferably equal to the thickness of the electric field relaxation part.
  • the electric field relaxation portion is formed only between the lightly doped drain portion and the gate electrode, and is not formed between the gate electrode and the channel body portion. It is preferable that According to this configuration, the electric field around the bottom of the trench can be relaxed, so that the breakdown voltage of the trench MOSFET can be improved.
  • the thickness of the insulating layer continuously changes from a thickness Tox between the gate electrode and the channel body portion to a thickness Tsox of the electric field relaxation portion
  • the trench MOSFET of the present invention described above includes the side wall surface and the bottom surface of the trench portion, and the SiO layer.
  • the SiO layer ZSiN layer is removed by etching, and the SiO layer ZSiN layer is removed.
  • the semiconductor substrate exposed by the etching may be thermally oxidized, and the manufacturing method may be used.
  • the region where the electric field relaxation portion is formed can be obtained by etching the conductive substrate and etching it to a depth substantially equal to the depth of the trench portion of the electric field relaxation portion to be formed later. Can be prescribed. Then, by thermally oxidizing the region exposed by the etching, an electric field relaxation portion can be formed on the bottom surface of the trench portion and the side wall surface in the vicinity thereof.
  • the trench MOSFET of the present invention can be manufactured easily and simply.
  • the SiO layer ZSiN layer has a thickness of the SiO layer described above.
  • the thickness of the electric field relaxation portion is 0.2 to 0.6 times, and the thickness of the SiN layer is 0.2 to 1 time of the electric field relaxation portion.
  • the trench MOSFET of the present invention has an electric field relaxation portion between the lightly doped drain portion and the gate electrode, the electric field strength at the bottom portion of the trench portion. And a trench type MOSFET with a large break voltage can be realized.
  • FIG. 1 is a schematic sectional view showing a basic structure of a trench MOSFET according to an embodiment of the present invention.
  • FIG. 2 (a) is a cross-sectional view showing a schematic configuration of a trench MOSFET for explaining stepwise the manufacturing process of the trench MOSFET of the present embodiment.
  • FIG. 2 (b) is a cross-sectional view showing a schematic configuration of the trench MOSFET for describing stepwise the manufacturing process of the trench MOSFET of the present embodiment.
  • FIG. 2 (c) is a cross-sectional view showing a schematic configuration of the trench MOSFET for explaining stepwise the manufacturing process of the trench MOSFET of the present embodiment.
  • FIG. 2 (d) is a cross-sectional view showing a schematic configuration of the trench MOSFET for explaining stepwise the manufacturing process of the trench MOSFET of the present embodiment.
  • FIG. 2 (e) is a cross-sectional view showing a schematic configuration of the trench MOSFET for explaining stepwise the manufacturing process of the trench MOSFET of the present embodiment.
  • FIG. 2 (£) is a cross-sectional view showing a schematic configuration of the trench MOSFET for describing stepwise the manufacturing process of the trench MOSFET of the present embodiment.
  • FIG. 2 (g) is a cross-sectional view showing a schematic configuration of the trench MOSFET for explaining stepwise the manufacturing process of the trench MOSFET of the present embodiment.
  • FIG. 3 is a graph showing typical doping characteristics of a semiconductor wafer in the trench MOSFET of this embodiment.
  • FIG. 4 is a schematic perspective view for explaining the arrangement of the channel body diffusion portion in the trench MOSFET of the present embodiment.
  • FIG. 5 (a) is a cross-sectional view of the trench MOSFET of the present embodiment for explaining the thickness of the gate insulator formed on the side wall surface of the trench portion.
  • FIG. 5 (b) is a graph showing the influence of the thickness Tsox of the thickness part on the breakdown voltage.
  • FIG. 6 (a) A schematic cross-sectional view showing the manufacturing process of a conventional trench MOSFET, showing a stage in which an Epi (n-epi) layer and a body part (diffusion part, p-base) are fabricated. .
  • FIG. 6 (b) is a schematic cross-sectional view showing a conventional trench MOSFET manufacturing process. The stage where the opening structure was produced is shown.
  • FIG. 6 (c) A schematic cross-sectional view showing a manufacturing process of a conventional trench MOSFET, showing a stage where a trench structure in which an etching portion is defined by the opening structure of FIG. 6 (b) is manufactured.
  • FIG. 6 (d) is a schematic cross-sectional view showing a conventional trench MOSFET manufacturing process, showing a stage where polysilicon is deposited on the trench structure and then etched back.
  • FIG. 6 (e) is a schematic cross-sectional view showing the manufacturing process of a conventional trench MOSFET, showing a stage where an oxide is etched and N + (source part) and P + (body part) are implanted.
  • FIG. 6 (£)] is a schematic cross-sectional view showing a manufacturing process of a conventional trench MOSFET, and shows a stage in which insulation between layers is deposited (Interlevel dielectric deposition) and metallization is performed.
  • FIG. 7 (a) is a cross-sectional view showing the physical arrangement of each part and the resistance of each part with respect to the ON resistance in a conventional P-channel trench MOSFET.
  • FIG. 7 (b) is a graph showing the electric field along the y-axis in FIG. 7 (a).
  • FIG. 8 is a cross-sectional view showing a periodic structure and a cell pitch in a conventional P-channel trench MOSFET.
  • FIG. 9 is a cross-sectional view showing the structure of a conventional P-channel trench MOSFET that increases the breakdown voltage by optimizing the depth and shape of the trench.
  • FIG. 10 is a cross-sectional view showing a conventional MOSFET structure and a doping profile configuration for suppressing the breakdown voltage at the corner of the trench from decreasing.
  • Body part (channel body part)
  • FIG. 1 is a schematic cross-sectional view showing the basic structure of the trench MOSFET of this embodiment.
  • the trench MOSFET of the present embodiment is a semiconductor substrate (a substrate 1, an epitaxial layer 2, a body portion 3, and a source diffusion portion 7 described later are laminated.
  • a trench type MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a trench portion 16 is formed in a semiconductor wafer, and a first conductivity type (on the drain 9 side surface of the semiconductor wafer
  • the substrate 1 is P-type
  • the low-doped drain portion (drift region) 2 that is the first conductivity type in contact with the substrate 1, and the upper metal layer 8 on the source side of the semiconductor wafer.
  • body part (channel body part) 3 that is the second conductive type (N-type in this embodiment) formed between the epitaxial layer 2 and the source side (uppermost layer) of the semiconductor wafer.
  • Upper metal layer 8 and A highly doped source part (source part) 7 formed between the body part 3 and the body part 3 is provided.
  • a gate insulator (insulating layer, gate-induced channel) 5 is formed on the side wall surface of the trench portion 16 provided in the semiconductor wafer, and the trench portion 16 is formed on the semiconductor wafer.
  • Surface force on the highly doped source portion 7 side extends so as to block the highly doped source portion 7, penetrates the body portion 3, and the bottom portion reaches the epitaxy layer 2, and is located in the epitaxy layer 2. . Therefore, the channel length of the trench MOSFET of the present embodiment is such that the depth of the surface force on the highly doped source part 7 side of the body part 3 and the highly doped source part 7 side of the junction with the source part in the highly doped source part 7 are as follows. It is determined based on the difference from the depth from the surface.
  • the gate insulator 5 is deposited or grown on the side wall surface (vertical wall) and the bottom surface of the trench portion 16.
  • the gate electrode 6 is disposed in the trench portion 16 and is isolated from the semiconductor wafer by the gate insulator 5.
  • the gate insulator 5 includes substantially two regions having different thicknesses. In the region formed between the epitaxial layer 2 and the gate electrode 6 (overlap), the body portion 3 and the gate electrode 6 are formed. The thickness is larger than the region formed between (overlapping) and the electric field relaxation portion 10 is provided.
  • the trench portion 16 is recessed in the semiconductor wafer and is in contact with the semiconductor wafer at the side wall surface thereof, and this side wall surface is substantially the same as the surface of the highly doped source portion 7 on the source portion side. It is formed to be vertical.
  • the trench MOSFET according to the present embodiment has the epitaxial layer 2 formed adjacent to the substrate 1.
  • the body part 3 of the trench MOSFET has an opposite polarity to the epitaxial layer (drift region) 2.
  • the gate electrode 6 and the gate insulator 5 control the induction of the trench MOSFET.
  • the highly doped source portion 7 is in contact with the upper metal layer 8, and the drain 9 is formed by metallization (metallization).
  • the side wall surface and the bottom surface of the trench portion 16 are overlapped with the body portion 3 in a region overlapping with the epitaxial layer 2 in order to reduce the electric field strength particularly in the vicinity of the bottom portion.
  • a gate insulator 5 having an electric field relaxation portion 10 having a thickness larger than that of the region is formed.
  • FIGS. 2 (a) to 2 (g) are cross-sectional views showing a schematic configuration of the trench MOSFET in each stage for describing the manufacturing process of the trench MOSFET of the present embodiment in stages.
  • the first silicon substrate 1 is typically P-doped 500 m to 650 m so that its resistivity is not less than 0.01 ⁇ ⁇ cm but not more than 0.005 ⁇ ⁇ cm. The thickness is used. However, after the trench MOSFET is fabricated, the thickness of the substrate 1 is reduced to about 100 ⁇ m to 150 ⁇ m by back lapping.
  • An epitaxial layer 2 is formed by epitaxially growing a P layer doped lower than the substrate 1 on the substrate 1 which is a P + substrate.
  • the thickness Xepi and the resistance value epi of the epitaxial layer 2 formed in this way may be set according to the final electrical characteristics required for the manufactured trench type MOSFET. In order to reduce the ON resistance of a trench MOSFET, the resistance of the epitaxial layer 2 should generally be lowered. There is a trade-off between the low resistance of the epitaxial layer 2 and the breakdown voltage. There is a trade-off) relationship.
  • Figure 3 shows typical doping characteristics of a semiconductor wafer consisting of a P + type highly doped source part 7, an N type body part 3, a P type epitaxial layer 2, and a P + type substrate 1.
  • Body portion 3 of the trench MOSFET of the present embodiment is an N-type semiconductor, and has a doping concentration in the range of 5 ⁇ 10 16 to 7 ⁇ 10 17 [atoms / cm 3 ] on the silicon surface. It is made by implanting phosphorus atoms.
  • the N-type body part 3 is designed so that a ⁇ junction between the N-type body part 3 and the epitaxial layer 2 is realized at a depth ⁇ of 2 ⁇ m or more and 5 ⁇ m or less depending on the electrical characteristics of the trench MOSFET. Designed.
  • the epitaxial layer 2 is typically designed so that X n is 2 ⁇ m or more and 3 ⁇ m or less and its thickness is about 7 ⁇ m.
  • the SiO layer 2 is formed on the upper side of the body portion 3 (source side of the semiconductor wafer).
  • etching is performed using the stack of SiO layer 21 and CVD oxide layer 22 as a mask.
  • the trench portion 16 is formed.
  • a surface oxide (SiO 2) is grown by heat to generate 5 ⁇ ! After ⁇ 10 nm, the surface oxide is removed.
  • a process of forming the electric field relaxation part 10 continuous with the inclined surface as shown in FIG. 1 near the bottom of the gate electrode 6 will be described below.
  • a SiO layer 24ZSiN layer 25 covering the side wall surface and bottom surface of the trench portion 16 is formed. This SiO layer 24ZSiN layer 25 is
  • the SiO layer 24 is about 10 nm to 30 nm, and the SiN layer 25 is about 20 nm to 60 nm.
  • Si of epitaxial layer 2 is removed, and Si of epitaxial layer 2 is removed to a depth of about 50 nm to 200 nm, and the side wall surface and bottom surface of trench portion 16 are covered with SiN layer 25 as shown in FIG. Break! /, Na! /, Si region 26 is formed.
  • the SiO layer 24ZSiN layer 25 is removed.
  • the Si region 26 is formed.
  • the body portion 3 and part of the epitaxial layer 2 on the body portion 3 side are covered with the SiN layer 25 on the side wall surface of the trench portion 16, and the trench portion 16 A Si region 26 that is not covered with the SiN layer 25 is formed on a part of the bottom surface and the side wall surface on the side of the epitaxial layer 2 that is continuous with the bottom surface.
  • the electric field of the gate insulator 5 is obtained as shown in FIG.
  • the oxide 27 can be formed.
  • the thickness of the electric field relaxation portion 10 is designed based on the desired breakdown voltage of the manufactured trench MOSFET.
  • the thickness of the oxide layer 27 formed near the bottom of the nipped portion 16 is about the same as that of the SiO layer 24.
  • the gate insulator 5 is thermally grown on the side wall surface and the bottom surface of the trench portion 16, the trench portion 16 is filled with gate polysilicon to form the gate electrode 6.
  • the gate insulator 5 is thermally grown on the side wall surface and the bottom surface of the trench portion 16
  • the trench portion 16 is filled with gate polysilicon to form the gate electrode 6.
  • it is used to dope POC1 doping source polysilicon with phosphorus.
  • the semiconductor wafer is thermally Oxidize.
  • an isolated oxide layer 29 oxide isolation layer is formed on the surface of the gate electrode 6 of the trench portion 16, resulting in the structure shown in FIG.
  • FIG. 4 is a schematic perspective view of the trench type MOSFET of the present embodiment for explaining the arrangement of the channel body diffusion portion 20.
  • the source diffusion 7 and the channel body diffusion 20 can be formed using well-known photoresist masking and ion implantation.
  • Source diffusion portion 7 is P + type, 0. 2 m ⁇ 0.
  • PN junction Te is formed, about 1 X 10 15 ⁇ 3 X 10 15 concentration ( It is formed by implanting a P-type dopant or BF +) so as to be dose).
  • PN junction Te is formed, about 1 X 10 15 ⁇ 3 X 10 15 concentration ( It is formed by implanting a P-type dopant or BF +) so as to be dose).
  • Te the channel body diffusion 20, 0. 2 / ⁇ ⁇ 0.
  • As 5 / zm junction at a depth of between is made form a concentration of approximately 1 X 10 15 ⁇ 3 X 10 15 N type dopant ( 31 P + or 7 5 As + ) is implanted.
  • an inter-level dielectric layer, contacts 11, and an upper metal layer 8 are formed by a conventionally known typical IC device manufacturing method. It is formed.
  • the metallization stacking force is applied to the back side of the wafer (substrate 1), forming gas at 430 ° C (forming It is alloyed by a 10 minute treatment in gas).
  • the device structure of the trench MOSFET of this embodiment shown in FIG. 2 (g) is manufactured.
  • the thickness of the gate insulator 5 is about 80 nm.
  • the body part 3 as the channel region is doped with phosphorus so that the doping concentration is 6 ⁇ 10 16 to 2 ⁇ 10 17 [ions Zcm 3 ].
  • the thickness Tsox of the electric field relaxation portion 10 (see Fig. 1) formed on the side wall surface of the bottom portion of the trench portion 16.
  • Fig. 5 (a) is formed on the side wall surface of the trench portion 16.
  • 5 is a cross-sectional view illustrating the thickness of the gate insulator 5.
  • the thickness of the gate insulator 5 in the region between the gate electrode 6 and the body portion 3 is Tox
  • the thickness of the gate insulator 5 in the region between the gate electrode 6 and the epitaxial layer 2 is The thickness is Tsox.
  • Tox and Tsox refer to the thickness of the region where the gate insulator 5 is formed to be approximately the same thickness, and the thickness between the two changes in the evaluation of Tox and Tsox. Does not include the area.
  • the gate insulator 5 provided with the electric field relaxation portion 10 formed on the side wall surface of the trench portion 16 has a thickness changing force from Tox to Tsox and is gradually and smooth. Is preferred. According to this configuration, it is possible to prevent the corners from being formed in the gate insulator 5 and to prevent the electric field density from increasing at the corners.
  • the slope of thickness from Tox to Tsox is defined by the following equation.
  • Ay represents the length of the region where the thickness of the gate insulator 5 shifts from Tox to T sox as shown in FIG. 5 (a).
  • the thickness of the electric field relaxation portion 10 to be formed can be adjusted by adjusting the relative thickness with respect to Tsox.
  • the rigidity of the SiN layer 25 depends on the thickness, so that the inclination of the gate insulator 5 can be controlled by controlling the rigidity of the SiN layer 25.
  • the thickness Tbox of the gate insulator 5 on the bottom surface of the trench portion 16 is
  • the thickness S of the electric field relaxation portion 10 formed on the side wall surface of the bottom portion of the wrench portion 16 is preferably equal to the force Tsox.
  • the trench MOSFET of the present invention described above has the following effects.
  • the trench MOSFET of the present invention can be applied to applications such as switching.

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Abstract

　本発明トレンチ型ＭＯＳＦＥＴは、基板（１）、エピタキシャル層（２）、ボディ部（３）、及び高ドープソース部（７）を、この順に隣接して備えている半導体基板に、その底部がエピタキシャル層（２）に到達するトレンチ部（１６）が形成さており、当該トレンチ部（１６）底面及び側壁面にはゲート絶縁体（５）が設けられており、当該トレンチ部（１６）の内部にゲート電極（６）が設けられており、ゲート絶縁体（５）は、ゲート電極（６）とボディ部（３）との間に設けられているゲート絶縁体（５）の厚みよりも厚みが大きい電界緩和部（１０）を有しているから、トレンチ部（１６）の底部付近における耐圧性が向上し、ブレークダウン電圧を大きくすることができる。これにより、ブレークダウン電圧を大きなトレンチ型ＭＯＳＦＥＴを実現できる。

Description

明 細 書
トレンチ型 MOSFET及びその製造方法
技術分野
[0001] 本発明は、半導体装置の構造及びその製造方法に関し、特に電源装置への応用 に有用なブレークダウン電圧が高いトレンチ型 MOSFET (Metal Oxide Semiconduct or Field Effect Transistor)及びその製造方法に関するものである。
背景技術
[0002] 従来、垂直型のトレンチ型 MOSFET (以下、適宜「トレンチ MOS」 t 、う）は、その 構造的な効率が良ぐ ON抵抗が低いという利点があるため、電源制御用の電子装 置として広く用いられて ヽる。
[0003] 図 6 (a)〜図 6 (f)は、従来の典型的な N—チャネル 'トレンチ型 MOSFETの製造 工程を示す断面図である（例えば、非特許文献 1参照)。図 6 (a)は Epi (n— epi)層と ボディ部（拡散部、 p— base)が作製された段階を示し、図 6 (b)は SiOの開口構造
2
が作製された段階を示し、図 6 (c)は図 6 (b)の開口構造によりエッチング部が規定さ れたトレンチ構造が作製された段階を示し、図 6 (d)はトレンチ構造部にポリシリコンを 堆積した後エツチノックされた段階を示し、図 6 (e)は酸ィ匕物をエッチングし N+ (ソー ス部）と P+ (ボディ部）とを打ち込んだ段階を示し、図 6 (f)は層間の絶縁体を堆積し (I nterlevel dielectric deposition)メタライゼーシヨンを行った段階を示している。
[0004] トレンチ型 MOSFETにおける 2つの重要なパラメータ（key parameter)としては、 (a )ブレークダウン電圧（以下、適宜「BVdss」という。）、及び (b) ON抵抗 (以下、適宜「 R 」という。）が挙げられる。
ON
[0005] トレンチ型 MOSFETを構成する各部分の物理的な配置、及び ON抵抗に対する 各部分の抵抗を図 7 (a)に示す。同図において、 Rsはソース部における拡散及び接 触抵抗の抵抗値を、 Rchは誘起された状態の MOSFET (induced MOSFET)チヤネ ル部の抵抗値を、 Raceはゲートとドレインとのオーバーラップ（accumulation)の抵抗 値を、 Rdriftは低ドープドレイン部の抵抗値を、 Rsubは高ドープドレイン部（基板)の 抵抗値を、それぞれ示して 、る。トレンチ型 MOSFETの ON抵抗 (R )と図 7 (a)に 示した各部分の抵抗との間には、下記の式で示される関係が成り立つている。
R = Rs + Rch + Race + Rdrift + Rsub
ON
図 7 (b)は、図 7 (a)に示した y軸 (ゲート側の上端面を 0とし、矢印の方向を正とする 。）に沿った電界（Electric Field)を示すグラフである。同図に示すように、図 7 (a)に A で示したトレンチ部の底付近において電解の強度が最大になるから、この付近にお いて、ブレークダウンが生じ易くなつている。
[0006] また、トレンチ型 MOSFETにお!/、て、高!、ブレークダウン電圧（BVdss)を得るため には、一般に、ドリフト部にドープする不純物の濃度を低くする必要がある。しかし、ド リフト部にドープする不純物の濃度を低くすれば、低ドープドレイン部の抵抗値 (Rdrif t)が高くなるから、トレンチ型 MOSFET全体としての ON抵抗 (R )が増加する。こ
ON
のように、 R と BVdssとの間には、二律背反（トレードオフ）の関係がある。
ON
[0007] 従来のトレンチ型 MOSFETにお 、て用いられて 、る ON抵抗を小さくする技術は 、図 8に示すように、セルピッチを小さくすること〖こよるものである。一方、ブレークダウ ン電圧を増大させる技術としては、トレンチの深さ及び形状を、図 9に示すように最適 化することが挙げられる（例えば、特許文献 1参照)。また、トレンチ部の角（コーナー） 部におけるブレークダウン電圧の低下を抑制するための MOSFET構造及びドーピ ングプロファイルとしては、例えば図 10に示した構成が挙げられる（例えば、特許文 献 2参照)。
[0008] 上記特許文献 1及び 2に記載されて ヽる従来技術は、図 7 (b)〖こ Aで示したトレンチ 部の底の角における最大電界強度を小さくすることを目的としたものである。
特許文献 1 :米国特許第 5, 168, 331号明細書（1992年 12月 1日公開）
特許文献 2 :米国特許第 4, 893, 160号明細書（1990年 1月 9日公開）
特干文献 1： Krishna Shenai奢,「Optimized Trench MOSFET Technologies for Pow er DevicesJ , IEEE Transactions on Electron Devices, vol. 39, no. 6, pl435— 1443, Ju ne 1992年
発明の開示
[0009] しかしながら、トレンチ型 MOSFETについての上記従来技術には、以下に記す（a ) (b)の問題点がある。 (a) ON抵抗を低下させるための主な手段であるセルピッチの微細化はフォトリソダラ フィー Zエッチング工程により制限される。
(b)ブレークダウン電圧の増大には、特別なトレンチ形状及び Z又は追加的な製造 工程を必要とするから、製造工程の複雑化、製造コストの増大、及び生産性の低下を 招来する。
[0010] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、上記問題を招 くことなぐブレークダウン電圧を増大させたトレンチ型 MOSFETを実現することであ る。
[0011] トレンチ型 (縦型) MOSFETは、基板側がドレインであり、基板と反対側がソースで あり、ゲート電極がトレンチ部に埋め込まれた構造となっている。このため、トレンチ型 MOSFETは、トレンチ部のゲート電極の端部（ドレイン側）が、ドレインの高濃度不純 物領域と接することになり、チャネル部とドレイン部とにおける耐圧が問題となる。そこ で、従来のトレンチ型 MOSFETでは、低濃度（中濃度）のドリフト部が設けられてい る。
[0012] し力しながら、上記のようにドリフト部を設ける事により、 ON抵抗の増加という新たな 問題点が生じる。上述した従来の技術は、このような問題点を考慮しながら、耐圧と O N抵抗とのドレードオフを考慮しつつ、種々の調整により条件設定を行うものであつ た。
[0013] これに対して、本発明のトレンチ型 MOSFETは、埋め込みゲート端部の電界緩和 により耐圧性能を向上させるものである。そして、耐圧性能の向上によりドリフト部を小 さくすることができるので、 ON抵抗を低下させる効果がある。この結果として、トレン チ型 MOSFETのサイズ低減効果 (縦方向及び横方向）が得られる。特に、横方向に おけるサイズ低減には、トレンチ型 MOSFETの高密度化に結びつくという利点があ る。
[0014] 本発明のトレンチ型 MOSFETは、上記の課題を解決するために、第 1の導電タイ プである高ドープドレイン部、第 1の導電タイプである低ドープドレイン部、第 2の導電 タイプであるチャネルボディ部、及び第 1の導電タイプであるソース部力 この順に隣 接して形成されて 、る半導体基板に、当該半導体基板のソース部側の表面力 延び 底部が前記低ドープドレイン部に到達しているトレンチ部が形成され、当該トレンチ 部の底面及び側壁面には絶縁層が設けられており、当該トレンチ部の内部にゲート 電極が設けられているトレンチ型 MOSFETであって、前記絶縁層は、前記トレンチ の側壁面であって前記低ドープドレイン部と前記ゲート電極との間に、前記ゲート電 極と前記チャネルボディ部との間における当該絶縁層の厚さよりも厚い領域である電 界緩和部を有して 、ることを特徴として 、る。
本発明のトレンチ型 MOSFETにおける前記半導体基板はシリコンにより構成するこ とがでさる。
[0015] 上記の構成により、従来よりもブレークダウン電圧が増大したトレンチ型 MOSFET を実現することができる。すなわち、本発明のトレンチ型 MOSトランジスタは、前記低 ドープドレイン部と前記ゲート電極との間に、その他の領域よりも厚い絶縁層 (電界緩 和部)を有しているから、トレンチ部の底付近における耐圧性を向上させることができ る。
[0016] このように、トレンチ部の底部付近にぉ 、てゲート電極の端 (底)部を覆う側壁面の 絶縁膜の厚さを、チャネルボディ部との間の絶縁膜の厚さよりも大きくする事により、ト レンチ部の底付近の低ドープドレイン部の耐圧性が向上するから、ドリフト領域である 低ドープドレイン部を小さくすることができる。これによつて、ブレーク電圧の増大とと もに、トレンチ型 MOSFETの ON抵抗を抑制すること及びそのサイズを小さくするこ とが可能となる。
[0017] 前記電界緩和部の厚みは、前記ゲート電極と前記チャネルボディ部との間に設け られている前記絶縁層の厚みの 1. 2倍以上 3倍以下であることが好ましい。この関係 を満たす電界緩和部を備え絶縁層をトレンチ部に形成することが、トレンチ型 MOSF ETの耐圧性を向上させるために好適である。
[0018] 前記トレンチ部の底面に形成されている前記絶縁層の厚みは、前記電界緩和部の 厚みと等しいことが好ましい。これにより、トレンチ部の底部付近において、側壁面方 向に加えて、底面方向の耐圧性をも向上させることができる。
[0019] 前記電界緩和部は、前記低ドープドレイン部と前記ゲート電極との間にのみ形成さ れており、前記ゲート電極と前記チャネルボディ部との間には形成されていない構成 とすることが好ましい。この構成によれば、トレンチ部の底周辺を電界緩和することが できるから、トレンチ型 MOSFETの耐圧性の向上を実現することができる。
[0020] 前記絶縁層は、前記ゲート電極と前記チャネルボディ部との間の厚み Toxから前記 電界緩和部の厚み Tsoxへ、厚みが連続的に変化しており、
0. 6< (Tsox-Tox) /Ay< l. 2 (Ayは、絶縁層の厚みが Toxから Tsoxに遷移す る領域の長さである。）の関係を満たして 、るものであることが好ま 、。
[0021] 上記の構成により、絶縁層に角が形成されることがなくなるから、角において電界密 度が高くなることを防止できる。また、絶縁層の厚みの Tox力も Tsoxへの遷移におい て、その程度が上記式の関係を満足するものであれば、当該厚みの遷移の程度に 起因して遷移領域の電界密度が高くなることを防止できる。
[0022] 上述した本発明のトレンチ型 MOSFETは、トレンチ部の側壁面及び底面と SiO層
2 が接触するように SiO層 ZSiN層を形成するステップと、トレンチ部底面に形成され
2
た SiO層 ZSiN層をエッチングにより取り除くステップと、当該 SiO層 ZSiN層が取
2 2 り除かれたトレンチ部底面の半導体基板をエッチングするステップと、前記 sio層
2 Z
SiN層を半導体基板の酸ィ匕防止マスクとして、前記エッチングにより露出された半導 体基板を熱酸化するステップと、備えた製造方法により製造できる。
[0023] 上記の製造方法によれば、 SiO層 ZSiN層が取り除かれたトレンチ部の底面の半
2
導体基板をエッチングして、後に形成される電界緩和部のトレンチ部の深さ方向の長 さと「実質的に等し 、深さ」までエッチングすることにより、電界緩和部が形成される領 域を規定することができる。そして、当該エッチングにより露出された領域を熱酸化す ることにより、トレンチ部の底面及びその付近の側壁面に電界緩和部を形成すること ができる。このように、上記の製造方法によれば、容易かつ簡単に、本発明のトレンチ 型 MOSFETを製造することができる。
[0024] また、上記製造方法においては、前記 SiO層 ZSiN層は、 SiO層の厚みが前記
2 2
電界緩和部の厚みの 0. 2倍以上 0. 6倍以下であり、 SiN層の厚みが前記電界緩和 部の厚みの 0. 2倍以上 1倍以下であるように形成することが好ま 、。
[0025] 以上のように、本発明のトレンチ型 MOSFETは、前記低ドープドレイン部と前記ゲ ート電極との間に電界緩和部を有しているから、トレンチ部の底部における電界強度 を小さくし、ブレーク電圧の大きなトレンチ型 MOSFETを実現することができる。 図面の簡単な説明
[図 1]本発明の実施形態であるトレンチ型 MOSFETの基本的な構造を示す概略断 面図である。
[図 2(a)]本実施形態のトレンチ型 MOSFETの製造工程を段階的に説明するための 、トレンチ型 MOSFETの概略構成を示す断面図である。
[図 2(b)]本実施形態のトレンチ型 MOSFETの製造工程を段階的に説明するための 、トレンチ型 MOSFETの概略構成を示す断面図である。
[図 2(c)]本実施形態のトレンチ型 MOSFETの製造工程を段階的に説明するための 、トレンチ型 MOSFETの概略構成を示す断面図である。
[図 2(d)]本実施形態のトレンチ型 MOSFETの製造工程を段階的に説明するための 、トレンチ型 MOSFETの概略構成を示す断面図である。
[図 2(e)]本実施形態のトレンチ型 MOSFETの製造工程を段階的に説明するための 、トレンチ型 MOSFETの概略構成を示す断面図である。
[図 2(£)]本実施形態のトレンチ型 MOSFETの製造工程を段階的に説明するための、 トレンチ型 MOSFETの概略構成を示す断面図である。
[図 2(g)]本実施形態のトレンチ型 MOSFETの製造工程を段階的に説明するための 、トレンチ型 MOSFETの概略構成を示す断面図である。
[図 3]本実施形態のトレンチ型 MOSFETにおける半導体ウェハの典型的なドーピン グ特'性を示すグラフである。
[図 4]本実施形態のトレンチ型 MOSFETにお 、て、チャネルボディ拡散部の配置を 説明する概略斜視図である。
[図 5(a)]トレンチ部の側壁面に形成されたゲート絶縁体の厚みを説明するための、本 実施形態のトレンチ型 MOSFETの断面図である。
[図 5(b)]ブレークダウン電圧への厚み部の厚み Tsoxの影響を示すグラフである。
[図 6(a)]従来のトレンチ型 MOSFETの製造工程を示す概略断面図であり、 Epi (n— epi)層とボディ部（拡散部、 p-base)が作製された段階を示している。
[図 6(b)]従来のトレンチ型 MOSFETの製造工程を示す概略断面図であり、 SiOの 開口構造が作製された段階を示している。
[図 6(c)]従来のトレンチ型 MOSFETの製造工程を示す概略断面図であり、図 6 (b) の開口構造によりエッチング部が規定されたトレンチ構造が作製された段階を示して いる。
[図 6(d)]従来のトレンチ型 MOSFETの製造工程を示す概略断面図であり、トレンチ 構造部にポリシリコンを堆積した後エッチバックされた段階を示している。
[図 6(e)]従来のトレンチ型 MOSFETの製造工程を示す概略断面図であり、酸ィ匕物を エッチングし N+ (ソース部）と P+ (ボディ部）とを打ち込んだ段階を示して 、る。
[図 6(£)]従来のトレンチ型 MOSFETの製造工程を示す概略断面図であり、層間の絶 縁体を堆積し（Interlevel dielectric deposition)メタライゼーシヨンを行った段階を示し ている。
[図 7(a)]従来の Pチャネルトレンチ型 MOSFETにつ!/、て、各部分の物理的な配置、 及び ON抵抗に対する各部分の抵抗を示す断面図である。
[図 7(b)]図 7 (a)の y軸に沿って電界を示すグラフである。
[図 8]従来の Pチャネルトレンチ型 MOSFETにつ!/、て、周期的な構造及びセルピッ チを示す断面図である。
[図 9]トレンチの深さ及び形状を最適化することにより、ブレークダウン電圧を増大させ る従来の Pチャネルトレンチ型 MOSFETの構造を示す断面図である。
[図 10]トレンチのコーナー部におけるブレークダウン電圧が低下することを抑制する ための、従来の MOSFET構造及びドーピングプロファイルの構成を示す断面図で ある。
符号の説明
1 基板 (高ドープドレイン部）
2 ェピタキシャル層（低ドープドレイン部）
3 ボディ部（チャネルボディ部）
5 ゲート絶縁体 (絶縁層）
6 ゲート電極
7 高ドープソース部（ソース部） 10 電界緩和部
16 トレンチ部
24 SiO層
2
25 SiN層
発明を実施するための最良の形態
[0028] 本発明のトレンチ MOSFETの一実施形態について、図に基づいて説明すると以 下の通りである。
[0029] 〔トレンチ型 MOSFETの構造〕
図 1は、本実施形態のトレンチ型 MOSFETの基本的な構造を示す概略断面図で ある。同図に示すように、本実施形態のトレンチ型 MOSFETは、半導体基板 (後述 する基板 1、ェピタキシャル層 2、ボディ部 3及びソース拡散部 7が積層されてなるもの をいい、以下、適宜「半導体ウエノ、」ともいう。 )にトレンチ部 16が形成されたトレンチ 型 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)であって、半導体 ウェハのドレイン 9側の面に形成されている第 1の導電タイプ (本実施形態では P型） である基板 1と、当該基板 1と接している第 1の導電タイプである低ドープドレイン部（ ドリフト領域） 2と、半導体ウェハのソース側の上部金属層 8とェピタキシャル層 2との 間に形成されて!ヽる、第 2の導電タイプ (本実施形態では N型)であるボディ部（チヤ ネルボディ部） 3と、半導体ウェハのソース側（最上層）において、上部金属層 8とボデ ィ部 3とに接触するように、これらの間に形成されている高ドープソース部（ソース部） 7 とを備えている。
[0030] そして、半導体ウェハに設けられているトレンチ部 16の側壁面には、ゲート絶縁体（ 絶縁層、ゲート誘起チャネル） 5が形成されており、当該トレンチ部 16は、半導体ゥェ ハの高ドープソース部 7側の表面力 高ドープソース部 7を遮るように延び、ボディ部 3を貫いて、その底部がェピタキシャル層 2に到達し、当該ェピタキシャル層 2内に位 置している。このため、本実施形態のトレンチ型 MOSFETのチャネル長は、ボディ 部 3の高ドープソース部 7側の表面力 の深さと、高ドープソース部 7におけるソース 部との接合の高ドープソース部 7側の表面からの深さとの差に基づいて決定されてい る。 [0031] ゲート絶縁体 5は、トレンチ部 16の側壁面 (垂直壁）と底面とに堆積又は成長させら れている。また、ゲート電極 6は、トレンチ部 16内に配置されており、ゲート絶縁体 5に よって、半導体ウェハから隔離されている。そして、ゲート絶縁体 5は、厚みの異なる 実質的に 2つの領域を備えており、ェピタキシャル層 2とゲート電極 6との間（重なり） に形成された領域において、ボディ部 3とゲート電極 6との間（重なり）に形成された領 域よりも厚みが大き 、電界緩和部 10を備えて 、る。
[0032] そして、トレンチ部 16は半導体ウェハに凹設され、その側壁面において半導体ゥェ ノ、と接しており、この側壁面は、高ドープソース部 7のソース部側の面に対して略垂直 になるように形成されて 、る。
[0033] 上述したとおり、本実施の形態のトレンチ型 MOSFETは、基板 1に隣接してェピタ キシャル層 2が形成されて!、る。トレンチ型 MOSFETのボディ部 3はェピタキシャル 層（ドリフト領域） 2に対して反対の極性を備えたものである。ゲート電極 6とゲート絶縁 体 5とは、トレンチ型 MOSFETの誘導を制御するものである。高ドープソース部 7は 上部金属層 8と接触しており、ドレイン 9はメタライゼーシヨン (金属化）により形成され ている。
[0034] トレンチ部 16の側壁面及び底面には、特にその底部付近における電界強度を減 少させるために、ェピタキシャル層 2とオーバーラップしている領域に、ボディ部 3とォ 一バーラップしている領域よりも厚みの大きい電界緩和部 10を備えたゲート絶縁体 5 が形成されている。この電界緩和部 10をゲート絶縁体 5に形成することにより、ブレー クダウン電圧の増大と ON抵抗との関係を最適化して 、る。
[0035] 本実施形態にぉ 、ては P型 MOSFETにつ!/、て説明する力 N型 MOSFETにも 同様に本発明を適用できることは、本発明の属する技術分野の当業者にとって明ら かである。
[0036] 〔トレンチ型 MOSFETの製造工程〕
図 2 (a)〜図 2 (g)は、本実施形態のトレンチ型 MOSFETの製造工程を段階的に 説明するための、各段階におけるトレンチ型 MOSFETの概略構成を示す断面図で ある。まず、最初のシリコンよりなる基板 1としては、典型的には、その抵抗率が 0. 01 Ω . cm以上 0. 005 Ω . cm以下となるように P型ドープされた、 500 m〜650 m の厚みのものが用いられる。ただし、トレンチ型 MOSFETが作製された後に、ノ ック ラッピング（back lapping)により、基板 1の厚みは約 100 μ m〜150 μ mにまで減少さ せられる。
[0037] P+基板である基板 1上に、当該基板 1よりも低くドープされた P層をェピタキシャル 成長させることにより、ェピタキシャル層（Epi layer) 2を形成する。このようにして形成 されるェピタキシャル層 2の厚み Xepi及び抵抗値 epiは、製造されるトレンチ型 MO SFETに求められる最終的な電気的特性によって設定すればよい。トレンチ型 MOS FETの ON抵抗を低下させるためには、一般にェピタキシャル層 2の抵抗を低くする べきである力 ェピタキシャル層 2の低抵抗ィ匕とブレークダウン電圧との間には二律 背反（トレードオフ）の関係がある。 P+型の高ドープソース部 7、 N型のボディ部 3、 P 型のェピタキシャル層 2、 P+型の基板 1よりなる半導体ウェハの典型的なドーピング 特'性を図 3に示した。
[0038] 本実施の形態のトレンチ型 MOSFETのボディ部 3は、 N型半導体であり、シリコン 表面において 5 X 1016〜7 X 1017〔atoms/cm3〕の範囲のドーピング濃度となるよう に、リン原子を打ち込む (implant)ことにより作製される。 N型のボディ部 3は、トレンチ 型 MOSFETの電気的特性によって異なる力 2 μ m以上 5 μ m以下の深さ Χηにお いて、ェピタキシャル層 2との間の ΡΝ接合が実現されるように設計される。例えば、 4 0Vで作動するトレンチ型 MOSFETであれば、ェピタキシャル層 2は、典型的には X nが 2 μ m以上 3 μ m以下で、その厚みが約 7 μ mに設計される。
[0039] 図 2 (a)に示すように、ボディ部 3の上側（半導体ウェハのソース側）には、 SiO層 2
2
1と CVD酸化物層 22とが堆積されている。これら SiO層 21及び CVD酸化物層 22
2
は、トレンチ部 16を規定するため、公知のフォトエッチング技術を用いてパターニン グされる。このように、 SiO層 21と CVD酸化物層 22の積み重ねをマスクとしてエッチ
2
ングすることにより、トレンチ部 16が形成される。
[0040] 図 2 (a)に示すように、エッチングによりトレンチ部 16を形成した後に、表面酸化物（ SiO )を熱により成長させて 5ηπ！〜 10nmとした後、当該表面酸ィ匕物を取り除く。こ
2
れにより、トレンチ部 16を形成するエッチング工程により半導体の垂直方向の表面に 生じたダメージを取り除くことができる。 [0041] 図 1に示すように傾斜面と連続した電界緩和部 10をゲート電極 6の底部付近に形 成する工程について以下に説明する。図 2 (b)に示すように、トレンチ部 16の側壁面 及び底面を覆う SiO層 24ZSiN層 25を形成する。この SiO層 24ZSiN層 25は、
2 2
典型的には、 SiO層 24が 10nm〜30nm程度、 SiN層 25が 20nm〜60nm程度の
2
厚みに形成される。この SiO層 24/SiN層 25をマスクとして、異方性ドライエツチン
2
グ（anisotropic dry etching)を用いて、トレンチ部 16の底面に形成されている SiO層
2
24ZSiN層 25を取り除き、更に、ェピタキシャル層 2の Siを約 50nm〜200nmの深 さまで取り除いて、図 2 (c)に示すように、トレンチ部 16の側壁面及び底面に、 SiN層 25により覆われて!/、な!/、Si領域 26を形成する。
[0042] 上述したように、底面がェピタキシャル層 2に到達しているトレンチ部 16の側壁面及 び底面に、 SiO層 24ZSiN層 25を形成した後、 SiO層 24ZSiN層 25を取り除い
2 2
て Si領域 26を形成する。これにより、図 2 (c)に示すように、トレンチ部 16の側壁面の うち、ボディ部 3及びボディ部 3側のェピタキシャル層 2の一部を SiN層 25で覆い、ト レンチ部 16の底面、及び側壁面のうち、底面と連続したェピタキシャル層 2側の一部 に、 SiN層 25により覆われていない Si領域 26が形成される。
[0043] 上述したように、トレンチ部 16の底面をエッチングして形成された Si領域 26を熱的 に酸ィ匕することにより、図 2 (d)に示すように、ゲート絶縁体 5の電界緩和部 10 (図 1参 照）の厚みに応じて、酸ィ匕物 27を形成することができる。なお、電界緩和部 10の厚 みは、製造されるトレンチ型 MOSFETの所望のブレークダウン電圧に基づ 、て設計 される。この酸化工程の後に、 SiN層 25及び SiO層 24が取り除かれる。この際、トレ
2
ンチ部 16の底部付近に形成された酸化層 27からも、当該 SiO層 24と同程度の厚
2
みが取り除かれる。
[0044] 続いて、トレンチ部 16の側壁面及び底面にゲート絶縁体 5を熱的に成長させた後、 トレンチ部 16をゲートポリシリコンにより満たしゲート電極 6を形成する。本実施形態 においては、リンとともに POC1ドーピング源力 ポリシリコンをドープするために用い
3
られる。このドーピングの後、半導体ウェハの表面力 ポリシリコンが取り除かれて、ト レンチ部 16内部にのみポリシリコンが残り、図 2 (e)に示した構造となる。
[0045] 酸化マスクとして CVD酸化物層 22ZSiO層 21を用いて、半導体ウェハを熱的に 酸化する。このの結果、孤立酸化物層 29 (oxide isolation layer)が、トレンチ部 16の ゲート電極 6の表面に形成されて、図 2 (f)に示した構造となる。
[0046] 図 4は、チャネルボディ拡散部 20の配置を説明するための、本実施形態のトレンチ 型 MO SFETの概略斜視図である。ソース拡散部 7とチャネルボディ拡散部 20とは、 よく知られた公知のフォトレジストマスキング及びイオン打ち込み（ion implantation)を 用いて形成することができる。 P+型であるソース拡散部 7は、 0. 2 m〜0. 5 mの 間の深さにお 、て PN接合が形成されるように、約 1 X 1015〜3 X 1015の濃度 (dose) となるように P型のドーパント 、又は BF +)を打ち込んで形成される。同様にし
2
て、チャネルボディ拡散部 20は、 0. 2 /ζ πι〜0. 5 /z mの間の深さにおいて接合が形 成されるように、約 1 X 1015〜3 X 1015の濃度となるよう N型のドーパント（31P+、又は7 5As+)を打ち込んで形成される。
[0047] 上記の工程の代わりに、 P型のソース拡散部 7、及び N型のチャネルボディ拡散部 2
0には、サリサイド工程（silicidation process)を用いることができる。
[0048] 最後に、層間の絶縁体層 (inter-level dielectric layer)、コンタクト（contacts) 11、及 び上部金属層 8 (図 1参照）が、従来公知の典型的な IC装置の製造方法により形成さ れる。
[0049] バックラッピングにより、半導体ウェハを 100 m〜150 mの厚みにまで薄くした 後に、メタライゼーシヨン堆積 (stack)力 ウェハ裏面（基板 1)になされ、 430°Cのフォ 一ミングガス (forming gas)中での 10分間の処理により合金化（alloy)される。
上記のようにして、図 2 (g)に示した本実施形態のトレンチ型 MOSFETのデバイス構 造が作製される。
[0050] 例えば、最高使用電圧 Vmax= 50Vの Pチャネルトレンチ型 MOSFETでは、ゲート 絶縁体 5の厚みが約 80nmとされる。また、スレツショルド電圧 Vth=— 2Vを得るため に、チャネル領域としてのボディ部 3は、ドーピング濃度が 6 X 1016〜2 X 1017〔ions Zcm3〕となるように、リンでドープされる。
[0051] 上述した本発明のトレンチ型 MOSFETの構造を用いる場合、トレンチ部 16の底部 の側壁面に形成された電界緩和部 10 (図 1参照）の厚み Tsoxに関し、更に下記の設 計パラメータを用いることができる。図 5 (a)は、トレンチ部 16の側壁面に形成された ゲート絶縁体 5の厚みを説明する断面図である。同図に示すように、ゲート電極 6とボ ディ部 3との間の領域におけるゲート絶縁体 5の厚みを Toxとし、ゲート電極 6とェピタ キシャル層 2との間の領域におけるゲート絶縁体 5の厚みを Tsoxとする。ここで、 Tox 及び Tsoxはそれぞれ、ゲート絶縁体 5が略等 、厚さに形成されて!ヽる領域の厚み をいい、 Tox及び Tsoxの評価においては、両者の間の厚みが変化している領域を含 めない。
[0052] ドリフト領域であるェピタキシャル層 2のドーピングイオン濃度を 3 X 1016 [ions/cm 3]とし、ブレークダウン電圧 BVdss = 50Vが得られるように設計されたデバイスにおけ る、 Tsoxによるブレークダウン電圧への影響を図 5 (b)に示す。同図に示すように、 Ts oxを Tox (80nm)よりも大きくすると、最大電界強度 (Emax、図中に〇で示す）が小さ くなり、ブレークダウン電圧 (BVdss、図中に +を付した口で示す）が増大する。また、 ブレークダウン電圧の増加は、 Tsox> 160nmとなると飽和する。
[0053] トレンチ部 16の側壁面に形成されている電界緩和部 10を備えたゲート絶縁体 5は 、 Toxから Tsoxへの厚みの変化力 徐々にかつ滑らかな（gradual and smooth)もので あることが好ましい。この構成によれば、ゲート絶縁体 5において角が形成されること を防ぎ、当該角において電界密度が高くなることを防止できる。 Toxから Tsoxへの厚 みの傾斜度 (slope)は、以下の式により定義される。
傾斜度 = (Tsox-Tox) /Ay
上記の式において、 Ayは、図 5 (a)〖こ示すように、ゲート絶縁体 5の厚みが Toxから T soxへと移行する領域の長さを示して 、る。
[0054] また、上記の式により定義される傾斜度が 0. 6<傾斜度 < 1. 2の関係を満足する 形状が好ましいことが、実験的に分力つている。この傾斜度は、トレンチ型 MOSFET の製造工程において、 SiO層 24ZSiN層 25 (図 2 (b)〜図 2 (d)参照）の、最終的に
2
形成される電界緩和部 10の厚み Tsoxに対する相対厚みを調整することにより調整 できる。従来力も知られているように、 SiN層 25の剛性 (rigidity)は厚みに依存するか ら、 SiN層 25の剛性を制御することによりゲート絶縁体 5の傾斜度を制御することが できる。
[0055] また、トレンチ部 16の底面におけるゲート絶縁体 5の厚み Tbox (図 5 (a)参照）は、ト レンチ部 16の底部の側壁面に形成された電界緩和部 10の厚み Tsoxと等 、こと力 S 好ましい。これにより、トレンチ部の底部付近において、側壁面方向に加えて、底面 方向の耐圧性をも向上させることができる。
[0056] 上述した本発明のトレンチ型 MOSFETには、以下のような効果がある。（a)トレン チ型 MOSFETのブレークダウン電圧を増大させることができる。 (b)従来より薄!ヽゲ ート絶縁体により高いブレークダウン電圧が達成されるので、この結果、より高い ON 電流を得ることができ、 ON抵抗の低下が実現される。（c)これらの総合的な効果とし て、トレンチ型 MOSFETにおいて、より小さいチップサイズとコスト低減とを達成する ことができる。
[0057] 本発明は上述した実施形態に限定されるものではなぐ請求項に示した範囲で種 々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段 を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用の可能性
[0058] 本発明のトレンチ型 MOSFETは、スイッチング等の用途に適用することができる。

Claims

請求の範囲
[1] 第 1の導電タイプである高ドープドレイン部、第 1の導電タイプである低ドープドレイ ン部、第 2の導電タイプであるチャネルボディ部、及び第 1の導電タイプであるソース 部が、この順に隣接して形成されている半導体基板に、当該半導体基板のソース部 側の表面力 延び底部が前記低ドープドレイン部に到達しているトレンチ部が形成さ れ、当該トレンチ部の底面及び側壁面には絶縁層が設けられており、当該トレンチ部 の内部にゲート電極が設けられているトレンチ型 MOSFETであって、
前記絶縁層は、前記トレンチの側壁面であって前記低ドープドレイン部と前記ゲー ト電極との間に、前記ゲート電極と前記チャネルボディ部との間における当該絶縁層 の厚さよりも厚 、領域である電界緩和部を有して 、ることを特徴とするトレンチ型 MO SFET0
[2] 前記半導体基板がシリコンであることを特徴とする請求項 1に記載のトレンチ型 MO SFET0
[3] 前記電界緩和部の厚みは、前記ゲート電極と前記チャネルボディ部との間に設け られている前記絶縁層の厚みの 1. 2倍以上 3倍以下であることを特徴とする請求項 1 又は 2に記載のトレンチ型 MOSFET。
[4] 前記トレンチ部の底面に形成されている前記絶縁層の厚み力 前記電界緩和部の 厚みと等しいことを特徴とする請求項 1、 2又は 3に記載のトレンチ型 MOSFET。
[5] 前記電界緩和部は、前記低ドープドレイン部と前記ゲート電極との間にのみ形成さ れており、前記ゲート電極と前記チャネルボディ部との間には形成されていないこと を特徴とする請求項 1〜4の何れか 1項に記載のトレンチ型 MOSFET。
[6] 前記絶縁層は、前記ゲート電極と前記チャネルボディ部との間の厚み Toxから前記 電界緩和部の厚み Tsoxへ、厚みが連続的に変化しており、下記の関係を満たしてい ることを特徴とする請求項 1〜5の何れか 1項に記載のトレンチ型 MOSFET。
0. 6< (Tsox-Tox) /Ay< l. 2
(△yは、絶縁層の厚みが Toxから Tsoxに遷移する領域の長さである。 )
[7] 請求項 1〜6の何れか 1項に記載されているトレンチ型 MOSFETの製造方法であ つて、 トレンチ部の側壁面及び底面と SiO層が接触するように SiO層 ZSiN層を形成す
2 2
るステップと、
トレンチ部底面に形成された SiO層 ZSiN層をエッチングにより取り除くステップと
2 当該 SiO層 ZSiN層が取り除かれたトレンチ部底面の半導体基板をエッチングす
2
るステップと、
前記 SiO層 ZSiN層を半導体基板の酸ィ匕防止マスクとして、前記エッチングにより
2
露出された半導体基板を熱酸化するステップとを備えていることを特徴とするトレンチ 型 MOSFETの製造方法。
前記 SiO層 ZSiN層は、 SiO層の厚みが前記電界緩和部の厚みの 0. 2倍以上 0
2 2
. 6倍以下であり、 SiN層の厚みが前記電界緩和部の厚みの 0. 2倍以上 1倍以下で あることを特徴とする請求項 7に記載のトレンチ型 MOSFETの製造方法。
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