JP4935680B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。
図１は、本発明の関連技術による強誘電体メモリ１０の製造工程を示す。ただし図１は、前記強誘電体メモリ１０のうち、強誘電体キャパシタ近傍のみを示している。
図１を参照するに、ビアプラグ１１Ｐを形成された層間絶縁膜１１の表面にはＳｉＯＮよりなる酸化防止膜１２が形成されており、前記ＳｉＯＮ膜１２上には、層間絶縁膜１３およびＡｌ2Ｏ3水素バリア膜１４を介して、下部電極１５と、強誘電体膜１６と、ＩｒＯ2（ＩｒＯｘ）よりなる上部電極下層部１７と、同じくＩｒＯ2（ＩｒＯｘ）よりなる上部電極上層部１８と、Ｐｔなどよりなる上部電極キャップ層１９とを順次積層した、強誘電体キャパシタＣが形成されている。また前記層間絶縁膜１１中に形成された導体プラグ１１Ｐは、下層のトランジスタなどにコンタクトする。
さらに前記強誘電体キャパシタＣは、別のＡｌ2Ｏ３水素バリア膜２０により覆われ、プラズマＣＶＤ法で形成された層間絶縁膜２１中に埋設される。前記層間絶縁膜２１上には、さらに別のＡｌ2Ｏ3水素バリア膜２２が形成され、前記水素バリア膜２２上には、さらなる層間絶縁膜２３が形成されている。
さらに図１の状態では、前記層間絶縁膜２１に、前記層間絶縁膜２３および水素バリア膜２２、さらに水素バリア膜２０を貫通して、前記強誘電体キャパシタＣの上部電極キャップ層１９を露出するコンタクトホール２１Ａが、また前記強誘電体キャパシタＣの下部電極１５を露出するコンタクトホール２１Ｂが形成されている。
本発明の関連技術による強誘電体メモリでは、さらに図２の工程において、図２に示すように、前記コンタクトホール２１Ａおよび２１Ｂをコンタクトプラグにより充填し、前記強誘電体キャパシタＣへの電気接続を可能とするが、図２の工程に進む前に、図１の状態において酸素雰囲気中で熱処理を行い、前記層間絶縁膜２１および２３中の水分あるいは水素を除去すると同時に、強誘電体膜１６の酸素欠損補償を行う。前記層間絶縁膜１３，２１，２３はプラズマＣＶＤ法で形成されたいわゆるプラズマＴＥＯＳ膜より形成されているため、水分あるいは水素が必然的に含まれてしまう。このような水分あるいは水素は、特に水素バリア膜２２で上面を覆われた層間絶縁膜２１中に滞留しやすく、後の多層配線構造形成工程において、強誘電体キャパシタＣ中の強誘電体膜１６を還元するなどの問題を生じる。
図１の状態では、コンタクトホール２１Ａ，２１Ｂが、このような脱水および脱水素処理の際の水分あるいは水素の脱出経路となり、また酸素熱処理の際の酸素の侵入経路となるため、好都合である。
このような水分あるいは水素の脱出経路は、効果的な脱水および脱水素処理のためには、可能な限り多数設けるのが望ましいが、このうち、前記強誘電体キャパシタＣの上部電極キャップ層１９を露出するコンタクトホール２１Ａは、アスペクト比が小さいため、露出される層間絶縁膜２１側壁面の面積が小さく、脱ガス効果は限られている。
効果的な脱ガスを行うには、層間絶縁膜２１中に深い、従ってアスペクト比の大きなコンタクトホールを多数形成するのが望ましいが、このためには、このような多数のコンタクトホールに対応して強誘電体キャパシタＣの下部電極１５の面積を増大させる必要があり、セル面積が増大してしまう問題が生じる。
特開２００２−２１７３８１号公報
特開２００２−３２４８３９号公報
本発明は一の側面において、活性素子が形成された半導体基板と、前記半導体基板上に、前記活性素子を覆うように形成された酸化防止膜と、前記酸化防止膜上に形成され、下部電極と強誘電体膜と上部電極を順次積層した構造を有する強誘電体キャパシタと、前記酸化防止膜上に、前記強誘電体キャパシタを覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、前記層間絶縁膜中に、それぞれ前記上部電極および下部電極を露出する第１および第２のコンタクトホールを形成する工程と、前記層間絶縁膜中に、前記酸化防止膜を露出する開口部を形成する工程と、前記層間絶縁膜中に、前記第１および第２のコンタクトホールと前記開口部が形成された状態で、前記層間絶縁膜に対し、酸化性雰囲気中において熱処理を行う工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、強誘電体キャパシタの酸化雰囲気での熱処理工程を、前記強誘電体キャパシタを覆う層間絶縁膜中に、より多くの深い開口部を形成した状態で実行することが可能となり、強誘電体キャパシタの酸素欠損補償と同時に、前記層間絶縁膜からの水分あるいは水素除去処理を、より効率的に実行することが可能となる。
１０，３０，５０ 半導体装置
1１，３１，５１ 半導体基板
１１Ｐ，３１Ｐ 導体プラグ
１２，３２，５５，５７ 酸化防止膜
１３，２１，２３，２１，２３，３３，４１，４３，５６，５８，６５，６７ 層間絶縁膜
１４，３４，５９ Ａｌ2Ｏ3膜
１５，３５，６０Ａ，６０Ｃ 下部電極
１６，３６，６１Ａ，６１Ｃ 強誘電体膜
１７，１８，３７，３８，６２Ａ，６２Ｃ 上部電極
１９，３９，６３Ａ，６３Ｃ 上部電極キャップ層
２０，２２，４０，４２，６４，６６ 水素バリア膜
２１Ａ，２１Ｂ，４１Ａ，４１Ｂ コンタクトホール
２２Ａ，２２Ｂ、４２Ａ〜４２Ｃ ビアプラグ
４１Ｃ、６４Ａ，６４Ｃ，６４Ｄ〜６４Ｇ 開口部
４４ 配線パターン
５１Ａ 素子領域
５１Ｉ 素子分離領域
５１ａ〜５１ｈ 拡散領域
強誘電体キャパシタ Ｃ，Ｃ１，Ｃ２
1１，３１，５１ 半導体基板
１１Ｐ，３１Ｐ 導体プラグ
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４４ 配線パターン
５１Ａ 素子領域
５１Ｉ 素子分離領域
５１ａ〜５１ｈ 拡散領域
強誘電体キャパシタ Ｃ，Ｃ１，Ｃ２
［第１の実施形態］
図３〜６は、本発明の第１の実施形態による、強誘電体キャパシタを有する半導体装置の製造工程を示す。
図３〜６は、本発明の第１の実施形態による、強誘電体キャパシタを有する半導体装置の製造工程を示す。
図３を参照するに、ビアプラグ３１Ｐが形成された層間絶縁膜３１の表面には厚さが１００ｎｍのＳｉＯＮ酸化防止膜３２が形成されており、前記ＳｉＯＮ膜３２上には、プラズマＴＥＯＳ膜よりなる層間絶縁膜３３が、約１３０ｎｍの膜厚に形成されている。なお、図示を省略するが、前記層間絶縁膜３１の下には、ＭＯＳトランジスタなどの活性素子を担持したシリコン基板が設けられ、前記ビアプラグ３１Pは、かかるＭＯＳトランジスタの拡散領域にコンタクトして形成されている。
前記層間絶縁膜３３上には、厚さが２０ｎｍのＡｌ2Ｏ3膜３４が結晶性改善のために形成され、前記Ａｌ2Ｏ3膜３４上には、Ｐｔよりなる厚さが１５０ｎｍの下部電極３５と、ＰＺＴよりなり厚さが１５０ｎｍの強誘電体膜３６と、酸素に富んだ組成を有しＩｒＯ2（ＩｒＯｘ）よりなる厚さが５０ｎｍの上部電極下層部３７と、より金属Ｉｒに近い組成を有するＩｒＯ2（ＩｒＯｘ）よりなる厚さが２００nmの上部電極上層部３８と、Ｐｔなどよりなり厚さが１００ｍｎｍの上部電極キャップ層３９とを順次積層した、強誘電体キャパシタＣが形成されている。
さらに前記強誘電体キャパシタＣは、Ａｌ2Ｏ3よりなり厚さが７０ｎｍの水素バリア膜４０により覆われており、厚さが１２７０ｎｍのプラズマＴＥＯＳ膜よりなる層間絶縁膜４１中に埋設されている。さらに、前記層間絶縁膜４１の平坦化表面上には、厚さが５０ｎｍのさらに別のＡｌ2Ｏ3水素バリア膜４２が形成され、前記水素バリア膜４２上には、プラズマＴＥＯＳ膜よりなり厚さが２００ｎｍのさらなる層間絶縁膜４３が形成されている。
さらに図３の状態では、前記層間絶縁膜４１に、前記層間絶縁膜４３および水素バリア膜４２、さらに水素バリア膜４０を貫通して、前記強誘電体キャパシタＣの上部電極キャップ層３９を露出するコンタクトホール４１Ａが、また前記強誘電体キャパシタＣの下部電極３５を露出するコンタクトホール４１Ｂが形成されている。前記コンタクトホール４１Ａは、前記Ａｌ2Ｏ3水素バリア膜４２から測って４００ｎｍの深さを有する。
本実施例では、さらに前記層間絶縁膜４１中に、前記ビアプラグ３１Ｐに対応して形成され、前記ＳｉＯＮ膜３２を露出する深い開口部４１Ｃが形成される。図示の例は、前記開口部４１Ｃは、前記Ａｌ2Ｏ3水素バリア膜４２から測って１２７０ｎｍの深さを有する。前記開口部４１Ｃは、前記コンタクトホール４１Ａ，４１Ｂのいずれよりも大きなアスペクト比を有する。
本実施例では、図３の構造を、酸素雰囲気中、５００〜６００℃の温度で６０分間熱処理し、前記ＰＺＴ膜３６の酸素欠損補償を行う。かかる欠陥回復熱処理においては、雰囲気中の酸素が前記コンタクトホール４１Ａ，４１Ｂから侵入し、前記強誘電体キャパシタＣ中のＰＺＴ膜３６の酸素欠損補償がなされる。
同時に、前記層間絶縁膜４１中の水分あるいは水素が、前記コンタクトホール４１Ａ，４１Ｂを介して外部に放出される。その際、本実施例ではさらに別の開口部４１Ｃを形成しているため、また前記開口部４１Ｃは、前記層間絶縁膜４１の上端から下端まで連続して形成されており側壁面の表面積が大きいため、上記脱水処理および脱水素処理の効率が大きく向上する。
さらに、図３の熱処理の際、雰囲気中の酸素が前記開口部４１Ｃを通って侵入するが、前記開口部４１Ｃの底部にはＳｉＯＮ酸化防止膜３２が形成されているため、その下の導体プラグ３１Ｐが酸化されることはない。また前記コンタクトホール４１Ａ，４１Ｂの底部では、耐酸化性のＰｔ電極３９，３５がそれぞれ露出されており、かかる酸化処理によりこれらの電極が酸化されることはない。
図３の熱処理は、酸素雰囲気以外にも、酸素あるいはオゾンを１％以上含む雰囲気中で行うことが可能である。また図示の例では、前記熱処理は大気圧中において行っているが、減圧環境において行えば、さらに脱水および脱水素効率を向上させることができる。
また、図３の熱処理は、最初酸素を含まない雰囲気中で行ってから、雰囲気を上記酸素あるいはオゾンを１％以上含む雰囲気に切替えて行うことも可能である。
さらに、図３の工程の直後に、前記コンタクトホール４１Ａ，４１Ｂおよび開口部４１Ｃの表面を、例えばＮ2Ｏガスを使ったプラズマ処理を行い、窒化することも可能である。かかる窒化処理を行うことにより、前記表面への水分あるいは水素の再吸着が抑制される。
次に前記図３の工程の後、図４の工程においてエッチバックを行い、前記開口部４１Ｃの底部において、前記導体プラグ３１Ｐを露出させる。
さらに図５の工程において、前記コンタクトホール４１Ａ，４１Ｂおよび開口部４１Ｃを、スパッタＴｉＮ膜により覆った後、Ｗ膜により充填し、これをＣＭＰすることにより、図５に示すように、Ｗビアプラグ４２Ａ，４２Ｂ，４２Ｃを、それぞれ前記コンタクトホール４１Ａ，４１Ｂおよび開口部４１Ｃに、ＴｉＮバリアメタル膜４２ａ，４２ｂ，４２ｃを介して形成する。
かかる構成によれば、前記強誘電体キャパシタＣを覆う層間絶縁膜４１を効果的に脱水処理および脱水素処理することが可能になり、図５の構造上にさらに多層配線構造を形成するようなプロセスを行っても、層間絶縁膜４１中の水分あるいは水素により、強誘電体キャパシタＣの特性が劣化する問題を回避することが可能となる。
図６（Ａ）〜（Ｃ）は、図４の強誘電体キャパシタＣを配列して形成した強誘電体メモリの、メモリセル領域を示す、それぞれ平面図および図６（Ａ）中、ラインＡ−Ａ´およびＢ−Ｂ´に沿った断面写真を示す。
図６（Ａ）を参照するに、前記メモリセル領域には下部電極３５およびＰＺＴ膜３６が縦方向に延在するパターンの形で繰り返し形成されており、各々のＰＺＴパターン３６に複数の上部電極３８を形成することにより、強誘電体キャパシタＣのアレイが形成されている。
さらに各々の強誘電体キャパシタＣにおいては、前記ビアプラグ４２Ａとビアプラグ４２Ｃとが、図６（Ｂ），（Ｃ）に示すように層間絶縁膜４３上に形成された配線パターン４４により、接続されている。また、図６（Ａ）の平面図には、前記メモリセル領域に形成されたビットラインコンタクト４２Ｅが図示されている。
これに対し、例えば図１の工程で製造された図２の構造において、前記下部電極１５の面積を増やすことなく前記層間絶縁膜２１の脱水処理および脱水素処理を充分に行おうとすると、図７に示すように、別にダミーキャパシタを設ける必要となるが、このようなダミーキャパシタは、通常のキャパシタと同程度の面積を占有し、このため、ダミーキャパシタを多数設けると、強誘電体メモリの集積密度が低下してしまう。なお図７では、本来は図１，２の参照符号を付すべきところを、比較のために、図６と同じ参照符号を付してある。
［第２の実施形態］
図８，９は、本発明の第２の実施形態による、強誘電体キャパシタを有する半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
［第２の実施形態］
図８，９は、本発明の第２の実施形態による、強誘電体キャパシタを有する半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図８を参照するに、本実施例においては、前記層間絶縁膜３１中の開口部４１Ｃは、層間絶縁膜３１中の導体プラグ３１Ｐに対応しておらず、従って、前記開口部４１Ｃの直下には導体プラグは存在しない。
そこで本実施例では、図９のビアプラグ形成工程の際に、前記開口部４１Ｃの底部のＳｉＯＮ膜３２をエッチングすることなくビアプラグ４２Ａ，４２Ｂおよび４２Ｃが形成され、ビアプラグ４２Ｃは、ダミービアプラグとなる。
このような場合でも、図８の工程において、酸化雰囲気中での熱処理が、前記コンタクトホール４１Ａ，４１Ｂおよび開口部４１Ｃが形成された状態で実行されるため、前記層間絶縁膜４１について、効果的な脱水処理および脱水素処理が可能となる。
［第３の実施形態］
図１０は、本発明の第３の実施形態による強誘電体メモリ装置５０の構成を示す図である。
［第３の実施形態］
図１０は、本発明の第３の実施形態による強誘電体メモリ装置５０の構成を示す図である。
図１０を参照するに、強誘電体メモリ装置５０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板５１上に素子分離領域５１Ｉにより画成された素子領域中５１Ａに二つのメモリセルトランジスタが、ビット線（ＢＬ）を共有して形成されている。
より具体的には、前記シリコン基板５１中には前記素子領域５１Ａとしてｎ型ウェルが形成されており、前記素子領域５１Ａ上には、ポリシリコンゲート電極５３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極５３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜５２Ａおよび５２Ｂを介して形成されている。
さらに前記シリコン基板５１中には、前記ゲート電極５３Ａの両側壁面に対応してｐ−型のＬＤＤ領域５１ａ，５１ｂが形成されており、また前記ゲート電極５３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域５１ｃ，５１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域５１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域５１ｂとＬＤＤ領域５１ｃとして共用されている。
前記ポリシリコンゲート電極５３Ａ上には、シリサイド層５４Ａが、またポリシリコンゲート電極５３Ｂ上にはシリサイド層５４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極５３Ａの両側壁面および前記ポリシリコンゲート電極５３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
さらに前記シリコン基板５１中には、前記ゲート電極５３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域５１ｅおよび５１ｆが形成されており、また前記ゲート電極５３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域５１ｇおよび５１ｈが形成されている。ただし、前記拡散領域５１ｆと５１ｇは、同一のｐ＋型拡散領域より構成されている。
さらに前記シリコン基板５１上には、前記シリサイド層５４Ａおよび側壁絶縁膜を含めて前記ゲート電極５３Ａを覆うように、また前記シリサイド層５４Ｂおよび側壁絶縁膜を含めて前記ゲート電極５３Ｂを覆うように、厚さが１００ｎｍのＳｉＯＮ膜５５が酸化防止膜として形成されており、前記ＳｉＯＮ膜５５上には層間絶縁膜５６が形成されている。前記層間絶縁膜５６は、例えば厚さが２０ｎｍのＳｉＯ2膜をプラズマＣＶＤ法により形成し、その上に厚さが８０ｎｍのＳｉＮ膜をプラズマＣＶＤ法により形成し、さらにその上に厚さが１０００ｎｍのプラズマＴＥＯＳ膜をプラズマＣＶＤ法により形成した後、ＣＭＰ（化学機械研磨）法により、合計膜厚が７００ｎｍとなるように、研磨することにより形成してもよい。
さらに前記層間絶縁膜５６中には、前記拡散領域５１ｅ，５１ｆ（従って拡散領域５１ｇ），５１ｈをそれぞれ露出するようにコンタクトホールが形成され、前記コンタクトホールには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層５６ａ，５６ｂ，５６ｃを介して、Ｗ（タングステン）よりなる、径が０．２５μmのビアプラグ５６Ａ，５６Ｂ，５６Ｃが、ＣＶＤ法およびこれに引き続くＣＭＰ工程により、それぞれ形成される。
前記層間絶縁膜５６は、厚さが１３０ｎｍのＳｉＯＮ膜酸化防止膜５７により覆われ、前記ＳｉＯＮ膜５７上には、厚さが１３０ｎｍのプラズマ層間絶縁膜５８および結晶性改善のために設けられたＡｌ2Ｏ3膜５９を介して、Ｐｔよりなる厚さが１５０ｎｍの下部電極６０Ａ，ＰＺＴよりなる厚さが１５０ｎｍの強誘電体膜６１Ａ，ＩｒＯ2（ＩｒＯｘ）よりなる厚さが２５０ｎｍの上部電極６２Ａ、およびＰｔよりなる厚さが５０ｎｍの上部電極キャップ６３Ａを積層した強誘電体キャパシタＣ１と、同様な下部電極６０Ｃ，強誘電体膜６１Ｃ，上部電極６２Ｃおよび上部電極キャップ６３Ｃを積層した強誘電体キャパシタＣ２と、が形成されている。
前記強誘電体キャパシタＣ１，Ｃ２は、Ａｌ2Ｏ3水素バリア膜６4により覆われ、さらにプラズマＣＶＤ法で形成された厚さが１５００ｎｍの層間絶縁膜６５中に埋設され、前記層間絶縁膜６５の厚さが、ＣＭＰ法により１０００ｎｍまで減じられる。
このようにして形成された層間絶縁膜６５は、前記ＣＭＰ処理に伴って平坦化されており、さらに前記層間絶縁膜６５は、厚さが５０ｎｍの別のＡｌ2Ｏ3水素バリア膜６６により覆われ、前記水素バリア膜６６上には、厚さが３００ｎｍのプラズマＴＥＯＳ膜よりなる別の層間絶縁膜６７を介して、Ａｌなどよりなる配線パターン６８Ａ，６８Ｂ，６８Ｃ，６８Ｄが、Ｔｉ／ＴｉＮ構造のバリア膜を伴って、形成されている。
さて、図１０の構成では、前記層間絶縁膜６５中、前記Ａｌ配線パターン６８Ａの直下に対応する部分に、前記層間絶縁膜６７およびＡｌ2Ｏ3水素バリア膜６６を貫通して、前記強誘電体キャパシタＣ１の上部電極キャップ層６３Ａを露出するコンタクトホールが形成され、前記コンタクトホールは、バリアメタル膜６７ａを介して、ＡｌあるいはＷなどよりなる導体プラグ６７Ａにより充填されている。
同様に前記層間絶縁膜６５中、前記Ａｌ配線パターン６８Ｃの直下に対応する部分には、前記層間絶縁膜６７およびＡｌ2Ｏ3水素バリア膜６６を貫通して、前記強誘電体キャパシタＣ２の上部電極キャップ層６３Ｃを露出するコンタクトホールが形成され、前記コンタクトホールは、バリアメタル膜６７ｃを介して、ＡｌあるいはＷなどよりなる導体プラグ６７Ｃにより充填されている。
さらに、前記層間絶縁膜６５中、前記Ａｌ配線パターン６８Ｄの直下に対応する部分には、前記強誘電体キャパシタＣ２の下部電極６４を露出するコンタクトホールが形成され、前記コンタクトホールは、バリアメタル膜６７ｄを介して、ＡｌあるいはＷなどよりなる導体プラグ６７Ｄにより充填されている。同様な導体プラグは、図示はされていないが、前記強誘電体キャパシタＣ１の下部電極６０Ａにも形成されている。
さらに前記層間絶縁膜６５中、前記配線パターン６５Ｂ直下には、前記層間絶縁膜６７およびＡｌ2Ｏ3水素バリア膜６６、さらにＡｌ2Ｏ3膜５９および層間絶縁膜５８を貫通して、前記ビアプラグ５６Ｂを露出するコンタクトホールが形成され、前記コンタクトホールはバリアメタル膜６５ｂを介して導体プラグ６５Ｂにより充填されている。ここで前記配線パターン６８Ｂは強誘電体メモリのビット線（ＢＬ）を構成し、配線パターン６８Ｄはプレート線（ＰＬ）を構成する。
次に、図１０の強誘電体メモリ装置５０の製造工程を、図１１Ａ〜図１１Ｈを参照しながら説明する。
図１１Ａを参照するに、シリコン基板５１上にはゲート電極５３Ａを有する第１のＭＯＳトランジスタおよびゲート電極５３Ｂを有する第２のＭＯＳトランジスタが形成されており、前記第１および第２のＭＯＳトランジスタは、前記ＳｉＯＮ膜５５を介して、前記層間絶縁膜５６により覆われている。先にも説明したように、前記層間絶縁膜５６は、厚さが２０ｎｍのプラズマＳｉＯ２膜と厚さが８０ｎｍのＳｉＮ膜と厚さが１０００ｎｍのプラズマＴＥＯＳ膜を積層し、さらに最上層のプラズマＴＥＯＳ膜を、前記層間絶縁膜５６全体の膜厚が７００ｎｍになるようにＣＭＰ処理することにより形成される。
さらに図１１Ａの状態では、前記層間絶縁膜５６中に、前記第１および第２のＭＯＳトランジスタのそれぞれソース領域およびドレイン領域を構成する拡散領域５１１，５１ｆ，５１ｇおよび５１ｈにコンタクトして、導体プラグ５６Ａ，５６Ｂ，５６Ｃ，５６Ｄが、それぞれバリアメタル膜５６ｅ，５６ｆ，５６ｇおよび５６ｈを介して形成されており、さらに前記層間絶縁膜５６上に、厚さが１３０ｎｍのＳｉＯＮ酸化防止膜５７と厚さが１３０ｎｍのプラズマＴＥＯＳ膜よりなる層間絶縁膜５８が、前記導体プラグ５６Ａ〜５６Ｃを覆うように形成されている。
次に図１１Ｂの工程において、前記層間絶縁膜５８上に前記Ａｌ2Ｏ3膜５９が形成され、さらに前記Ａｌ2Ｏ3膜５９上に、厚さが１５０ｎｍのＰｔ膜６０と，厚さが１５０ｎｍのＰＺＴ膜６１と、厚さが２５０ｎｍのＩｒＯ2（ＩｒＯｘ）膜６２と、厚さが５０ｎｍのＰｔ膜６３が順次堆積され、強誘電体キャパシタＣ１，Ｃ２に対応する積層構造が形成される。
次に図１１Ｃの工程において、前記膜６０〜６３がパターニングされ、それぞれＰｔ膜６０Ａ，ＰＺＴ膜６１Ａ，ＩｒＯ2（ＩｒＯｘ）膜６２Ａ，Ｐｔ膜６３Ａの積層よりなる強誘電体キャパシタＣ１と、Ｐｔ膜６０Ｃ，ＰＺＴ膜６１Ｃ，ＩｒＯ2（ＩｒＯｘ）膜６２Ｃ，Ｐｔ膜６３Ｃの積層よりなる強誘電体キャパシタＣ２とが形成される。さらに図１１Ｃの工程では、前記強誘電体キャパシタＣ１，Ｃ２を覆うように、Ａｌ2Ｏ3膜６４が水素バリア膜として形成される。
次に図１１Ｄの工程において、前記図１１Ｃの構造上に前記強誘電体キャパシタＣ１，Ｃ２を覆うように、プラズマＴＥＯＳ膜６５が１５００ｎｍの膜厚に堆積され、さらにＣＭＰ法により１０００ｎｍの膜厚まで研磨され、平坦化される。
さらに図１１Ｅの工程において、前記図１１Ｄの構造上に厚さが５０ｎｍのＡｌ2Ｏ3膜６６と厚さが３００ｎｍのプラズマＴＥＯＳ膜６７が順次形成され、図１１Ｆの工程において、レジストパターンＲ１をマスクにＲＩＥプロセスを行うことにより、前記強誘電体キャパシタＣ１，Ｃ２の形成領域においては前記層間絶縁膜６７、Ａｌ2Ｏ3膜６６、層間絶縁膜６５およびＡｌ2Ｏ3膜６４を貫通して、また前記強誘電体キャパシタＣ１，Ｃ２の非形成領域においては、さらに前記Ａｌ2Ｏ3膜５９、層間絶縁膜５８およびＳｉＯＮ膜５７を貫通して、それぞれ前記強誘電体キャパシタＣ１の上部電極キャップ層６３Ａ、前記強誘電体キャパシタＣ２の上部電極キャップ層６４Ｃ、前記強誘電体キャパシタＣ２の下部電極層６０Ｃ、前記導体プラグ５６Ａ、前記導体プラグ５６Ｂ、および前記導体プラグ５６Ｃを露出する開口部６４Ａ，６４Ｃ、６４Ｄ，６４Ｅ，６４Ｆおよび６４Ｇが形成される。図１１Ｆの工程では、さらに図示はされていないが、前記強誘電体キャパシタＣ１の下部電極６０Ａを露出する開口部が、同様に形成される。
次に図１１Ｇの工程において、前記レジストパターンＲ１は除去され、前記開口部６４Ａ，６４Ｃ〜６４Ｇが形成された構造は、酸素雰囲気中、５００℃の温度で６０分間熱処理され、前記ＰＺＴ膜６１Ａ，６１Ｃの酸素欠損補償がなされると同時に、前記層間絶縁膜６５中の水分あるいは水素が除去される。その際、本実施例では前記開口部、特にＳｉＯＮ膜５７に達する深い開口部が多数形成されているため、水分や水素の除去が効率的になされる。さらにその際、前記開口部６４Ｅ〜６４Ｇの下の導体プラグ５６Ａ〜５６Ｃは、前記ＳｉＯＮ酸化防止膜５７で覆われているため、前記導体プラグ５６Ａ〜５６Ｃが酸化されることはない。
次に図１１Ｈの工程において前記図１１Ｇの構造をエッチバックし、前記開口部６４Ｅ，６４Ｆ，６４Ｇにおいて、その下の導体プラグ５６Ａ，５６Ｂ，５６Ｃをそれぞれ露出させる。
さらに前記開口部６４Ａ，６４Ｃ〜６４Ｇ中に、それぞれWプラグ６７Ａ，６７Ｃ，６７Ｄ，６５Ａ，６５Ｂ，６５Ｃを、バリア膜６７ａ，６７ｃ，６７ｄおよび６５ａ〜６５ｃを介して形成することにより、先に説明した図１０の構造が得られる。前記バリア膜６７ａ，６７ｃ，６７ｄおよび６５ａ〜６５ｃとしては、例えば厚さが１００ｎｍのスパッタＴｉＮ膜を使うことができる。また前記Ｗプラグ６５Ａ〜６５Ｃおよび６７Ａ、６７Ｃ，６７Ｄは、前記開口部をＷ膜によりＣＶＤ法で充填し、さらにＣＭＰ法を適用することにより、形成することができる。
本実施例による強誘電体メモリ５０では、前記強誘電体キャパシタＣ１，Ｃ２が埋設される層間絶縁膜６５が効果的な脱水処理および脱水素処理を受けているため、図１０の構造上にさらに多層配線構造などを形成しても、強誘電体キャパシタＣ１，Ｃ２中のＰＺＴ膜６１Ａあるいは６１Ｃが劣化することがない。
なお本実施形態において、図１２に示すように先に開口部６４Ａ，６４Ｃ，６４Ｄを先に形成しておき、その後から前記開口部６４Ｅ〜６４Ｇを、レジストパターンＲ３をマスクに形成する方法も可能である。またその際、前記開口部６４Ａ，６４Ｃ，６４Ｄを形成する工程と、開口部６４Ｅ〜６４Ｇを形成する工程の順序を逆転させてもよい。
さらに図１３に示すように、前記図１２の工程においてＴｉＮ膜６９を前記開口部６４Ａ，６４Ｃ，６４Ｄの形成後に、前記開口部６４Ａ，６４Ｃ，６４Ｄを覆うように形成し、前記ＴｉＮ膜６９をレジストパターンＲ３によりパターニングした後、前記ＴｉＮ膜６９をハードマスクに、前記膜６７，６６および６５のパターニングを行うことも可能である。かかるＴｉＮ膜６９を形成することにより、前記レジストパターンＲ２を露光する際に、下地からの反射を抑制することが可能で、形成されるコンタクトホールの形状を精度よく制御することが可能になる。またこのようにハードマスクパターンを使うことにより、深い開口部６４Ｅ〜６４Ｇを精度よく形成することが可能になる。また図１３の状態では、前記開口部６４Ｅ〜６４Ｇは前記ＳｉＯＮ酸化防止マク５７を貫通していないため、前記開口部６４Ｅ〜６４Ｇの形成後に前記ＴｉＮハードマスクパターン６９をウェット処理などにより除去した場合でも、その下の導体プラグ５６Ａ〜５６Ｃに形成されているＴｉＮバリアメタル膜が同時に除去されてしまうおそれはない。
なお、本実施例においても前記図１１Ｇの工程の後、Ｎ2Ｏプラズマ処理を行い、開口部６４Ａ，６４Ｃ，６４Ｄおよび６４Ｅ〜６４Ｇの側壁面を窒化処理することが可能である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
Claims (7)
- 活性素子が形成された半導体基板と、前記半導体基板上に、前記活性素子を覆うように形成された酸化防止膜と、前記酸化防止膜上に形成され、下部電極と強誘電体膜と上部電極を順次積層した構造を有する強誘電体キャパシタと、前記酸化防止膜上に、前記強誘電体キャパシタを覆うように形成された層間絶縁膜とを含む半導体装置の製造方法であって、
前記層間絶縁膜中に、それぞれ前記上部電極および下部電極を露出する第１および第２のコンタクトホールを形成する工程と、
前記層間絶縁膜中に、前記酸化防止膜を露出する開口部を形成する工程と、
前記層間絶縁膜中に、前記第１および第２のコンタクトホールと前記開口部が形成された状態で、前記層間絶縁膜に対し、酸化性雰囲気中において熱処理を行う工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記開口部は、前記層間絶縁膜上に形成されたハードマスクパターンをマスクに形成されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１および第２のコンタクトホールおよび前記開口部は、前記層間絶縁膜上に形成された水素バリア膜を貫通して延在していることを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記開口部は、前記酸化防止膜の下の導電部に対応して形成され、前記半導体装置の製造方法は、前記開口部の形成工程の後、前記開口部により露出された酸化防止膜を除去し、前記導電部を露出する工程と、前記開口部を、導体プラグにより充填する工程と、を含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
- さらに、前記開口部を、導体プラグにより充填する工程を含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
- 熱処理工程に引き続き、前記第1のコンタクトホール、前記第２のコンタクトホールおよび前記開口部の側壁面を、プラズマ窒化する工程を含むことを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
- 前記開口部には、ダミーコンタクトプラグが形成されていることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
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