Nothing Special   »   [go: up one dir, main page]

WO2005091499A1 - ディレイライン - Google Patents

ディレイライン Download PDF

Info

Publication number
WO2005091499A1
WO2005091499A1 PCT/JP2005/004431 JP2005004431W WO2005091499A1 WO 2005091499 A1 WO2005091499 A1 WO 2005091499A1 JP 2005004431 W JP2005004431 W JP 2005004431W WO 2005091499 A1 WO2005091499 A1 WO 2005091499A1
Authority
WO
WIPO (PCT)
Prior art keywords
spiral
inductors
spiral inductor
inductor
dielectric substrate
Prior art date
Application number
PCT/JP2005/004431
Other languages
English (en)
French (fr)
Inventor
Masaaki Kameya
Original Assignee
Elmec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elmec Corporation filed Critical Elmec Corporation
Publication of WO2005091499A1 publication Critical patent/WO2005091499A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/30—Time-delay networks
    • H03H7/34—Time-delay networks with lumped and distributed reactance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H01F2017/0026—Multilayer LC-filter

Definitions

  • the present invention relates to a delay line, and more particularly to an improvement in a laminated delay line having a delay time of Ins or less.
  • timing is adjusted by delaying the clock signal within one cycle using a delay line.
  • the delay line used needs to have a small delay time and a wide frequency band.
  • a delay line capable of supporting a clock signal having a repetition frequency of 1 GHz has a delay band of Ins or less and a frequency band of at least a third harmonic of the clock frequency. 3GHz or more is required.
  • the frequency band required for a delay line with a delay time td (ns) is 3Ztd (G Hz) or more, and when the delay time is 300 ps or less, a frequency band of 10GHz is required.
  • a folded pattern 3 in which elongated lines are folded in a rectangular shape at small intervals is formed in the longitudinal direction.
  • a ground layer 7 is formed on the entire upper surface of a dielectric substrate 5 similar to the dielectric substrate 1, and the lower surface of the dielectric substrate 5 is overlaid on the dielectric substrate 1 from the folded pattern 3.
  • a ground layer 9 having the same shape as the dielectric substrate 1 is stacked on the lower surface of the dielectric layer 1, and the folded pattern 3 faces the ground layers 7, 9 via the dielectric substrates 5, 1. .
  • FIG. 6 the dielectric substrates 1 and 5 and the ground layers 7 and 9 are exploded, and reference numerals 11 and 13 in the figure denote a folded pattern 3, that is, an input terminal and an output terminal of the delay line. It is.
  • an elongated line is spied on the upper surface of a rectangular thin dielectric substrate 15.
  • a plurality of upper spiral inductors 17a, 17b, 17c, 17d formed in a spiral shape are formed in the longitudinal direction, and two adjacent upper spiral inductors 17a-17d are connected in series so as to form a negative coupling.
  • a ground layer 21 is formed on the entire upper surface of another dielectric substrate 19 having the same shape as that of the dielectric substrate 15, and the lower surface of the dielectric substrate 19 is overlaid on the dielectric substrate 15 from above the upper spiral inductors 17a-17d.
  • An intermediate ground layer 25 is formed on the entire upper surface of the dielectric substrate 23 having the same shape as the dielectric substrate 1, and the upper surface of the dielectric substrate 23 is overlapped with the lower surface of the dielectric substrate 15.
  • a dielectric substrate 27 having the same shape as the dielectric substrate 1 similar to the upper spiral inductors 17a and 17d, a plurality of lower snail coils 29a, 29b, 29c and 29d are formed in the longitudinal direction thereof. Except for the lower spiral inductors 29a and 29d at both ends, adjacent lower spiral inductors 29b-29c are connected in series so as to form a negative coupling, and the upper surface of the dielectric substrate 27 is superimposed on the dielectric substrate 23 from the lower surface. .
  • a ground layer 31 having the same shape as that of the dielectric substrate 1 is overlaid on the lower surface of the dielectric layer 27 to form an integrated structure.
  • the dielectric substrates 15, 19, 23, and 27 and the ground layers 21 and 31 are exploded, and reference numerals 39 and 41 in the figure denote input and output terminals of the delay line. And the viahorn of the dielectric substrate 15 is shown in FIG.
  • the dielectric substrate 1 on which the folded pattern 3 is formed and the upper and lower sinusoidal inductors 29a-29d and 33a-33d are formed so as to obtain a desired delay time.
  • the required number of dielectric substrates 15 and 27 may be stacked.
  • the signal propagation direction is reversed between adjacent lines in the folded pattern 3, and negative coupling occurs.
  • the inductance per unit length of the line is reduced, making it difficult to increase the delay time.
  • the ductility also sharply increases on the high frequency side where it is difficult to become flat, and overshoot is likely to occur in the pulse response, which has a drawback.
  • the delay time per unit length is longer than in the folded pattern 3 in FIG. It can be expected that the shorter the line length for obtaining the desired delay time, the shorter the coupling section, and the smaller the fluctuation of the group delay characteristic than in the folded pattern configuration.
  • the dielectric constant is 7 and the dimension is 5 mm.
  • a line with a line width of 0.1 mm and a film thickness of 8 ⁇ m is formed with silver paste on a glass ceramic of 2.5 mm, and the dielectric substrates 1, 5, 15, and 30 are designed to have a characteristic impedance of 50 ⁇ and a delay time of 300 ps.
  • the thickness is set to 19, 23, and 27, the following results are obtained.
  • the return loss S11, the passing amplitude characteristic S12, and the group delay characteristic are as shown by the broken lines in FIGS. 8A to 8C, and the passing amplitude characteristic S21 is very excellent.
  • the group delay characteristics increased rapidly on the high frequency side.
  • the number of layers in the spiral inductor configuration must be five or more, and the number of layers increases as compared with the three layers in the folded pattern configuration, and the manufacturing cost increases.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2000-286618
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2003-133821
  • Patent Document 2 JP 2003-133821A
  • the upper and lower spiral inductors 17a and 17d and 29a-29d face each other without the intermediate ground layer 25 as a shield member.
  • a larger distributed capacitance is generated between the upper and lower spiral inductors 17a-17d and 29a-29d. Therefore, it is known that a resonance circuit is formed by the inductances of the upper and lower spiral inductors 17a- 17d and 29a-29d themselves and the distributed capacitance, and self-resonates at a preferable frequency.
  • the delay time is longer than Ins, the problem is unlikely to occur because the required frequency band is as low as 3 GHz or less, but when the frequency band is 10 GHz, the self-resonant frequency falls within the frequency band of the delay line. There is a concern that the characteristic impedance greatly fluctuates near the self-resonant frequency and the operation of the delay line becomes stable.
  • the present inventor has conducted intensive observation experiments on the spiral inductor constituting the delay line.
  • the center of the spiral inductor has a short side, so that the positive coupling is weak.
  • the inductance per unit length is lower than that of the outer circumference, and even if the line near the center of the spiral inductor is removed, the inductance of the entire spiral inductor will be reduced. Found that it did not drop so much and completed the present invention.
  • the present invention has been made to solve such a problem, and a shield is provided between the upper and lower spiral inductors so that the upper and lower spiral inductors are positively coupled to each other. It is an object of the present invention to provide a small delay line that can obtain the same characteristics as those obtained when the shield is completely removed even if the members are removed.
  • a first configuration according to the present invention is a first spiral inductor and a second spiral inductor formed to face each other with a dielectric layer interposed therebetween.
  • the central portion of each spiral inductor is formed so as to be positively coupled with the first and second spiral inductors via-connected by the dielectric layer and facing the first spiral inductor at a predetermined interval.
  • a first ground layer, and a second ground layer formed opposite to the first spiral inductor at a predetermined interval and facing the second spiral inductor.
  • At least one of the first and second spiral inductors is characterized in that it has a capacitor electrode having an area of 20% to 60% with respect to the outer peripheral region of the pattern of the spiral inductor at the center thereof. It has become.
  • the first and second spiral inductors coaxially form one or more similar other snoral inductors that are face-to-face via the dielectric layer. It is possible to arrange them and connect them in series via connection.
  • a second configuration according to the present invention is a first spiral inductor and a second spiral inductor formed so as to face each other with a dielectric substrate therebetween, and the first spiral inductor and the second spiral inductor are positively coupled to each other.
  • a first and second spiral inductors each having a central portion via-connected by a dielectric layer to each spiral inductor, and a first ground layer formed facing the first spiral inductor at a predetermined interval.
  • a second ground layer formed opposite to the first spiral inductor at a predetermined distance from the second spiral inductor and facing the second spiral inductor.
  • the first spiral inductor is composed of a plurality of pieces, and each of the individual spiral inductors constituting the first spiral inductor is formed in a plane at a predetermined interval, and the two adjacent spiral inductors are formed in parallel. Each is connected in series.
  • the second spiral inductor also includes a plurality of inductors, is arranged coaxially with the first spiral inductor, and each individual spiral inductor is connected in series by two adjacent spiral inductors. However, in the second spiral inductor, the set of these individual spiral inductors connected next to each other is combined with the set in the first snoiler inductor by shifting the pitch by one spiral inductor.
  • Each of the first and second spiral inductors has via-connected upper and lower individual spiral inductors facing each other, and the first and second spiral inductors have a 20%-60% relative to the peripheral area of the pattern. % Of the capacitor electrode is provided at the center of the spiral.
  • the individual spiral inductors of the first and second spiral inductors each include one or more other individual spiral inductors facing each other via the dielectric layer. It is possible to arrange the inductors coaxially and connect them in series via.
  • the first and second spiral inductors formed facing each other with the dielectric layer interposed therebetween are via-connected at the center so as to form a positive coupling.
  • a first ground layer is formed facing the first spiral inductor, and a second ground layer is formed opposite the second spiral inductor on a side opposite to the first spiral inductor.
  • the intermediate ground layer is omitted, Even if the first and second spiral inductors face each other so as to be positively coupled, good characteristics can be obtained, the number of layers can be reduced, and the overall thickness is not easily increased.
  • the via connection is made in series with the first and second spiral inductors via a coaxial spiral inductor.
  • desired characteristics can be easily obtained.
  • the first and second spiral inductors formed to face each other with the dielectric substrate interposed therebetween are via-connected at the center so as to form positive coupling, and A ground layer is facing the first spiral inductor, and a second ground layer is facing the second spiral inductor on the side opposite the first spiral inductor, and the first and second spiral inductors are facing each other.
  • the second spiral inductor has a configuration in which a plurality of individual spiral inductors are connected, and upper and lower individual spiral inductors that are coaxially opposed to each other are connected via, respectively, and are connected to the center of the first and second spiral inductors. Since a capacitor electrode with an area of 20% to 60% was formed in the outer peripheral region of the pattern, the first and second spiral inductors were formed by individual spiral inductors. Be configured odor of the formed plurality of sections, the first configuration and the same effect can be obtained.
  • an individual snoral inductor is interposed between the first and second spiral inductors, and a coaxial connection is provided between the first and second spiral inductors. Also in the configuration in which via connection is performed in series with an individual spiral inductor interposed therebetween, desired characteristics can be easily obtained in addition to the effects of the second configuration described above.
  • FIG. 1 is an exploded perspective view showing a basic embodiment (first configuration) of a delay line according to the present invention.
  • a thin conductive line is formed in a spiral shape.
  • a spiral inductor (upper spiral inductor) 45 is provided.
  • a capacitor electrode 47 is formed as a part thereof. Details of the capacitance electrode 47 will be described later.
  • a second spiral inductor 45 having the same shape as the first spiral inductor 45 is provided on the upper surface (one surface) of the second dielectric substrate 49 formed of the same material and in the same shape as the first dielectric substrate 43.
  • a spiral inductor (lower spiral inductor) 51 is provided on the upper surface (one surface) of the second dielectric substrate 49 formed of the same material and in the same shape as the first dielectric substrate 43.
  • a spiral inductor (lower spiral inductor) 51 is provided on the upper surface (one surface) of the second dielectric substrate 49 formed of the same material and in the same shape as the first dielectric substrate 43.
  • a spiral inductor (lower spiral inductor) 51 is provided on the upper surface (one surface) of the second dielectric substrate 49 formed of the same material and in the same shape as the first dielectric substrate 43.
  • a spiral inductor (lower spiral inductor) 51 is provided on the upper surface (one surface) of the second dielectric substrate 49 formed of the same material and in the same shape as the first
  • the upper surface of the second dielectric substrate 49 is overlapped, and the first and second spiral inductors 45 and 51 are connected to each other and the capacitive electrodes 47 and 53 are connected to each other.
  • Capacitor electrodes 47 and 53 are via-connected via a via hole (not shown) formed in the center of capacitor electrode 47 on first dielectric substrate 43, and the first and second spiral inductors are connected.
  • 45 and 51 are coaxially arranged in a positively coupled state and are via-connected in series.
  • the third dielectric substrate 55 formed of the same material as the first dielectric substrate 43 in the same manner has a first ground layer having a shape larger than the entire area of the first spiral inductor 45 on its upper surface. (Upper ground layer) 57, the lower surface of which is integrated with the upper surface of the first dielectric substrate 43.
  • a second ground layer (lower ground layer) 59 having a shape larger than the entire area of the second spiral inductor 51 is overlapped and integrated. .
  • the first and second spiral inductors 45 and 51, the capacitance electrodes 47 and 53, and the first and second ground layers 57 and 59 are composed of first and third dielectric substrates 43 and 49, 55 is formed by a known method such as printing or etching a conductive material.
  • the second ground layer 59 is formed on, for example, a thin insulating sheet 61.
  • Reference numerals 63 and 65 in FIG. 1 indicate an input terminal and an output terminal of the delay line.
  • the features of the delay line according to the present invention are that the shape of the above-described capacitance electrodes 47 and 53 and the fact that no ground layer as a shield member is interposed between the first and second spiral inductors 45 and 51 are provided. It is in.
  • the capacitance electrodes 47 and 53 formed on the first and second spiral inductors 45 and 51 have a land area of 20% or more of the pattern outer peripheral region of the first and second spiral inductors 45 and 51. It has been selected.
  • the via diameter is set to 0.2 mm or less in order to prevent the impedance from being disturbed at the via connection portion at the center of the first and second spiral inductors 45 and 51.
  • the diameter of via land 33a-33d or 35a-35d should be less than the via diameter. Was common.
  • the first and second spiral inductors 45 and 51 are connected in series via via holes and face each other in a positively coupled state. Furthermore, a capacitance is formed between the first spiral inductor 45 and the first ground layer 57, while a capacitance is formed between the second spiral inductor 51 and the second ground layer 59. It has become. Then, the high-frequency signal input from the input terminal 63 is output from the output terminal 65 with a predetermined delay time via the first and second snoiler inductors 45 and 51.
  • FIG. 2A is an equivalent circuit diagram of the delay line shown in FIG. 1, and can be illustrated in a simplified manner as shown in FIG.
  • the capacitance electrodes 47 and 53 are formed at the center of the first and second spiral inductors 45 and 51. Over capacity. Therefore, if the first and second ground layers 57 and 59 are appropriately separated from the first and second spiral inductors 45 and 51 for the purpose of reducing the distributed capacitance, the preferable capacitance required for the entire delay line is obtained. can get. Since the first and second ground layers 57 and 59 are separated from each other, the inductance of the first and second snorial inductors 45 and 51 increases, and as a result, the first In addition, an inductance is obtained that is inferior to the conventional example in which the line pattern extends to the center of the second spiral inductors 45 and 51.
  • the line length of the first and second spiral inductors 45 and 51 is shortened, and the facing area is reduced, so that the coupling capacitance between the first and second spiral inductors 45 and 51 is also reduced. I do.
  • the first dielectric substrate 43 also has an optimal thickness. That is, if the first and second snoral inductors 45 and 51 are too close to each other, the coupling capacitance will increase and the inductance due to mutual induction will also increase, and the self-resonant frequency will fall and enter the frequency band of the delay line. May come.
  • the coupling capacitance therebetween can be reduced, but at the same time, mutual induction also decreases. It is not preferable that the coupling between the first and second spiral inductors 45 and 51 becomes small.
  • the distance between 51 and 51 needs to be increased. If the capacitance electrodes 47 and 53 are too small, the distance between the first and second spiral inductors 45 and 51 needs to be increased, and the thickness of the entire delay line increases.
  • the capacitance electrodes 47, 53 If the area of the capacitance electrodes 47, 53 is too large or too small, the thickness of the entire delay line will increase, and from the viewpoint of reducing the total thickness of the delay line, the capacitance electrodes 47, 53 There is an appropriate range for the size of 53.
  • the relative permittivity is 7
  • the line width is 0.1mm
  • the gap is 0.1mm
  • the outer circumference is 1.4mm X l.
  • the first and second spiral inductors 45 and 51 of 4 mm and 1.6 mm X 1.6 mm are formed.
  • Fig. 3 shows the plot when the thickness is plotted on the vertical axis.
  • the optimal state means a state in which the reflection coefficient is minimized.
  • the optimum total thickness of the delay line is reduced. Gradually increases, and in some cases, becomes thicker than the structure with the intermediate ground layer 25 of the conventional structure inserted.
  • the area ratio between the outer peripheral regions of the first and second snorial inductors 45 and 51 and the capacitance electrodes 47 and 53 is more preferably 20% to 60% in a range suitable for practical use.
  • the range is considered to be 25% -50%.
  • FIG. 4 is an exploded perspective view showing another embodiment (second configuration) of the delay line according to the present invention, and shows a multi-section configuration.
  • a first spiral inductor (upper spiral inductor) 69 is formed by providing a plurality of 69b, 69c, and 69d planarly at predetermined intervals along the longitudinal direction. Two adjacent individual spiral inductors 69a-69d are connected in series so as to form a negative coupling. At the center of these individual spiral inductors 69a-69d, capacitive electrodes 71a, 71b, 71c, and 71d are partially connected. It is formed as.
  • the individual spiral inductors 69a-6a of the first spiral inductors 69 are formed on the upper surface (one surface) of the second dielectric substrate 73 formed of the same material and in the same shape as the first dielectric substrate 67.
  • a plurality of individual spiral inductors 75a, 75b, 75c, and 75d having the same shape as 9d are provided along the longitudinal direction at the same interval as the individual snorial inductors 69a-69d, and a second spiral inductor (lower spiral inductor) is provided.
  • Inductor) 75 is formed on the upper surface (one surface) of the second dielectric substrate 73 formed of the same material and in the same shape as the first dielectric substrate 67.
  • Capacitor electrodes 77a, 77b, 77c, and 77d having the same shape as the above-described capacitance electrodes 71a to 71d are formed at a central portion of the individual spiral inductors 75a to 75d.
  • the upper surface of the second dielectric substrate 73 is superimposed on the lower surface (opposing surface) of the first dielectric substrate 67, and the individual spiral inductors 69a in the first and second spiral inductors 69 and 75— 6 9d, 75a-75d Capacitance electrodes 71a-71d, 77a-77d In this way, they are integrated.
  • the first and second spiral inductors 69a-69d and 75a-75d are connected to each other through via holes (not shown) formed at the centers of the capacitance electrodes 71a-71d and 77a-77d. They are coaxially arranged in a positive coupling state and are connected in series via connection.
  • the third dielectric substrate 79 formed of the same material and in the same shape as the first dielectric substrate 67 has, on its upper surface, one first dielectric inductor 69 having a shape larger than the entire area of the first spiral inductor 69.
  • the ground layer 81 has the lower surface thereof superposed on the upper surface of the first dielectric substrate 67 and is integrally formed.
  • one second ground layer 83 having a shape larger than the entire area of the second spiral inductor 75 is overlapped and integrally formed.
  • the second ground layer 83 is formed on a thin insulating sheet 85.
  • Reference numerals 87 and 89 in FIG. 4 indicate an input terminal and an output terminal.
  • the capacitive electrodes 71a-71d and 77a-77d formed on the individual snoiler inductors 69a-69d and 75a-75d are the individual spiral inductors.
  • the area of 20% to 60% is selected for the pattern outer peripheral area of 69a-69d and 75a-75d!
  • the delay line according to the second configuration shown in FIG. 4 is configured such that the individual spiral inductors 69a-69d and 75a-75d forming the first and second spiral inductors 69 and 75 are alternately connected in series.
  • the first spiral inductor 69 and the first ground layer 81 form a capacitor, while the second spiral inductor 75 and the second ground layer 83 It has a 4-segment configuration with a capacity formed between them.
  • the high-frequency signal input from the input terminal 87 passes through the individual spiral inductors 69a-69d and 75a-75d in the first and second spiral inductors 69 and 75 with a delay time of four sections. Output from output terminal 89.
  • the first and second ground layers 81 and 83 with respect to the first and second spiral inductors 69 and 75 are formed. With proper spacing, the desired capacitance required for the entire delay line is obtained. Further, by separating the first and second ground layers 81 and 83, the first and second snorial inductors 69 and 75 are closed. Inductance rises and the individual spiral inductors 69a-69d and 75a-75d of the first and second spiral inductors 69 and 75 have inductance ⁇ characteristics that are comparable to those of the conventional example with a line pattern up to the center. can get.
  • the shield member is not required to be interposed between the first and second spiral inductors 69 and 75.
  • FIGS. 5A to 5C show the delay line of the second configuration in the same manner as the conventional configuration shown in FIG. This figure illustrates the characteristics of a configuration in which a line having a thickness of 0.1 mm and a thickness of 8 ⁇ m is formed.
  • a flat group delay characteristic can be obtained with respect to the return loss Sl1, the passing amplitude S21, and the group delay characteristic as compared with the conventional folded pattern configuration. It has the same characteristics as a completely shielded spiral inductor.
  • the individual spiral inductors 69a-69d and 75a-75d of the first and second spiral inductors 69 and 75 are arranged so that adjacent ones are positively coupled. Even if it does, the same effect can be obtained.
  • the individual spiral inductors 69a-69d and 75a-75d are not limited to a configuration in which the individual spiral inductors are arranged in a single row along the longitudinal direction of the first and second dielectric substrates 67 and 73, but may be arranged in a plurality of rows or columns. And a vertical and horizontal alternate propagation array.
  • the second and third dielectric substrates 49, 55, 73 and 79 are not essential.
  • the first and second spiral inductors 45, 51, 69, and 75 formed facing each other with the dielectric layer interposed therebetween are serially connected via a via at the center thereof so that they are positively coupled to each other.
  • a dielectric layer is provided between the first and second spiral inductors 45 and 51 in order to obtain desired characteristics. It is possible to arrange one or more other snorial inductors facing each other via a via and to connect them coaxially and in series via connection.
  • the even U-Snoylanole inductors 69a-69d and 75a-75d of the first and second spiral inductors 69 and 75 are formed of dielectric material. It is possible to obtain the desired characteristics by coaxially and serially connecting vias between them by one or more similar individual snailal inductors facing each other through the layers.
  • the series connection of the first and second spiral inductors 45 and 51 and between 69 and 75 in the coaxial positional relationship with the individual spiral inductor is Needless to say, the central portion and the outer peripheral edge of each pattern may be connected alternately.
  • At least a part of another individual spiral inductor interposed between the first and second spiral inductors 45, 51 and 69, 75 is provided with capacitive electrodes 47, 53, 71a—71d, 77a. It is also possible to appropriately form a capacitor electrode similar to 77d. Capacitance electrodes similar to capacitance electrodes 47, 53, 71a-71d, 77a-77d are provided on at least one of the separate spiral inductors interposed between the first and second spiral inductors 45, 51 and 69, 75. Can be formed as appropriate.
  • the first and second spiral inductors 45, 51, 69, 75, the even U-snoylanore inductors, and the capacitance electrodes 47, 53, 71a-71d, 77a-77d have the same shape. .
  • the above-described delay line of the present invention can be configured to be used for fine adjustment of delay time in combination with the delay line of force Ins or more, which has been described for the structure of delay time Ins or less.
  • the present invention is suitable for an electromagnetic delay line that adjusts timing skew between signals by delaying the propagation time of an electric signal in a high-speed logic circuit or the like.
  • FIG. 1 is an exploded perspective view showing an embodiment (first configuration) of a delay line according to the present invention.
  • FIG. 2 is an equivalent circuit diagram of the delay line according to FIG. 1.
  • FIG. 3 In the delay line of FIG. It is a figure which shows the relationship of thickness.
  • FIG. 4 is an exploded perspective view showing another embodiment (second configuration) of the delay line according to the present invention.
  • FIG. 5 is a diagram showing various characteristics of the delay line shown in FIG.
  • FIG. 6 is an exploded perspective view showing a delay line having a conventional folded pattern configuration.
  • FIG. 7 is an exploded perspective view showing a delay line having a conventional spiral inductor configuration.
  • FIG. 8 is a diagram showing various characteristics of the delay line shown in FIGS. 6 and 7.

Landscapes

  • Coils Or Transformers For Communication (AREA)
  • Filters And Equalizers (AREA)

Abstract

【課題】　第１、第２のスパイラルインダクタを対面させたディレイラインにおいて、それらスパイラルインダクタ間のシールド部材を除去しても同等の特性が得られるようにする。 【解決手段】　第１の誘電体基板４３の上面に第１のスパイラルインダクタ４５を形成する。第２の誘電体基板４９の上面に第２のスパイラルインダクタ５１を形成する。第１の誘電体基板４３の下面に第２の誘電体基板４９を重ね、第１、第２のスパイラルインダクタ４５、５１を正結合となるよう当該中心部で第１の誘電体基板４３を介し直列的にビア接続する。第１、第２のスパイラルインダクタの中心部には当該パターン外周領域の２０％～６０％の面積の容量電極を形成する。第１のグランド層５７を形成した第３の誘電体基板５５を第１の誘電体基板４３の上面に重ねる。第２の誘電体基板４９の下面に第２のグランド層５９を重ねる。

Description

明 細 書
ディレイライン
技術分野
[0001] 本発明はディレイラインに係り、特に、遅延時間 Ins以下の積層型ディレイラインの 改良に関する。
背景技術
[0002] 高速論理回路にお!/、て、例えばクロック信号のタイミングずれが生じた場合、ディレ イラインを用いてクロック信号を 1周期以内の範囲で遅らせてタイミング調整をする。 そのようなクロックタイミング調整においては、クロック周波数が高いとその周期が短く なるため、使用されるディレイラインは、遅延時間が小さくて済む一方、周波数帯域が 広いことが要求される。
[0003] 例えば、繰り返し周波数が 1GHz (繰り返し周期 Ins)のクロック信号に対応可能な ディレイラインとしては、遅延時間が Ins以下で、クロック周波数の 3次高調波まで通 せるように、最低でも周波数帯域 3GHz以上のものが必要である。
[0004] すなわち、遅延時間 td (ns)のディレイラインに要求される周波数帯域は 3Ztd (G Hz)以上となり、遅延時間 300ps以下の場合、 10GHzの周波数帯域が必要となる。
[0005] そのため従来、遅延時間が Ins以下のディレイラインとしては、集中定数型よりも分 布定数型の構成が適当とされ、例えば図 6および図 7に示す構成が提案されている。
[0006] 図 6に示す構成では、長方形の薄い誘電体基板 1の上面に、細長い線路を僅かな 間隔で矩形状に折り返した折り返しパターン 3をその長手方向に形成する。その誘電 体基板 1と同じような誘電体基板 5の上面全体にグランド層 7を形成し、その誘電体基 板 5の下面を折り返しパターン 3の上から誘電体基板 1に重ねる。さらに、誘電体基板 1と同形状のグランド層 9を誘電体層 1の下面に重ね、折り返しパターン 3を誘電体基 板 5、 1を介してグランド層 7、 9と対面させてなる構成である。
[0007] 図 6では、誘電体基板 1、 5とグランド層 7、 9は分解して示されており、同図中の符 号 11、 13は折り返しパターン 3すなわちディレイラインの入力端と出力端である。
[0008] 図 7に示す構成では、長方形の薄い誘電体基板 15の上面に、細長い線路をスパイ ラル状にしてなる複数個の上スパイラルインダクタ 17a、 17b、 17c、 17dをその長手 方向に形成し、隣合う上スパイラルインダクタ 17a— 17dどうしを負結合となるよう 2個 ずつ直列接続する。その誘電体基板 15と同形状の別の誘電体基板 19の上面全体 にグランド層 21を形成し、その誘電体基板 19の下面を上スパイラルインダクタ 17a— 17dの上から誘電体基板 15に重ねる。誘電体基板 1と同形状の誘電体基板 23の上 面全体に中間グランド層 25を形成してその誘電体基板 23の上面を誘電体基板 15 の下面に重ねる。誘電体基板 1と同形状の誘電体基板 27の上面に、上スパイラルィ ンダクタ 17a一 17dと同様【こ複数偶の下スノイラノレインダクタ 29a、 29b、 29c、 29dを その長手方向に形成し、両端の下スパイラルインダクタ 29a、 29dを除いて隣合う下 スパイラルインダクタ 29b— 29cどうしを負結合となるよう 1対ずつ直列接続し、その誘 電体基板 27の上面を誘電体基板 23に下面から重ねる。しかも、その誘電体基板 1と 同形状のグランド層 31を、誘電体層 27の下面に重ねて一体ィ匕構成である。
[0009] それら上スパイラルインダクタ 17a— 17dと下スパイラルインダクタ 29a— 29dの中 、咅に ίま、ビアランド 33a、 33b、 33c、 33dや 35a、 35b、 35c、 35d力 ^形成されて!ヽ る。上スパイラルインダクタ 17a— 17dと下スパイラルインダクタ 29a— 29dは、それら ビアランド 33a— 33dや 35a— 35d力誘電体基板 15、 23のビアホール 37a、 37b、 3 7c、 37dを介し、正結合されるよう直列接続されている。そのため、下スパイラルイン ダクタ 29aから 29dまでの間が、交互に上下スパイラノレインダクタ 29a— 29dと 33a— 33dを介して直列接続されて 、る。
[0010] 図 7においても、誘電体基板 15、 19、 23、 27とグランド層 21、 31が分解して示され ており、同図中の符号 39、 41はディレイラインの入力端と出力端であり、誘電体基板 15のビアホーノレは図示されて!ヽな!、。
[0011] なお、図 6および図 7に示すディレイラインでは、所望の遅延時間が得られるように、 折り返しパターン 3を形成した誘電体基板 1や上下スノイラルインダクタ 29a— 29d、 33a— 33dを形成した誘電体基板 15、 27を必要数積層して構成する場合がある。
[0012] ところ力 図 6に示すディレイラインでは、折り返しパターン 3において隣接する線路 間で信号伝播方向が逆向きとなって負結合が発生する。そのため、線路単位長さ当 たりのインダクタンスが小さくなり、遅延時間を多くすることが困難となり易いうえ、群遅 延特性も平坦とはなり難ぐ高周波側で急激に大きくなり、パルス応答でオーバシュ ートが発生し易 、難点がある。
[0013] 他方、図 7に示すディレイラインでは、上下スパイラルインダクタ 17a— 17dや 29a— 29d間が正結合となるので、図 6の折り返しパターン 3よりも単位長さ当たりの遅延時 間が多くなり、所望の遅延時間を得るための線路長が短くなつて結合区間も短くなり 、折り返しパターン構成よりは群遅延特性の変動が小さくなることが期待できる。
[0014] 例えば図 6および図 7に示す構成のディレイラインについて、誘電率 7、寸法 5mm
X 2. 5mmのガラスセラミックス上に、銀ペーストで線幅 0. lmm、膜厚 8 μ mの線路 を形成し、特性インピーダンス 50 Ω、遅延時間 300psとなるよう誘電体基板 1、 5、 15 、 19、 23、 27の厚みを設定した場合、以下のような結果が得られる。
[0015] すなわち、折り返しパターン構成のディレイラインでは、リターンロス S 11、通過振幅 特性 S 12および群遅延特性が図 8A— C中の破線で示すようになり、通過振幅特性 S21が非常に優れているものの、群遅延特性が高周波側で急激に増加していること が分かる。
[0016] 他方、スパイラルインダクタ構成のディレイラインでは、図 8A— C中の実線で示すよ うに、周波数 10GHz以上で特性のあばれが見られる力 10GHz以下であれば折り 返し線路の場合よりも通過振幅特性 S21、群遅延特性ともに優れていることが分かる
[0017] このようなこと力 、周波数 10GHz程度までであれば、図 7に示すスパイラルインダ クタ構成のディレイラインを用いると、良 、特性が得られることが分かる。
[0018] もっとも、所望の遅延時間を得るにはスパイラルインダクタ構成での層数を 5層以上 にする必要があり、折り返しパターン構成の 3層に比べて層数が増え、製造コストが 増加する。
[0019] そこで、従来、スパイラルインダクタ構成のディレイラインにおいて、上述した中間の 誘電体基板 23やシールド部材としての中間グランド層 25を省略して層数を削減し、 製造コストの増加を抑える試みがある。
[0020] 例えば、特許文献 1 (特開 2000-286618号公報）および特許文献 2 (特開 2003— 133821号公報）はこの種の発明である。 特許文献 1：特開 2000-286618号
特許文献 2 :特開 2003— 133821号
発明の開示
発明が解決しょうとする課題
[0021] しカゝしながら、上述した図 7に示すスパイラルインダクタ構成のディレイラインにおい て、シールド部材としての中間グランド層 25を省略して上下スパイラルインダクタ 17a 一 17dや 29a— 29dを対面させると、上下スパイラルインダクタ 17a— 17dや 29a— 2 9d間にはより大きな分布容量が発生する。そのため、上下スパイラルインダクタ 17a 一 17dや 29a— 29d自体のインダクタンスと当該分布容量とで共振回路が形成され、 好ましくな 、周波数で自己共振することが知られて 、る。
[0022] 特に、上下スパイラルインダクタ 17a— 17dや 29a— 29d間が正結合状態となる場 合は、インダクタンスが上昇して自己共振周波数が低下する。
[0023] 遅延時間が Ins以上であれば、要求される周波数帯域が 3GHz以下と低いため問 題は発生し難いが、周波数帯域が 10GHzになると、ディレイラインの周波数帯域内 に自己共振周波数が入って来る可能性が高くなり、自己共振周波数付近では特性ィ ンピーダンスが大きく変動し、ディレイラインの動作が安定しな 、心配がある。
[0024] そのため、図 7に示すディレイラインでは、上下のスパイラルインダクタ 17a— 17dと 29a— 29d間を正結合させた状態で、中間グランド層 25を省略する構成が実用化で きておらず、改良が望まれていた。
[0025] なお、上述した特許文献 1、 2に係る発明は、スパイラルインダクタがすべて負結合 となる方向に向かい合わされており、し力も後者の発明では結合を抑制させることを 特徴としており、スパイラルインダクタを正結合させたものとは言い難くい。その結果、 層数低減は可能であるが、完全シールドに比べて特性劣化は避けられな 、構造であ つた o
[0026] そこで、本発明者は、ディレイラインを構成するスパイラルインダクタにっ ヽて、鋭意 、観察実験を行った結果、スパイラルインダクタの中心部は 1辺の長さが短いため正 結合も弱いうえ、単位長さ当たりのインダクタンスが外周に比べ低くなり、スパイラルィ ンダクタの中心部付近の線路を取り除いてもスパイラルインダクタ全体のインダクタン スはそれ程低下しない点を突き止め、本発明を完成させた。
[0027] 本発明はそのような課題を解決するためになされたもので、上下スパイラルインダク タを正結合するよう向カ^、合わせたディレイラインにお 、て、それら上下スパイラルィ ンダクタ間のシールド部材を取り除 、ても、完全シールドした場合と同等の特性が得 られる小型のディレイラインの提供を目的とする。
課題を解決するための手段
[0028] このような課題を解決するために本発明に係る第 1の構成は、誘電体層を挟むよう 対面して形成された第 1のスパイラルインダクタおよび第 2のスパイラルインダクタであ つて、互いに正の結合となるよう当該各スパイラルインダクタの中心部がその誘電体 層にてビア接続された第 1および第 2のスパイラルインダクタと、所定の間隔でその第 1のスパイラルインダクタと対面して形成された第 1のグランド層と、その第 1のスパイラ ルインダクタとは反対側にて所定の間隔でその第 2のスパイラルインダクタと対面して 形成された第 2のグランド層とを具備している。
[0029] し力も、それら第 1および第 2のスパイラルインダクタの少なくとも一方力 当該スパ イラルインダクタのパターン外周領域に対して 20%— 60%の面積の容量電極をそれ ら中心部に有することが特徴となっている。
[0030] そして、第 1の構成において、上記第 1および第 2のスパイラルインダクタは、その誘 電体層を介して面対向された同様な 1個以上の別のスノイラルインダクタを共軸状に 配置するとともにそれらを直列的にビア接続して構成することが可能である。
[0031] また、本発明に係る第 2の構成は、誘電体基板を挟むよう対面して形成された第 1 のスパイラルインダクタおよび第 2のスパイラルインダクタであって、互いに正の結合と なるよう当該各スパイラルインダクタの中心部がその誘電体層にてビア接続された第 1および第 2のスパイラルインダクタと、所定の間隔でその第 1のスパイラルインダクタ と対面して形成された第 1のグランド層と、その第 1のスパイラルインダクタとは反対側 にて所定の間隔でその第 2のスノイラルインダクタと対面して形成された第 2のグラン ド層とを具備している。
[0032] し力も、その第 1のスパイラルインダクタは複数個からなり、これらを構成する各々の 個別スパイラルインダクタは、所定の間隔をおいて各々平面的に形成され、隣合う 2 個ずつが直列接続されている。その第 2のスノイラルインダクタも複数個からなり、第 1のスパイラルインダクタと同軸的に配置され、各々の個別スパイラルインダクタが隣 合う 2個ずつで直列接続されている。ただし、第 2のスパイラルインダクタにおいては、 これら隣どうし接続された個別スパイラルインダクタの組が、第 1のスノイラルインダク タにおける組とはスパイラルインダクタ 1個分ピッチをずらせて組み合わされている。 それら第 1および第 2のスパイラルインダクタは、対面する上下の個別スパイラルイン ダクタが各々ビア接続されており、それら第 1および第 2のスパイラルインダクタは、当 該パターン外周領域に対して 20%— 60%の面積の容量電極を上記スパイラル中心 部に有している。
[0033] そして、この第 2の構成において、上記第 1および第 2のスパイラノレインダクタの個 別スパイラルインダクタは、その誘電体層を介して面対向された同様な別の 1個以上 の個別スパイラルインダクタを同軸状に配置するとともにそれらを直列的にビア接続 することが可能である。
発明の効果
[0034] このように構成された本発明の第 1の構成では、誘電体層を挟んで対面形成された 第 1、第 2のスパイラルインダクタが正結合となるよう当該中心部にてビア接続され、 第 1のグランド層がその第 1のスパイラルインダクタと対面形成され、その第 1のスパイ ラルインダクタとは反対側にて第 2のグランド層がその第 2のスパイラルインダクタと対 面形成され、それら第 1および第 2のスパイラルインダクタの少なくとも一方が当該ス パイラルインダクタのパターン外周領域に対して 20%— 60%の面積の容量電極をそ れら中心部に有するから、中間グランド層を省略し、それら第 1および第 2のスパイラ ルインダクタを正結合するよう対面させても良好な特性を得ることができ、層数の削減 が可能となるうえ、全体として厚みが厚くなり難い。
[0035] しかも、一般的な電子部品の量産技術の適用が可能で、 5GHz— 10GHzの超高 周波信号に対して高い分解能を有し、遅延時間の調整が可能で、製造コストも低く 抑えることができる。
[0036] そして、第 1の構成において、上記第 1および第 2のスパイラルインダクタの間に、同 軸的にスパイラルインダクタを介在させて直列的にビア接続する構成では、上述した 第 1の構成に係る効果に加えて、所望の特性を簡単に得ることができる。
[0037] また、本発明に係る第 2の構成では、誘電体基板を挟むよう対面形成された第 1、 第 2のスパイラルインダクタが正結合となるよう当該中心部でビア接続され、第 1のグ ランド層がその第 1のスパイラルインダクタと対面され、その第 1のスパイラルインダク タとは反対側にて第 2のグランド層がその第 2のスパイラルインダクタと対面され、しか も、それら第 1、第 2のスパイラルインダクタは複数の個別スパイラルインダクタを接続 した構成となっており、同軸的に向かい合った上下の個別スパイラルインダクタが各 々ビア接続され、それら第 1、第 2のスパイラルインダクタの中心部に当該パターン外 周領域に対して、 20%— 60%の面積の容量電極を形成したから、個別スパイラルィ ンダクタにて第 1および第 2のスパイラルインダクタを形成した複数区間の構成におい ても、第 1の構成と同様な効果が得られる。
[0038] さらに、この第 2の構成において、上記第 1、第 2のスパイラノレインダクタ間に個別ス ノイラルインダクタを介在させ、それら第 1および第 2のスノイラルインダクタの間を同 軸的に個別スパイラルインダクタを介在させて直列的にビア接続する構成においても 、上述した第 2の構成に係る効果に加えて、所望の特性を簡単に得ることが容易であ る。
発明を実施するための最良の形態
[0039] 以下、本発明の実施の形態を図面を参照して説明する。
[0040] 図 1は本発明に係るディレイラインの基本的な実施の形態 (第 1の構成)を示す分解 斜視図である。
[0041] 図 1において、絶縁性のセラミック材料又は有機材料力 なる方形の薄い第 1の誘 電体基板 43の上面 (片面）には、細い導電性線路をスパイラル状に形成してなる第 1 のスパイラルインダクタ（上スパイラルインダクタ) 45が設けられて ヽる。第 1のスパイラ ルインダクタ 45の中心部には、容量電極 47がその一部として形成されている。容量 電極 47の詳細は後述する。
[0042] 第 1の誘電体基板 43と同じ材料から同じような形状に形成された第 2の誘電体基板 49の上面（片面）には、第 1のスパイラルインダクタ 45と同形状の第 2のスパイラルィ ンダクタ（下スパイラルインダクタ） 51が設けられている。第 2のスパイラルインダクタ 5 1の中心部にも、上述した容量電極 47と同じ形状の容量電極 53がその一部として形 成されている。容量電極 53の詳細も後述する。
[0043] 第 1の誘電体基板 43の下面 (対向面）には第 2の誘電体基板 49の上面が重ねられ 、第 1、第 2のスパイラルインダクタ 45、 51どうしゃ容量電極 47、 53どうしがその外形 で重なるようにしてそれらが一体ィ匕されている。第 1の誘電体基板 43にあって容量電 極 47の中心部に形成されたビアホール（図示せず。）を介して容量電極 47、 53はビ ァ接続され、第 1、第 2のスパイラルインダクタ 45、 51どうしが正結合の状態で同軸的 に配置されかつ直列的にビア接続されている。
[0044] 第 1の誘電体基板 43と同じ材料から同じように形成された第 3の誘電体基板 55は、 その上面に第 1のスパイラルインダクタ 45の全体領域より大きな形状の第 1のグランド 層（上グランド層） 57を有しており、その下面を第 1の誘電体基板 43の上面に重ねて 一体化されている。
[0045] 第 2の誘電体基板 49の下面には、第 2のスパイラルインダクタ 51の全体領域より大 きな形状の第 2のグランド層（下グランド層） 59が重ねられ、一体化されている。
[0046] なお、第 1、第 2のスパイラルインダクタ 45、 51、容量電極 47、 53、第 1、第 2のダラ ンド層 57、 59は、第 1一第 3の誘電体基板 43、 49、 55に導電材料を印刷又はエツ チングする等公知の手法により形成されている。第 2のグランド層 59は例えば薄い絶 縁シート 61上に形成されている。図 1中の符号 63、 65はディレイラインの入力端と出 力端である。
[0047] そして、本発明に係るディレイラインの特徴は、上述した容量電極 47、 53の形状と 、第 1、第 2のスパイラルインダクタ 45、 51間にシールド部材としてのグランド層が介 在しない点にある。
[0048] すなわち、第 1、第 2のスパイラルインダクタ 45、 51に形成された容量電極 47、 53 は、それら第 1、第 2のスパイラルインダクタ 45、 51のパターン外周領域の 20%以上 のランド面積に選定されて 、る。
[0049] なお、従来の考え方では、第 1、第 2のスパイラノレインダクタ 45、 51の中心部におけ るビア接続部分でのインピーダンスの乱れを防止するために、ビア径は 0. 2mm以下 で、ビアランド 33a— 33dや 35a— 35dの径はビア径以下のランドレスとすることが一 般的であった。
[0050] このような図 1に示すディレイラインでは、第 1、第 2のスパイラルインダクタ 45、 51が ビアホールを介して直列的にビア接続されかつ正結合状態で対面して 、る。さらに、 第 1のスパイラルインダクタ 45と第 1のグランド層 57間で容量が形成される一方、第 2 のスパイラルインダクタ 51と第 2のグランド層 59間で容量が形成された T型 1区間構 成となっている。そして、入力端 63から入力された高周波信号が第 1、第 2のスノイラ ルインダクタ 45、 51を経て所定の遅延時間で出力端 65から出力される。
[0051] 図 2Aは図 1に示すディレイラインの等価回路図であり、同図 Bに示すように簡略ィ匕 して図示できる。
[0052] このような第 1の構成に係るディレイラインでは、第 1、第 2のスパイラルインダクタ 45 、 51の中心部に容量電極 47、 53が形成されており、そのままではディレイライン全体 に要求される容量を超過してしまう。そこで、分布容量を減らす目的から、第 1、第 2 のスパイラルインダクタ 45、 51に対する第 1、第 2のグランド層 57、 59の距離を適当 に離せば、ディレイライン全体に要求される好ましい容量が得られる。しカゝも、第 1、第 2のグランド層 57、 59が離れることで、第 1、第 2のスノイラルインダクタ 45、 51〖こお けるインダクタンスが上昇するから、結果的には、第 1、第 2のスパイラルインダクタ 45 、 51における中心部まで線路パターンがある従来例と遜色な 、インダクタンスが得ら れる。
[0053] さらに、第 1、第 2のスパイラルインダクタ 45、 51の線路長が短くなり、向かい合う面 積が減少することにより、第 1、第 2のスパイラルインダクタ 45、 51間の結合容量も減 少する。
[0054] その結果、ディレイラインにお 、て自己共振が発生し難くなる力、発生してもそれが 高い周波数領域へ移動し、ディレイラインに要求される周波数帯域の外に追い出す ことが可能となる。
[0055] 従って、第 1、第 2のスノイラルインダクタ 45、 51間に中間グランド層を配置しない 構成において、第 1、第 2のスノイラルインダクタ 45、 51を正結合させるよう向かい合 わせても良好な特性を得ることができるし、層数の削減が可能となり、製造コストが低 減されるとともに構成も簡素化される。 [0056] もっとも、第 1、第 2のスパイラルインダクタ 45、 51に形成する容量電極 47、 53を大 きくし過ぎて、ディレイライン全体に要求される容量値を超過させると、その余分な容 量を減らすために、第 2、第 3の誘電体基板 49、 55を厚くする必要が生じ、ディレイラ イン全体が厚くなり易い。
[0057] 他方、第 1の誘電体基板 43にも最適な厚さが存在する。すなわち、第 1、第 2のス ノイラルインダクタ 45、 51どうしが接近し過ぎると結合容量が増えるうえ相互誘導に よるインダクタンスも増加し、 自己共振周波数が低下してディレイラインの周波数帯域 に入ってくる可能性がある。
[0058] 逆に、第 1の誘電体基板 43の厚みを厚くして第 1、第 2のスパイラルインダクタ 45、 51どうしを離し過ぎると、その間の結合容量を減らせるものの同時に相互誘導も減り 、第 1、第 2のスパイラルインダクタ 45、 51間の結合が小さくなつて好ましくない。
[0059] 従って、第 1、第 2のスノイラルインダクタ 45、 51間の結合容量が少なぐ相互誘導 が大きい最適の厚さが存在するとともに、それらが容量電極 47、 53の面積に依存す る。
[0060] すなわち、容量電極 47、 53力 、さくなるほど、第 1、第 2のスパイラルインダクタ 45、 51のインダクタが長くなり、その結果、結合容量を抑えるべく第 1、第 2のスパイラルィ ンダクタ 45、 51間の距離を大きくする必要が生じる。容量電極 47、 53を小さくし過ぎ ると、第 1、第 2のスパイラルインダクタ 45、 51間の距離を大きくする必要が生じ、ディ レイライン全体の厚さが厚くなる。
[0061] 容量電極 47、 53の面積は大き過ぎても小さ過ぎてもディレイライン全体の厚さを上 昇させることになり、ディレイラインの総板厚を薄く抑えるという観点から、容量電極 47 、 53の大きさには適正範囲が存在する訳である。
[0062] そこで、図 1に示した構成のディレイラインについて、上述した図 6又は図 7のように 比誘電率 7、線幅 0. lmm、ギャップ 0. 1mmで、外周 1. 4mm X l. 4mmと 1. 6mm X 1. 6mmの第 1、第 2のスパイラルインダクタ 45、 51を形成し、これらの外周領域と 容量電極 47、 53との面積比を横軸に、最適な状態となる総板厚を縦軸にしてプロッ トすると、図 3に示すようになった。ここで最適な状態とは、反射係数が最小となる状 態を意味する。 [0063] 図 3から分力るように、第 1、第 2のスパイラルインダクタ 45、 51の外周領域と容量電 極 47、 53との面積比が 25%未満では、ディレイラインの最適総板厚が次第に厚くな り、場合によっては従来構成の中間グランド層 25を挿入した構成よりも厚くなつてしま
[0064] 他方、面積比が 50%以上になると、ディレイラインの最適総板厚が再び上昇しだす
[0065] このような結果から、第 1、第 2のスノイラルインダクタ 45、 51の外周領域と容量電 極 47、 53との面積比は、実用に適する範囲で 20%— 60%、より好ましい範囲として は 25%— 50%と考えられる。
[0066] 図 4は本発明に係るディレイラインの他の実施の形態 (第 2の構成)を示す分解斜視 図であり、複数区間構成を示している。
[0067] 図 1の第 1の誘電体基板 43と同様で長方形状の第 1の誘電体基板 67の上面 (片面 )には、上述した第 1のスパイラルインダクタ 45と同様な個別スパイラルインダクタ 69a 、 69b、 69c、 69dがその長手方向に沿って所定の間隔で平面的に複数個設けられ て第 1のスパイラルインダクタ（上スパイラルインダクタ） 69が形成されて 、る。それら 隣合う個別スパイラルインダクタ 69a— 69dどうしは負結合となるように 2個ずつ直列 接続され、これら個別スパイラルインダクタ 69a— 69dの中心部には、容量電極 71a、 71b、 71c、 71dがその一部として形成されている。
[0068] 第 1の誘電体基板 67と同じ材料から同形状に形成された第 2の誘電体基板 73の 上面（片面）には、第 1のスパイラノレインダクタ 69の個別スパイラノレインダクタ 69a— 6 9dと同じ形状の個別スパイラルインダクタ 75a、 75b、 75c、 75dがその長手方向に 沿って、個別スノイラルインダクタ 69a— 69dと同じ間隔で平面的に複数個設けられ て第 2のスパイラルインダクタ（下スパイラルインダクタ） 75が形成されている。個別ス パイラルインダクタ 75a— 75dの中心部には、上述した容量電極 71a— 71dと同じ形 状の容量電極 77a、 77b、 77c、 77dがその一部として形成されている。
[0069] 第 1の誘電体基板 67の下面 (対向面）には第 2の誘電体基板 73の上面が重ねられ 、第 1、第 2のスパイラノレインダクタ 69、 75における個別スパイラノレインダクタ 69a— 6 9d、 75a— 75dどうしゃ容量電極 71a— 71d、 77a— 77dどうし力その外形で重なる ようにして一体化されている。これら容量電極 71a— 71d、 77a— 77dの中心部〖こ形 成されたビアホール（図示せず。）を介して接続され、第 1、第 2のスパイラルインダク タ 69a— 69d、 75a— 75dどうしが正結合の状態で同軸的に配置され、かつ直列的に ビア接続されている。
[0070] 第 1の誘電体基板 67と同じ材料から同じ形状に形成された第 3の誘電体基板 79は 、その上面に第 1のスパイラルインダクタ 69の全体領域より大きな形状の 1枚の第 1の グランド層 81を有しており、その下面を第 1の誘電体基板 67の上面に重ねて一体ィ匕 されている。
[0071] 第 2の誘電体基板 73の下面には、第 2のスパイラルインダクタ 75の全体領域より大 きな形状の 1枚の第 2のグランド層 83が重ねられて一体ィ匕されている。
[0072] なお、第 2のグランド層 83は薄い絶縁シート 85上に形成されている。図 4中の符号 87、 89は入力端と出力端である。
[0073] しかも、第 1、第 2のスノイラルインダクタ 69、 75において、個別スノイラルインダク タ 69a— 69d、 75a— 75dに形成された容量電極 71a— 71d、 77a— 77dは、それら 個別スパイラルインダクタ 69a— 69d、 75a— 75dのパターン外周領域に対して 20% 一 60%の面積に選定されて!、る。
[0074] このような図 4に示す第 2の構成に係るディレイラインは、第 1、第 2のスパイラルイン ダクタ 69、 75を形成する個別スパイラルインダクタ 69a— 69dと 75a— 75d力 交互 に直列的にビア接続されかつ正結合状態で対面するとともに、第 1のスパイラルイン ダクタ 69と第 1のグランド層 81間で容量が形成される一方、第 2のスパイラルインダク タ 75と第 2のグランド層 83間で容量が形成された 4区間構成となっている。この構成 のディレイラインは、入力端 87から入力された高周波信号が第 1、第 2のスパイラルィ ンダクタ 69、 75における個別スパイラルインダクタ 69a— 69dと 75a— 75dを経て 4区 間分の遅延時間で出力端 89から出力される。
[0075] このような図 4に示す本発明のディレイラインでは、図 1に示す構成と同様に、第 1、 第 2のスパイラルインダクタ 69、 75に対する第 1、第 2のグランド層 81、 83の間隔を適 当に離せば、ディレイライン全体に要求される好ましい容量が得られる。さらに、第 1、 第 2のグランド層 81、 83が離れることで、第 1、第 2のスノイラルインダクタ 69、 75のィ ンダクタンスが上昇し、第 1、第 2のスパイラルインダクタ 69、 75の個別スパイラルイン ダクタ 69a— 69dや 75a— 75dにおいて中心部まで線路パターンがある従来例と比 ベても、遜色ないインダクタンスゃ特性が得られる。
[0076] また、第 1、第 2のスパイラルインダクタ 69、 75間にシールド部材を介在させなくとも
、良好な特性を得られるうえ、層数の削減が可能となって製造コストが低減されるし、 構成も簡素化されるとともに、小型化 (薄形化)を維持できる。
[0077] 図 5A— Cは、第 2の構成のディレイラインについて、図 8に示した従来構成と同様 に、誘電率 7、寸法 5mm X 2. 5mmのガラスセラミックス上に、銀ペーストで線幅 0. 1 mm、膜厚 8 μ mの線路を形成した構成における特性を図示するものである。
[0078] この図 5によれば、本発明に係る構成のディレイラインでは、リターンロス Sl l、通過 振幅 S21および群遅延特性とも、従来の折り返しパターン構成に比べて平坦な群遅 延特性が得られており、完全シールドされたスパイラルインダクタと同等の特性となつ ている。
[0079] ところで、図 4に示す第 2の構成において、第 1、第 2のスパイラルインダクタ 69、 75 の個別スパイラルインダクタ 69a— 69d、 75a— 75dは、隣どうしが正結合となるよう配 置されていても同等な効果が得られる。また、個別スパイラルインダクタ 69a— 69d、 75a— 75dは、第 1、第 2の誘電体基板 67、 73の長手方向に沿って 1列状態に配列 する構成に限らず、これらを複数行や複数列に配列して縦横交互の伝播配列として も良い。
[0080] さらに、上述した第 1、第 2の構成に係るディレイラインにおいて、第 2、第 3の誘電 体基板 49、 55、 73、 79は必須のものではない。すなわち、誘電体層を挟むよう対面 して形成された第 1、第 2のスパイラルインダクタ 45、 51、 69、 75が互いに正結合と なるよう、それらの中心部にて直列的にビア接続され、所定の間隔で第 1のスパイラ ルインダクタ 45、 69と対面形成された第 1のグランド層 57、 81や、その第 1のスノイラ ルインダクタ 45、 69とは反対側にて所定の間隔で第 2のスパイラルインダクタ 51、 75 と対面形成された第 2のグランド層 59、 83を有する構成で実施可能である。
[0081] さらにまた、図示はしないが、第 1の構成に係るディレイラインにおいて、所望の特 性を得るため、上記第 1および第 2のスパイラルインダクタ 45、 51の間に、誘電体層 を介して面対向された同様な 1個以上の別のスノイラルインダクタを配置してこれらを 同軸的かつ直列的にビア接続して構成することが可能である。
[0082] そして、第 2の構成に係るディレイラインにおいても同様に、第 1および第 2のスパイ ラノレインダクタ 69、 75の偶另 Uスノイラノレインダクタ 69a一 69d、 75a一 75dは、誘電体 層を介して面対向された同様な 1個以上の別の個別スノイラルインダクタによってそ の間を同軸的かつ直列的にビア接続し、所望の特性を得ることが可能である。
[0083] なお、第 1、第 2の構成において、第 1および第 2のスパイラノレインダクタ 45、 51間 や 69、 75間の個別スパイラルインダクタとの同軸的な位置関係での直列接続は、個 々のパターンの中心部と外周端とを交互に接続しても良 、ことは言うまでもな 、。
[0084] さらに、それら第 1および第 2のスパイラルインダクタ 45、 51間や 69、 75間に介在さ せる別の個別スパイラルインダクタの少なくとも一部に、容量電極 47、 53、 71a— 71 d、 77a— 77dと同様な容量電極を適宜形成することも可能である。第 1および第 2の スパイラルインダクタ 45、 51間や 69、 75間に介在させる別の個別スパイラルインダク タの少なくともー咅に、容量電極 47、 53、 71a— 71d、 77a— 77dと同様な容量電極 を適宜形成することも可能である。もっとも、第 1、第 2のスパイラルインダクタ 45、 51、 69、 75、偶另 Uスノイラノレインダクタどうし、容量電極 47、 53、 71a一 71d、 77a— 77d どうしは同一形状に選定した方が好ましい。
[0085] また、上述した本発明のディレイラインは、遅延時間 Ins以下の構成を説明してきた 力 Ins以上のディレイラインと組み合わせて遅延時間微調整用に用いる構成とする ことも可能である。
産業上の利用可能性
[0086] 本発明は、高速論理回路等において電気信号の伝播時間を遅らせて信号間のタ イミングスキューを調整する電磁型のディレイラインに好適する。
図面の簡単な説明
[0087] [図 1]本発明に係るディレイラインの実施の形態 (第 1の構成)を示す分解斜視図であ る。
[図 2]図 1に係るディレイラインの等価回路図である。
[図 3]図 1のディレイラインにおいて容量電極の面積比に対するディレイライン全体の 厚みの関係を示す図である。
[図 4]本発明に係るディレイラインの他の実施の形態 (第 2の構成)を示す分解斜視図 である。
[図 5]図 4に示すディレイラインによる諸特性を示す図である。
[図 6]従来の折り返しパターン構成によるディレイラインを示す分解斜視図である。
[図 7]従来のスパイラルインダクタ構成によるディレイラインを示す分解斜視図である。
[図 8]図 6および図 7に示すディレイラインの諸特性を示す図である。
符号の説明
1、 5、 15、 19、 23、 27 誘電体基板
3 折り返しパターン
7、 9、 21、 31 グランド層
11、 39、 63、 87 入力端
13、 41、 65、 89 出力端
17a、 17b、 17c、 17d 上スノイラノレインダクタ
25 中間グランド層
29a, 29b、 29c、 29d 下スノ イラルインダクタ
33a, 33b、 33c、 33d、 35a, 35b、 35c、 35d ビアランド
37a、 37b、 37c、 37d ビアホール
43、 67 第 1の誘電体基板 (誘電体層）
45、 69 第 1のスパイラルインダクタ（上スパイラルインダクタ）
47、 53、 71a, 71b、 71c、 71d、 77a, 77b、 77c, 77d 容量電極
49、 73 第 2の誘電体基板 (誘電体層）
51、 75 第 2のスパイラルインダクタ（下スパイラルインダクタ）
55、 79 第 3の誘電体基板 (誘電体層）
57、 81 第 1のグランド層
59、 83 第 2のグランド層
61、 85 縁シー卜
69a, 69b、 69c、 69d 、 75a, 75b、 75c、 75d 偶另 Uスノイラノレインダクタ

Claims

請求の範囲
[1] 誘電体層を挟むよう対面して形成された第 1のスパイラルインダクタおよび第 2のスパ イラルインダクタであって、互いに正の結合となるよう当該各スノイラルインダクタの中 心部が前記誘電体層にてビア接続された第 1および第 2のスノイラルインダクタと、 所定の間隔で前記第 1のスパイラルインダクタと対面して形成された第 1のグランド 層と、
前記第 1のスパイラルインダクタとは反対側にて所定の間隔で前記第 2のスノィラル インダクタと対面して形成された第 2のグランド層と、
を具備し、
前記第 1および第 2のスパイラルインダクタの少なくとも一方が、前記第 1又は第 2の スパイラルインダクタのパターン外周領域に対して 20%— 60%の面積の容量電極を 前記中心部に有することを特徴とするディレイライン。
[2] 前記第 1および第 2のスパイラルインダクタは、前記誘電体層を介して面対向された 同様な 1個以上の別のスノイラルインダクタによってその間が同軸状に直列接続され た請求項 1記載のディレイライン。
[3] 誘電体基板を挟むよう対面して形成された第 1のスパイラルインダクタおよび第 2のス パイラルインダクタであって、互いに正の結合となるよう当該各スパイラルインダクタの 中心部が前記誘電体層にてビア接続された第 1および第 2のスノイラルインダクタと、 所定の間隔で前記第 1のスパイラルインダクタと対面して形成された第 1のグランド 層と、
前記第 1のスパイラルインダクタとは反対側にて所定の間隔で前記第 2のスノィラル インダクタと対面して形成された第 2のグランド層と、
を具備し、
前記第 1のスパイラルインダクタは、所定の間隔をおいて各々平面的に形成された 複数の個別スパイラルインダクタを隣合う一対ずつ直列接続されてなり、
前記第 2のスパイラルインダクタは、所定の間隔をおいて各々平面的に形成された 複数の個別スパイラルインダクタを隣合う 1対ずつ直列接続されてなり、これらの対は 前記第 1のスパイラルインダクタにおける対とはスパイラルインダクタ 1個分ピッチをず らせて組み合わされ、
前記第 1および第 2のスパイラルインダクタは、これらを形成する前記個別スパイラ ルインダクタを交互に直列接続され、
前記第 1および第 2のスパイラノレインダクタの少なくとも一方における前記個別スパ イラルインダクタは、当該パターン外周領域に対して 20%— 60%の面積の容量電極 を前記中心部に有することを特徴とするディレイライン。
前記第 1および第 2のスパイラルインダクタの個別スパイラルインダクタは、前記誘電 体層を介して面対向された同様な 1個以上の別の個別スノイラルインダクタによって その間が同軸状に直列接続された請求項 3記載のディレイライン。
PCT/JP2005/004431 2004-03-18 2005-03-14 ディレイライン WO2005091499A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004077486 2004-03-18
JP2004-077486 2004-03-18

Publications (1)

Publication Number Publication Date
WO2005091499A1 true WO2005091499A1 (ja) 2005-09-29

Family

ID=34994039

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/004431 WO2005091499A1 (ja) 2004-03-18 2005-03-14 ディレイライン

Country Status (1)

Country Link
WO (1) WO2005091499A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005951A (ja) * 2005-06-22 2007-01-11 Hitachi Media Electoronics Co Ltd 伝送回路、アンテナ共用器、高周波スイッチ回路
JP2010273048A (ja) * 2009-05-20 2010-12-02 Mitsubishi Electric Corp 実時間遅延線路
JP2012089700A (ja) * 2010-10-20 2012-05-10 Asahi Kasei Electronics Co Ltd 平面コイル、平面コイルの製造方法及びアクチュエータ用複合平面コイル
JP2014527320A (ja) * 2011-05-09 2014-10-09 ノースロップ グラマン システムズ コーポレーション 超幅広バンドの真の時間遅延線
JPWO2016013339A1 (ja) * 2014-07-23 2017-04-27 株式会社村田製作所 積層コイル部品

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472443U (ja) * 1977-10-31 1979-05-23
JPS62173816U (ja) * 1986-04-08 1987-11-05
JPH05275960A (ja) * 1992-03-25 1993-10-22 Tdk Corp チップディレーライン
JPH1075146A (ja) * 1996-08-30 1998-03-17 T I F:Kk ノイズフィルタ
JPH10163783A (ja) * 1998-01-20 1998-06-19 Idotai Tsushin Sentan Gijutsu Kenkyusho:Kk フィルタ
JPH10214722A (ja) * 1997-01-31 1998-08-11 Hokuriku Electric Ind Co Ltd チップ部品

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472443U (ja) * 1977-10-31 1979-05-23
JPS62173816U (ja) * 1986-04-08 1987-11-05
JPH05275960A (ja) * 1992-03-25 1993-10-22 Tdk Corp チップディレーライン
JPH1075146A (ja) * 1996-08-30 1998-03-17 T I F:Kk ノイズフィルタ
JPH10214722A (ja) * 1997-01-31 1998-08-11 Hokuriku Electric Ind Co Ltd チップ部品
JPH10163783A (ja) * 1998-01-20 1998-06-19 Idotai Tsushin Sentan Gijutsu Kenkyusho:Kk フィルタ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005951A (ja) * 2005-06-22 2007-01-11 Hitachi Media Electoronics Co Ltd 伝送回路、アンテナ共用器、高周波スイッチ回路
JP4636950B2 (ja) * 2005-06-22 2011-02-23 株式会社日立メディアエレクトロニクス 伝送回路、アンテナ共用器、高周波スイッチ回路
JP2010273048A (ja) * 2009-05-20 2010-12-02 Mitsubishi Electric Corp 実時間遅延線路
JP2012089700A (ja) * 2010-10-20 2012-05-10 Asahi Kasei Electronics Co Ltd 平面コイル、平面コイルの製造方法及びアクチュエータ用複合平面コイル
JP2014527320A (ja) * 2011-05-09 2014-10-09 ノースロップ グラマン システムズ コーポレーション 超幅広バンドの真の時間遅延線
JPWO2016013339A1 (ja) * 2014-07-23 2017-04-27 株式会社村田製作所 積層コイル部品

Similar Documents

Publication Publication Date Title
US6970341B1 (en) Integrated broadband ceramic capacitor array
US6380608B1 (en) Multiple level spiral inductors used to form a filter in a printed circuit board
US6587327B1 (en) Integrated broadband ceramic capacitor array
JP4972175B2 (ja) 積層型チップキャパシタ
US8816796B2 (en) Multilayer filter
US8717125B2 (en) Transmission line with left-hand characteristics including an interdigital capacitor with partially overlapping fingers
TW200908430A (en) Stacked bandpass filter
US20120086522A1 (en) Bulk acoustic wave resonator and bulk acoustic wave filter and method of fabricating bulk acoustic wave resonator
US7307829B1 (en) Integrated broadband ceramic capacitor array
US20080225463A1 (en) Layered capacitor and mounting structure
US20070217122A1 (en) Capacitor
JP2008085054A (ja) 積層コンデンサ
JP4539422B2 (ja) チップ型多段フィルタ装置
WO2005091499A1 (ja) ディレイライン
US7075776B1 (en) Integrated broadband ceramic capacitor array
JP5507796B2 (ja) 集積回路
US20070035363A1 (en) Electromagnetic delay line inductance element
JP2006269653A (ja) 積層型電子部品
TW201315010A (zh) 平衡不平衡轉換器
JPH10199729A (ja) 積層型インダクタ
US20010035803A1 (en) LC-included electronic component
JP4009178B2 (ja) ローパスフィルタ
JP2004350143A (ja) バラントランス
US20020079786A1 (en) Piezoelectric resonator
JP2002050740A (ja) スパイラルインダクタ

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TORULE 69(1) EPC, F1205A DATED 29.01.07

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase