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TWI652163B - 高頻電路用銅箔及其製造方法 - Google Patents

高頻電路用銅箔及其製造方法 Download PDF

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TWI652163B TW106139522A TW106139522A TWI652163B TW I652163 B TWI652163 B TW I652163B TW 106139522 A TW106139522 A TW 106139522A TW 106139522 A TW106139522 A TW 106139522A TW I652163 B TWI652163 B TW I652163B
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Abstract

一種高頻電路用銅箔及其製造方法，所述高頻電路用銅箔包括一電鍍銅層、一細微粗化銅層、一鋅鎳(Zn-Ni)鍍層、一防銹層以及一疏水層。細微粗化銅層位於電鍍銅層的一表面，基本上係由粒徑100 nm~200 nm之銅顆粒或銅合金顆粒所組成。鋅鎳鍍層位於細微粗化銅層上，且其包含有90 µg/dm 2~150 µg/dm 2的鋅及75 µg/dm 2~120 µg/dm 2的鎳。防銹層位於鋅鎳鍍層上，且其包含20 µg/dm 2~40 µg/dm 2的鉻。疏水層位於防銹層上，且疏水層具有80度至150度之疏水角度。

Description

高頻電路用銅箔及其製造方法
本發明是有關於一種經表面處理的銅箔，且特別是有關於一種高頻電路用銅箔及其製造方法。
隨著高頻高速傳輸應用的需求日漸殷切，電路板(PCB)材料的要求規格亦逐漸升級，基板材料方面目前市面上已有低傳輸損耗基板(Df<0.005@10GHz)。而高頻電路用銅箔方面，為了因應高頻高速傳輸方面的應用也持續進行改良。
由於PCB的訊號傳輸線是由介電材料與金屬導體組成，其傳輸時所產生的插入損耗亦由介電材料與導體兩者共同貢獻。其中金屬導體所貢獻的損耗必須藉由降低其表面阻抗來達成。當訊號的傳輸頻率提高時，導體內的方波電流會趨向集中在導體表面，此現象稱為集膚效應(skin effect)。就算導體表面光滑，也會因為電流訊號流通的截面積變小，造成表面阻抗上升，從而提高訊號傳輸時的損耗。舉例來說，當傳輸頻率在1GHz時導體集膚深度尚有2μm，但到達10GHz時，集膚深度僅剩下0.66μm。
由於電流訊號流通的截面積變小即會造成表面阻抗上升，再加上銅箔與基板材料壓合面通常都需經過特殊表面處理以提高與基板之接著力，此舉通常使導體表面粗糙化，更提高了表面阻抗而嚴重影響電性表現。
因此，目前亟需發展一種能兼顧與基板之接著力和減少損耗的銅箔。
本發明提供一種高頻電路用銅箔及其製法。
本發明的高頻電路用銅箔包括一電鍍銅層、一細微粗化銅層、一鋅鎳(Zn-Ni)鍍層、一防銹層以及一疏水層。細微粗化銅層位於電鍍銅層的一表面，基本上係由粒徑100nm~200nm之銅顆粒或銅合金顆粒所組成。鋅鎳鍍層位於細微粗化銅層上，且其包含有90μg/dm2~150μg/dm2的鋅及75μg/dm2~120μg/dm2的鎳。防銹層位於鋅鎳鍍層上，且其包含20μg/dm2~40μg/dm2的鉻。疏水層位於防銹層上，且其具有80度至150度之疏水角度。
在本發明的一實施例中，上述鋅鎳鍍層的鎳與上述疏水層的矽之重量比為1.8~4.5。
在本發明的一實施例中，上述鋅鎳鍍層的鋅與上述疏水層的矽之重量比為2.2~5.5。
在本發明的一實施例中，上述銅合金係由銅與選自鈷(Co)、鎳(Ni)、鐵(Fe)及鉬(Mo)所構成群組所形成。
在本發明的一實施例中，上述疏水層係選自由矽烷(silane)材料所構成的群組。
在本發明的一實施例中，上述矽烷包括乙烯基矽烷(vinyl silanc)、環氧基矽烷(epoxy silane)或胺基矽烷(amino silane)。
在本發明的一實施例中，上述乙烯基矽烷包括：乙烯基三甲氧基矽烷或乙烯基三乙氧基矽烷。
在本發明的一實施例中，上述胺基矽烷包括：二胺乙基-3-胺丙基三甲氧基矽烷、二胺乙基-3-胺丙基三乙氧基矽烷、3-胺丙基三甲氧基矽烷或3-胺丙基三乙氧基矽烷。
在本發明的一實施例中，上述高頻電路用銅箔具有介於0.1μm~0.5μm的粗糙度(sRq，又稱為「表面均方根粗糙度」)。
本發明的高頻電路用銅箔的製造方法包括在一電鍍銅層的一表面上依序形成一細微粗化銅層，其基本上係由粒徑100nm~200nm之銅顆粒或銅合金顆粒所組成。然後使用一鋅鎳(Zn-Ni)共電鍍配方進行電鍍3秒以上，以於細微粗化銅層上形成一鋅鎳鍍層，其包含有90μg/dm2~150μg/dm2的鋅及75μg/dm2~120μg/dm2的鎳。於鋅鎳鍍層上形成一防銹層，其包含20μg/dm2~40μg/dm2的鉻。接著，於防銹層上形成一疏水層，其具有80度至150度之疏水角度。
在本發明的另一實施例中，上述鋅鎳共電鍍配方包括鋅、鎳與焦磷酸鉀。
在本發明的另一實施例中，上述鋅鎳鍍層的電鍍時間為3 秒至5秒。
在本發明的另一實施例中，形成上述疏水層所用的矽烷溶液包括乙烯基矽烷(vinyl silane)、環氧基矽烷(epoxy silane)或胺基矽烷(amino silane)。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧高頻電路用銅箔
102‧‧‧電鍍銅層
102a‧‧‧表面
104‧‧‧細微粗化銅層
106‧‧‧鋅鎳鍍層
108‧‧‧防銹層
110‧‧‧疏水層
112‧‧‧水
θ‧‧‧疏水角度
圖1是依照本發明的一實施例的一種高頻電路用銅箔的示意圖。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖，且可能放大或縮小不同的膜層來顯示於單一圖式中。
圖1是依照本發明的一實施例的一種高頻電路用銅箔的示意圖。
請參照圖1，本實施例的高頻電路用銅箔100例如具有介於0.1μm~0.5μm的粗糙度sRq，且高頻電路用銅箔100包括一電鍍銅層102、位於電鍍銅層102的一表面102a之一細微粗化銅層 104、位於細微粗化銅層104上的一鋅鎳(Zn-Ni)鍍層106、位於鋅鎳鍍層106上的一防銹層108以及位於防銹層108上的一疏水層110。
所述細微粗化銅層104基本上是由粒徑100nm~200nm之銅顆粒或銅合金顆粒所組成，且銅合金係由銅與選自鈷(Co)、鎳(Ni)、鐵(Fe)及鉬(Mo)所構成群組所形成，例如銅鐵鉬、銅鈷鎳等；以抑制銅合金顆粒成長的觀點來看，銅合金顆粒的材料可括鉬。由於細微粗化銅層104的粒徑僅一百多奈米，因此可大幅提升高頻電路用銅箔100與高頻樹脂基板材料(未繪示)之密著性，進而降低後續處理所鍍之非銅元素含量而兼顧了電性表現考量。而鋅鎳鍍層106含有90μg/dm2~150μg/dm2的鋅及75μg/dm2~120μg/dm2的鎳；在一實施例中，鋅鎳鍍層106包含有90μg/dm2~130μg/dm2的鋅及75μg/dm2~105μg/dm2的鎳。防銹層108則包含20μg/dm2~40μg/dm2的鉻。疏水層110具有80度至150度之疏水角度θ。在一實施例中，疏水層110係選自由源於矽烷(silane)材料所構成的群組，如乙烯基矽烷(vinyl silane)、環氧基矽烷(epoxy silane)或胺基矽烷(amino silane)。在一實施例中，上述乙烯基矽烷例如但不限於：乙烯基三甲氧基矽烷或乙烯基三乙氧基矽烷、上述環氧基矽烷例如但不限於：環氧官能甲氧基矽烷、上述胺基矽烷可列聚但不限於：二胺乙基-3-胺丙基三甲氧基矽烷、二胺乙基-3-胺丙基三乙氧基矽烷、3-胺丙基三甲氧基矽烷或3-胺丙基三乙氧基矽烷。在本實施例中，高頻電路用銅箔100的粗糙度sRq可介於 0.1μm~0.5μm。
而且，因為各層的厚度極薄，所以各成分的含量範圍是根據表面成分分析所得到；亦即，各層的上述元素成分範圍與比例是經由表面成分分析所得到的。在一實施例中，鋅鎳鍍層106的鎳與疏水層110的矽之重量比(Ni/Si的重量比)為1.8~4.5；鋅鎳鍍層106的鋅與疏水層110的矽之重量比(Zn/Si的重量比)為2.2~5.5。若Zn/Si值在5.5以下，不但能提升耐熱性還能維持銅箔的耐酸性，Zn/Si值在2.2以上則可具有耐熱性；若Ni/Si值在4.5以下則表面阻抗不致增加且適於蝕刻作業，若Ni/Si值在1.8以上則可具有耐酸耐熱性；若Cr/Si值在1.6以下則可在表面耐氧化性增加的同時表面阻抗增加幅度低，而適於高頻傳輸，若Cr/Si值在0.5以上可則具有耐氧化性。
以下列舉實驗來驗證本發明的功效，但本發明並不侷限於以下的內容。
實驗例1
取Rz<1.5μm的生箔(電鍍銅層)，其一表面經細微粗化處理，形成一細微粗化銅層。所述細微粗化處理是以低銅含量硫酸銅系藥水為基礎，添加Fe、Mo作為粗化處理抑制劑(細微粗化藥水配方為Cu：2g/L、硫酸：90g/L、Fe：100ppm、Mo：400ppm)，使表面生成顆粒尺寸均勻細化，並控制電鍍條件，使生成之顆粒固著於電鍍銅層表面。所述電鍍條件：成核電流密度：6A/dm2，覆蓋電流密度：1.2A/dm2，固著電鍍條件：0.5A/dm2。電鍍程序： 成核電鍍3秒再覆蓋電鍍5秒。此程序循環作用2次後，再進行固著電鍍10秒，即得表面由粒徑100至200奈米之銅瘤覆蓋的細微粗化銅層。
接著，於細微粗化銅層上以Zn-Ni共電鍍配方電鍍4秒鐘(共電鍍配方為Zn：2g/L、Ni：0.75g/L、焦磷酸鉀：60g/L)，再將其浸漬於鉻酸溶液中約10至15秒，最後再噴附上N-二胺乙基-3-胺丙基三甲氧基矽烷溶液(KBM-603)，前述矽烷濃度為0.5vol%。噴附完畢後再以105℃烘乾5分鐘即完成。
實驗例2
採用與實驗例1相同的製備方式，但其中所用的矽烷改為3-胺丙基三乙氧基矽烷(KBE-903)。
實驗例3
採用與實驗例1相同的製備方式，但其中所用的矽烷改為乙烯基三甲氧基矽烷(KBM-1003)。
對照例1
採用與實驗例1相同的製備方式，但其中省略噴附矽烷的步驟，而是直接以105℃烘乾5分鐘。
將實驗例1~3與對照例1的銅箔產品分別進行接觸角(疏水角度)量測以及與高頻預浸體(prepreg)搭配之抗撕強度(peel strength)測試，其結果顯示於下表一。其中，抗撕強度測試是經熱壓後所測得之抗撕強度。另外，對實驗例1~3及對照例1~2的銅箔產品以白光干涉法(依ISO25178規範)量測其粗糙度sRq，其結 果顯示於下表一。
從表一可得到，具有矽烷處理過的表面(含有疏水層)的接觸角比沒有矽烷處理過的表面高，且抗撕強度較佳。
實驗例4
採用與實驗例2相同的方式，但以Zn-Ni共電鍍配方電鍍3秒。
實驗例5
採用與實驗例2相同的方式，但以Zn-Ni共電鍍配方電鍍5秒。
將實驗例2和實驗例4~5的銅箔產品分別進行表面成份分析，結果顯示於下表二。
從表二可得到，以共電鍍3秒至5秒的各成分範圍，例如含有90μg/dm2~150μg/dm2的鋅、75μg/dm2~120μg/dm2的鎳、20μg/dm2~40μg/dm2的鉻。
實驗例6
採用與實驗例2相同的方式，但Zn-Ni共電鍍時間不同，後續鉻酸與silane處理均相同(0.5vol%之KBE-903)。對於耐酸(浸漬於18%HCl中1小時)、耐沸水(浸漬於沸水中煮沸2小時)試驗後抗撕強度變化顯示於表三。
由表三可知經Zn-Ni共電鍍3秒以上之表面細微粗化處理銅箔，即銅箔表面含有90μg/dm2~150μg/dm2的鋅、75μg/dm2~120μg/dm2的鎳、20μg/dm2~40μg/dm2的鉻，均可通過耐酸、耐沸水測試。而表面鋅含量低於90μg/dm2、鎳含量低於75μg/dm2、鉻含量低於20μg/dm2，則因耐酸性與耐熱性不足，經耐酸、耐沸水測試後其抗撕強度已降至0.6kg/cm以下。
綜上所述，本發明藉由細微粗化技術在銅箔表面製作粒徑小的細微粗化銅層並搭配特定的鋅鎳鍍層、防銹層以及疏水 層，故可得到表面粗糙度低且表面合金元素含量低的高頻電路用銅箔，其與高頻基板材料具有良好之接著力並且利於高頻傳輸。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (12)

  1. 一種高頻電路用銅箔，包括：一電鍍銅層；一細微粗化銅層，位於該電鍍銅層的一表面，基本上係由粒徑100nm~200nm之銅顆粒或銅合金顆粒所組成；一鋅鎳(Zn-Ni)鍍層，位於該細微粗化銅層上，該鋅鎳鍍層包含有90μg/dm2~150μg/dm2的鋅及75μg/dm2~120μg/dm2的鎳；一防銹層，位於該鋅鎳鍍層上，該防銹層包含20μg/dm2~40μg/dm2的鉻；以及一疏水層，位於該防銹層上，該疏水層具有80度至150度之疏水角度，其中該鋅鎳鍍層的鎳與該疏水層的矽之重量比為1.8~4.5。
  2. 如申請專利範圍第1項所述的高頻電路用銅箔，其中該疏水層係選自由矽烷(silane)材料所構成的群組。
  3. 如申請專利範圍第1項所述的高頻電路用銅箔，其中該鋅鎳鍍層的鋅與該疏水層的矽之重量比為2.2~5.5。
  4. 如申請專利範圍第1項所述的高頻電路用銅箔，其中該銅合金係由銅與選自Co、Ni、Fe及Mo所構成群組所形成。
  5. 如申請專利範圍第2項所述的高頻電路用銅箔，其中該矽烷包括乙烯基矽烷、環氧基矽烷或胺基矽烷。
  6. 如申請專利範圍第5項所述的高頻電路用銅箔，其中該胺基矽烷包括：二胺乙基-3-胺丙基三甲氧基矽烷、二胺乙基-3-胺丙基三乙氧基矽烷、3-胺丙基三甲氧基矽烷或3-胺丙基三乙氧基矽烷。
  7. 如申請專利範圍第5項所述的高頻電路用銅箔，其中該乙烯基矽烷包括：乙烯基三甲氧基矽烷或乙烯基三乙氧基矽烷。
  8. 如申請專利範圍第1項所述的高頻電路用銅箔，其粗糙度sRq介於0.1μm~0.5μm。
  9. 一種高頻電路用銅箔的製造方法，包括：於一電鍍銅層的一表面上形成一細微粗化銅層，該細微粗化銅層基本上係由粒徑100nm~200nm之銅顆粒或銅合金顆粒所組成；使用一鋅鎳(Zn-Ni)共電鍍配方進行電鍍3秒以上，以於該細微粗化銅層上形成一鋅鎳鍍層，該鋅鎳鍍層包含有90μg/dm2~150μg/dm2的鋅及75μg/dm2~120μg/dm2的鎳；於該鋅鎳鍍層上形成一防銹層，該防銹層包含20μg/dm2~40μg/dm2的鉻；以及於該防銹層上形成一疏水層，該疏水層具有80度至150度之疏水角度，其中該鋅鎳鍍層的鎳與該疏水層的矽之重量比為1.8~4.5。
  10. 如申請專利範圍第9項所述的高頻電路用銅箔的製造方法，其中該鋅鎳共電鍍配方包括鋅、鎳與焦磷酸鉀。
  11. 如申請專利範圍第9項所述的高頻電路用銅箔的製造方法，其中形成該鋅鎳鍍層的該電鍍的時間為3秒至5秒。
  12. 如申請專利範圍第9項所述的高頻電路用銅箔的製造方法，其中形成該疏水層所用的矽烷溶液包括乙烯基矽烷、環氧基矽烷或胺基矽烷。
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