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TWI518853B - 半導體封裝件及其製法 - Google Patents

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TWI518853B
TWI518853B TW102141210A TW102141210A TWI518853B TW I518853 B TWI518853 B TW I518853B TW 102141210 A TW102141210 A TW 102141210A TW 102141210 A TW102141210 A TW 102141210A TW I518853 B TWI518853 B TW I518853B
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semiconductor wafer
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semiconductor
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陳彥亨
張江城
黃榮邦
劉鴻汶
紀傑元
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矽品精密工業股份有限公司
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Description

半導體封裝件及其製法
本發明係有關於一種半導體封裝件及其製法，尤指一種具有介電層的半導體封裝件及其製法。
隨著半導體技術的演進，半導體業者已開發出不同的封裝型態，而為了追求半導體封裝件之輕薄短小，遂發展出一種可提供較充足的表面區域以承載較多的輸入/輸出(I/O)之晶圓級晶片尺寸封裝(Wafer Level Chip Scale Package，WLCSP)，且復可於半導體晶片上形成線路重佈層(redistribution layer，RDL)，以將半導體晶片上的銲墊重新分配至所欲位置。
然而，於此種封裝件之製法中，為了使加工步驟簡便且良率佳，半導體晶片常需藉由一膠體固定於承載件上。
第1A至1D圖所示者，係習知之晶圓級晶片尺寸封裝件之製法的剖視圖。
如第1A圖所示，於一承載件10上黏貼熱發泡膠帶101，並於該熱發泡膠帶101上之預定位置A上設置半導體晶片11，該半導體晶片11具有複數電極墊110。
接著，如第1B圖所示，以壓合機將加熱後的壓合膠膜12壓合於該熱發泡膠帶101上，並包覆該半導體晶片11。
如第1C圖所示，移除該承載件10及熱發泡膠帶101，以外露該半導體晶片11及其電極墊110。
如第1D圖所示，將包括介電層151、線路層152及保護層153之線路重佈結構15形成於該半導體晶片11及壓合膠膜12之上，並利用該線路層152之導電盲孔150電性連接該電極墊110。
然而，如第1D圖之左半邊所示，由於壓合機壓合時，加熱後的壓合膠膜12會產生流動性，並推擠該半導體晶片11，使其大幅位移，超出所能容忍的範圍，進而使該導電盲孔150無法有效電性連接該電極墊110，造成後續製程發生異常，產品良率下降。
因此，如何避免上述習知技術中之種種問題，實已成為目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體封裝件之製法，係包括：提供一其上具有剝離層之承載板；於該剝離層上接置具有相對之作用面與非作用面的半導體晶片，該半導體晶片之作用面係面向該剝離層，且該半導體晶片之非作用面上係形成有疏水層；於該剝離層未設有該半導體晶片之表面上形成介電層；於該疏水層與介電層上覆蓋封裝膠體；於該封裝膠體上壓合一基板；以及移除 該承載板與剝離層，以外露該半導體晶片之作用面。
本發明提供一種半導體封裝件之製法，係包括：於一承載板上形成剝離層；於該剝離層上接置具有相對之作用面與非作用面的半導體晶片，該半導體晶片之作用面係面向該剝離層，且該半導體晶片之非作用面上係形成有疏水層；於該剝離層未設有該半導體晶片之表面上形成介電層；於該疏水層與介電層上覆蓋封裝膠體；於該封裝膠體上壓合一基板；以及移除該承載板與剝離層，以外露該半導體晶片之作用面。
於一具體實施例中，於移除該承載板與剝離層後，復包括於該介電層與作用面上形成電性連接該半導體晶片的線路重佈層，並於形成該線路重佈層後，復包括移除該基板，且復包括於該線路重佈層上形成複數導電元件，並於形成該等導電元件後，復包括移除該基板。
於前述之半導體封裝件之製法中，該剝離層接觸該半導體晶片之表面係具有黏性，移除該承載板與剝離層之方式係以雷射燒灼、化學浸泡或機械剝離來移除該剝離層，且該疏水層係屬於自組裝單層。
依上所述之半導體封裝件之製法，形成該疏水層之材質係為OTS(octadecyltrichlorosilane)、ODS(octadecyltrimethoxysilane)、OTE(octadecyltriethoxysilane)、DTS(decyltrichlorosilane)、GPTS((3-glycidoxypropyl)trimethoxysilane)、PTS(propyltrichlorosilane)、HMDS(Hexamethyldisilazane) 或ODT(Octadecanethiol)。
於本發明之半導體封裝件之製法中，該基板係為晶圓，且該基板之材質係為無機材質或有機材質。
本發明提供一種半導體封裝件，係包括：介電層；封裝膠體，係形成於該介電層上；以及半導體晶片，係嵌埋於該介電層與封裝膠體中，且該半導體晶片具有相對之作用面與非作用面，該作用面係外露於該介電層，且該非作用面上係形成有疏水層。
所述之半導體封裝件中，復包括基板，係設於該封裝膠體上，使該封裝膠體位於該介電層與基板之間。
於前述之半導體封裝件中，復包括線路重佈層，係形成於該介電層與作用面上，且電性連接該半導體晶片，又復包括複數導電元件，係形成於該線路重佈層上。
本實施例之半導體封裝件的疏水層係屬於自組裝單層(self assembled monolayer，SAM)。
所述之半導體封裝件中，形成該疏水層之材質係為OTS(octadecyltrichlorosilane)、ODS(octadecyltrimethoxysilane)、OTE(octadecyltriethoxysilane)、DTS(decyltrichlorosilane)、GPTS((3-glycidoxypropyl)trimethoxysilane)、PTS(propyltrichlorosilane)、HMDS(Hexamethyldisilazane)或ODT(Octadecanethiol)，且該基板係為晶圓，該基板之材質係為無機材質或有機材質。
由上可知，因為本發明係以介電層來固定半導體晶片 的位置，故能避免半導體晶片於壓合過程中偏移，進而提高半導體封裝件的良率。
10‧‧‧承載件
101‧‧‧熱發泡膠帶
A‧‧‧預定位置
11、20’‧‧‧半導體晶片
110、201‧‧‧電極墊
12‧‧‧壓合膠膜
15‧‧‧線路重佈結構
151‧‧‧介電層
152‧‧‧線路層
153‧‧‧保護層
150‧‧‧導電盲孔
20‧‧‧半導體晶圓
20a‧‧‧作用面
20b‧‧‧非作用面
21‧‧‧疏水層
30‧‧‧承載板
31‧‧‧剝離層
32‧‧‧介電層
33‧‧‧封裝膠體
34‧‧‧基板
35‧‧‧線路重佈層
36‧‧‧導電元件
第1A至1D圖所示者係習知之晶圓級晶片尺寸封裝件之製法的剖視圖；以及第2A至2J圖所示者係本發明之半導體封裝件之製法的剖視圖，其中，第2I’與2J’圖係第2I與2J圖的另一實施態樣。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2J圖所示者，係本發明之半導體封裝件之製法的剖視圖，其中，第2I’與2J’圖係第2I與2J圖的另一 實施態樣。
如第2A圖所示，提供一具有相對之作用面20a與非作用面20b的半導體晶圓20，且該作用面20a上形成有複數電極墊201。
如第2B圖所示，於該半導體晶圓20之非作用面20b上形成疏水層21，該疏水層21係可屬於自組裝單層(self assembled monolayer，SAM)，該疏水層21之厚度較佳為1.5奈米，但不以此為限，形成該疏水層21之材質可為OTS(octadecyltrichlorosilane)、ODS(octadecyltrimethoxysilane)、OTE(octadecyltriethoxysilane)、DTS(decyltrichlorosilane)、GPTS((3-glycidoxypropyl)trimethoxysilane)、PTS(propyltrichlorosilane)、HMDS(Hexamethyldisilazane)或ODT(Octadecanethiol)。
如第2C圖所示，進行切單步驟，以構成複數半導體晶片20’。
如第2D圖所示，於一承載板30上形成剝離層(release layer)31；或者，提供一其上具有剝離層31之承載板30。
如第2E圖所示，於該剝離層31上接置複數該半導體晶片20’，該半導體晶片20’之作用面20a係面向該剝離層31，且該剝離層31接觸該半導體晶片20’之表面係具有黏性。
如第2F圖所示，於該剝離層31未設有該半導體晶片20’之表面上形成介電層32，該介電層32可為阻層，由於 該半導體晶片20’之非作用面20b上形成有疏水層21，所以該介電層32不易附著在該疏水層21上。
如第2G圖所示，於該疏水層21與介電層32上覆蓋封裝膠體33，並於該封裝膠體33上壓合一基板34，且該基板34之材質係為無機材質或有機材質。
該基板34可為半導體晶圓，形成該半導體晶圓之材質係例如矽(Si)、陶瓷、碳化矽(SiC)、二氧化矽(SiO2)、砷化鎵(gallium arsenide，GaAs)、磷砷化鎵(gallium arsenide phosphide，GaAsP)、磷化銦(indium phosphide，InP)、砷化鋁鎵(gallium aluminum arsenide，GaAlAs)或磷化銦鎵(indium gallium phosphide，InGaP)等。
如第2H圖所示，以例如雷射燒灼、化學浸泡或機械剝離之方式移除該剝離層31，進而移除該承載板30與剝離層31，以外露該半導體晶片20’之作用面20a。
如第2I圖所示，於該介電層32與作用面20a上形成電性連接該半導體晶片20’的線路重佈層35，並於該線路重佈層35上形成複數例如銲球的導電元件36。
如第2J圖所示，進行切單步驟，使一半導體封裝件中僅包含一該半導體晶片20’，但該半導體晶片20’之數量並不以此為限。
或者，如第2I’與2J’圖所示，藉由該封裝膠體33與基板34之間的離型層(未圖示)以剝除該基板34。
本發明復揭露一種半導體封裝件，係包括：介電層32；封裝膠體33，係形成於該介電層32上；以及半導體 晶片20’，係嵌埋於該介電層32與封裝膠體33中，且具有相對之作用面20a與非作用面20b，該作用面20a係外露於該介電層32，且該非作用面20b上係形成有疏水層21。
於前述之半導體封裝件中，復包括基板34，係設於該封裝膠體33上，使該封裝膠體33位於該介電層32與基板34之間，又復包括線路重佈層35，係形成於該介電層32與作用面20a上，且電性連接該半導體晶片20’，又復包括複數導電元件36，係形成於該線路重佈層35上。
本實施例之半導體封裝件的疏水層21係屬於自組裝單層(self assembled monolayer，SAM)，且該疏水層21之厚度係為1.5奈米。
所述之半導體封裝件中，形成該疏水層21之材質係為OTS(octadecyltrichlorosilane)、ODS(octadecyltrimethoxysilane)、OTE(octadecyltriethoxysilane)、DTS(decyltrichlorosilane)、GPTS((3-glycidoxypropyl)trimethoxysilane)、PTS(propyltrichlorosilane)、HMDS(Hexamethyldisilazane)或ODT(Octadecanethiol)，且該基板34係為晶圓，形成該晶圓之材質係無機材質或有機材質，該無機材質係例如陶瓷、碳化矽(SiC)、二氧化矽(SiO2)或半導體(例如矽(Si)、砷化鎵(gallium arsenide，GaAs)、磷砷化鎵(gallium arsenide phosphide，GaAsP)、磷化銦(indium phosphide，InP)、砷化鋁鎵(gallium aluminum arsenide，GaAlAs)或磷化銦鎵(indium gallium phosphide，InGaP)) 等，該有機材質係例如塑膠、玻璃纖維強化樹脂(例如BT(bismaleimide-triazine))、玻璃纖維強化環氧樹脂(fiberglass reinforced epoxy resin)(例如FR-4)或環氧樹脂(epoxy)等。
綜上所述，相較於習知技術，由於本發明係於半導體晶片之非作用面上形成有疏水層，使後續之介電層形成於半導體晶片的周緣，以固定半導體晶片的位置，避免半導體晶片於壓合過程中偏移，進而提高半導體封裝件的良率，降低製程成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20’‧‧‧半導體晶片
201‧‧‧電極墊
20a‧‧‧作用面
20b‧‧‧非作用面
21‧‧‧疏水層
32‧‧‧介電層
33‧‧‧封裝膠體
34‧‧‧基板
35‧‧‧線路重佈層
36‧‧‧導電元件

Claims (20)

  1. 一種半導體封裝件，係包括：介電層；封裝膠體，係形成於該介電層上；以及半導體晶片，係嵌埋於該介電層與封裝膠體中，且該半導體晶片具有相對之作用面與非作用面，該作用面係外露於該介電層，且該非作用面上係直接接觸設置有疏水層。
  2. 如申請專利範圍第1項所述之半導體封裝件，復包括基板，係設於該封裝膠體上，使該封裝膠體位於該介電層與基板之間。
  3. 如申請專利範圍第1項所述之半導體封裝件，復包括線路重佈層，係形成於該介電層與作用面上，且電性連接該半導體晶片。
  4. 如申請專利範圍第3項所述之半導體封裝件，復包括複數導電元件，係形成於該線路重佈層上。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該疏水層係屬於自組裝單層。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，形成該疏水層之材質係為OTS(octadecyltrichlorosilane)、ODS(octadecyltrimethoxysilane)、OTE(octadecyltriethoxysilane)、DTS(decyltrichlorosilane)、GPTS((3-glycidoxypropyl) trimethoxysilane)、PTS(propyltrichlorosilane)、HMDS(Hexamethyldisilazane)或ODT(Octadecanethiol)。
  7. 如申請專利範圍第2項所述之半導體封裝件，其中，該基板係為晶圓。
  8. 如申請專利範圍第2項所述之半導體封裝件，其中，該基板之材質係為無機材質或有機材質。
  9. 一種半導體封裝件之製法，係包括：提供一其上具有剝離層之承載板；於該剝離層上接置具有相對之作用面與非作用面的半導體晶片，該半導體晶片之作用面係面向該剝離層，且該半導體晶片之非作用面上係直接接觸設置有疏水層；於該剝離層未設有該半導體晶片之表面上形成介電層；於該疏水層與介電層上覆蓋封裝膠體；於該封裝膠體上壓合一基板；以及移除該承載板與剝離層，以外露該半導體晶片之作用面。
  10. 一種半導體封裝件之製法，係包括：於一承載板上形成剝離層；於該剝離層上接置具有相對之作用面與非作用面的半導體晶片，該半導體晶片之作用面係面向該剝離層，且該半導體晶片之非作用面上係直接接觸設置有疏水層； 於該剝離層未設有該半導體晶片之表面上形成介電層；於該疏水層與介電層上覆蓋封裝膠體；於該封裝膠體上壓合一基板；以及移除該承載板與剝離層，以外露該半導體晶片之作用面。
  11. 如申請專利範圍第9或10項所述之半導體封裝件之製法，於移除該承載板與剝離層後，復包括於該介電層與作用面上形成電性連接該半導體晶片的線路重佈層。
  12. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括於該線路重佈層上形成複數導電元件。
  13. 如申請專利範圍第11項所述之半導體封裝件之製法，於形成該線路重佈層後，復包括移除該基板。
  14. 如申請專利範圍第12項所述之半導體封裝件之製法，於形成該等導電元件後，復包括移除該基板。
  15. 如申請專利範圍第9或10項所述之半導體封裝件之製法，其中，該剝離層接觸該半導體晶片之表面係具有黏性。
  16. 如申請專利範圍第9或10項所述之半導體封裝件之製法，其中，移除該承載板與剝離層之方式係以雷射燒灼、化學浸泡或機械剝離來移除該剝離層。
  17. 如申請專利範圍第9或10項所述之半導體封裝件之製法，其中，該疏水層係屬於自組裝單層。
  18. 如申請專利範圍第9或10項所述之半導體封裝件之製法，其中，形成該疏水層之材質係為OTS(octadecyltrichlorosilane)、ODS(octadecyltrimethoxysilane)、OTE(0ctadecyltriethoxysilane)、DTS(decyltrichlorosilane)、GPTS((3-glycidoxypropyl)trimethoxysilane)、PTS(propyltrichlorosilane)、HMDS(Hexamethyldisilazane)或ODT(Octadecanethiol)。
  19. 如申請專利範圍第9或10項所述之半導體封裝件之製法，其中，該基板係為晶圓。
  20. 如申請專利範圍第9或10項所述之半導體封裝件之製法，其中，該基板之材質係為無機材質或有機材質。
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