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TWI517404B - 具有軸向工程的半導體及閘極金屬化之垂直奈米線電晶體 - Google Patents

具有軸向工程的半導體及閘極金屬化之垂直奈米線電晶體 Download PDF

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TWI517404B
TWI517404B TW102140291A TW102140291A TWI517404B TW I517404 B TWI517404 B TW I517404B TW 102140291 A TW102140291 A TW 102140291A TW 102140291 A TW102140291 A TW 102140291A TW I517404 B TWI517404 B TW I517404B
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layer
channel
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semiconductor
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布萊恩 道爾
羅沙 寇利爾
烏戴 沙
查爾斯 郭
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英特爾股份有限公司
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Description

具有軸向工程的半導體及閘極金屬化之垂直奈米線電晶體
本發明實施例一般關於採用於微電子之金屬氧化物半導體場效電晶體(MOSFETS)，且特別是關於垂直定向奈米線(vertical oriented nanowire)MOSFETS。
慣用的MOS電晶體以由橫跨基板之頂端表面之距離所分開的兩個源極/汲極區域來典型地側向定向。在所謂「平面(planar)」及「非平面(non-planar)」電晶體中，像是三閘或具有「環繞式閘極(gate all around)」的奈米線電晶體之架構，第一源極/汲極材料典型地與第二源極/汲極材料之者相同，因為選擇性地對另一者而可控制地製造源極/汲極材料之其中之一者是困難的，特別是考慮到他們之間微型側向間距(例如，~30nm或更小)。如此一來，達成具有高驅動電流及/或低漏電流之側向FETs隨著持續微縮電晶體維度而變得逐漸困難。
在垂直定向MOS電晶體(亦即，垂直FETs)中，隨著閘極電極控制配置於第一及第二源極/汲極之間的通道，第一源極/汲極配置在第二源極/汲極層之上。典型地垂直FET具有實質上勻質(homogenous)的晶體成分，僅隨摻雜劑種類改變，且例如藉植入摻雜劑種類(例如，n型)於第一源極/汲極區域所製造，實質如同施作於側向定向裝置一樣。半導體之垂直支柱經由已植入的源極/汲極接著被圖形化(例如，藉由向異性蝕刻(anisotropic etch))以曝露下層的半導體，在其點處而施行第二植入以形成第二源極/汲極。最後，形成閘極堆疊。當這類垂直定向電晶體可找到於其中側向定向MOS電晶體被其它系統級(system-level)約束(例如，在於其中垂直定向記憶體結構存在之記憶體裝置上，以及存取電晶體可在垂直中有利的定向)危害之裝置上的應用的同時，慣用的垂直電晶體在對照驅動電流及/或漏電流等方面對平面裝置提供鮮少的益處。
100‧‧‧垂直奈米線電晶體
105‧‧‧基板
111A‧‧‧源極半導體層
111B‧‧‧通道半導體層
111C‧‧‧汲極半導體層
130‧‧‧源極區域
132‧‧‧介電質
135‧‧‧通道區域
140‧‧‧汲極區域
150A‧‧‧閘極介電質
150B‧‧‧金屬閘極電極
160‧‧‧介電質
170‧‧‧金屬化
201‧‧‧垂直奈米線電晶體
211‧‧‧半導體層
202‧‧‧垂直奈米線電晶體
203‧‧‧垂直奈米線電晶體
111B1~111B4‧‧‧層
204‧‧‧垂直奈米線電晶體
213‧‧‧磊晶注入層
205‧‧‧垂直奈米線電晶體
206‧‧‧垂直奈米線電晶體
301‧‧‧垂直奈米線電晶體
302‧‧‧垂直奈米線電晶體
150B1‧‧‧閘極電極材料
150B2‧‧‧閘極電極材料
405‧‧‧基板
411A‧‧‧源極層
411B‧‧‧通道層
411C‧‧‧汲極層
440‧‧‧介電質層
460‧‧‧環形凹槽
450B1‧‧‧閘極電極材料
450B2‧‧‧閘極電極材料
465‧‧‧介電質
505‧‧‧晶體半導體基板
511A‧‧‧源極半導體層
546‧‧‧遮罩
511B‧‧‧半導體通道層
511C‧‧‧汲極半導體層
550A‧‧‧閘極介電質
550B1‧‧‧閘極電極材料
550B2‧‧‧閘極電極材料
600‧‧‧行動計算平台
605‧‧‧顯示螢幕
610‧‧‧SOC
611‧‧‧控制器
615‧‧‧電源管理積體電路
625‧‧‧RF積體電路
660‧‧‧矽基板
677‧‧‧記憶體
700‧‧‧計算裝置
702‧‧‧板
704‧‧‧處理器
706‧‧‧通訊晶片
本發明實施例藉由範例的方式闡述(而非限制)於所附的圖式之圖中，其中：圖1為依據實施例之垂直奈米線電晶體的等距說明；圖2A為依據實施例以軸分化的源極與汲極半導體之垂直奈米線電晶體的剖面視圖； 圖2B為依據實施例比較具有兩個有效電子質量的電晶體模擬比較具有一個有效電子質量之電晶體的圖形；圖2C與2D為依據實施例具有應變半導體通道的垂直奈米線電晶體之剖面視圖；圖2E為依據實施例具有增強速度注入層的垂直奈米線電晶體之剖面視圖；圖2F為依據實施例具有應變半導體通道及增強速度注入層的垂直奈米線電晶體之剖面視圖；圖2G為依據實施例具有閘流管類型主動層堆疊的垂直奈米線電晶體之剖面視圖；圖3A為依據實施例具有軸向工程閘極電極功函數的垂直奈米線電晶體之剖面視圖；圖3B為依據本發明實施例用於單一功函數閘極電極與軸向工程雙功函數閘極電極的帶示意圖之比較；圖3C為依據本發明實施例對於具有單一功函數閘極電極與軸向工程雙功函數閘極電極之電晶體比較驅動電流與漏電流的圖表；圖3D為依據實施例具有軸向工程通道半導體與軸向工程閘極電極的垂直奈米線電晶體之剖面視圖；圖4A、4B、4C及4D為依據實施例描述在垂直奈米線電晶體之製造中施行的某些操作之剖面視圖；圖5A、5B、5C及5D為依據實施例描述施行在垂直奈米線電晶體之製造中的某些操作之剖面視圖； 圖6為依據本發明實施例採用垂直定向電晶體的行動計算平台之功能方塊圖；以及圖7闡述依據實施例之計算裝置之功能方塊圖。
【發明內容及實施方式】
在下列說明中，提出眾多的細節。然而，將明顯的是，對於本領域具有通常知識者來說，本發明可不以這些特定的細節來實作。在一些實例中，熟知的方法及裝置以方塊圖形式繪示，而非詳述，以避免模糊本發明。遍及本說明書參照的「實施例」或「在一實施例中」意味與該實施例有關而描述的特別的特徵、結構、功能或特性包括在本發明之至少一實施例中。因此，遍及本說明書各處的詞彙「在實施例中」之出現並不必然指本發明之同一實施例。進一步而言，特別特徵、結構、功能或特性可以任何適合的方式在一或更多實施例中結合。例如，第一實施例可與第二實施例結合於此二實施例並非結構地或功能地彼此互斥之任何處。
述語「耦接」與「連接」，及他們的衍生詞，在此可用以說明構件之間的結構關係。應理解，這些術語並不擬作為彼此的同義字。相反的，在特定實施例中，「連接」可用以指示二或更多元件彼此直接實體或電接觸。「耦接」可用以指示二或更多元件不是直接就是間接的(具有介於他們間其它介於中間的元件)彼此實體或電 接觸，及/或二或更多元件彼此合作或互動(例如，當在因果關係中(cause an effect relationship)時)。
於此使用的術語「之上(over)」、「之下(under)」、「之間(between)」及「上頭(on)」參照一構件或材料層對照其它的構件或層之相對位置其中這類實體關係對於在組合件之內文或是在微型機器堆疊之材料層的內文中的機械構件是值得注意的。配置在另一層(構件)之上或之下的一層(構件)可直接與又另一層(構件)接觸或可具有一或更多中間層(構件)。再者，配置於兩層(構件)之間的一層(構件)可直接與該兩層(構件)接觸或可具有一或更多中間層(構件)。相對的，第一層(構件)在第二層(構件)「上頭」係直接與該第二層(構件)接觸。
於此說明之垂直奈米線電晶體的實施例採用沿著電晶體之縱向長度的半導體及/或閘極電極成分分化。換句話說，平行於在奈米線電晶體中的電流(current flow)之軸方向(axial direction)，改變源極、汲極及通道半導體或閘極電極之至少其一者的成分。如在此所採用的，「成分」僅參照至本質中性半導體晶格原子，且不包括非本質施體或受體元素。在某些這類實施例中，軸向工程電晶體達成比慣用的、實質的同質成分之相似尺寸的垂直奈米線電晶體較高的「開-狀態」(驅動)電流及/或較低「閉-狀態」(漏電)電流。一般而言，利用於此說明的奈米線電晶體之垂直定向以實行在平行於源極到汲極電流之第一及第二源極/汲極過渡區域之間的成分改變(亦即，平行於閘 極長度Lg)。這類實施例善用由磊晶及某些沉積製程給予的原子層控制(例如，原子層沉積)。當這類製程已先前的在製造側向FETs中採用的同時，以這類製程完成任何成分的變化會典型地垂直於電流之方向(亦即，垂直於Lg)。如在此進一步說明的，透過軸向工程奈米線MOSFET，許多裝置效能增強是可能的。
圖1為示範性垂直奈米線電晶體100之等距說明，其可依據本發明之實施例製造以沿著縱向軸A之長度(在圖1中以虛線標示)具有成分改變。對於垂直奈米線電晶體100，半導體奈米線為對照基板105之垂直定向使得張拓源極/汲極區域兩者之縱向長度L為沿著z維度(垂直於基板105之頂端表面的平面)且橫過奈米線的寬度W(例如，5~50nm)與由奈米線佔據的基板105之面域相符。垂直電晶體100在包括配置於汲極區域140與源極區域130之間的通道區域135之一或更多電晶體之功能區域中沿著縱向長度L而包含一或更多半導體材料。在此組態中，電晶體100之源極配置在基板105上頭。然而，替代的是，可反向電晶體100以具有「向下汲極」定向。在垂直形式中，電晶體100具有臨界尺度(critical dimension)，像是由材料層厚度所界定的通道長度或Lg(例如，15nm)，其例如藉由不是磊晶生長就是原子層沉積(ALD；atomic layer deposition)處理而能非常良好的控制(例如，到1nm)。進一步而言，磊晶層厚度不受到電阻性表面進一步限制，電阻性表面散布常見於側向裝置的問 題。
一般而言，基板105為晶體半導體(crystalline semiconductor)(例如，實質上的單晶體(monocrystalline))，具有為IV族材料(例如，Si、Ge、SiGe、SiC)的一實施例及為III-V族材料(例如InAlAs、AlGaAs等)的另一實施例。在實施例中，基板105之頂端表面為(110)晶面(crystal surface)，在其中的情形電晶體通道定向為<110>。在另一實施例中，基板105之頂端表面為(100)晶面，在其中的情形電晶體通道定向為<100>。取決於實施例，基板105可包括一或更多緩衝層(buffer layer)及/或其中電晶體100配置於非矽頂端表面上頭的傳統層。緩衝層可為任何在所屬領域已知的變質系統(metamorphic system)以適應介於下層處理基板、典型地矽及非矽半導體表面材料(例如，Ge、III-V族等)之間的一或更多的晶格或熱錯配(thermal mismatch)。傳統的層可為任何配置在用以到達基板105之頂端(生長)表面的緩衝層上頭(例如，改變SiGe濃度的，或改變III-V成分的)假形態(pseudomorphic)層。
對於奈米線電晶體100所採用的半導體層可為IV族(例如，Si、Ge或SiGe合金)、III-V族(例如，InAs、InGaAs、InAlAs等)或兩者的結合(即，Ge之層與一或更多III-V族層)。在示範性實施例中，源極區域130配置於基板105上頭，且為至少一源極半導體層111A組成的，其可為與基板105之頂端半導體表面相同的材料 (例如，矽)。源極半導體係重摻雜(例如，對於NMOSFET之n型)在所屬技術領域慣用的任何摻雜階數。當源極半導體層111A為合金的情形，低帶隙材料可使用用於NMOSFET實施例。與源極半導體層111A接觸的不是接觸金屬化(例如，矽化物等，未描繪)就是嵌入的源極線，其可出現在基板105上(未描繪)以接觸源極半導體層111A之底端表面。介電質132完全的包圍源極半導體層111A及或接觸金屬化。
配置在源極半導體層111A之上的是通道半導體層111B。如另外於此說明的，通道半導體層111B可包括一或更多組成的變異為Lg之函數。然而一般而言，通道半導體層111B係未摻雜或在源極半導體中以陡陗變遷的摻雜劑物種濃度於在通道半導體層111B及源極半導體層111A之間的介面輕摻雜。在示範性實施例中，n型(或p型)摻雜源極半導體111A毗鄰輕摻雜，或者近似δ-摻雜分佈(δ-doping profile)之本質通道半導體111B其中摻雜濃度以至少在L(或z高度)不大於2~3nm變化之上的量級(order of magnitude)(例如從>1e20cm-3到<1e19cm-3)而變化。這類陡坡的分佈為在源極/汲極區域與不能以慣用佈值技術複製的通導層之間原處摻雜的磊晶層變遷之標記。電晶體100包括在通道區域135內同軸的包覆完全在奈米線周圍之閘極堆疊。閘極堆疊需配置圍繞介電質層150A之金屬閘極電極150B。如所示，閘極電極150B藉由介電質132與源極半導體111A絕緣。閘極介電質150A可為 所屬領域所已知的，且有益的為高k值(high-k)材料(例如>10)，像是HfO2、ZrO2或其它金屬氧化物及組成，且閘極金屬150B之電性質於此它處以進一步的細節說明。
配置在通道半導體層111B之上的是汲極半導體層111C。如於此它處進一步說明的，汲極半導體層111C可與源極半導體111A(例如，矽)相同的成分，或不同的(例如SiGe)。在任一的情形中，汲極半導體層111C在所屬領域慣用的任何摻雜階數處類似地重摻雜(例如，對於NMOSFET的n型)。當源極半導體層111A為合金的情形，低帶隙材料可使用用於NMOSFET實施例。在示範性實施例中，n型(或p型)摻雜汲極半導體111C近似δ-摻雜其中摻雜濃度以從通道半導體層111B之摻雜、在汲極半導體層111C之首先2~3nm內之量級(或更多)而變遷向上。頂端汲極接觸金屬化170另外配置於汲極半導體層111C上頭，例如同軸的包覆完全的包圍半導體。第二介電質160將金屬化170與閘極電極150B分開。
電晶體100具有臨界尺寸，像是Lg(亦即，縱向長度L之部分)，由磊晶層厚度所界定，其能由生長過程(growth process)非常良好的控制(例如到1nm)。進一步而言，界定奈米線、材料組成之長度的磊晶層生長可輕易的定製以達到帶隙與遷移率的分化，如進一步在圖2A~2G之內文中所說明。
在實施例中，垂直奈米線電晶體包括在垂直於傳輸(x-y平面)及/或比通道半導體之者更低的傳輸質量 (z-方向)之平面中具有較高的能態密度(density of state)之有效電子質量的源極半導體。這類實施例將具有比慣用的裝置更高的電晶體驅動電流。圖2A闡述依據實施例用以提供在有效質量中分化之具有軸分化源極與汲極半導體的垂直奈米線電晶體201之剖面視圖。垂直奈米線電晶體201為垂直奈米線電晶體100之一實施例，具有從圖1帶入的參考號碼用以辨識類似特徵。如圖2A所示，採用第一實質單晶半導體層111A用於源極區域130，同時採用第二實質單晶半導體層211用於通道區域135與汲極區域140兩者，僅具有發生在代表於這兩區域之間介面的虛線處摻雜上的差異(例如，分別p-到n+)。在某些這類實施例中，半導體層111A為具有比半導體層211之材料更輕的有效傳輸質量之材料所組成。
例如，在一IV族實施例中，半導體層111A為Ge或SiGe合金，有益的具有70%之Ge濃度或更多，同時半導體層211為矽或實質較低Ge含量之SiGe合金。在一示範性III-V族實施例中，半導體層111A為InAs，同時採用用於通道與汲極的半導體層211具有較低In含量(例如，像是具有53%之In的InGaAs之三元合金)。在一混合IV-III/V族實施例中，半導體層111A為Ge，同時半導體層211為GaAs(匹配Ge的晶格)。在另一混合實施例中，半導體層111A為Ge，同時半導體層211為AlAs(Ge及AlAs近乎為晶格匹配)。
對於這些示範性實施例，較大能態密度 (DOS；density of state)質量導致在FET驅動電流(Ion)上的有益的增加。圖2B為依據實施例繪示利用當與具有兩個有效電子質量的電晶體結構比較時之具有一有效電子質量的電晶體結構之非平衡格林函數(NEGF；non-equilibrium Greens function)量子傳輸的模擬圖。如所示，針對特定閘極電壓(例如，Vg=0.5V)，具有15nm之Lg與5nm之橫向本體寬度之在多閘電晶體中的驅動電流增加了約50%，其中用於半導體層111A之能態密度有效電子質量為用於相等漏(Ioff)電流之半導體層211之者的兩倍。
如圖2A所示，在示範性實施例中，通道區域135之部分包括半導體層211及具有與通道區域135之「汲極端」不同成分所構成之通道區域135之「源極」端的半導體層111A。值得注意的是，當在電晶體201在工作電路中互連的情形，半導體層111A可有益的為連結到另一電晶體之互連，如在圖2E中進一步闡述所舉例的一樣。如圖2A所示，半導體層111A可修正環形源極接觸金屬化之沉積(未描繪)。在實施例中，摻雜劑(例如，n型種類)濃度分佈在低於半導體層111A及211之介面之點處變遷，如由通過對應δ-摻雜劑分佈變遷之半導體層111A的虛線所標示的。閘極堆疊之底部在z-維度上相對於在半導體層211與半導體層111A之間的介面而對齊使得具有適當的重疊L 1 ，其可在2-4nm之量級上，確保半導體層111A之輕摻雜部之導電性在電晶體操作期間藉由閘極電極而為可控制的。進一步如圖2A所示，閘極電極150B 之z-維度膜厚度可延伸過通道之汲極端(重疊L 2 )，其當通道長度由磊晶生長過程所界定，而非閘極電極150B之z-維度厚度時。
在實施例中，垂直奈米線MOSFET之通道半導體層藉使用與用於至少源極區域不同之用於通道層的半導體材料而應變。這類應變可藉自源極半導體層之介面假形態地(pseudomorphically)形成半導體通道及/或藉在通道之長度之上對半導體成分來分梯度(grading)而感應。圖2C闡述依據實施例之垂直奈米線電晶體202之剖面視圖，垂直奈米線電晶體202具有應變假形態半導體通道，同時圖2D闡述垂直奈米線電晶體203之剖面視圖，垂直奈米線電晶體203具有在平行於電流的方向上進行成分梯度之半導體通道。垂直奈米線電晶體202及203為具有用以辨識類似的特徵而從圖1帶入的參考號碼的垂直奈米線電晶體100之實施例。
請參考圖2C，電晶體202包括例如具有由SiGe組成的通道半導體111B的p型矽之源極半導體層111A。在示範性實施例中，汲極半導體111C接著又為具有源極與汲極兩者的p型矽，接著在壓縮應力(compressive stress)之下放置通道之相對端於垂直於通過通道的電流之軸方向的平面(亦即，橫向應力(transverse stress))，其產生改善通過通道之電洞遷移率有利的帶分列(band splitting)。同樣的，如其中源極半導體層111A為n型InAs的示範性III-V源極半導體，通道半導體111B InGaAs在拉伸應力(tensile stress)之下放置於垂直於通過通道的電流之軸方向的平面(亦即，橫向應力)，其產生改善通過通道之電子遷移率有利的帶分列。III-V PMOS裝置範例包括Al0.35In0.65Sb之源極半導體層111A與Al0.4In0.6Sb之汲極半導體層111C，其間具有壓縮應變的InSb通道半導體層111B。在另一PMOS III-V實施例中，通道半導體層111B由GaAs源極半導體層111A及汲極半導體111C進行GaSb壓縮應力。在示範性混合IV族/III-V族實施例中，Ge源極半導體層111A，與InGaAs(具有In>0)通道半導體層111B配置於Ge汲極半導體層111C下方。在另一示範性混合IV族/III-V族實施例中，拉伸應力的Ge源極半導體層111A，與InGaAs(具有In>0)通道半導體層111B配置於InGaAs(具有In>0)汲極半導體層111C下方。
請參考圖2D，通道區域135包括沿著通道(z-高度)之長度成分梯度的通道半導體，由複數個層111B1~111B4代表。在一示範性IV族實施例中，在SiGe通道半導體中的Ge濃度而分梯度。在一示範性III-V族實施例中，In濃度在InGaAs通道區域內以源極附近較高的銦而分梯度。在另一示範性III-V族實施例中，In濃度在InGaSb內通道區域以源極附近較高的銦而分梯度。在具有Ge源極與InGaAs通道之一示範性混合IV/III-V族實施例中，銦在源極端附近較高且向汲極端梯度向下。不似用於側向裝置，這類沿著通道長度分梯度使能調諧傳導 及/或價電帶。沿著通道長度分梯度亦可使能更大的控制在通道內的應力/應變使得可在通道之源極端可施加比在通道之汲極端更多的應力。此縱長(length-wise)(或軸)帶工程亦可有益的賦能或增強電晶體臨界電壓(Vt)，其調諧用於具有特別的功函數之閘極電極150B。例如，當價電帶能量增加時，臨界電壓則降低了大約等於價電帶電壓偏移之量。
在實施例中，在通道區域135之源極與汲極端之間的Ge之濃度改變了5與50百分比之間。在一有益的實施例中，具有約25百分比鍺的通道區域135之第一部分將具有低於不具有Ge(例如，純矽)的通道區域135之第二部分之者更低之大約300mV臨界電壓大小。在一個這類實施例中，較高的Ge濃度出現在源極半導體層111A之介面處且減少到在通道半導體111B之厚度之至少部分之上(例如，在10~20nm之上)較低的Ge濃度。在一極端的範例中，Ge在濃度上梯度向下(例如，線性的)到在通道區域135之汲極端處之純矽。
在實施例中，垂直奈米線電晶體包括在通道區域之汲極端處的高遷移率注入器層。圖2E闡述依據實施例包括增強速度注入層的垂直奈米線電晶體204之剖面圖。如所示，通道區域135包括配置於源極半導體層111A上頭的磊晶注入層213。注入層213為不同於通道半導體層111B之成分所構成，且更特別的是為提供比通道半導體層111B更高的載子遷移率之成分構成。注入層 213係有益的輕摻雜或為本質半導體。在一示範性IV族實施例中，注入層213為Ge，同時通道半導體層111B不是純矽就是SiGe合金。在一示範性III-V族實施例中，注入層213為InAs，帶有由具有較低百分比的In之InGaAs所組成之通道半導體層111B。在另一示範性III-V族實施例中，注入層213為InSb，帶有由具有由較低百分比的In之InGaSb所組成的通道半導體層111B。在具有Ge之源極的一示範性混合IV族/III-V族實施例中，注入層213為GaAs，帶有由AlAs所組成的通道半導體層111B。
在包括注入層213之垂直奈米線電晶體中，源極半導體層111A為不同於注入層213之者的成分。例如，Ge注入層213可配置於矽源極半導體層111A或SiGe源極半導體層111A的上頭。如進一步在圖2E中所描繪，在注入層213內的摻雜劑濃度有益的低於在源極半導體層111A出現者之示範性實施例中，閘極堆疊之底部(閘極介電質150A與閘極電極150B)配置相鄰注入層213之這整個厚度。因此，當在源極半導體層111A具有示範性δ-摻雜分佈的情況下，摻雜劑種類濃度減弱一數量級，或更多於注入層213之厚度之上，其可自2~5nm之範圍。然而，閘極堆疊可多少配置在注入層213與源極半導體111A之間材料變遷上方/或下方，如由在圖2E之重疊L3所代表。例如，隨著源極摻雜劑種類分佈無關於閘極堆疊位置，閘極堆疊可延伸源極半導體層111A之部分厚度周圍(亦即，頂部)。相似的，當在δ-摻雜分佈延伸通過 注入層213之至少部分的情形(亦即，重摻雜注入層213之底部)，注入層213之該部分可延伸閘極堆疊下方。
在實施例中，垂直奈米線電晶體包括注入層及成分梯度通道。如在圖2F中所闡述，垂直奈米線電晶體205包括配置在源極半導體層111A上頭的磊晶注入層213，具有包括不同組成之連續厚度的通道區域135之剩餘物，代表為半導體層111B1、111B2及111B3。在電晶體205中，組成梯度可為說明用於電晶體203之該些者中之任一者。例如，可自純Ge注入層213施行梯度減少(例如，線性的)到用於層111B3之最低Ge濃度。
在實施例中，垂直奈米線電晶體包括三或更多沿著裝置之軸長度的pan接面。圖2G闡述具有閘流體類(thyristor-like)架構垂直奈米線電晶體206。如所示，n-摻雜半導體層214A配置於p+摻雜源極半導體層111A上頭。在通道區域135內由閘極堆疊包圍係為配置於n-摻雜的半導體層214A上頭另外的的p-摻雜半導體層214B，具有完成磊晶裝置堆疊的n+摻雜汲極半導體111C。對於一這類實施例，所有磊晶層之成分可所有實質的相同(例如，所有的矽)。或者，在圖2G中描繪的摻雜劑接面可伴隨沿著軸長度的成分變異，例如包括於此它處所說明之實施例的一或更多者(例如，成分梯度通道等)。
在實施例中，垂直奈米線電晶體包括複數個閘極電極材料或沿著通道長度在材料成分上的變異(跨通道長度以軸向地調變閘極電極功函數)。圖3A闡述依據實 施例具有軸向工程閘極電極的垂直奈米線電晶體301之剖面視圖。垂直奈米線電晶體301為垂直奈米線電晶體100之實施例，具有從圖1帶入的參考號碼用以辨識類似特徵。如所示，閘極堆疊包括包圍通道半導體層111B的閘極介電質150A，帶有兩閘極電極材料150B1及150B2包圍閘極介電質150A之分開的部分。在示範性實施例中，閘極電極材料150B1緊鄰源極半導體層111A處具有第一功函數WF1，同時閘極電極材料150B2緊鄰汲極半導體層111C處具有第二功函數WF2。值得注意的是，在一些實施例中，閘極電極之功函數可持續地改變為在某些系統中合金成分的函數。例如，碳及氮化鉭(TaCN)之合金可以影響沿著閘極電極之厚度改變的功函數之碳與氮之比例(降低功函數的碳，與增加功函數的氮)沉積。
在一有益的實施例中，功函數WF2大於功函數WF1。圖3B闡述依據本發明實施例用於單一功函數閘極電極(WF1=WF2)與軸向工程雙功函數閘極電極(WF2>WF1)的三個偏壓條件所模擬的帶圖之比較。如圖3B所示，漏電流降低可歸因於在由閘極電極150B2所包圍的通道區域內較大的障蔽高度。如圖3C所示，增加WF2以大於WF1具有在比開-狀態電流Ion(例如，線性等級(linear scale))更大的比率(例如，對數等級(log scale))處減少漏電流Ioff之效應，在電晶體驅動電流上耗費小量的降低處准許在電晶體漏電流上大量的降低。在IV族實施例中，當在電晶體301為具有Si及/或SiGe半導體層 111A、111B、111C之NMOS電晶體的情形，源極-側閘極電極材料150B1具有最小的功函數WF1，其至少0.1eV的小於(有益的為0.5eV的小於)在汲極-側閘極電極材料150B2處的功函數WF2。在某些這類實施例中，WF2在3.9~4.4eV的範圍中，同時WF1小於3.9eV。在所屬領域已知的許多相異的金屬及/或金屬系統被利用以達成這些分開的範圍，其中的一些可適應從WF1到WF2持續的梯度，其當合金成分在沉積電極膜厚度之上改變時。
PMOS電晶體實施例亦為可能的，舉其中汲極-側閘極電極材料150B2具有小於功函數WF1之功函數WF2 0.1~0.5eV的例子。例如，當在半導體層為矽或SiGe的情形，WF2可介於4.6到5.1eV之間且源極-側閘極電極材料150B1具有大於5.1eV的功函數WF1。本領域已知許多相異的金屬及/或金屬系統可被利用以達到這些分開的範圍，其中的一些可適應自WF1到WF2持續的梯度，其當合金成分在沉積膜厚度之上改變時(例如，TaCN隨增加閘極電極沉積厚度同氮含量減少而沉積)。
在實施例中，垂直奈米線電晶體包括軸向工程半導體層與軸向工程閘極電極材料兩者，如在圖3D中所闡述。電晶體302包括配置在注入層213上頭的成分梯度通道層111B1、111B2、111B3及111B4，其進一步配置在源極半導體層111A上頭。包圍至少注入層213的是第一閘極電極材料150B1且包圍梯度通道層111B1~111B4之 至少某樣的是至少第二閘極電極材料150B1及150B2。因此，可結合在電晶體之長度之上改變半導體摻雜與成分或在通道之長度之上改變閘極電極材料成分之內文中說明的特徵之任一者。對於某些這類實施例，可以閘極電極功函數與通道半導體兩者皆改變達成增效效應(synergistic effect)。例如，在通道半導體中的成分變異可放大在藉由功函數中的分化所導出的電晶體Vt中的差。在一個這類實施例中，當在通道半導體之源極端可為與用於給定閘極電極成分之較低Vt關聯的第一成分所構成(例如，具有20%~30% Ge含量之SiGe)，且通道半導體之汲極端為與用於給定閘極電極成分之較高Vt關聯的第二成分所構成(例如，純Si或具有較低Ge含量之SiGe)，閘極電極成分在至少兩材料之間改變使得閘極電極功函數在汲極側高於在源極側。此可增強沿著通道長度之有效的Vt變異，其中通道半導體層厚度低於20nm且磊晶生長動態將實際限制放置在層間(inter-layer)或層內(intra-layer)成分變異上。
隨同所說明之示範性實施例之結構特徵，在圖4A~4G及5A~5D之內文中簡短說明製造技術。一般而言，圖4A~4G闡述當垂直奈米線電晶體以開始磊晶生長為覆蓋膜(blanket film)的裝置堆疊之主要減去製程來製造時的剖面圖，同時圖5A~5D闡述當垂直奈米線電晶體以採用選擇的磊晶之相加製程來製造時的剖面圖。亦可實踐這類方法之混合。
首先請參考圖4A，在開始材料的半導體材料之堆疊包括源極層411A、通道層411B及汲極層411C，所有都配置在基板405之上。一般而言，開始材料為使用所屬領域已知之MOCVD、HVPE或MBE技術之一或更多者之磊晶生長，具有當生長進行達到於此它處在圖1~3D之內文中說明的晶體成分(層間或層內)中的改變時所修改的生長條件。配置於半導體堆疊之上的是已圖形化的介電質(硬遮罩(hardmask))層440。如圖4B所示，通過大部分的堆疊蝕刻環形凹槽460，在源極半導體層411A上頭停止。一般而言，凹槽蝕刻可需所屬領域已知用於特定材料系統(例如，IV族、III-V族)的任何各向異性(anisotropic)蝕刻。可利用一或更多乾或溼蝕刻。因為電晶體之通道長度取決於通道半導體層之磊晶厚度，閘極電極僅需垂直定位使得確保全體通道能經歷適當的反轉。能因此定位閘極電極以於源極半導體層之介面的下方且被允許具有汲極半導體層上方的z-高度(厚度)(到能忍受較高閘極電容的程度)。若是理想的，凹槽460可形成有第一蝕刻，其對用於定位相對於通道半導體層411B之閘極堆疊的源極半導體層411A具有高選擇性。可善用在半導體層411A與411B之間成分及/或摻雜差異以用於蝕刻停止之次要目的(例如，具有對摻雜劑濃度或通道與源極半導體層之成分的差異敏感的蝕刻劑)。在一實施例中，當Ge增強遷移率注入層出現在通道與源極半導體層之介面處的情形，可利用Ge選擇的蝕刻用於相對於注入層的閘極電極之精確的 垂直對齊。在停止在Ge層上頭的凹槽蝕刻之後，Ge注入層可接著對源極半導體層選擇的移除。可接著採用選擇對源極半導體層(例如，矽)之定時的蝕刻以確保閘極電極之底端表面將相對於Ge注入層足夠的凹入。
如圖4C所示，例如藉由ALD沉積閘極介電質450A上至通道半導體層411B之側壁。第一閘極電極材料450B1接著有益的以非保形(non-conformal)製程在凹槽460中沉積，像是(但不限於)物理氣相沉積(PVD；physical vapor deposition)。第二閘極電極材料450B2相似地沉積具有最終電極厚度，其有益的延伸經(在上方)通道半導體層411B及汲極半導體層411C之間的介面。如圖4D所示，沉積介電質465，且接著平坦化硬遮罩440與介電質465以曝露汲極半導體層411C來為汲極接觸金屬化做準備。
選擇磊晶製程則如圖5A所示，具有包括配置在晶體半導體基板505上頭的源極半導體層511A之上之介電質546的基板。首先圖形化遮罩546且通過介電質546增進內部凹槽且在介電質546之停止層(例如，墊片氧化物(pad oxide))上頭終止。或者，蝕刻可在源極半導體層511A之厚度內某處停止。在移除遮罩546(及介電質蝕刻停止層)之後，採用選擇磊晶製程(例如，HVPE、MOCVD等)以從在內部的凹槽內已曝露的源極半導體層511A之種晶表面(seeding surface)形成奈米線電晶體。如圖5C所示，半導體通道層511B自源極半導體層511A磊晶生 長，且汲極半導體層511C進一步生長於半導體通道層511B之上。一般而言，通道和源極/汲極層使用MOCVD、HVPE或所屬領域已知具有當生長進行達到於此它處在圖1~3D之內文中說明的晶體成分(層間或層內)中的改變時所修改的生長條件之其它選擇磊晶技術來磊晶的生長。生長膜進行拋光回至對著介電質層546平坦化作為拋光停止，確保某汲極半導體層511C被保留。
曝露半導體通道層511B之側壁凹入介電質層546。如圖5D所示，例如藉由ALD沉積閘極介電質550A上至通道半導體層511B之側壁。接著有益的以非保形製程沉積第一閘極電極材料550B1，像是(但不限於)PVD。類似地沉積第二閘極電極材料550B2且終止於足以確保通道半導體層511B之全體厚度將完全的耦合至閘極終端的厚度。
圖6為依據本發明實施例行動計算平台之SOC實現之功能方塊圖。行動計算平台600可為任何可攜裝置，其組態用於電子資料顯示、電子資料處理及無線電子資料傳送之各者。例如，行動計算平台600可為平板電腦、智慧型手機、膝上型電腦等任一者且包括顯示螢幕605、SOC 610及電池615。如所闡述的，SOC 610之整合的等級愈高，則更多的行動裝置600內的形成因子，行動裝置600可由用於在充電之間最長操作的壽命之電池615所占用，或由記憶體(未描繪)所占用，諸如固態驅動機、DRAM等，以用於最佳平台功能。
SOC 610進一步闡述在擴充的視圖620中。取決於實施例，SOC 610包括矽基板660之部分(亦即，晶片)，其上有電源管理積體電路(PMIC；power management integrated circuit)615、包括RF傳送器及/或接收器之RF積體電路(RFIC)625、其控制器611之一或更多者，及一或更多中央處理器核心或記憶體677。在實施例中，SOC 610包括一或更多垂直奈米線電晶體(FETs)，其與於此說明之實施例的一或更多者一致。在進一步的實施例中，SOC 610之製作包括於此說明用於製造垂直定向奈米線電晶體(FET)的方法之一或更多者。
圖7為依據本發明之一實施例計算裝置700之功能方塊圖。計算裝置700可例如在行動平台1100內側找到，且更包括主控許多構件之板702，像是(但不限於)處理器704(例如，應用處理器)與至少一通訊晶片706。在實施例中，至少該處理器704包括垂直奈米線電晶體(FET)，其具有依據於此它處說明的實施例之結構，及/或依據於此它處進一步說明的實施例來製造。處理器704實體的或電性的耦合至板702。處理器704包括在處理器704內封裝的積體電路晶粒。術語「處理器」可參照至任何裝置或裝置的部分，其處理來自暫存器及/或記憶體之電子資料以變換該電子資料到可儲存在暫存器及/或記憶體中的其它電子資料。
在一些實現中，至少一通訊晶片706亦實體的及電性的耦合至板702。在進一步的實現中，通訊晶片 706為部分的處理器704。取決於其應用，計算裝置700可包括其它構件，其可或不可實體的及電性的耦合至板702。這些其它的構件包括(但不限於)揮發性記憶體(例如，DRAM)、以快閃記憶體或STTM等之形式的非揮發性記憶體(例如，RAM或ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS；global positioning system)裝置、羅盤、加速度計、陀螺儀、揚聲器、攝影機及大量儲存裝置(像是硬碟驅動器、固態驅動器(SSD；solid state drive)、光碟(CD；compact disk)、數位多功能光碟(DVD；digital versatile disk)等)。
通訊晶片706之至少一者賦能無線通訊以用於傳遞到或來自計算裝置700的資料。術語「無線」及其衍生可用以說明電路、裝置、系統、方法、技術、通訊通道等，其可透過使用通過非固態媒體之調變的電磁射線而通訊資料。此術語並非暗示有關裝置不包含任何線，雖然在一些實施例中他們可能沒有。通訊晶片706可實現許多的無線標準或協定之任一者，包括(但不限於)於此它處說明的該些者。計算裝置700可包括複數個通訊晶片706。舉例來說，第一通訊晶片706可專用於較短範圍無線通訊，像是Wi-Fi與藍牙，而第二通訊晶片706可專用於較長範圍無線通訊，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它者。
應了解，上方說明打算是闡述性的而非限制性的。例如，當在圖中的流程圖繪示由本發明之某些實施例施行的操作之特定順序，應了解這類順序非必要(例如，替代的實施例可以不同的順序來施行操作、結合某些操作、重疊某些操作等)。進一步而言，當讀取及了解上方說明時，許多其它的實施例將對本領域具有通常知識者的那些人會更明白。雖然本發明已參照特定示範性實施例而說明，將認知，本發明不限於所說明的實施例，但能以所附申請專利範圍之精神與範圍內之修改及更改來實踐。因此，本發明之範圍應參照所附申請專利範圍連同所述申請專利範圍對之付與權利的全部等效之範圍而決定。
100‧‧‧垂直奈米線電晶體
105‧‧‧基板
111A‧‧‧源極半導體層
111B‧‧‧通道半導體層
111C‧‧‧汲極半導體層
130‧‧‧源極區域
132‧‧‧介電質
135‧‧‧通道區域
140‧‧‧汲極區域
150A‧‧‧閘極介電質
150B‧‧‧金屬閘極電極
160‧‧‧介電質
170‧‧‧金屬化

Claims (21)

  1. 一種垂直奈米線電晶體，具有垂直定向於晶體基板之表面平面的縱向軸，該電晶體包含：IV族或III-V族磊晶源極半導體層，沿著該縱向軸與磊晶IV族或III-V族汲極半導體層垂直對齊；IV族或III-V族磊晶通道半導體層，配置於源極與汲極半導體層之間，該通道半導體層具有與該電晶體之通道長度有關的磊晶膜厚度；以及環形閘極電極，包圍該半導體通道層之側壁，由環形閘極介電層分開，且其中該閘極電極層或該半體層之至少一者的成分沿著該縱向軸改變，其中該源極半導體層具有比該通道與汲極半導體層在沿著傳輸方向上較低的有效質量及/或在垂直於傳輸的平面較高的能態密度質量。
  2. 如申請專利範圍第1項之垂直奈米線電晶體，其中該通道半導體層在有該源極半導體層的第一介面與有該汲極半導體層的第二介面之間具有成分變異。
  3. 如申請專利範圍第2項之垂直奈米線電晶體，其中該成分變異更包含對遍及該磊晶膜厚度的該通道半導體層分梯度。
  4. 如申請專利範圍第3項之垂直奈米線電晶體，其中該通道半導體包含SiGe合金且其中在該第一介面的Ge含量高於在該第二介面，或其中該通道半導體包含In合金，且其中在該第一介面的In含量高於在該第二介面。
  5. 如申請專利範圍第4項之垂直奈米線電晶體，其中該源極與汲極半導體層為對齊該第一與第二介面具有δ-摻雜劑濃度分佈的矽。
  6. 如申請專利範圍第2項之垂直奈米線電晶體，其中該成分變異更包含配置緊鄰該第一介面的輕摻雜或本質高遷移率注入層。
  7. 如申請專利範圍第6項之垂直奈米線電晶體，其中該通道半導體為矽或SiGe合金，且其中該高遷移率注入層直接配置於該源極半導體層上頭且由Ge所組成。
  8. 如申請專利範圍第6項之垂直奈米線電晶體，其中該成分變異更包含對該通道半導體層自該高遷移率注入層到該第二介面而分梯度。
  9. 如申請專利範圍第1項之垂直奈米線電晶體，其中直接與該閘極介電質接觸的該閘極電極之成分沿著該縱向軸改變以自緊鄰該源極半導體層的第一階到緊鄰該汲極半導體層的第二階分化該功函數。
  10. 如申請專利範圍第9項之垂直奈米線電晶體，其中該閘極電極之功函數在緊臨該汲極半導體層處大於在緊鄰該源極半導體層處。
  11. 如申請專利範圍第10項之垂直奈米線電晶體，其中該閘極電極成分從緊鄰該源極半導體層之第一合金成分到緊鄰該汲極半導體層之第二合金成分而分梯度。
  12. 如申請專利範圍第10項之垂直奈米線電晶體，其中該通道半導體層具有在有該源極半導體層之第一介面 與有該汲極半導體層之第二介面之間的成分變異，該半導體成分變異用以放大與在該閘極電極功函數中的分化有關的電晶體臨界電壓中的差。
  13. 如申請專利範圍第10項之垂直奈米線電晶體，其中該通道半導體層更包含配置緊鄰該源極半導體層之輕摻雜或本質高遷移率注入層。
  14. 一種製造垂直奈米線電晶體的方法，垂直奈米線電晶體具有垂直定向於晶體基板之表面平面的縱向軸，該方法包含：自該基板磊晶生長複數個晶體半導體層，該複數個晶體半導體層包括至少：IV族或III-V族源極半導體層；IV族或III-V族汲極半導體層；以及配置於源極與汲極半導體層之間的IV族或III-V族通道半導體層，其中該磊晶生長更包含修改生長條件以改變橫跨該通道半體層之厚度的該半導體成分；蝕刻通過至少該通道半導體層以形成通過該通道半導體層的側壁；以及在該通道半導體層側壁上頭形成閘極介電質層與閘極電極。
  15. 如申請專利範圍第14項之方法，其中修改生長條件以改變橫跨該通道半導體層之厚度的該半導體成分更包含：生長具有帶有第一載子遷移率的成分之增強遷移率注入層，且修改生長條件以生長具有第二載子遷移率的半 導體之成分，其低於該增強遷移率注入層的遷移率。
  16. 如申請專利範圍第15項之方法，其中生長該增強遷移率注入層更包含：生長實質純Ge層，且其中修改該生長條件以生長具有第二載子遷移率的半導體之成分更包含：導入矽之源極。
  17. 如申請專利範圍第15項之方法，其中蝕刻通過至少該通道半導體層更包含：選擇的對增強遷移注入層蝕刻該通道的第一部分；以及選擇的對配置於該注入層上方的該通道半導體層之側壁蝕刻該注入層之曝露部分。
  18. 如申請專利範圍第14項之方法，其中修改生長條件以改變橫跨該通道半導體層之厚度的該半導體成分更包含：自具有源極半導體層之第一介面到具有該汲極半導體層之第二介面對該通道半導體之成分來分梯度。
  19. 一種製造垂直奈米線電晶體的方法，垂直奈米線電晶體具有垂直定向於晶體基板之表面平面的縱向軸，該方法包含：自該基板磊晶生長複數個晶體半導體層，該複數個晶體半導體層包括至少：IV族或III-V族源極半導體層；IV族或III-V族汲極半導體層；以及配置於源極與汲極半導體層之間的IV族或III-V族通道半導體層；蝕刻通過至少該通道半導體層以形成通過該通道半導體層的側壁；以及 在該通道半導體層側壁上頭形成閘極介電質層與閘極電極，其中形成該閘極電極更包含：修改沉積條件以改變橫跨該通道半導體層之厚度的該閘極電極成分。
  20. 如申請專利範圍第19項之方法，其中修改該沉積條件以改變該閘極電極成分更包含：沉積第一材料，其具有相鄰緊鄰該源極半導體層之該通道半導體側壁的第一功函數；以及沉積第二材料，其具有相鄰緊鄰該汲極半導體層之該通道半導體側壁的第二功函數。
  21. 如申請專利範圍第20項之方法，其中該第二功函數大於該第一功函數。
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