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KR102248475B1 - 인듐 풍부 표면들을 갖는 인듐 갈륨 비화물 활성 채널을 생성하는 장치 및 방법 - Google Patents

인듐 풍부 표면들을 갖는 인듐 갈륨 비화물 활성 채널을 생성하는 장치 및 방법 Download PDF

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KR102248475B1
KR102248475B1 KR1020177004204A KR20177004204A KR102248475B1 KR 102248475 B1 KR102248475 B1 KR 102248475B1 KR 1020177004204 A KR1020177004204 A KR 1020177004204A KR 20177004204 A KR20177004204 A KR 20177004204A KR 102248475 B1 KR102248475 B1 KR 102248475B1
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글렌 에이. 글래스
찬드라 에스. 모하파트라
아난드 에스. 머시
타히르 가니
길버트 듀이
윌리 라크마디
매튜 브이. 메츠
잭 티. 카발리에로스
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인텔 코포레이션
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Abstract

인듐 갈륨 비화물 활성 채널들을 갖는 트랜지스터 디바이스들 및 이들의 제조를 위한 프로세스들이 개시되어 있고, 이는 트라이-게이트 또는 게이트 올 어라운드(GAA) 디바이스들에서 이용되는 것들과 같은 핀 형상 활성 채널들을 제조할 때 개선된 캐리어 이동도를 가능하게 한다. 일 실시예에서, 인듐 갈륨 비화물 재료는 좁은 트렌치들에 퇴적될 수 있고, 이는 인듐 풍부 표면들 및 갈륨 풍부 중앙 부분을 갖는 핀을 초래할 수 있다. 이러한 인듐 풍부 표면들은 트랜지스터의 게이트 산화물에 접할 것이며, 종래의 균질 조성 인듐 갈륨 비화물 활성 채널들에 비해 개선된 스위칭 속도 및 높은 전자 이동도를 초래할 것이다.

Description

인듐 풍부 표면들을 갖는 인듐 갈륨 비화물 활성 채널을 생성하는 장치 및 방법{APPARATUS AND METHODS TO CREATE AN INDIUM GALLIUM ARSENIDE ACTIVE CHANNEL HAVING INDIUM RICH SURFACES}
본 설명의 실시예들은 일반적으로 마이크로전자 디바이스들의 분야에 관한 것이며, 더 구체적으로는 캐리어 이동도를 증가시키기 위해 인듐 풍부 표면들을 갖는 활성 채널을 마이크로전자 트랜지스터에 형성하는 것에 관한 것이다.
집적 회로들의 더 큰 패키징 밀도, 집적 회로 컴포넌트들의 증가된 소형화, 더 낮은 비용 및 더 높은 성능이 마이크로전자 디바이스들의 제조를 위한 마이크로전자 산업의 진행 중인 목표들이다. 이러한 목표들을 달성하기 위해서, 마이크로전자 디바이스들 내의 트랜지스터들은 스케일 다운, 즉 더 작아져야 한다. 트랜지스터들의 크기에서의 감소와 함께, 그들의 설계들, 이용되는 재료들 및/또는 그들의 제조 프로세스들에서의 개선으로 그들의 효율을 개선하려는 욕구가 또한 있어 왔다. 이러한 설계 개선들은, 트라이-게이트 트랜지스터들, FinFET들, TFET들, 오메가-FET들 및 더블-게이트 트랜지스터들을 포함한 비평면 트랜지스터들과 같은 고유 구조체들의 개발을 포함한다.
본 개시내용의 발명 대상은 본 명세서의 결론 부분에서 구체적으로 지적되며 명백하게 청구된다. 본 개시내용의 전술한 특징들 및 다른 특징들은 첨부 도면들과 함께 취해지는 경우에 다음의 설명 및 첨부 청구항들로부터 더 충분히 명백해질 것이다. 첨부 도면들은 본 개시내용에 따른 수개의 실시예만을 도시하므로, 그것의 범위를 제한하는 것으로 고려되어서는 안 된다는 점이 이해된다. 본 개시내용은 본 개시내용의 이점들이 더 손쉽게 확인될 수 있도록 첨부 도면들을 이용하여 추가로 구체적이며 상세하게 설명될 것이다.
도 1 내지 도 11은 본 설명의 실시예에 따른, 비평면 트랜지스터를 위한 인듐 풍부 표면들을 갖는 인듐 갈륨 비화물 활성 채널의 제조의 사시 단면도들(oblique sectional views), 측단면도들 및 그래픽 예시들이다.
도 12 내지 도 18은 본 설명의 다른 실시예에 따른, 비평면 트랜지스터를 위한 서브구조체를 갖는 인듐 갈륨 비화물 활성 채널의 제조의 사시 단면도들, 측단면도들 및 그래픽 예시들이다.
도 19 내지 도 26은 본 설명의 실시예에 따른, 비평면 트랜지스터의 인듐 갈륨 비화물 활성 채널을 위한 절연성 버퍼의 제조의 사시 단면도들 및 측단면도들이다.
도 27은 본 설명의 일 구현예에 따른 컴퓨팅 디바이스를 예시한다.
다음의 상세한 설명에서, 청구 발명 대상이 실시될 수 있는 구체적인 실시예들을 예시로서 도시하는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 본 기술분야의 통상의 기술자가 본 발명 대상을 실시하는 것을 가능하게 하도록 충분히 상세하게 설명된다. 다양한 실시예들은, 상이하지만, 반드시 상호 배타적이지는 않다는 점이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여, 본 명세서에 설명된 특정 특징, 구조 또는 특성은 청구 발명 대상의 사상 및 범위로부터 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 본 명세서 내에서의 "일 실시예(one embodiment)" 또는 "실시예(an embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 설명 내에 포함된 적어도 하나의 구현예에 포함되는 것을 의미한다. 그러므로, "일 실시예" 또는 "실시예에서"라는 구문의 이용은 반드시 동일한 실시예를 지칭하지는 않는다. 추가로, 각각의 개시된 실시예 내의 개별 요소들의 위치 또는 배열은 청구 발명 대상의 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 점이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한의 의미로 취해져서는 안 되며, 본 발명 대상의 범위는, 첨부 청구항들에 부여되는 등가물들의 전체 범위와 함께, 적절하게 해석되는 첨부 청구항들에 의해서만 정의된다. 도면들에서, 유사한 번호들은 수개의 도면들 전체에 걸쳐 동일하거나 유사한 요소 또는 기능성을 지칭하고, 거기에 도시된 요소들은 반드시 서로 일정한 비율로 이루어지는 않으며, 오히려 개별 요소들은 본 설명의 컨텍스트에서 요소들을 더 용이하게 이해하기 위해서 확대되거나 축소될 수 있다.
본 명세서에서 이용되는 바와 같은 "위에(over)", "에(to)", "사이에(between)" 및 "상에(on)"라는 용어들은 하나의 층의 다른 층들에 대한 상대적인 위치를 지칭할 수 있다. 다른 층 "위에" 또는 "상에" 있거나 다른 층"에" 본딩된 하나의 층은 다른 층과 직접 접촉할 수도 있고 하나 이상의 개재 층을 가질 수도 있다. 층들 "사이에" 있는 하나의 층은 이러한 층들과 직접 접촉할 수도 있고 하나 이상의 개재 층을 가질 수도 있다.
본 기술분야의 통상의 기술자에게 알려진 바와 같이, III-Ⅴ족 재료들은 마이크로전자 트랜지스터 제조에서 통상적으로 이용되는 종래의 실리콘 재료들에 비해 더 높은 전자 이동도를 갖고, 따라서 집적 회로 제조 시에 고성능 트랜지스터들에서 이용할 잠재력을 가질 수 있다. 본 설명의 실시예들은 인듐 갈륨 비화물 활성 채널들 및 이러한 활성 채널들의 제조를 위한 프로세스들에 관한 것이고, 이는 트라이-게이트 또는 게이트 올 어라운드(gate all around)(GAA) 디바이스들에서 이용되는 것들과 같은 핀(fin) 형상 활성 채널들을 제조할 때 개선된 캐리어 이동도를 가능하게 한다. 일 실시예에서, 인듐 갈륨 비화물 재료는 좁은 트렌치들에 퇴적될 수 있고, 이는 인듐 풍부 표면들 및 갈륨 풍부 중앙 부분을 갖는 핀을 초래할 수 있다. 이러한 인듐 풍부 표면들은 트랜지스터의 게이트 산화물에 접할 것이며, 종래의 균질 조성 인듐 갈륨 비화물 활성 채널들에 비해 개선된 스위칭 속도 및 높은 전자 이동도를 초래할 것이다. 다른 실시예들에서, 오프 상태 누설을 줄이기 위해 서브구조체들이 형성될 수 있다.
도 1에 도시된 바와 같이, 적어도 하나의 핀(112)이 기판(102) 상에 형성될 수 있고, 핀들(112)은, 기판(102)의 제1 표면(104)으로부터 연장되며 상부 표면(116)에서 종단되는 대향 측벽들(114)을 포함할 수 있다. 명료성 및 간결성을 위해, 2개의 핀(112)만이 도 1에 예시되어 있지만; 임의의 적절한 개수의 핀(112)이 제조될 수 있다고 이해된다. 일 실시예에서, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 에칭 마스크(도시되지 않음)가 기판(102) 상에 패터닝되고, 그 다음에 기판(102)의 에칭이 이어질 수 있는데, 여기서 에칭 마스크(도시되지 않음)에 의해 보호되는 기판(102)의 부분들은 핀들(112)이 되고, 에칭 마스크(도시되지 않음)는 그 이후에 제거될 수 있다. 본 개시내용의 실시예에서, 기판(102) 및 핀들(112)은, 단결정질 실리콘과 같은 실리콘-함유 재료를 포함하지만 이에 제한되지는 않는 임의의 적절한 재료일 수 있다. 그러나, 기판(102) 및 핀들(112)은 반드시 실리콘-함유 재료로 제조될 필요는 없고, 본 기술분야에 알려진 다른 타입의 재료들일 수 있다. 추가 실시예에서, 기판(102)은 SOI(silicon-on-insulator) 기판, SON(silicon-on-nothing), 게르마늄 기판, GeOI(germanium-on-insulator) 기판 또는 GeON(germanium-on-nothing)을 포함할 수 있다.
도 2에 도시된 바와 같이, 기판(102) 및 핀들(112) 위에는 임의의 적절한 퇴적 프로세스에 의해 유전체 재료가 퇴적될 수 있고, 유전체 재료는 핀 상부 표면(116)을 노출시키기 위해 평탄화될 수 있고, 그에 의해 대향하는 핀 측벽들(114)에 접하는, 얕은 트렌치 격리 구조체들로서 알려진 격리 구조체들(122)을 형성할 수 있다. 격리 구조체들(122)은, 실리콘 산화물(SiO2)을 포함하지만 이에 제한되지는 않는 임의의 적절한 유전체 재료로 형성될 수 있다.
도 3에 도시된 바와 같이, 핀들(112)은 제거되고, 그에 의해 트렌치(124)를 형성할 수 있다. 핀들(112)은, 건식 에칭, 습식 에칭 또는 이들의 조합을 포함하지만 이에 제한되지는 않는 임의의 알려진 에칭 기술들에 의해 제거될 수 있다. 일 실시예에서, 각각의 트렌치(124)의 부분은 핀들(112)의 제거 동안에 또는 그 이후에 기판(102) 내로 연장되도록 형성될 수 있다. 이하, 트렌치(124)의 이러한 부분은 핵형성 트렌치(132)로 지칭될 것이다. 일 실시예에서, 핵형성 트렌치(132)는 논의되는 바와 같이 III-V 재료들의 성장을 용이하게 할 수 있는 (111) 패싯팅(faceting)을 가질 수 있다. 핵형성 트렌치(132)의 대안적인 기하형상들이 이용될 수 있다는 점이 이해된다.
도 4에 도시된 바와 같이, 핵형성 층(142)이 핵형성 트렌치(132)에 형성될 수 있다. 핵형성 층(142)은 임의의 형성 프로세스에 의해 형성될 수 있고, 인듐 인화물, 갈륨 인화물, 갈륨 비화물 등을 포함하지만 이에 제한되지는 않는 III-V 에피택셜 재료와 같은 임의의 적절한 재료일 수 있다. 핵형성 층(142)은 도핑될 수도 있고 도핑되지 않을 수도 있으며, 에피택셜 퇴적에 의해 형성될 수 있다.
도 5에 도시된 바와 같이, 인듐 갈륨 비화물 활성 채널(146)이 핵형성 층(142) 상에 형성되거나 성장될 수 있다. 일부 실시예들에서, 활성 채널(146)을 퇴적하거나 다른 방식으로 형성하기 위해 화학 기상 증착(CVD) 프로세스 또는 다른 적합한 퇴적 기술이 이용될 수 있다. 예를 들어, 퇴적은, 인듐, 갈륨, 및 비소, 및/또는 이들의 프리커서들을 이용하여, CVD, 또는 급속 열 CVD(RT-CVD), 또는 저압 CVD(LP-CVD), 또는 초고진공 CVD(UHV-CVD), 또는 가스 소스 분자 빔 에피택시(GS-MBE) 툴에 의해 수행될 수 있다. 하나의 구체적인 이러한 예시적인 실시예에서, 활성 채널(146)은 도핑되지 않은 인듐 갈륨 비화물일 수 있고, 핵형성 층(142) 및 도핑된 서브구조체(144)는 인듐 인화물일 수 있다. 임의의 이러한 실시예들에서, 예를 들어 수소, 질소 또는 희가스(noble gas)와 같은 캐리어 가스를 갖는 프리커서 버블러(precursor bubbler)가 존재할 수 있다(예를 들어, 프리커서는 약 0.1-20% 농도로 희석될 수 있고, 나머지는 캐리어 가스임). 일부 예시적인 경우에, 트리메틸인듐과 같은 인듐 프리커서, 트리메틸갈륨과 같은 갈륨 프리커서, 및/또는 아르신 또는 3급 부틸 아르신(tertiary butyl arsine)과 같은 비소 프리커서가 존재할 수 있다. 예를 들어 염화 수소(HCl), 염소(Cl) 또는 브롬화 수소(HBr)와 같은 할로겐계 가스와 같은 에천트 가스가 또한 존재할 수 있다. 인듐 갈륨 비화물 활성 채널(146)의 기본 퇴적은, 예를 들어 약 300℃ 내지 650℃, 또는 더 구체적인 예에서는 약 400 내지 600℃의 범위의 퇴적 온도, 및 예를 들어 약 1 Torr 내지 760 Torr의 범위의 반응기 압력을 이용하여 넓은 범위의 조건들에서 가능할 수 있다. 캐리어 및 에천트 각각은 약 10 내지 300 SCCM의 범위의 유동을 가질 수 있다(전형적으로, 100 SCCM 이하의 유동이 요구되지만, 일부 실시예들은 더 높은 유량으로부터 혜택을 얻을 수 있다). 하나의 구체적인 예시적인 실시예에서, 활성 채널(146)의 퇴적은 약 100 내지 1000 SCCM의 범위의 유량에서 수행될 수 있다.
인듐 갈륨 비화물 활성 채널(146)의 형성은 상대적으로 좁은 트렌치(124)에서 발생할 수 있다. 일 실시예에서, 좁은 트렌치(124)는 약 50 내지 500nm의 범위의 높이 H(도 3 참조), 및 약 25nm 미만(바람직하게는 약 10nm 미만)의 폭 W(도 3 참조)를 가질 수 있다.
도 5에 더 추가로 도시된 바와 같이, 인듐 갈륨 비화물 활성 채널(146)의 부분(148)은 특히 에피택셜 성장 프로세스들이 이용될 때 트렌치(124)(도 3 참조) 밖으로 연장될 수 있다. 따라서, 도 6에 도시된 바와 같이, 인듐 갈륨 비화물 활성 채널(146)의 부분(148)은 예컨대 화학 기계적 평탄화에 의해 제거될 수 있다.
도 7에 도시된 바와 같이, 본 설명의 프로세스는, 인듐 풍부 재료가 격리 구조체들(122)에 인접하여 인듐 갈륨 비화물 활성 채널(146)의 대향 측벽 표면들 상에 형성되고, 그에 의해 인듐 풍부 표면들(1451 및 1452)을 형성하게 한다. 일 실시예에서, 인듐 풍부 표면들(1451 및 1452)은 기판의 제1 표면(104)에 실질적으로 수직이다. 인듐의 분포는 도 7에 예시되어 있으며, 여기서 더 높은 인듐 농도는 더 어두운 음영을 갖는다. 이러한 인듐 분포는 도 8에 그래픽으로 예시되어 있으며, 여기서 x축은 인듐 갈륨 비화물 활성 채널(146)의 하나의 인듐 풍부 표면(1451)으로부터 대향 인듐 풍부 표면(1452)까지의 거리이고, y축은 x축 거리(나노미터 단위)에 걸친 인듐(파선), 갈륨(점선) 및 비소(실선)의 백분율 단위의 농도이다. 도 7 및 도 8에서 알 수 있는 바와 같이, "인듐 풍부"라는 용어는 인듐 갈륨 비화물 활성 채널(146)에서의 인듐의 평균 양보다 높은 인듐 함량이다. 하나의 인듐 풍부 표면(1451)과 대향 인듐 풍부 표면(1452) 사이의 대략 정중선에 있는 중심 영역(145c)은 인듐 갈륨 비화물 활성 채널(146)에서의 갈륨의 평균 양에 비해 "갈륨 풍부"일 수 있다.
위에서 논의된 퇴적 조건들을 이용하면, 인듐 갈륨 비화물 활성 채널(146)은 좁은 트렌치(124)(도 3 참조)에서 성장될 수 있고, 그에 의해 성장 표면은 "긴 오두막-유사 성장(elongated hut-like growth)" 또는 {111} 평면 상부 표면들을 갖는 긴 "오두막 형상"으로 자기-조립 방식으로 패싯팅된다(도 5의 단면 참조). 설명된 프로세스 조건들은, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 충분한 아다톰 이동(adatom migration)을 허용함으로써 이러한 저 에너지-상태 표면 형상을 달성하는 이러한 패싯팅된 성장을 생성하는데 도움이 된다. 갈륨을 혼입시키는 에너지론은, 인듐이 인듐 갈륨 비화물 활성 채널(146)의 에지들, 예를 들어 인듐 풍부 표면들(1451 및 1452)에서 우선적으로 혼입되는 한편, 갈륨이 예를 들어 중심 영역(145c)(도 7 참조)을 따라 정점(150)(도 5 참조)에서 우선적으로 혼입되는 자연적인 경향 면에서, 인듐을 혼입시키는 에너지론과는 상이하다고 발견되었다. 구체적으로, 온도 및 프리커서 유동들은, 트렌치(124)(도 3 참조) 밖으로 연장되고 그에 따라 도 7 및 도 8에 도시된 농도 프로파일을 달성하는 인듐 갈륨 비화물 활성 채널(146)의 오두막-지붕 구조체, 즉 부분(148)(도 5 참조)의 예리함을 최대화하도록 튜닝될 수 있다. 더 높은 온도, 예를 들어 약 580℃ 및 높은 금속 종 프리커서 플럭스들(metal species precursor fluxes)을 이용하여 획득되는 것과 같이 약하게 패싯팅된 성장 조건들에 있어서, 효과는 약 30nm와 같은 넓은 트렌치들로 제한될 수 있다. 금속 종 프리커서 플럭스들 및/또는 예를 들어 520℃로의 프로세스 온도의 감소에 의해, 패싯팅이 개선될 수 있고, 효과는 예를 들어 15nm의 더 좁은 트렌치들로 확장될 수 있다. 이 효과는 10nm 아래의 트렌치들로도 또한 유도될 수 있다고 여겨진다.
도 9에 도시된 바와 같이, 격리 구조체들(122)은 예컨대 에칭 프로세스에 의해 리세싱될 수 있고, 그에 의해 인듐 갈륨 비화물 활성 채널(146)의 적어도 부분은 격리 구조체들(122)의 상부 평면(126) 위로 연장된다.
도 10에 도시된 바와 같이, 격리 구조체들(122) 위로 연장되는 인듐 갈륨 비화물 활성 채널(146)의 부분 위에 적어도 하나의 게이트(150)가 형성될 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 게이트(150)는, 핀 상부 표면(116) 상에 또는 핀 상부 표면에 인접하여 그리고 측방향으로 대향하는 핀 측벽들(114)의 쌍 상에 또는 이러한 쌍에 인접하여 게이트 유전체 층(152)을 형성하는 것, 게이트 우선 또는 게이트 최종 프로세스 흐름(gate first or a gate last process flow)에 의해, 게이트 유전체 층(152) 상에 또는 게이트 유전체 층에 인접하여 게이트 전극(154)을 형성하는 것에 의해 제조될 수 있다.
게이트 유전체 층(152)은, 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 하이-k 유전체 재료, 예컨대 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈룸 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 및 납 아연 니오베이트를 포함하지만 이에 제한되지는 않는 임의의 잘 알려진 게이트 유전체 재료로 형성될 수 있다. 게이트 유전체 층(152)은, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 잘 알려진 기술들에 의해, 예컨대 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자 층 퇴적("ALD")과 같이 게이트 전극 재료를 퇴적한 다음, 잘 알려진 포토리소그래피 및 에칭 기술들을 이용하여 게이트 전극 재료를 패터닝하는 것에 의해 형성될 수 있다.
게이트 전극(154)은 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 본 개시내용의 실시예에서, 게이트 전극(154)은, 폴리실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 티타늄 탄화물, 지르코늄 탄화물, 탄탈룸 탄화물, 하프늄 탄화물, 알루미늄 탄화물, 다른 금속 탄화물들, 금속 질화물들 및 금속 산화물들을 포함하지만 이에 제한되지는 않는 재료들로 형성될 수 있다. 게이트 전극(154)은, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 잘 알려진 기술들에 의해, 예컨대 게이트 전극 재료를 블랭킷 퇴적한 다음, 잘 알려진 포토리소그래피 및 에칭 기술들을 이용하여 게이트 전극 재료를 패터닝하는 것에 의해 형성될 수 있다.
본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 마이크로전자 트랜지스터의 동작에서, 캐리어들은 게이트 산화물에 가장 가까운 활성 채널의 표면 영역에서 이동한다. 또한, 인듐 풍부인 인듐 갈륨 비화물 활성 채널들은 갈륨 풍부인 인듐 갈륨 비화물 활성 채널들에 비해 더 낮은 밴드갭 및 더 높은 이동도를 갖는다는 점이 본 기술분야의 통상의 기술자에게 이해된다. 따라서, 게이트 산화물(152)(도 10 참조)에 접하는 인듐 풍부 표면들(1451 및 1452)(도 7 참조)을 갖는 것은 높은 전자 이동도를 초래할 것이고, 트랜지스터를 턴 온 및 오프하는 능력에 관한 정전기학은 더 양호할, 즉 더 빠른 스위칭 및 더 작은 오프 상태 누설을 가질 것이다. 인듐 풍부 표면들(1451 및 1452)을 구비한 인듐 갈륨 비화물 활성 채널(146)을 갖는 것은 균질하게 높은 인듐 함량을 갖는 인듐 갈륨 비화물 활성 표면에 비해 유리할 수 있는데, 그 이유는 인듐 농도가 격자 상수에 강한 확장 효과를 미치기 때문이다. 따라서, 인듐이 임계 한계를 넘어 증가될 때, 부정합 전위들(misfit dislocations) 및 다른 평면 및 지점 결함들의 밀도가 증가한다. 이해되는 바와 같이, 이러한 결함들은 캐리어 이동도 또는 트래핑된 그리고 모바일 전하들(trapped and mobile charges)에 관하여 트랜지스터 요건들에 적합하지 않다. 따라서, 본 설명의 실시예들은, 표면들(1451, 1452)에 국소화된 인듐 풍부 영역들로 그레이딩되는 인듐 함량을 갖는 것에 의해, 등가의 균질 농도 프로파일 디바이스보다 낮은 결함 밀도를 초래할 것이다.
도 11에 도시된 바와 같이, 잘 알려진 퇴적 및 에칭 기술들을 이용하여 게이트 전극(154) 상에 게이트 스페이서(156)가 퇴적되고 패터닝될 수 있다. 게이트 스페이서(156)는, 실리콘 산화물, 실리콘 질화물 등을 포함하지만 이에 제한되지는 않는 임의의 적절한 유전체 재료로 형성될 수 있다.
소스 영역 및 드레인 영역(도시되지 않음)이 게이트(150)의 대향 측면들 상에서 인듐 갈륨 비화물 활성 채널(146)에 형성될 수 있거나, 또는 인듐 갈륨 비화물 활성 채널(146)의 부분들은 게이트(150)의 대향 측면들 상에서 제거되고 소스 영역 및 드레인 영역이 그것을 대신하여 형성될 수 있다고 이해된다. 소스 및 드레인 영역은 p형 전도성과 같이 동일한 전도형으로 형성될 수 있다. 본 개시내용의 실시예의 일부 구현예들에서, 소스 및 드레인 영역은 실질적으로 동일한 도핑 농도 및 프로파일을 가질 수 있는 한편, 다른 구현예들에서는 달라질 수 있다. n-MOS만이 도시되어 있고, p-MOS 영역들은 별개로 패터닝 및 처리될 것이라고 이해된다.
본 설명의 다른 실시예들에서, 인듐 갈륨 비화물 활성 채널과 기판 사이에 서브구조체, 예를 들어 버퍼가 형성될 수 있다. 서브구조체는 활성 채널 아래의 구조체들을 통해 소스 대 드레인 누설이 제어되도록 제조될 수 있다. 일 실시예에서, 서브구조체는, 활성 채널 내의 전자 이동도에 상당한 영향을 미치지 않고 누설이 저지될 수 있도록 원하는 전도대 오프셋(conduction band offset)을 가질 수 있는 고 밴드갭 III-V 재료를 포함할 수 있다. 또 다른 실시예들에서, 서브구조체는 p형 도펀트로 도핑되는 고 밴드갭 재료 III-V 재료 또는 저 밴드갭 III-V 재료 중 어느 하나를 포함할 수 있다. 본 설명의 목적을 위해, 저 밴드갭 재료는 실리콘보다 작은 밴드갭을 갖는 재료인 것으로 정의될 수 있고, 고 밴드갭 재료는 실리콘보다 큰 밴드갭을 갖는 재료인 것으로 정의될 수 있다.
도 4에서 시작하여, 도 12에 도시된 바와 같이, 트렌치(124)(도 3 참조) 내의 핵형성 층(142) 상에 서브구조체(144)가 형성될 수 있다. 서브구조체(144)는 임의의 알려진 형성 프로세스에 의해 형성될 수 있다. 본 설명의 일 실시예에서, 서브구조체는, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물(gallium arsenide antimonide), 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물, 알루미늄 갈륨 비화물 등을 포함하지만 이에 제한되지는 않는 고 밴드갭 III-V 재료일 수 있다.
서브구조체(144)에 이용되는 고 밴드갭 재료는 인듐 갈륨 비화물 활성 채널(146)에 대해 원하는 전도대 오프셋을 갖도록 선택될 수 있고, 이는 서브구조체(144)로부터 전자들을 배제시키는데 효과적이어서, 그에 의해 누설을 감소시킬 것이다. 또한, 핵형성 층(142), 서브구조체(144) 및 활성 채널(146)의 형성은 상대적으로 좁은 트렌치(124)에서 발생한다. 일 실시예에서, 좁은 트렌치(124)는 약 50 내지 500nm의 범위의 높이 H(도 3 참조), 및 약 50nm 미만(바람직하게는 30nm 미만)의 폭 W(도 3 참조)를 가질 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 핵형성 층(142)/서브구조체(144)가 결함들, 예컨대 적층 결함들, 전위들 등을 인듐 갈륨 비화물 활성 채널(146)로부터 멀리 트래핑하기에 충분한 깊이 D를 갖도록 형성될 수 있으므로, 기판(102)과 핵형성 층(142)/서브구조체(144) 사이의 격자 부정합은 실질적으로 무결함 형성을 허용하는 것보다 클 수 있다. 따라서, 활성 채널(146)에서의 전자 이동도는 그에 의해 크게 손상되지는 않을 수 있다. 인듐 갈륨 비화물 활성 채널(146)은 이론적인 최대 이동도 값들을 달성하지 못할 수 있지만, 그럼에도 불구하고 이는 실리콘 기반 n-MOS 트랜지스터들에 비해 강력한 성능 이점을 제공한다. 일 실시예에서, 서브구조체(144)는 약 50nm 초과의 깊이 D(예를 들어, 기판(102)과 인듐 갈륨 비화물 활성 채널(146) 사이의 거리), 및 약 25nm 미만의 폭(즉, 트렌치 폭 W)을 가질 수 있다. 고 밴드갭 재료는 도핑될 수도 있고 도핑되지 않을 수도 있다. 도핑된 실시예에서, 고 밴드갭 재료는, 마그네슘, 아연, 탄소, 베릴륨 등을 포함하지만 이에 제한되지는 않는 p형 도펀트와 같은 도펀트로 도핑될 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 이러한 고 밴드갭 재료와 도펀트들의 조합은, 제조 프로세스가 허용가능하게 낮은 결정질 농도를 초래하는 한, 누설을 감소시키기 위해 도펀트 단독보다 더 효과적일 수 있다.
본 설명의 다른 실시예에서, 서브구조체(144)는, 인듐 갈륨 비화물, 갈륨 비화물, 인듐 인화물 등을 포함하지만 이에 제한되지는 않는 저 밴드갭 재료로 제조될 수 있고, 이는 마그네슘, 아연, 탄소, 베릴륨 등을 포함하지만 이에 제한되지는 않는 p형 도펀트와 같은 도펀트로 도핑된다. 본 설명의 일 실시예에서, 도펀트 농도는 약 1E17 내지 1E19 원자/cm3일 수 있다. 일 실시예에서, 도핑된 서브구조체(144)는 핵형성 층(142)과 동일한 재료일 수 있고, 그에 의해 격자 결함이 거의 또는 전혀 발생하지 않는다. 다른 실시예들에서, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 핵형성 층(142)은 서브구조체(144) 내로 그레이딩될 수 있거나 또는 그것의 재료 조성들은 하나에서 다른 하나로 농도에 있어서 계단형일 수 있다.
일부 예시적인 실시예들에서, 서브구조체(144)는 에피택셜 퇴적될 수 있다. 도핑된 서브구조체(144)(도 5 참조)의 두께(Ts)(도 5 참조) 및 활성 채널(146)의 두께(Ta)는 일부 구체적인 예시적인 실시예들에 따라 예를 들어 500 내지 5000 Å의 범위에 있을 수 있지만, 본 개시내용에 비추어 명백한 바와 같이 다른 실시예들은 다른 층 두께들을 가질 수 있다. 구체적으로, 트렌치-충전 실시예들은 이러한 두께 범위에 있는 한편, 블랭킷 퇴적 및 후속 패터닝 실시예들은 최대 100배 더 높은 두께 값들을 가질 수 있다. 일부 실시예들에서, 서브구조체(144)를 퇴적하거나 다른 방식으로 형성하기 위해 화학 기상 증착(CVD) 프로세스 또는 다른 적합한 퇴적 기술이 이용될 수 있다. 예를 들어, 퇴적은, 인듐, 알루미늄, 비소, 인, 갈륨, 안티몬 및/또는 이들의 프리커서들의 조합들과 같은 III-V 재료 화합물들을 이용하여, CVD, 또는 급속 열 CVD(RT-CVD), 또는 저압 CVD(LP-CVD), 또는 초고진공 CVD(UHV-CVD), 또는 가스 소스 분자 빔 에피택시(GS-MBE) 툴에 의해 수행될 수 있다. 하나의 예시적인 실시예에서, 서브구조체(144)는 최대 대략 1E19 원자/cm3의 아연 농도를 제공하도록 아연으로 도핑된 갈륨 비화물일 수 있고, 이는 약 5E-3 옴-cm의 저항률(또는 최대 200 Mho/cm의 대응하는 전도율)을 초래할 수 있다. 임의의 이러한 실시예들에서, 예를 들어 수소, 질소 또는 희가스와 같은 캐리어 가스를 갖는 프리커서 버블러가 존재할 수 있다(예를 들어, 프리커서는 약 0.1-20% 농도로 희석될 수 있고, 나머지는 캐리어 가스임). 일부 예시적인 경우에, 아르신 또는 3급 부틸 아르신과 같은 비소 프리커서, 3급 부틸포스핀(tertiary butylphosphine)과 같은 인 프리커서, 트리메틸갈륨과 같은 갈륨 프리커서, 및/또는 트리메틸인듐과 같은 인듐 프리커서가 존재할 수 있다. 예를 들어 염화 수소(HCl), 염소(Cl) 또는 브롬화 수소(HBr)와 같은 할로겐계 가스와 같은 에천트 가스가 또한 존재할 수 있다. 서브구조체(144)의 기본 퇴적은, 예를 들어 약 300℃ 내지 650℃, 또는 더 구체적인 예에서는 약 400 내지 500℃의 범위의 퇴적 온도, 및 예를 들어 약 1 Torr 내지 760 Torr의 범위의 반응기 압력을 이용하여 넓은 범위의 조건들에서 가능할 수 있다. 캐리어 및 에천트 각각은 약 10 내지 300 SCCM의 범위의 유동을 가질 수 있다(전형적으로, 100 SCCM 이하의 유동이 요구되지만, 일부 실시예들은 더 높은 유량으로부터 혜택을 얻을 수 있다). 하나의 구체적인 예시적인 실시예에서, 서브구조체(144)의 퇴적은 약 100 내지 1000 SCCM의 범위의 유량에서 수행될 수 있다. 예를 들어, 아연의 인시튜 도핑에 있어서, 디에틸 아연(di-ethyl zinc)(DEZ)을 이용하는 버블러 소스가 이용될 수 있다(예를 들어, 약 10 내지 100 SCCM의 범위의 유량에서 그리고 액체 DEZ를 통해 수소 가스가 버블링됨).
도 12에 추가로 도시된 바와 같이, 인듐 갈륨 비화물 활성 채널(146)은 도 4와 관련하여 이전에 논의된 방식으로 트렌치(124)(도 3 참조) 내의 서브구조체(144) 상에 형성될 수 있다.
핵형성 층(142), 서브구조체(144) 및 활성 채널(146)의 형성은 상대적으로 좁은 트렌치(124)에서 발생할 수 있다. 일 실시예에서, 좁은 트렌치(124)는 약 50 내지 500nm의 범위의 높이 H(도 3 참조), 및 약 25nm 미만(바람직하게는 10nm 미만)의 폭 W(도 3 참조)를 가질 수 있다. 일 실시예에서, 도핑된 서브구조체(144)는 약 50nm 초과의 깊이 D(예를 들어, 기판(102)과 활성 채널(146) 사이의 거리), 및 약 25nm 미만의 폭(즉, 트렌치 폭 W)을 가질 수 있다.
도핑된 서브구조체(144)가 형성될 때, 인듐 갈륨 비화물 활성 채널(146)의 형성에 후속하는 제조 프로세스는, 도핑된 서브구조체(144)로부터의 도펀트 원자들이 활성 채널(146) 내로 확산되는 것을 방지하고 그것의 전자 이동도에 영향을 미치기 위해 상대적으로 낮은 온도(예를 들어, 낮은 열 버짓)에서 수행되어야 한다. 그러나, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 도핑된 서브구조체(144)로부터의 p형 도펀트들의 활성 채널(146) 내로의 더 적은 확산(lighter diffusion)(약 1E17 원자/cm3보다 낮음)은 이슈가 되지 않을 수 있는데, 그 이유는 그것의 퇴적된 상태는 저농도의 n형이고, 따라서 보상을 위해 저농도의 p형 카운터 도핑을 요구할 수 있기 때문이다.
도 12에 더 추가로 도시된 바와 같이, 인듐 갈륨 비화물 활성 채널(146)의 부분(148)은 특히 에피택셜 성장 프로세스들이 이용될 때 트렌치(도 3 참조) 밖으로 연장될 수 있다. 따라서, 도 13에 도시된 바와 같이, 인듐 갈륨 비화물 활성 채널(146)의 부분(148)은 예컨대 화학 기계적 평탄화에 의해 제거될 수 있다.
도 14에 도시된 바와 같이, 본 설명의 프로세스는, 인듐이 격리 구조체들(122)에 인접한 인듐 갈륨 비화물 활성 채널(146)의 대향 측벽 표면들을 향하여 이동하고, 그에 의해 인듐 풍부 표면들(1451 및 1452)을 형성하게 한다. 일 실시예에서, 인듐 풍부 표면들(1451 및 1452)은 기판의 제1 표면(104)에 실질적으로 수직이다. 인듐의 분포는 도 14에 예시되어 있으며, 여기서 인듐은 더 어두운 음영을 갖는다. 이러한 인듐 분포는 도 15에 그래픽으로 예시되어 있으며, 여기서 x축은 인듐 갈륨 비화물 활성 채널(146)의 하나의 인듐 풍부 표면(1451)으로부터 대향 인듐 풍부 표면(1452)까지의 거리이고, y축은 x축 거리(나노미터 단위)에 걸친 인듐(파선) 및 갈륨(점선)의 백분율 단위의 농도이다. 명료성 및 간결성을 위해 비소에 대한 라인은 도시되지 않는데, 그 이유는 그것이 디바이스에 걸친 모든 지점에서 약 50%이기 때문이다. 도 14 및 도 15에서 알 수 있는 바와 같이, "인듐 풍부"라는 용어는 인듐 갈륨 비화물 활성 채널(146)에서의 인듐의 평균 양보다 높은 인듐 함량이다. 하나의 인듐 풍부 표면(1451)과 대향 인듐 풍부 표면(1452) 사이의 대략 정중선에 있는 중심 영역(145c)은 인듐 갈륨 비화물 활성 채널(146)에서의 갈륨의 평균 양에 비해 "갈륨 풍부"일 수 있다.
도 16에 도시된 바와 같이, 격리 구조체들(122)은 예컨대 에칭 프로세스에 의해 리세싱될 수 있고, 그에 의해 인듐 갈륨 비화물 활성 채널(146)의 적어도 부분은 격리 구조체들(122)의 상부 평면(126) 위로 연장된다. 일 실시예에서, 격리 구조체 상부 평면(126) 주위에 연장되는 인듐 갈륨 비화물 활성 채널(146)의 높이 Fh는 약 45nm일 수 있다. 인듐 갈륨 비화물 활성 채널(146)과 서브구조체(144) 사이의 교차부(I)는 격리 구조체 상부 평면(126)에 대해 깊이 Fd에서 발생할 수 있다. 실시예에서, 교차부(I)는 격리 구조체 상부 평면(126) 약간 위에 또는 약간 아래에, 예컨대 약 10nm 위에 또는 아래에 있을 수 있다.
도 17에 도시된 바와 같이, 격리 구조체들(122) 위로 연장되는 인듐 갈륨 비화물 활성 채널(146)의 부분 위에 적어도 하나의 게이트(150)가 형성될 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 게이트(150)는, 핀 상부 표면(116) 상에 또는 핀 상부 표면에 인접하여 그리고 측방향으로 대향하는 핀 측벽들(114)의 쌍 상에 또는 이러한 쌍에 인접하여 게이트 유전체 층(152)을 형성하는 것, 게이트 우선 또는 게이트 최종 프로세스 흐름에 의해, 게이트 유전체 층(152) 상에 또는 게이트 유전체 층에 인접하여 게이트 전극(154)을 형성하는 것에 의해 제조될 수 있다. 도 18에 도시된 바와 같이, 잘 알려진 퇴적 및 에칭 기술들을 이용하여 게이트 전극(154) 상에 게이트 스페이서(156)가 퇴적되고 패터닝될 수 있다.
소스 영역 및 드레인 영역(도시되지 않음)이 게이트(150)의 대향 측면들 상에서 인듐 갈륨 비화물 활성 채널(146)에 형성될 수 있거나, 또는 활성 채널(146)의 부분들은 게이트(150)의 대향 측면들 상에서 제거되고 소스 영역 및 드레인 영역이 그것을 대신하여 형성될 수 있다고 이해된다. 소스 및 드레인 영역은 p형 전도성과 같이 동일한 전도형으로 형성될 수 있다. 본 개시내용의 실시예의 일부 구현예들에서, 소스 및 드레인 영역은 실질적으로 동일한 도핑 농도 및 프로파일을 가질 수 있는 한편, 다른 구현예들에서는 달라질 수 있다. n-MOS만이 도시되어 있고, p-MOS 영역들은 별개로 패터닝 및 처리될 것이라고 이해된다.
도 19 내지 도 26은 본 설명의 추가적인 실시예들을 예시한다. 도 18에서 시작하여, 대체 게이트 프로세스가 이어질 수 있는데, 여기서 게이트 유전체(152) 및 게이트 전극(154)은 희생 재료들로 형성될 수 있다. 도 19에 도시된 바와 같이, 유전체 층(162)이 도 18의 구조체 위에 퇴적되고, 평탄화되어, 희생 게이트 전극(154)을 노출시킬 수 있다. 희생 게이트 전극(154) 및 게이트 유전체(152)는, 도 20 및 도 21(도 20의 라인 21-21을 따른 단면도로서, 단면 구조체들만이 도시되어 있음)에 도시된 바와 같이, 게이트 스페이서(156)의 나머지 부분들 사이에 인듐 갈륨 비화물 활성 채널(146)을 노출시켜 노출된 활성 채널 영역(146)을 형성하기 위해 제거될 수 있다.
도 22에 도시된 바와 같이, 격리 구조체들(122)은 도핑된 서브구조체(144)의 부분을 노출시키기 위해 노출된 인듐 갈륨 비화물 활성 채널 영역(146) 내에서 예컨대 에칭에 의해 리세싱될 수 있고, 그에 의해 도 23에 도시된 바와 같이 선택적 에칭(예를 들어, 습식 에칭, 건식 에칭 또는 이들의 조합)이 도핑된 서브구조체(144) 내로 침투하고, 핵형성 층(142)을 포함하여 이러한 서브구조체를 제거할 수 있다.
도 24에 도시된 바와 같이 서브구조체(144)(도 22 참조) 및 핵형성 층(142)(도 22 참조)에 대한 제거로부터 남겨지는 공간을 채우기 위해 또는 도 25에 도시된 바와 같이 보이드(168)를 형성하기 위해 유전체 재료(166)가 퇴적될 수 있다. 그 이후에, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 트랜지스터의 나머지 컴포넌트들이 트라이-게이트 처리 흐름과 같은 알려진 처리 흐름을 따라 형성될 수 있다. 다른 실시예에서, 도 26에 도시된 바와 같이, 노출된 활성 채널(146)을 둘러싸도록 게이트 산화물 층(172)이 형성될 수 있고, 게이트 산화물 층(172)을 둘러싸도록 게이트 전극 층(174)이 형성될 수 있고, 트랜지스터의 나머지 컴포넌트들은 본 기술분야의 통상의 기술자에게 또한 이해되는 바와 같이 단일 또는 다중 와이어 구성으로 알려진 게이트 올-어라운드 처리 흐름을 따를 수 있다.
도 27은 본 설명의 일 구현예에 따른 컴퓨팅 디바이스(200)를 예시한다. 컴퓨팅 디바이스(200)는 보드(202)를 하우징한다. 보드(202)는, 프로세서(204) 및 적어도 하나의 통신 칩(206A, 206B)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(204)는 보드(202)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예들에서, 적어도 하나의 통신 칩(206A, 206B)도 또한 보드(202)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현예들에서, 통신 칩(206A, 206B)은 프로세서(204)의 일부이다.
그 애플리케이션들에 종속하여, 컴퓨팅 디바이스(200)는, 보드(202)에 물리적으로 그리고 전기적으로 결합될 수도 있고 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(206A, 206B)은 컴퓨팅 디바이스(200)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(206)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로서 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(200)는 복수의 통신 칩(206A, 206B)을 포함할 수 있다. 예를 들어, 제1 통신 칩(206A)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(206B)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(200)의 프로세서(204)는 위에서 설명된 바와 같은 마이크로전자 트랜지스터들을 포함할 수 있다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 또한, 통신 칩(206A, 206B)은 위에서 설명된 바와 같이 제조된 마이크로전자 트랜지스터들을 포함할 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(200)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현예들에서, 컴퓨팅 디바이스(200)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 설명의 발명 대상은 반드시 도 1 내지 도 27에 예시된 구체적인 애플리케이션들에 제한되지는 않는다고 이해된다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 본 발명 대상은 다른 마이크로전자 디바이스 및 어셈블리 애플리케이션들뿐만 아니라 임의의 다른 적절한 트랜지스터 애플리케이션들에 적용될 수 있다.
다음의 예들은 추가 실시예들에 관한 것인데, 여기서 예 1은 마이크로전자 구조체이며, 이 마이크로전자 구조체는 인듐 갈륨 비화물 활성 채널을 갖고, 인듐 갈륨 비화물 활성 채널은 인듐 갈륨 비화물 활성 채널의 평균 인듐 함량보다 높은 인듐 함량을 갖는 적어도 하나의 표면을 포함한다.
예 2에서, 예 1의 발명 대상은, 인듐 갈륨 비화물 활성 채널이 한 쌍의 대향 표면을 갖는 핀을 포함하는 것을 선택적으로 포함할 수 있고, 표면 각각은 인듐 갈륨 비화물 활성 채널의 평균 인듐 함량보다 높은 인듐 함량을 갖는다.
예 3에서, 예 1의 발명 대상은 인듐 갈륨 비화물 활성 채널이 위에 형성되는 기판을 선택적으로 포함할 수 있다.
예 4에서, 예 3의 발명 대상은, 인듐 갈륨 비화물 활성 채널이 한 쌍의 대향 표면을 갖는 핀을 포함하는 것을 선택적으로 포함할 수 있고, 표면 각각은 인듐 갈륨 비화물 활성 채널의 평균 인듐 함량보다 높은 인듐 함량을 갖고, 핀의 대향 표면들은 기판의 제1 표면에 실질적으로 수직이다.
예 5에서, 예 3의 발명 대상은 인듐 갈륨 비화물 활성 채널과 기판 사이에 형성된 서브구조체를 선택적으로 포함할 수 있고, 서브구조체는 인듐 갈륨 비화물 활성 채널에 접한다.
예 6에서, 예 5의 발명 대상은, 서브구조체가 도펀트, 및 인듐 갈륨 비화물, 인듐 비화물 및 인듐 안티몬화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 7에서, 예 5의 발명 대상은, 서브구조체가, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물, 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물 및 알루미늄 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 8에서, 예 7의 발명 대상은 도펀트를 선택적으로 포함할 수 있다.
예 9에서, 예 6 또는 예 8의 발명 대상은, 도펀트가 p형 도펀트를 포함하는 것을 선택적으로 포함할 수 있다.
예 10에서, 예 9의 발명 대상은, 도펀트가 마그네슘, 아연, 탄소 및 베릴륨으로 구성되는 그룹으로부터 선택되는 것을 선택적으로 포함할 수 있다.
예 11에서, 예 3의 발명 대상은 인듐 갈륨 비화물 활성 채널과 기판 사이에 형성된 절연성 버퍼를 선택적으로 포함할 수 있다.
예 12에서, 예 11의 발명 대상은, 절연성 버퍼가 절연성 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 13에서, 예 11의 발명 대상은, 절연성 버퍼가 보이드를 포함하는 것을 선택적으로 포함할 수 있다.
예 14에서, 예 3의 발명 대상은 기판 내로 연장되는 핵형성 트렌치, 및 핵형성 트렌치에 접하는 핵형성 층을 선택적으로 포함할 수 있다.
예 15에서, 예 14의 발명 대상은, 핵형성 트렌치가 (111) 패싯팅을 갖는 핵형성 트렌치를 포함하는 것을 선택적으로 포함할 수 있다.
예 16에서, 예 14의 발명 대상은, 핵형성 층이, 인듐 인화물, 갈륨 인화물 및 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 것을 선택적으로 포함할 수 있다.
다음의 예들은 추가 실시예들에 관한 것인데, 여기서 예 17은 마이크로전자 구조체를 제조하는 방법이며, 이 방법은 기판 상에 적어도 하나의 핀을 형성하는 단계 - 적어도 하나의 핀은 기판으로부터 연장되는 한 쌍의 대향 측벽을 포함함 -; 핀의 측벽들 각각에 접하는 격리 구조체들을 형성하는 단계; 적어도 하나의 핀을 제거함으로써 트렌치를 형성하는 단계 - 트렌치는 약 50 내지 500nm의 높이 및 약 50nm 미만의 폭을 가짐 -; 및 트렌치 내에 인듐 갈륨 비화물 활성 채널을 형성하는 단계 - 트렌치에 접하는 인듐 갈륨 비화물 활성 채널의 표면들은 인듐 갈륨 비화물 활성 채널의 평균 인듐 함량보다 높은 인듐 함량을 가짐 - 를 포함한다.
예 18에서, 예 17의 발명 대상은 인듐 갈륨 비화물 활성 채널과 기판 사이에 형성된 서브구조체를 형성하는 단계를 선택적으로 포함할 수 있고, 서브구조체는 인듐 갈륨 비화물 활성 채널에 접한다.
예 19에서, 예 18의 발명 대상은, 서브구조체를 형성하는 단계가, 도펀트, 및 인듐 갈륨 비화물, 인듐 비화물 및 인듐 안티몬화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 서브구조체를 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 20에서, 예 18의 발명 대상은, 서브구조체를 형성하는 단계가, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물, 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물 및 알루미늄 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료로 서브구조체를 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 21에서, 예 20의 발명 대상은 도펀트를 갖는 서브구조체를 형성하는 단계를 선택적으로 포함할 수 있다.
예 22에서, 예 19 또는 예 21의 발명 대상은, 도펀트가 p형 도펀트를 포함하는 것을 선택적으로 포함할 수 있다.
예 23에서, 예 22의 발명 대상은, 마그네슘, 아연, 탄소 및 베릴륨으로 구성되는 그룹으로부터 선택된 p형 도펀트를 갖는 서브구조체를 형성하는 단계를 선택적으로 포함할 수 있다.
예 24에서, 예 17의 발명 대상은 인듐 갈륨 비화물 활성 채널과 기판 사이에 절연성 버퍼를 형성하는 단계를 선택적으로 포함할 수 있다.
예 25에서, 예 24의 발명 대상은 절연성 재료나 보이드를 포함하는 절연성 버퍼를 형성하는 단계를 선택적으로 포함할 수 있다.
예 26에서, 예 17의 발명 대상은 기판 내로 연장되는 핵형성 트렌치를 형성하는 단계, 및 핵형성 트렌치에 접하는 핵형성 층을 형성하는 단계를 선택적으로 포함할 수 있다.
예 27에서, 예 26의 발명 대상은, 핵형성 트렌치를 형성하는 단계가 (111) 패싯팅을 갖는 핵형성 트렌치를 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 28에서, 예 26의 발명 대상은, 인듐 인화물, 갈륨 인화물 및 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료로 핵형성 층을 형성하는 단계를 선택적으로 포함할 수 있다.
다음의 예들은 추가 실시예들에 관한 것인데, 여기서 예 29는 전자 시스템이며, 이 전자 시스템은 보드; 및 보드에 부착된 마이크로전자 디바이스를 포함하고, 마이크로전자 디바이스는 적어도 하나의 트랜지스터를 포함하고, 적어도 하나의 트랜지스터는 인듐 갈륨 비화물 활성 채널을 포함하고, 인듐 갈륨 비화물 활성 채널은 인듐 갈륨 비화물 활성 채널의 평균 인듐 함량보다 높은 인듐 함량을 갖는 적어도 하나의 표면을 포함한다.
예 30에서, 예 29의 발명 대상은, 인듐 갈륨 비화물 활성 채널이 한 쌍의 대향 표면을 갖는 핀을 포함하는 것을 선택적으로 포함할 수 있고, 표면 각각은 인듐 갈륨 비화물 활성 채널의 평균 인듐 함량보다 높은 인듐 함량을 갖는다.
이와 같이 본 설명의 실시예들이 상세하게 설명되었지만, 그것의 사상 또는 범위로부터 벗어나지 않고 그것의 많은 명백한 변형들이 가능하므로, 첨부 청구항들에 의해 정의된 본 설명은 전술한 설명에 제시된 특정 상세들에 의해 제한되지는 않는다고 이해된다.

Claims (25)

  1. 마이크로전자 구조체로서,
    제1 표면을 갖는 기판; 및
    인듐 갈륨 비화물 활성 채널을 포함하고,
    상기 인듐 갈륨 비화물 활성 채널은 상기 기판의 상기 제1 표면과 실질적으로 수직인 한 쌍의 대향 표면들을 갖는 핀(fin)을 포함하고, 상기 표면들 각각은 상기 인듐 갈륨 비화물 활성 채널의 평균 인듐 함량보다 높은 인듐 함량을 가지며, 상기 인듐 갈륨 비화물 활성 채널의 상기 인듐 함량은, 상기 한 쌍의 대향 표면들 각각에서의 더 높은 인듐 함량으로부터 상기 한 쌍의 대향 표면들 사이의 중심 영역에서의 더 낮은 인듐 함량으로 그레이딩되는 마이크로전자 구조체.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 인듐 갈륨 비화물 활성 채널과 상기 기판 사이에 형성된 서브구조체를 더 포함하고, 상기 서브구조체는 상기 인듐 갈륨 비화물 활성 채널에 접하는(abut) 마이크로전자 구조체.
  6. 삭제
  7. 제5항에 있어서,
    상기 서브구조체는, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물(gallium arsenide antimonide), 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물 및 알루미늄 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 마이크로전자 구조체.
  8. 제7항에 있어서,
    상기 서브구조체 내에 도펀트를 더 포함하는 마이크로전자 구조체.
  9. 제8항에 있어서,
    상기 도펀트는, 마그네슘, 아연, 탄소 및 베릴륨으로 구성되는 그룹으로부터 선택된 p형 도펀트를 포함하는 마이크로전자 구조체.
  10. 삭제
  11. 제1항에 있어서,
    상기 기판 내로 연장되는 핵형성 트렌치, 및 상기 핵형성 트렌치에 접하는 핵형성 층을 더 포함하는 마이크로전자 구조체.
  12. 제11항에 있어서,
    상기 핵형성 트렌치는 (111) 패싯팅(faceting)을 갖는 핵형성 트렌치를 포함하는 마이크로전자 구조체.
  13. 제11항에 있어서,
    상기 핵형성 층은, 인듐 인화물, 갈륨 인화물 및 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 마이크로전자 구조체.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 전자 시스템으로서,
    보드; 및
    상기 보드에 부착된 마이크로전자 디바이스 - 상기 마이크로전자 디바이스는 적어도 하나의 마이크로전자 구조체를 포함함 -
    를 포함하고,
    상기 적어도 하나의 마이크로전자 구조체는
    제1 표면을 갖는 기판; 및
    인듐 갈륨 비화물 활성 채널을 포함하고, 상기 인듐 갈륨 비화물 활성 채널은 상기 기판의 상기 제1 표면과 실질적으로 수직인 한 쌍의 대향 표면들을 갖는 핀을 포함하고, 상기 표면들 각각은 상기 인듐 갈륨 비화물 활성 채널의 평균 인듐 함량보다 높은 인듐 함량을 가지며, 상기 인듐 갈륨 비화물 활성 채널의 상기 인듐 함량은, 상기 한 쌍의 대향 표면들 각각에서의 더 높은 인듐 함량으로부터 상기 한 쌍의 대향 표면들 사이의 중심 영역에서의 더 낮은 인듐 함량으로 그레이딩되는 전자 시스템.
  25. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107534052A (zh) * 2015-05-27 2018-01-02 英特尔公司 用于创建延伸到晶体管的有栅极区域中的缓冲部的设备和方法
CN108701714B (zh) * 2016-02-22 2021-09-07 英特尔公司 创建具有富铟侧表面和底表面的有源沟道的设备和方法
US11764275B2 (en) 2016-04-01 2023-09-19 Intel Corporation Indium-containing fin of a transistor device with an indium-rich core
JP6652451B2 (ja) 2016-06-14 2020-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2018009158A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Conformal films including metal gallium carbide and metal indium carbide for device applications and their fabrication
WO2018009169A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Engineering tensile strain buffer in art for high quality ge channel
CN107403832A (zh) * 2017-07-26 2017-11-28 华南理工大学 一种高性能薄膜晶体管及其用途
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
WO2019066885A1 (en) * 2017-09-29 2019-04-04 Intel Corporation ENHANCED CHANNEL LAYER FORMED IN TRENCHING TECHNIQUE
US11804523B2 (en) * 2019-09-24 2023-10-31 Intel Corporation High aspect ratio source or drain structures with abrupt dopant profile

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301390A1 (en) * 2009-05-29 2010-12-02 Chih-Hsin Ko Gradient Ternary or Quaternary Multiple-Gate Transistor
US20140166981A1 (en) * 2012-12-18 2014-06-19 Brian S. Doyle Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US20140264438A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for Semiconductor Devices and Methods of Forming the Same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
JPH0669248A (ja) * 1992-08-19 1994-03-11 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JP3116731B2 (ja) * 1994-07-25 2000-12-11 株式会社日立製作所 格子不整合系積層結晶構造およびそれを用いた半導体装置
US6388390B2 (en) 1999-04-06 2002-05-14 Erwin J. Rachwal Flashlight
DE10025264A1 (de) * 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
JP2002151688A (ja) 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
US7611943B2 (en) 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
US7335959B2 (en) 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
KR100594327B1 (ko) 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US20060292719A1 (en) 2005-05-17 2006-12-28 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7902571B2 (en) 2005-08-04 2011-03-08 Hitachi Cable, Ltd. III-V group compound semiconductor device including a buffer layer having III-V group compound semiconductor crystal
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
JP2009170511A (ja) 2008-01-11 2009-07-30 Toshiba Corp 半導体素子及び半導体装置
DE102008030864B4 (de) 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US8017933B2 (en) 2008-06-30 2011-09-13 Intel Corporation Compositionally-graded quantum-well channels for semiconductor devices
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8889494B2 (en) 2010-12-29 2014-11-18 Globalfoundries Singapore Pte. Ltd. Finfet
US8987824B2 (en) 2011-11-22 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices
US8604548B2 (en) 2011-11-23 2013-12-10 United Microelectronics Corp. Semiconductor device having ESD device
US8896066B2 (en) 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
US9607987B2 (en) 2011-12-21 2017-03-28 Intel Corporation Methods for forming fins for metal oxide semiconductor device structures
CN106847875B (zh) 2011-12-23 2021-04-20 索尼公司 非平面栅极全包围器件及其制造方法
KR20140125376A (ko) 2012-02-13 2014-10-28 도쿄엘렉트론가부시키가이샤 반도체 장치 및 그 제조 방법
US8836016B2 (en) * 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9735239B2 (en) * 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
US11037923B2 (en) 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
US8691640B1 (en) 2013-01-21 2014-04-08 Globalfoundries Inc. Methods of forming dielectrically isolated fins for a FinFET semiconductor by performing an etching process wherein the etch rate is modified via inclusion of a dopant material
US8822290B2 (en) 2013-01-25 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8859372B2 (en) 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
KR101401274B1 (ko) 2013-02-26 2014-05-29 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
CN105308728B (zh) 2013-06-28 2019-01-29 英特尔公司 将vlsi可兼容的鳍结构与选择性外延生长集成并在其上制造器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301390A1 (en) * 2009-05-29 2010-12-02 Chih-Hsin Ko Gradient Ternary or Quaternary Multiple-Gate Transistor
US20140166981A1 (en) * 2012-12-18 2014-06-19 Brian S. Doyle Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US20140264438A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for Semiconductor Devices and Methods of Forming the Same

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