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TWI503979B - 包含一場效電晶體於一覆矽的絕緣層構造的半導體裝置 - Google Patents

包含一場效電晶體於一覆矽的絕緣層構造的半導體裝置 Download PDF

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TWI503979B
TWI503979B TW100113780A TW100113780A TWI503979B TW I503979 B TWI503979 B TW I503979B TW 100113780 A TW100113780 A TW 100113780A TW 100113780 A TW100113780 A TW 100113780A TW I503979 B TWI503979 B TW I503979B
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seoi
oxide
forming
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TW100113780A
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TW201140842A (en
Inventor
Carlos Mazure
Richard Ferrant
Bich-Yen Nguyen
Original Assignee
Soitec Silicon On Insulator
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Publication date
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Description

包含一場效電晶體於一覆矽的絕緣層構造的半導體裝置
本發明與製造場效應電晶體於覆半導體的絕緣層結構相關，特別是製造一種包含高密度封裝，且可具有共同功能區之場效應電晶體的系統單晶片(system-on-chip)。
覆半導體的絕緣層(Semiconductor-On-Insulator，SeOI)，且特別是覆矽的絕緣層(SOI)半導體元件在現在及未來的半導體製造中皆得到愈來愈多的關注，其例如可用於互補金屬氧化半導體(Complementary Metal OxideSemiconductor,CMOS)技術中。在現在的積體電路中，相當大量的單獨電路單元(如CMOS、NMOS、PMOS單元形式之場效應電晶體)，電阻、電容以及其他類似的單元在單一晶片區形成。通常這些電路單元的線寬(feature size)隨著新一代電路出現而持續的減少，其可使現存可得之積體電路在速度及(或)耗電方面有較佳之表現。若要持續增進CPU等複雜的積體電路之效能，減少電晶體的尺寸一個重要的因素。減少尺寸常伴隨著切換速度的提升，而藉此增進訊號處理的效能。
在使用CMOS技術製造複雜的積體電路時，會有數百萬個電晶體(也就是n通道電晶體和p通道電晶體)在基材的結晶半導體層中形成。在高度複雜的積體電路中，電晶體單元為主要電路單元，其實質上決定了這些元件的效能。
在MOS電晶體中，不論是n通道電晶體或是p通道電晶體，皆包含所謂的pn接面，其由高度摻雜之汲極及源極區與配置於其間之相對或低濃度摻雜之通道區所形成。在正確的應用閘電極的控制電壓而形成導電通道後，通道區的導電性依摻雜物濃度、主要載子之移動率以及-在電晶體寬度方向之通道區的給定範圍-源極及汲極區間之距離(亦稱為通道距離)。
電路單元尺寸之縮減不僅可提高單一電晶體單元之效能，亦可增進封裝密度，藉此可提供在給定的晶片面積中整合入更多功能之可能性。因此發展出高度複雜之電路，其可包括不同種類之電路，利如類比電路、數位電路等，藉此將整個系統置於單一晶片上(SoC)。
晶片尺寸不斷的縮小，但其牽涉到幾個需要解決的問題以使其不會將因MOS電晶體之通道縮短所產生之優點被弱化。在此方面主要的問題之一為在汲極及源極區，以及任何連接至汲極及源極區之接點提供低片電阻及接觸電阻，並維持通道可控性。例如，縮短通道長度可能會需要增加閘電極與通道區間之電容耦合，而可能需要減少閘絕緣層之厚度。目前，基於氧化矽層之閘絕緣層的厚度為1至2奈米之範圍，其中因減少閘介電層之厚度會使漏電流呈指數增加，而不需進一步減少。
然而，閘介電層與用傳統上用於製造閘電極之多晶矽間的介面之特性由晶粒邊界所決定，其可影響摻雜物分佈之一致性而造成較差之黏著性及可靠性。另外，即使最近電路單元之尺寸不斷的縮小，且工程技術不斷的進步，仍需要用於不同效能性質之電晶體單元之更簡約的組態。
依上述，此處揭露之內容關於製造半導體元件方法，及可以更有效的利用空間形成電晶體以提供較佳之閘介電層-閘電極介面之半導體元件的製造方法。
為解決上述問題，本發明提供如申請專利範圍第1項之半導體元件，其包含：一種覆半導體的絕緣層結構，特別是一種覆矽的絕緣層結構，其包含基材、基材上之氧化層(BOX層)以及氧化層上之半導體層，特別是單晶矽層；其具有場效應電晶體(FET)，其中FET包含：基材中之通道區；介電層，其至少部分為覆半導體的絕緣層結構之氧化層之一部分；以及閘極，其至少部分為覆半導體的絕緣層之半導體層之一部分。
在一特定實施例中，介電層為閘介電層且閘極為一閘電極，特別是其更包含在覆半導體的絕緣層之半導體層(例如為單晶矽層)之第一部分上之多晶矽層。SOI紶構例如為至少部分形成該閘極。
後文之敘述為用於包含單晶矽層之SOI結構。然而，應可了解任何之覆半導體的絕緣層結構(並不限於矽)皆為本發明所涵蓋。
因此，本發明提供閘介電層之FET，閘介電層以SOI結構之起始BOX層之一部分之形式存在，另外，其具有至少部分由SOI結構之單晶矽層所形成之閘電極。藉此，可因使用單晶矽而增進電極之特性(在先前技術中，閘極材料僅使用多晶矽)且介電層及閘電極之間之介面的材料特性可大幅改善。在先前技術中，在閘電極及閘介電層之間提供多晶矽-氧化介面。而本發明在閘電極及閘介電層之間提供單晶矽-氧化介面，藉此，可避免晶粒邊界造成非均質摻雜物分佈而影響高效能電晶體在長期運作時之可靠度，及產生臨界電壓(VT )變化。如此所提供之電得體特別適合用於高壓應用，例如為RF元件及靜電放電(electrostatic discharge ESD)防護。
在另一特定實施例中，FET為一浮置閘FET，且介電層為穿隧介電層而閘極為浮置閘極。浮置閘FET可更包含一閘介電層在浮置閘極和閘電極上，特別是由多晶矽製成於閘介電層上。在此再次於浮置閘極及穿隧介電層間提供單晶矽-氧化介面。單晶矽-氧化介面與傳統的多晶矽-氧化介面相較之下可增進電荷/資料保存性。因此，此實施例特別適合用於製造高壓閃存記憶體元件。此浮置閘FET之製造與上述具有部分BOX層做為閘介電層，且閘電極至少部分由單晶矽形成之閘電極之FET的製造相容。
應注意在上述之範例中，SOI結構可為多晶矽基材且BOX層例如可以氧化矽層之形式提供。SOI結構可由SMARTCUT©製程所提供。
本發明之上述範例特別適合用於將傳統之電晶體與SOI共整合(MOSFET)。因此，上述範例之一之半導體元件更可包含另一FET，其包含一通道區及源極-汲極區，且其皆由SOI結構之半導體層之第二部分所形成。另外，此另一FET可包含形成於位於SOI之單晶矽層通道區上之介電層(特別是包含低介電常數材料)，以及形成於此閘介電層上之閘金屬層。
依一實施例，SOI結構之矽層的第一部分和SOI結構之矽層的第二部分不同，且絕緣區，特別是淺溝隔離將包含由SOI結構之氧化層之一部分形成之介電層所製造之FET與包含由SOI結構之單晶矽層之第二部分製造之通道區及源極汲極區之其他FET分離。另外，SOI結構之單晶矽層之第一部分以及SOI結構之單晶矽層之第二部分至少部分重合。特別是，SOI結構之單晶矽層之第一部分(作為本發明電晶體之閘極使用)可形成其他(傳統的)FET之源極或汲極區之至少一部分。
在上述兩種情況中，製造電晶體的流程可輕易的讓兩種電晶體元件共整合。當SOI結構之單晶矽層的第一部分形成其他FET之源極或汲極區之至少一部分時，會造成一種極簡約之組態而將所需之空間最小化。
另外，此半導體元件可包含具有介電層之FET，其由SOI結構之氧化層之一部分製成、與此FET分離之傳統 MOSFET以及具有源極或汲極區之額外的傳統MOSFET，此源極或汲極區與本發明由SOI結構之氧化層之一部分製成之FET之閘極共用。
為達成上述目的，本發明亦提供製造半導體元件之方法，其包含以下步驟：提供覆半導體的絕緣層結構，其包含基材、基材上之氧化層以及氧化層上之單晶矽層；在單晶矽層上形成多晶矽層以得到在SOI結構上之多晶矽；以及對SOI結構上之多晶矽進行蝕刻以形成一FET，其包含基材中之通道區、由SOI結構之氧化層之一部分形成之閘介電層，以及至少部分由SOI結構之單晶矽層上之第一部分及形成在單晶矽層上之多晶矽層之一部分所形成閘電極。蝕刻可基於形成於SOI結構上之多晶矽層上且經圖案化之光阻。
以下描述本發明之方法之實施例，其SOI結構包含埋入氧化層之單晶矽層，大致上任何其他適合之半導體材料皆可使用。如此，應可了解本發明涵蓋覆半導體的絕緣層結構，例如包含在氧化層上之鍺或矽鍺，且並不限於SOI結構。
本發明更包含以下步驟：在SOI結構上形成遮罩層；形成一淺溝隔離，其通過遮罩層延伸至基材且其將SOI結構之第一區與SOI結構之第二區分離；將遮罩層由SOI結構之第二區移除；接著在SOI結構之第二區上形成介電層；在介電層上形成金屬層；以及將該遮罩層由SOI結構之第一區移除；以及對金屬層、介電層以及第二區中之SOI結構進行蝕刻以在SOI結構之第二區中形成MOSFET；且其中多晶矽層形成在SOI結構之第一區中之層上以得到在該SeOI結構及該金屬層上之該多晶矽。
本發明可輕易實現與傳統MOSFET之共整合。如此，上述範例之方法可更包含在SOI結構上製造MOSFET，其包含以下步驟：在SOI結構之單晶矽層上形成閘介電層；在閘介電層上形成閘電極；以及形成數個源極及汲極區以使源極及汲極區其中之一至少部分由閘電極之至少一部分形成，其至少部分由SOI結構之單晶矽層之第一部分形成。
另外提供一種製造半導體元件之方法，其包含以下步驟：提供覆矽的絕緣層結構(SOI)，其包含基材、基材上之氧化層以及氧化層上之單晶矽層；在單晶矽層上形成介電層；在介電層上形成多晶矽層以得到多層結構；以及對多層結構進行蝕刻以形成一浮置閘FET，其包含基材中之通道區、由SOI結構之氧化層之一部分製成之穿隧介電層、由SOI結構之單晶矽層之第一部分製成之浮置閘極、由形成在單晶矽層上之介電層之一部分製成之一閘介電層以及包含形成在介電層上形成之多晶矽層之一部分之閘電極。
蝕刻亦可基於形成於SOI結構上之多晶矽層上且經圖案化之光阻。
包括形成浮置閘電晶體之形成之方法可包含以下步驟。
在SOI結構上形成遮罩層；形成淺溝隔離，其通過遮罩層延伸至基材且其將SOI結構之第一區與SOI結構之第二區分隔；將遮罩層由SOI結構之第二區移除；接著在該SOI結構之第二區上形成另一介電層；在介電層上形成金屬層；以及將遮罩層由SOI結構之第一區移除；以及對金屬層、另一介電層以及第二區中之SOI結構進行蝕刻以在SOI結構之第二區中形成MOSFET；且其中介電層形成在SOI結構之該單晶矽層上而多晶矽層形成在介電層上以得到在在SOI結構之第一區中之多層結構。
再次地，此方法可輕易實現與傳統MOSFET之共整合。如此，與上述範例之浮置閘電晶體相關之方法可更包含在SOI結構上製造MOSFET之步驟，其包含以下步驟：在SOI結構之單晶矽層上形成一閘介電層；在閘介電層上形成閘電極；以及形成數個源極及汲極區以使源極及汲極區其中之一至少部分由浮置閘極之至少一部分形成，其至少一部分由SOI結構之半導體層之第一部分形成。
在上述本發明之半導體元件及方法之範例中皆涉及SOI結構。此SOI結構可具有BOX層，其可有各種厚度。特別是BOX層之厚度可調整為適用於高效能FET之介電層或是浮置閘FET之穿隧介電層。
具有不同厚度之BOX層之SOI結構可依以下步驟獲得：提供SOI堆疊，其包含基材層、基材層上之第一氧化矽(二氧化矽)層以及第一氧化矽(二氧化矽)層上之單晶矽層；在單晶矽層上形成第二氧化層且在第二氧化層上形成遮罩層；將第二氧化層及遮罩層圖案化以暴露出單晶矽層之第一部分；對產生之結構進行退火程序，藉此將第一氧化矽(二氧化矽)層在暴露出之單晶矽層之第一部分下的部分熔化以得到一薄氧化矽(二氧化矽)層；以及將第二氧化層及遮罩層移除；薄氧化矽(二氧化矽)層接著可在上述本發明之範例中做為介電層或穿隧介電層，也就是，製成閘介電層或浮置介電層之SOI結構之氧化層之部分為薄氧化矽(二氧化 矽)層之至少一部分。
高溫退火程序可包含Ar及(或)N2 之退火環境進行，藉此可熔化第一氧化層在第一薄矽層下之部分以獲得第一薄氧化矽層。
如此，可共同提供上述之優點以獲得具有不同厚度之BOX層之SOI結構，如此BOX層之厚度可正確的調整至可滿足依本發明所製造FET之閘介電層或浮置閘FET之穿隧介電層之標準。
另外，單晶矽之厚度可調整至特定之需求以用於需要可靠之運作的閘電極或浮置閘極。特別是上述範例中之SOI結構可以以下步驟形成：提供SOI堆疊，其包含基材層、基材層上之第一氧化層以及第一氧化層上之單晶矽層；在單晶矽層上形成第二氧化層且在第二氧化層上形成遮罩層；將第二氧化層及遮罩層圖案化以暴露出單晶矽層之第一部分；對暴露出之單晶矽層進行熱氧化以在原本暴露出之單晶矽層以及第一薄單晶矽層上形成氧化矽層；以及將第二氧化層及遮罩層及形成在原本暴露出之單晶矽層上之氧化矽層移除；且其中SOI結構之矽層之第一部分至少為第一薄單晶矽層之一部分。
熱氧化程序可在氧氣環境上進行，特別是包含O2 /H2 或O2 /H2 /HCl或O2 /HCl及(或)在800 ℃ to 1000 ℃之溫度下。
遮罩層可為氮化物層，特別是氮化矽層或是氧化物/氮化物層之堆疊。上述範例之調整BOX層或半導體層之厚度之步驟可重複。如此，包含用於使BOX層變薄之退火程序之方法可更包含在單晶矽之暴露出之第一部分上形成第三氧化層及另一遮罩層之步驟；將第三氧化層及另一遮罩層圖案化以暴露出單晶矽層之第二部分；對產生之結構進行另一次退火程序以藉此部分熔化第一薄氧化矽層在單晶矽之暴露出之第二部分下方之部分以獲得第二薄氧化矽層。
類似地，包含熱氧化以形成薄單晶矽層之步驟之方法可更包含在氧化矽層之一部分上形成第二遮罩層並熱氧化第一薄矽層位於氧化矽層未被第二遮罩層覆蓋之部分之下方的部分以藉此形成另一氧化矽層以及第二薄單晶矽層。
應注意，特別是可在進一步進行包含STI之形成及摻雜物植入及擴散之步驟的製程之前進行SOI結構中所埋入之氧化物之熔解。
本發明額外之特徵及優點將參照圖式說明。在敘述中，參照所附繪示本發明之較佳實施例之圖式。應了解這些實施例並不代表本發明之全部範疇。
在第1a至1g圖中繪示製造本發明之半導體元件之實施例的各個階段。其中提供包含多晶矽基材1、氧化層2(BOX層，例如為二氧化矽製成)以及一單晶矽層3之SOI結構。如第1b圖所示，硬遮罩層4成長或沉積在矽層3之上。在繪示之範例中，硬遮罩包含一薄氧化層5以及一氮化矽層6。光阻沉積在硬遮罩層4上且被圖案化以形成淺溝隔離7。為此目的，硬遮罩層4、矽層3以及BOX層2被蝕刻，而產生之溝部分延伸至基材1內。接著，溝被一或多個介電材料填滿(例如二氧化矽)而多餘之介電質以化學-機械平面化由遮罩層5之表面移除。
如第1c圖所示，硬遮罩層4由A-C區被移除以在這些區域中暴露出單晶矽層1。接著，高介電常數層8(如具有高於3.9之介電常數)形成在單晶矽層3暴露之表面上以及B區之氮化矽層6及淺溝隔離7上，，接著在高介電常數層8上形成金屬層9(見第1d圖)。
高介電常數層8可由氮化矽或複合材料(SiON、Al2 O3 、HfO2 ...等)製成，且金屬層9例如可由TiN、W、TaN以及三成分(Ti-Ta-N)等組成。
在第1e圖中所示的階段中，高介電常數層8和金屬層9由淺溝隔離7間之B區及由淺溝隔離7移除，且剩餘之遮罩層4由淺溝隔離7間之B區移除。光阻(圖未示)形成在產生之結構上且被圖案化以供進行蝕刻而在A、B、C區中產生閘電極(見第1g圖)。在此例中，第1g圖繪示形成三個FET。在A及C區中形成傳統MOSFET 20。傳統MOSFET 20之通道區位於矽層3中閘介電層8之下方。鄰接於通道區之源極及汲極區如本技術中由n或p載子型摻雜物形成。MOSFET 20之閘電極由金屬層9形成，且亦包括經蝕刻之多晶矽材料10"。
本發明之FET 30形成時與傳統MOSFET 20以淺溝隔離7分離。本發明之FET 30之特性由閘介電層決定。閘介電層由第1a圖中之SOI結構所提供之原始BOX層2所形成，且包含單晶矽3'之閘電極由第1a圖中之SOI結構所提供之原始單晶矽層3所形成。多晶矽層10'亦由閘電極形成。閘介電層下之基材1中所提供，鄰近通道區之N或P摻雜物用以提供源極及汲極區。與先前技術及第1g圖中之MOSFET 20相較下，在本發明之FET中，SOI結構之BOX層用做閘介電層而SOI結構之單晶矽則做為閘電極之一部分。藉此可達成較先前技術佳之閘介電層(二氧化矽)與閘電極(單晶矽)間介面。高壓高效能電晶體之操作可因此而更可靠。應注意依所需之閘介電層性質不同而可提供厚度較A區及C區低之B區。
第2a及2b圖繪示本發明之製造半導體元件之方法的另一範例。依此範例，形成之浮置閘FET包含SOI結構之BOX層之一部分以做為穿隧介電層，並具有SOI結構之單晶矽層之一部分做為浮置閘極。此例可由第1e圖所繪示之組態開始。單晶矽層3所暴露出之表面在(例如)700℃至900℃間經熱氧化處理以成長氧化介電層11(見第2a圖)。另外，介電層11(例如為氧化矽層)可成長或沉積在單晶矽層3之暴露表面上。接著，多晶矽層10沉積在A區及C區之金屬層9上及在介電層11上。
如上參照第1g圖所述，第2a圖中之組態被蝕刻以形成兩個MOSFET 20在A區及B區。另外，形成之浮置閘FET40由淺溝隔離7與MOSFET 20分離。因上述處理步驟，在B區中之浮置閘FET 40包含基材1中之通道區，其在穿隧介電層2'之下。在通道區之兩側皆適當的在基材1中摻雜以提供源極及汲極區。浮置閘FET 40更包含浮置閘極3'，其在穿隧介電層2'之上。浮置閘極3'由閘介電層11'與閘電極10'分離。與傳統之浮置閘FET比較，較佳之單晶矽-氧化(浮置閘-穿隧介電層)介面可在浮置閘FET用做記憶體時增進資料保存性。如此可提供可靠的高壓FLASH元件。應注意依所需之穿隧介電層性質不同，而可提供起始之SOI結構的BOX層可具有厚度較A區及C區低之B區。
第2c至2g圖繪示本發明製造半導體元件之另一範例。此流程由第1c圖之結構開始。高介電常數介電層8成長或沉積在A區及C區的單晶矽3上。金屬閘層9形成在高介電常數介電層8上(見第2c圖)。在A區及C區上各層8、9、13之步驟包含不間斷的在A、B、C區形成各層並進行微影步驟以將各層由B區(以及絕緣區7)以經圖案化而分別遮蓋A及C區之光阻遮罩移除。在對光阻遮罩所暴露出之區域進行蝕刻後可得到第2c圖中所繪示之組態。
接著，硬遮罩(5及6)由B區被移除，如第2d圖所示。如此被暴露出之晶矽層3在B區中被氧化以得到氧化層11，如第2e圖中所示。另外，介電層11可在被暴露出之晶矽層3形成。接著沉積用來形成閘電極之多晶矽層10，如第2f圖所示。藉此，可得到類似第2a圖但包含薄多晶矽層13之組態。
與第2b圖之範例類似，以適當之圖案化光阻遮罩進行蝕刻可得到第2f圖中之結構。此結構包含用於A、B及C區中之電路之閘極結構。特別是，閘極結構包含在A區及C區中之閘介電層8、閘金屬層9以及經蝕刻之多晶矽閘材料10“及經蝕刻之薄多晶矽層13“。
如上參照第1a至1g及2a至2g圖所述，本發明之電晶體元件可與傳統SOI電晶體共整合製造。然而，不需說明亦應可了解上述製造半導體元件之範例可修改為不形成傳統MOSFET 20。
不僅可將本發明之元件與傳統SOI上電晶體共整合，更可得到不同電晶體之全新高密度封裝組合。如第3圖中所繪示，依本發明另一範例，以一特定方式提供包含傳統SOI MOSFET以及本發明之FET之組態。依所繪示之例，傳統MOSFET包含一閘電極100以及側壁間隙物110，其用以形成源極及汲極區，並以SOI技術形成。MOSFET之源極及汲極區分別經設計為「頂源極」120及「頂汲極」130。頂源極120及頂汲極130區在SOI結構之單晶矽層230上形成。絕緣區140鄰接於源極/汲極區。閘電極100與通道區150由閘介電層160分離，其位於頂源極120與 頂汲極區130之閘。在繪示之範例中，接點170形成在覆蓋MOSFET之介電材料180中。接點170提供(例如)與金屬層之金屬連接。MOSFET以虛線橢圓形標示。
單晶矽層230位於BOX層190之上。BOX層190位於例如為矽基材之基材200上。然而，依繪示之範例，以虛線橢圓形標示之MOSFET的汲極130亦可用做閘電極，其做為部分低於MOSFET之FET之底閘極。由點線橢圓形區域所標示之FET包含做為MOSFET之汲極130之單晶矽層230的一部分、做為閘介電層之BOX層190以及在SOI結構之基材200中加入適當之摻雜物以提供之汲極210及源極220區。此二電晶體之所有源極和汲極區(及較低之FET之底閘極)連接至接點170。結果，可得到簡約之半導體元件，其包含SOI上之MOSFET以及包含BOX層介電層及單晶矽閘電極之FET。
第4a-4c圖繪示本發明製造半導體元件之方法之一範例，其中形成之浮置閘FET包含做為穿隧介電層之SOI結構之BOX層之一部分，以及SOI電晶體。
此本發明之方法範例的起始點為第1a圖所繪示之堆疊。介電層11成長或沉積在晶矽層3上，且多晶矽層12形成在介電層11上(見第4a圖)。薄多晶矽層12在接下來的製程中做為介電層11之保護層。結果，介電層5形成在多晶矽層12上，且氮化層6沉積在介電層5上。由微影及溝所定義之淺溝隔離區道過2、3、11、12、5及6各層而蝕刻，並延伸至多晶矽基材1並以介電材料填滿而得到 淺溝隔離7。5及6各層在蝕刻溝之製程中做為硬遮罩。填入溝中之介電材料以氮化層6平面化。如此產生第4b中所繪示之結構。
接下來之製程與上述參照第1c至1g圖描述之製程相似，其可產生第4c圖中所繪示之結構。MOSFET 20形成在第4c圖中左邊及右邊的區域，其被以淺溝隔離7與中央區分離。然而，浮置閘FET30包含在穿隧介電層2上方之浮置閘3'，其中浮置閘極3'被以閘介電層11'與閘電極10'分離，而薄多晶矽層12'形成在中央區。
在圖式之敘述中，SOI結構以覆半導體的絕緣層結構概述，其可以本發明之方法處理。例如，可使用鍺、矽-鍺、應變矽，(strained silicon)、應變矽鍺(strained silicon-germanium)等在覆半導體的絕緣層結構中取代傳統的矽。
所有以上討論之實施例並不欲用以限制，而僅做為展示本發明之特徵及優點之範例。應了解所有上述特徵或其一部分可以其他方式組合。
1‧‧‧多晶矽基材
2‧‧‧氧化層
2'‧‧‧穿隧介電層
3‧‧‧單晶矽層
3'‧‧‧浮置閘極
4‧‧‧硬遮罩層
5‧‧‧氧化層
6‧‧‧氮化矽層
7‧‧‧淺溝隔離
8‧‧‧高介電常數層
10'‧‧‧閘電極
10"‧‧‧多晶矽材料層
11'‧‧‧閘介電層
12'‧‧‧薄多晶矽層
13"‧‧‧經蝕刻之薄多晶矽層
20‧‧‧MOSFET
30‧‧‧FET
40‧‧‧浮置閘FET
100‧‧‧閘電極
110‧‧‧間隙物
120‧‧‧頂源極
130‧‧‧頂汲極
140‧‧‧絕緣區
150‧‧‧通道區
160‧‧‧閘介電層
190‧‧‧BOX層
210‧‧‧汲極
220‧‧‧源極
230‧‧‧單晶矽層
A、B、C‧‧‧區域
第1a-1g圖繪示本發明之用於製造半導體元件之範例方法，其中形成之FET具有SOI結構之BOX層之一部分做為閘介電層。
第2a-2g圖繪示更多本發明之用於製造半導體元件之範例方法，其中形成之浮置閘極FET具有SOI結構之BOX 層之一部分做為穿隧介電層。
第3圖繪示本發明之半導體元件之範例，其包含MOSFET以及下方之FET，其中MOSFET之汲極亦做為下方之FET的閘極。
第4a、4b以及4c圖繪示本發明之用於製造半導體元件之範例方法，其中所形成之浮置閘FET具有SOI結構之BOX層之一部分做為穿隧介電層。
1．．．多晶矽基材
2．．．氧化層
2'．．．穿隧介電層
3．．．單晶矽層
3'．．．浮置閘極
7．．．淺溝隔離
8．．．高介電常數層
10'．．．閘電極
10"．．．多晶矽材料層
11'．．．閘介電層
20．．．MOSFET
30．．．FET
40．．．浮置閘FET
A、B、C．．．區域

Claims (12)

  1. 一種半導體元件，包含一種覆半導體的絕緣層(SeOI)結構，特別是一種覆矽的絕緣層(SOI)結構，其包含一基材、該基材上之一氧化層以及該氧化層上之一半導體層；其具有一場效應電晶體(FET)，其中該FET包含：該基材中之一通道區；一介電層，其至少部分為該覆半導體的絕緣層結構之該氧化層之一部分；以及一閘極，其至少部分為該覆半導體的絕緣層之該半導體層之一第一部分；其更包含另一FET，其包含一通道區及由該覆半導體的絕緣層結構之該半導體層之一第二部分所形成之源極及汲極區；且其中該SeOI結構之該半導體層之該第一部分以及該SeOI結構之該半導體層之該第二部分至少部分重合。
  2. 如申請專利範圍第1項之半導體元件，其中該介電層為一閘介電層且該閘極為一閘電極，其更包含在該覆半導體的絕緣層之該半導體層之該第一部分上之一多晶矽層。
  3. 如申請專利範圍第1項之半導體元件，其中該FET為一浮置閘FET，且該介電層為一穿隧介電層且該閘極為 一浮置閘極。
  4. 如申請專利範圍第1項之半導體元件，其中該SeOI結構之該半導體層之該第一部分形成該另一FET之一源極或汲極區之至少一部分。
  5. 如申請專利範圍第1項之半導體元件，其更包含一額外FET，其包含一通道區及由該覆半導體的絕緣層結構之該半導體層之一第三部分所形成之源極及汲極區。
  6. 如申請專利範圍第5項之半導體元件，其中該覆半導體的絕緣層結構之該半導體層之該第一部分與該覆半導體的絕緣層結構之該半導體層之該第三部分，其更包含一絕緣區，特別是以淺溝隔離法來分離該FET，其包含由來自該額外FET之該覆半導體的絕緣層結構之該氧化層之一部分做成之介電層。
  7. 一種製造一半導體元件之方法，其包含以下步驟：提供一覆半導體的絕緣層(SeOI)結構，其包含一基材、該基材上之一氧化層以及該氧化層上之一半導體層；在該半導體層上形成一多晶矽層以得到一SeOI上之多晶矽結構；以及對該SeOI上之多晶矽結構進行蝕刻以形成一FET，其包含該基材中之一通道區、由該SeOI結構之該氧化層之一 部分形成之一閘介電層，以及至少部分由該SeOI結構之半導體層上之一第一部分及形成在該半導體層上之該多晶矽層之一部分所形成一閘電極；且更包含在該SeOI結構上製造一金屬氧化物半導體場效應電晶體(MOSFET)，其包含以下步驟：在該SeOI結構之該半導體層上形成一閘介電層；在該閘介電層上形成一閘電極；以及形成數個源極及汲極區以使該源極及汲極區其中之一至少部分由該閘電極之至少一部分形成，其至少部分由該SeOI結構之該半導體層之該第一部分形成。
  8. 一種製造一半導體元件之方法，其包含以下步驟：提供一覆半導體的絕緣層結構，其包含一基材、該基材上之一氧化層以及該氧化層上之半導體層；在該半導體層上形成一介電層；在該介電層上形成一多晶矽層以得到一多層結構；以及對該多層結構進行蝕刻以形成一浮置閘FET，其包含該基材中之一通道區、由該SeOI結構之該氧化層之一部分製成之一穿隧介電層、由該SeOI結構之該半導體之一第一部分製成之一浮置閘極、由形成在該半導體層上之該介電層之一部分製成之一閘介電層以及包含形成在該介電層上之該多晶矽層之一部分之一閘電極；且更包含在該SeOI結構上製造一MOSFET，其包含以 下步驟：在該SeOI結構之該半導體層上形成一閘介電層；在該閘介電層上形成一閘電極；以及形成數個源極及汲極區以使該源極及汲極區其中之一至少部分由該浮置閘極之至少一部分形成，其至少部分由該SeOI結構之該半導體層之該第一部分形成。
  9. 如申請專利範圍第7項之方法，其更包含以下步驟：在該SeOI結構上形成一遮罩層；形成一淺溝隔離，其通過該遮罩層延伸至該基材且其將該SeOI結構之該第一區與該SeOI結構之該第二區分隔；將該遮罩層由該SeOI結構之該第二區移除；接著在該SeOI結構之該第二區上形成一介電層；在該介電層上形成一金屬層；以及將該遮罩層由該SeOI結構之該第一區移除；以及對該金屬層、該介電層以及該第二區中之該SeOI結構進行蝕刻以在該SeOI結構之該第二區中形成一MOSFET；且其中該多晶矽層形成在該SeOI結構之該半導體層在該第一區中之一部分上以得到在該SeOI結構及該金屬層上之該多晶矽。
  10. 如申請專利範圍第8項之方法，其更包含以下步驟：在該SeOI結構上形成一遮罩層； 形成一淺溝隔離，其通過該遮罩層延伸至該基材且其將該SeOI結構之一第一區與該SeOI結構之一第二區分隔；將該遮罩層由該SeOI結構之該第二區移除；接著在該SeOI結構之該第二區上形成一另一介電層；在該介電層上形成一金屬層；以及將該遮罩層由該SeOI結構之該第一區移除；以及對該金屬層、該另一介電層以及該第二區中之該SeOI結構進行蝕刻以在該SeOI結構之該第二區中形成一MOSFET；且其中該介電層形成在該SeOI結構之該半導體層上而該多晶矽層形成在該介電層上以得到在在該SeOI結構之該第一區中之一多層結構。
  11. 如申請專利範圍第7至10項中任一項之方法，其中提供該SeOI結構之步驟包含以下步驟：提供一覆矽的絕緣層(SOI)堆疊，其包含一基材層、該基材層上之一第一氧化矽(二氧化矽)層以及該第一氧化矽(二氧化矽)層上之一半導體層；在該半導體層上形成一第二氧化層且在該第二氧化層上形成一遮罩層；將該第二氧化層及該遮罩層圖案化以暴露出該半導體層之一第一部分；對產生之該結構進行退火程序，藉此將該第一氧化矽(二氧化矽)層在暴露出之該半導體層之該第一部分下的 該部分熔化以得到一薄氧化矽(二氧化矽)層；以及將該第二氧化層及該遮罩層移除；且其中該SOI結構之該氧化層中形成該閘介電層或穿隧介電層之部分為該薄氧化矽(二氧化矽)層之至少一部分。
  12. 如申請專利範圍第7項之方法，其中提供該SeOI結構之步驟包含以下步驟：提供一覆矽的絕緣層(SOI)堆疊，其包含一基材層、該基材層上之一第一氧化層以及該第一氧化層上之一半導體層；在該半導體層上形成一第二氧化層且在該第二氧化層上形成一遮罩層；將該第二氧化層及該遮罩層圖案化以暴露出該半導體層之一第一部分；對暴露出之該單晶矽層進行熱氧化以在原本暴露出之該半導體上形成一氧化矽層以及一第一薄半導體層；以及將形成在原本暴露出之該第二氧化層及該遮罩層及該半導體層上之該氧化矽層移除；且其中該SOI結構之該半導體層之第一部分至少為該第一薄半導體層之一部分。
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