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TWI553714B - 半導體裝置之製造方法 - Google Patents

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TWI553714B
TWI553714B TW103104017A TW103104017A TWI553714B TW I553714 B TWI553714 B TW I553714B TW 103104017 A TW103104017 A TW 103104017A TW 103104017 A TW103104017 A TW 103104017A TW I553714 B TWI553714 B TW I553714B
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川瀨祐介
金田和德
湊忠玄
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三菱電機股份有限公司
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Description

半導體裝置之製造方法
本發明係關於一種例如使用於大功率之開關(switching)之半導體裝置之製造方法。
在專利文獻1中已揭示一種穿透(punch through)型IGBT(Insulated Gate Bipolar Transistor，絕緣閘極雙極性電晶體)。該IGBT係自背面側起包括p+型半導體基板、n-型半導體層、n+型半導體層。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開2001-77357號公報
在專利文獻1所揭示的技術中，位於p+型之區域與漂移(drift)層之間的n+型半導體層(緩衝(buffer)層)在IGBT關斷(turn off)時會阻礙電洞(hole)從p+型之區域往漂移層的供給，而有電洞往漂移層之供給不充分的問題。當關斷時無法供給充分的電洞至漂移層時，就會有振盪產生的問題。當為了增加關斷時之電洞的供給而降低緩衝層的雜質濃度 時，則有無法確保耐壓的問題。
本發明係有鑑於解決上述問題而研創者，其目的在提供一種既可確保耐壓，又可在關斷時供給充分的電洞至漂移層之半導體裝置之製造方法。
本發明之半導體裝置之製造方法之特徵為包括：第1步驟，藉由加速能量不同之複數次離子注入將第1導電型雜質注入於具有第1主面及屬於與該第1主面相反面之第2主面之半導體基板的該第2主面，而在該半導體基板形成第1雜質區域；第2步驟，以較該複數次離子注入更低的加速能量將第2導電型雜質進行離子注入於該第2主面，且在該半導體基板，以使未被注入雜質的未注入區域保留在與該第1雜質區域之間之方式形成第2雜質區域；熱處理步驟，以該第1導電型雜質形成緩衝層，且以該第2導電型雜質形成集極(collector)層，及以將該第1導電型雜質與該第2導電型雜質未擴散之未擴散區域保留在該緩衝層與該集極層之間之方式對該半導體基板施行熱處理；及形成與該集極層相接的集極電極的步驟。
本發明之其他特徵將在以下闡明。
依據本發明，由於係以加速能量不同之複數次離子注入來形成緩衝層，因此可製造出既可確保耐壓，又可在關斷時將充分的電洞供給至漂移層的半導體裝置。
10‧‧‧半導體裝置
12‧‧‧半導體基板
12a‧‧‧漂移層
12A‧‧‧第1主面
12B‧‧‧第2主面
14‧‧‧緩衝層
16‧‧‧未擴散區域
18‧‧‧集極層
20‧‧‧集極電極
22‧‧‧基極層
24‧‧‧射極層
26‧‧‧閘極絕緣膜
28‧‧‧閘極電極
30‧‧‧射極電極
50、52、54‧‧‧第1導電型雜質
56‧‧‧第1雜質區域
60‧‧‧第2導電型雜質
62‧‧‧第2雜質區域
64‧‧‧未注入區域
70‧‧‧緩衝層
80、82、84‧‧‧第1導電型雜質
90‧‧‧緩衝層
90a‧‧‧傾斜
第1圖係以本發明之實施形態1之半導體裝置之製造方法所製造之半導體裝置的剖面圖。
第2圖係顯示集極層、未擴散區域、緩衝層、及漂移層之雜質濃度的曲線圖。
第3圖係說明第1主面側之構造的剖面圖。
第4圖係說明第1步驟之半導體基板的剖面圖。
第5圖係說明第2步驟之半導體基板的剖面圖。
第6圖係熱處理步驟後之半導體基板的剖面圖。
第7圖係以虛線顯示比較例之緩衝層之雜質濃度分布圖。
第8圖係顯示變形例之緩衝層之雜質濃度分布圖。
第9圖係說明本發明之實施形態2之第1步驟的剖面圖。
第10圖係顯示緩衝層之雜質濃度分布圖。
茲參照圖式來說明本發明之實施形態之半導體裝置之製造方法。對於相同或對應的構成要素係賦予相同符號，有時省略重複說明。
實施形態1
第1圖係以本發明之實施形態1之半導體裝置之製造方法所製造之半導體裝置10的剖面圖。半導體裝置10係穿透型IGBT。半導體裝置10係包括例如以n型(以下稱第1導電型)之單晶矽所形成的半導體基板12。半導體基板12係具有第1主面12A、及屬於與第1主面12A相反面的第2主面12B。在半導體基板12係形成有第1導電型的漂移層12a。
在半導體基板12的第2主面12B側，係形成有與 漂移層12a相接之第1導電型緩衝層14。在緩衝層14的第2主面12B側係有未擴散區域16。未擴散區域16係形成與漂移層12a相同的雜質濃度。在未擴散區域16的第2主面12B側，係形成有p型(以下稱第2導電型)的集極層18。與集極層18相接而形成有集極電極20。
在半導體基板12的第1主面12A側，係形成有第2導電型基極(base)層22、及被基極層22所包圍的第1導電型射極(emitter)層24。在半導體基板12的第1主面12A上，係形成有閘極絕緣膜26、及被閘極絕緣膜26所包圍的閘極電極28。在閘極絕緣膜26、基極層22及射極層24上，形成有射極電極30。
第2圖係顯示集極層18、未擴散區域16、緩衝層14、及漂移層12a之雜質濃度的曲線圖。第2圖係顯示集極層18之第2導電型雜質濃度、及未擴散區域16、緩衝層14、以及漂移層12a之第1導電型的雜質濃度。緩衝層14的雜質濃度分布係形成為無極大值的梯形。未擴散區域16的雜質濃度係成為與漂移層12a的雜質濃度相等。
茲說明本發明之實施形態1之半導體裝置之製造方法。首先，如第3圖所示，完成半導體基板12之第1主面12A側的構造。接著，在將保護帶貼附於射極電極30之後，將半導體基板12從第2主面12B側研磨。研磨後之半導體基板12的厚度係例如設為100μm。
接著，藉由加速能量不同的複數次離子注入將第1導電型雜質注入於半導體基板12的第2主面12B。茲將此步 驟稱為第1步驟。第4圖係說明第1步驟之半導體基板的剖面圖。在第1步驟中，首先，係以4MeV的加速能量來注入第1導電型雜質50。之後，以3MeV的加速能量將第1導電型雜質52注入於較第1導電型雜質50更靠第2主面12B側。之後，以2MeV的加速能量，將第1導電型雜質54注入於較第1導電型雜質52更靠第2主面12B側。第4圖的箭頭係顯示離子的注入方向。以2MeV的加速能量所注入的第1導電型雜質54，係例如從第2主面12B到達深1.5μm左右的位置。
在第1步驟中，如上所述必須要極高的加速能量，因此使用高能量離子注入裝置。考慮到各注入後之因為結晶缺陷所導致雜質分布的變動，雖以先實施加速能量高的注入為佳，但也可為不同的順序。第1導電型雜質50、52、54雖例如為P(磷)，但只要是第1導電型雜質，則無特別限定。再者，該等複數次(3次)離子注入的劑量係均相同。另外，茲將半導體基板12中被注入有第1導電型雜質50、52、54的區域稱為第1雜質區域56。
接著，以較前述複數次離子注入更低的加速能量將第2導電型雜質進行離子注入於半導體基板12的第2主面12B。茲將此步驟稱為第2步驟。第5圖係說明第2步驟之半導體基板的剖面圖。在第2步驟中，係以100keV的加速能量將第2導電型雜質60注入於較第1導電型雜質54更靠第2主面12B側。第5圖的箭頭係顯示離子的注入方向。第2導電型雜質60雖例如為B(硼)，但只要是第2導電型雜質，則無特別限定。茲將半導體基板12中被注入有第2導電型雜質60的 區域稱為第2雜質區域62。
第1雜質區域56係以數MeV的加速能量進行離子注入而形成，相對於此，第2雜質區域62則係以100keV的加速能量進行離子注入而形成，因此未被注入雜質的未注入區域64即保留在第1雜質區域56與第2雜質區域62之間。
接著，對半導體基板12施行熱處理。茲將此步驟稱為熱處理步驟。在熱處理步驟中，係使用雷射退火或電爐將半導體基板12例如加熱至300至500℃左右，而將第1導電型雜質50、52、54及第2導電型雜質60活性化。第6圖係熱處理步驟後之半導體基板12的剖面圖。藉由熱處理步驟，以第1導電型雜質50、52、54形成緩衝層14，且以第2導電型雜質60形成集極層18。此時，第1導電型雜質50、52、54與第2導電型雜質60未擴散之未擴散區域16保留在緩衝層14與集極層18之間。
接著，視需要將第2主面12B洗淨之後，形成與集極層18相接的集極電極20。如此一來，第1圖所示的半導體裝置10即完成。接著說明該半導體裝置10的關斷動作。當將半導體裝置10設為導通(on)狀態後降低施加於閘極電極28的正電壓時，形成於閘極絕緣膜26之周邊的通道即消失，而停止從射極層24往漂移層12a注入電子。
此時，緩衝層14的電位上升，從集極層18往漂移層12a的電洞供給量減少。再者，儲存於漂移層12a的載子(carrier)(電子與電洞)即成對消失。或者，漂移層12a的電子即朝集極電極20側流動而與電洞結合而消失，或是漂移層 12a的電洞從基極層22往射極電極30流動而與電子結合而消失。當漂移層12a的載子全都消失時，漂移層12a就成為高電阻，關斷即完成。
在半導體裝置10關斷時，空乏層即從第1主面12A側朝向緩衝層14延伸。為了使該空乏層在緩衝層14停止而確保耐壓，必須充分增加緩衝層14的雜質量。因此，在本發明的實施形態1中，緩衝層14的雜質量，亦即第1步驟中之劑量的總和，係設為足以阻止上述空乏層的量。
在此，為易於理解半導體裝置10之製造方法的意義，茲就比較例進行說明。比較例之半導體裝置之製造方法，係於在第1步驟中以將加速能量設為3MeV的1次離子注入來形成第1雜質區域的點，與本發明之實施形態1之半導體裝置之製造方法不同。比較例之第1步驟中之第1導電型雜質的劑量、與實施形態1之第1步驟中之第1導電型雜質50、52、54之劑量的總和係相等。因此，在比較例之第1步驟中，係以1次離子注入供給第1導電型雜質50之3倍的劑量。
第7圖係以虛線顯示比較例之緩衝層之雜質濃度分布的圖。實線係顯示實施形態1之緩衝層14之雜質濃度分布。在比較例中，係以1次離子注入形成第1雜質區域，因此緩衝層之雜質濃度的最高值，係較緩衝層14之雜質濃度的最高值為高。比較例之緩衝層與緩衝層14，由於其雜質量(劑量)相等，因此被第7圖之虛線與X軸所包圍之部分的面積、與被第7圖之實線(緩衝層14)與X軸所包圍之部分的面積係相等。
依據本實施形態1之半導體裝置之製造方法，可製造出既可確保耐壓，又可在關斷時將充分的電洞供給至漂移層的半導體裝置。首先說明耐壓確保。如上所述，緩衝層14的雜質量係形成為足以阻止關斷時之空乏層的量，因此半導體裝置10形成為可確保耐壓。
接著說明關斷時可將充分的電洞供給至漂移層之點。為了可在關斷時將充分量的電洞供給至漂移層12a，係以將緩衝層之雜質濃度的最大值降低，俾使緩衝層14不會阻礙從集極層18往漂移層12a移動之電洞的流動為佳。由於本發明之實施形態1的緩衝層14係在進行加速能量不同的複數次離子注入之後施行熱處理而形成，因此雜質呈分散。因此，可將緩衝層14之雜質濃度的最大值降低。因此，可在關斷時將充分量的電洞供給至漂移層。
茲比較半導體裝置10與藉由比較例之製造方法所製造的半導體裝置。兩者在緩衝層的劑量係相等，因此具有相等的耐壓特性。然而，由於緩衝層14係加速能量不同的複數次離子注入而形成，因此雜質濃度的最大值較低，相對於此，由於比較例之緩衝層係以1次離子注入而形成，因此雜質濃度的最大值較高。因此，半導體裝置10在關斷時雖可供給充分的電洞至漂移層12a，但比較例的半導體裝置在關斷時則無法供給充分的電洞至漂移層。如此，依據本發明之實施形態1之半導體裝置之製造方法，可製造出既可確保耐壓，又可在關斷時將充分的電洞供給至漂移層的半導體裝置。
茲說明未擴散區域16的意義。由於集極層18的 電洞係易於進入至未擴散區域16，因此未擴散區域16具有促進電洞供給至漂移層12a的效果。因此，可將半導體基板12設為較薄來降低損耗。此外，未擴散區域16係具有在注入能量參差不齊而使集極層18移動至第1主面12A側，或緩衝層14移動至第2主面12B側之情形下，防止集極層18與緩衝層14相接的功能。藉由以未擴散區域16來防止集極層18與緩衝層14的接觸，即可使半導體裝置10的電性特性安定。
本發明之實施形態1之半導體裝置之製造方法，不僅上述的平面(planar)型IGBT，亦可利用在例如溝槽(trench)型IGBT或二極體(diode)等之在半導體基板之第1主面與第2主面之間流通電流之構造的元件上。此外，雖將n型設為第1導電型且將p型設為第2導電型，但也可將p型設為第1導電型且將n型設為第2導電型來形成半導體裝置10。
為了設置第5圖的未注入區域64，在第1步驟中，必須以高的加速能量來注入第1導電型雜質50、52、54。第1導電型雜質50、52、54的加速能量，係以在1至10MeV的範圍內選擇為佳。在實施形態1中，係選擇了4、3、2MeV。另外，在第1步驟中之離子注入的次數，只要是複數次即可，並不限定於3次。
為了設置第5圖的未注入區域64，在第2步驟中，必須以低的加速能量來注入第2導電型雜質60。第2導電型雜質60的加速能量，係以在5至100keV的範圍內選擇為佳。在實施形態1中，係選擇了100keV。
在第1步驟中，係以將第1導電型雜質50、52、54注入於盡量遠離第2主面12B的位置為佳。因此，在第1步驟中，亦可對於第2主面12B垂直地注入第1導電型雜質50、52、54，而刻意地不使其產生通道效應(channeling)。藉此，即可使第1導電型雜質50、52、54到達半導體基板12之較深的位置。
在第1步驟中，亦可注入質子(proton)做為第1導電型雜質。由於質子注入適於導入缺陷至半導體基板之較深的位置，因此易於設置未擴散區域16。
緩衝層14之雜質濃度分布並不限定於第2圖的梯形。例如，即使是第8圖所示之緩衝層70的雜質濃度分布，也可獲得上述的效果。緩衝層70之雜質濃度的最大值，係與實施形態1之緩衝層14之雜質濃度的最大值大致相等。另外，此等變形也可應用在實施形態2之半導體裝置之製造方法。
實施形態2
由於本發明之實施形態2之半導體裝置之製造方法與實施形態1有許多共通點，因此以與實施形態1的不同點為中心進行說明。第9圖係說明本發明之實施形態2之第1步驟的剖面圖。第1步驟中之複數次離子注入，係以愈靠第2主面12B側就愈增多第1導電型雜質之劑量之方式進行。
具體而言，首先，係以4MeV的加速能量來注入第1導電型雜質80。接著，以3MeV的加速能量且以較第1導電型雜質80更增加劑量之方式注入第1導電型雜質82。接著，以2MeV之加速能量且以較第1導電型雜質82更增加劑量之 方式注入第1導電型雜質84。
第1導電型雜質84之劑量係較第1導電型雜質82的劑量為多。第1導電型雜質82的劑量係較第1導電型雜質80的劑量為多。再者，藉由實施加熱步驟，可獲得第10圖實線所示之緩衝層90之雜質濃度分布。緩衝層90之雜質濃度分布，係具有朝向第2主面12B而緩緩上升的傾斜90a。虛線係顯示實施形態1之緩衝層14之雜質濃度分布。
依據本發明之實施形態2之半導體裝置之製造方法，可獲得與實施形態1相同的效果。再者，由於緩衝層90之雜質濃度分布具有第10圖所示之傾斜90a，因此會緩和關斷動作時之緩衝層90的電場強度。亦即，關斷時空乏層從第1主面12A側往緩衝層延伸時，在第10圖之虛線的雜質濃度分布中，雜質濃度即從第1主面12A朝向第2主面12B急遽上升，因此電場容易集中。然而，緩衝層90由於雜質濃度會因為斜面90a而緩緩上升，因此不易產生電場集中。藉此，即可抑制突波(surge)電壓之急遽的上升，而可確實地抑制振盪。
10‧‧‧半導體裝置
12‧‧‧半導體基板
12a‧‧‧漂移層
12A‧‧‧第1主面
12B‧‧‧第2主面
14‧‧‧緩衝層
16‧‧‧未擴散區域
18‧‧‧集極層
20‧‧‧集極電極
22‧‧‧基極層
24‧‧‧射極層
26‧‧‧閘極絕緣膜
28‧‧‧閘極電極
30‧‧‧射極電極

Claims (6)

  1. 一種半導體裝置之製造方法，其特徵在於包括：第1步驟，藉由加速能量不同之複數次離子注入將磷注入於具有第1主面及屬於與前述第1主面相反面之第2主面之半導體基板的前述第2主面，而在前述半導體基板形成第1雜質區域；第2步驟，以較前述複數次離子注入更低的加速能量將第2導電型雜質進行離子注入於前述第2主面，且在前述半導體基板，以使未被注入雜質的未注入區域保留在與前述第1雜質區域之間之方式形成第2雜質區域；熱處理步驟，以前述磷形成緩衝層，且以前述第2導電型雜質形成集極層，及以將前述磷與前述第2導電型雜質未擴散之未擴散區域保留在前述緩衝層與前述集極層之間之方式對前述半導體基板施行熱處理；及形成與前述集極層相接的集極電極的步驟。
  2. 一種半導體裝置之製造方法，其特徵在於包括：第1步驟，藉由加速能量不同之複數次離子注入將第1導電型雜質注入於具有第1主面及屬於與前述第1主面相反面之第2主面之半導體基板的前述第2主面，而在前述半導體基板形成第1雜質區域；第2步驟，以較前述複數次離子注入更低的加速能量將第2導電型雜質進行離子注入於前述第2主面，且在前述半導體基板，以使未被注入雜質的未注入區域保留在與前述第1雜質區域之間之方式形成第2雜質區域； 熱處理步驟，以前述第1導電型雜質形成緩衝層，且以前述第2導電型雜質形成集極層，及以將前述第1導電型雜質與前述第2導電型雜質未擴散之未擴散區域保留在前述緩衝層與前述集極層之間之方式對前述半導體基板施行熱處理；及形成與前述集極層相接的集極電極的步驟；其中前述第1導電型雜質係以1至10MeV的加速能量注入於前述第2主面，而前述第2導電型雜質則以5至100keV的加速能量注入於前述第2主面。
  3. 一種半導體裝置之製造方法，其特徵在於包括：第1步驟，藉由加速能量不同之複數次離子注入將第1導電型雜質注入於具有第1主面及屬於與前述第1主面相反面之第2主面之半導體基板的前述第2主面，而在前述半導體基板形成第1雜質區域；第2步驟，以較前述複數次離子注入更低的加速能量將第2導電型雜質進行離子注入於前述第2主面，且在前述半導體基板，以使未被注入雜質的未注入區域保留在與前述第1雜質區域之間之方式形成第2雜質區域；熱處理步驟，以前述第1導電型雜質形成緩衝層，且以前述第2導電型雜質形成集極層，及以將前述第1導電型雜質與前述第2導電型雜質未擴散之未擴散區域保留在前述緩衝層與前述集極層之間之方式對前述半導體基板施行熱處理；及形成與前述集極層相接的集極電極的步驟；其中 前述複數次離子注入的劑量均相同。
  4. 一種半導體裝置之製造方法，其特徵在於包括：第1步驟，藉由加速能量不同之複數次離子注入將第1導電型雜質注入於具有第1主面及屬於與前述第1主面相反面之第2主面之半導體基板的前述第2主面，而在前述半導體基板形成第1雜質區域；第2步驟，以較前述複數次離子注入更低的加速能量將第2導電型雜質進行離子注入於前述第2主面，且在前述半導體基板，以使未被注入雜質的未注入區域保留在與前述第1雜質區域之間之方式形成第2雜質區域；熱處理步驟，以前述第1導電型雜質形成緩衝層，且以前述第2導電型雜質形成集極層，及以將前述第1導電型雜質與前述第2導電型雜質未擴散之未擴散區域保留在前述緩衝層與前述集極層之間之方式對前述半導體基板施行熱處理；及形成與前述集極層相接的集極電極的步驟；其中前述複數次離子注入係以愈靠前述第2主面側就愈增多前述第1導電型雜質之劑量之方式進行；以及前述緩衝層之雜質濃度分布的尖峰只有一個。
  5. 根據申請專利範圍第2至4項任一項之半導體裝置之製造方法，其中在前述第1步驟中，係對於前述第2主面垂直地注入前述第1導電型雜質。
  6. 根據申請專利範圍第2至4項任一項之半導體裝置之製造方法，其中在前述第1步驟中，係注入質子做為前述第1導電 型雜質。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825128B2 (en) * 2015-10-20 2017-11-21 Maxpower Semiconductor, Inc. Vertical power transistor with thin bottom emitter layer and dopants implanted in trenches in shield area and termination rings
JP6964566B2 (ja) * 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
JP2022165840A (ja) 2021-04-20 2022-11-01 富士電機株式会社 解析装置、解析方法およびプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI384555B (zh) * 2006-07-28 2013-02-01 Central Res Inst Elect 改進ＳｉＣ晶質之方法及ＳｉＣ半導體元件
WO2013147274A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
CN103348473A (zh) * 2010-12-24 2013-10-09 Io半导体股份有限公司 用于半导体装置的富陷阱层

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077357A (ja) 1999-08-31 2001-03-23 Toshiba Corp 半導体装置
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP3906076B2 (ja) * 2001-01-31 2007-04-18 株式会社東芝 半導体装置
JP2004079878A (ja) * 2002-08-21 2004-03-11 Toshiba Corp 半導体装置及びその製造方法
JP2004247593A (ja) 2003-02-14 2004-09-02 Toshiba Corp 半導体装置及びその製造方法
DE102005026408B3 (de) 2005-06-08 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone
DE102005049506B4 (de) * 2005-10-13 2011-06-09 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement
JP5365009B2 (ja) 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP5639940B2 (ja) * 2011-03-25 2014-12-10 新電元工業株式会社 絶縁ゲート型バイポーラトランジスタ
KR20120140411A (ko) * 2011-06-21 2012-12-31 (주) 트리노테크놀로지 전력 반도체 소자 및 그 제조 방법
JP5880691B2 (ja) * 2012-03-30 2016-03-09 富士電機株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI384555B (zh) * 2006-07-28 2013-02-01 Central Res Inst Elect 改進ＳｉＣ晶質之方法及ＳｉＣ半導體元件
CN103348473A (zh) * 2010-12-24 2013-10-09 Io半导体股份有限公司 用于半导体装置的富陷阱层
WO2013147274A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法

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