Nothing Special   »   [go: up one dir, main page]

JP6078961B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6078961B2
JP6078961B2 JP2012062749A JP2012062749A JP6078961B2 JP 6078961 B2 JP6078961 B2 JP 6078961B2 JP 2012062749 A JP2012062749 A JP 2012062749A JP 2012062749 A JP2012062749 A JP 2012062749A JP 6078961 B2 JP6078961 B2 JP 6078961B2
Authority
JP
Japan
Prior art keywords
region
lifetime
semiconductor substrate
semiconductor
front surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012062749A
Other languages
English (en)
Other versions
JP2013197306A (ja
Inventor
智教 水島
智教 水島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012062749A priority Critical patent/JP6078961B2/ja
Priority to US13/845,066 priority patent/US9356115B2/en
Publication of JP2013197306A publication Critical patent/JP2013197306A/ja
Priority to US15/147,951 priority patent/US9685446B2/en
Application granted granted Critical
Publication of JP6078961B2 publication Critical patent/JP6078961B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391Gated diode structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

この発明は、半導体装置の製造方法に関する。
従来、電力用半導体装置として、600V、1200Vまたはそれ以上の耐圧を有するIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)やダイオード(Diode)等が公知である。これらの電力用半導体装置はコンバータやインバータ等の電力変換装置に用いられている。電力変換装置において、IGBTはスイッチング素子として用いられ、ダイオードはIGBTのオフ時に電流を迂回還流させるために用いられている。
一般的に、個別半導体として形成されたIGBTおよびダイオードを組み合わせて1つの装置が構成されるが、近年、IGBTとFWD(Free Wheeling Diode:フリーホイールダイオード)とを同一の半導体基板に形成したRC−IGBT(Reverse Conducting−IGBT:逆導通型IGBT)が提案されている。図13は、従来の半導体装置を模式的に示す断面図である。図13に示すように、従来のRC−IGBTでは、IGBT領域100とダイオード領域110とが同一の半導体基板に併設された構成となっている。
nドリフト領域101となる半導体基板のおもて面には、p+ベース領域102、エミッタ領域103、ゲート絶縁膜104、ゲート電極105からなるMOS(金属−酸化膜−半導体からなる絶縁ゲート)構造が設けられている。ダイオード領域110に設けられたp+ベース領域がアノード領域112である。エミッタ電極106は、p+ベース領域102およびエミッタ領域103に接する。また、エミッタ電極106は、アノード領域112に接し、アノード電極として機能する。
nドリフト領域101となる半導体基板の裏面には、IGBT領域100にp+コレクタ領域107が設けられ、ダイオード領域110にn+カソード領域117が設けられている。コレクタ電極108は、p+コレクタ領域107に接する。また、コレクタ電極108は、n+カソード領域117に接し、カソード電極として機能する。このように同一の半導体基板内にIGBTおよびダイオードを設けることにより、それぞれ個別素子を組み合わせて用いる場合に比べて小型化および低コスト化を図ることができる。
このようなRC−IGBTとして、シリコン基板の上主面側にはエミッタ側構造が形成され、下主面側にはn型バッファ層が形成され、n型バッファ層の主面内にはp型コレクタ層が形成され、p型コレクタ層と間隔を開けてn型カソード領域が選択的に形成され、p型コレクタ層に接触するように金属のコレクタ電極が形成され、n型カソード領域およびn型バッファ層の一部に接触するように金属のカソード電極が形成され、カソード電極とコレクタ端子との間には、ダイオードが電流抑制用素子として配設された装置が提案されている(例えば、下記特許文献1参照。)。
また、nドリフト領域内のキャリアのライフタイムが制御(以下、単にライフタイム制御とする)されたRC−IGBTとして、絶縁ゲートバイポーラトランジスタと転流ダイオードとが第1導電型半導体からなる基板に一体で形成された逆導通型半導体素子であって、転流ダイオードは、絶縁ゲートバイポーラトランジスタの第2導電型ベース層と第1導電型ベース層とを含み、基板の一方の面のエミッタ電極をアノード電極とし、基板の他方の面のコレクタ電極をカソード電極として構成し、第1導電型ベース層の一部に、他の第1導電型ベース層に比較してキャリアのライフタイムが短い低ライフタイム領域を形成した装置が提案されている(例えば、下記特許文献2参照。)。
さらに、ライフタイム制御が行われた別のRC−IGBTとして、同一半導体基板にIGBT素子領域とダイオード素子領域が混在している半導体装置であり、ダイオード素子領域内のドリフト層の少なくとも一部の領域にホールのライフタイムを短くする低ライフタイム領域が形成されており、低ライフタイム領域を含むドリフト層におけるホールのライフタイムの平均値が、IGBT素子領域内よりもダイオード素子領域内で短い装置が提案されている(例えば、下記特許文献3参照。)。
そして、RC−IGBTのライフタイム制御方法として、半導体を材料とする素子形成層と、素子形成層の下面側に設けられ、開口部を有するマスク層と、素子形成層とマスク層の間に設けられ、素子形成層およびマスク層と異なる材料によって形成されている境界層と、を有する材料ウェハを準備する材料ウェハ準備工程と、マスク層の下面側から、荷電粒子の照射を行って、素子形成層に結晶欠陥を形成する結晶欠陥形成工程と、境界層と反応し、かつ、素子形成層と反応しないエッチング材を用いて、境界層をエッチングによって除去するマスク層除去工程とを含む方法が提案されている(例えば、下記特許文献3参照。)。
特開2000−200906号公報 特開2005−317751号公報 特開2009−272550号公報 特開2011−129619号公報
しかしながら、IGBTおよびダイオードはそれぞれ最適な条件が異なるため、同一の半導体基板に併設したIGBTおよびダイオードのそれぞれに最適な条件でRC−IGBTを構成することが困難であるという問題がある。その理由は、同一の半導体基板に設けたIGBTおよびダイオードのオン動作中のキャリア濃度分布をそれぞれ理想的な分布が異なるためである。IGBTおよびダイオードのオン動作中の理想的なキャリア濃度分布は、次のとおりである。
IGBTは、オン動作時、エミッタ側のキャリア濃度がコレクタ側のキャリア濃度よりも高くなるようなキャリア濃度分布とすることが望ましい。そのためには、例えば、IGBTは、エミッタ側のキャリアのライフタイムが、コレクタ側のキャリアのライフタイムよりも長いことが好ましい。その理由は、IGBTのターンオフ時に、コレクタ側の方がエミッタ側よりもキャリア濃度を少なくすることにより、スイッチング時にエミッタ側からコレクタ側に向かって空乏層が拡がるときに排出される残留キャリア濃度を少なくできることで、ターンオフ損失の低減につながるからである。
一方、ダイオードは、オン動作時、アノード側(IGBTのエミッタ側)のキャリア濃度がカソード側(IGBTのコレクタ側)のキャリア濃度よりも低くなるようなキャリア濃度分布とすることが望ましい。そのためには、ダイオードは、アノード側のキャリアのライフタイムが、カソード側のキャリアのライフタイムよりも短いことが好ましい。その理由は、アノード側のキャリアを少なくすることにより、ダイオードの逆回復時における逆方向電流のピークが小さくなり、ソフトリカバリー化させることができるからである。これにより、スイッチング時のノイズが低減される。
上記特許文献2〜4では、nドリフト領域に軽イオンを照射して、キャリアのライフタイムが短い領域を局所的に形成することによりライフタイム制御を行う。しかしながら、上記特許文献2では、nドリフト領域にIGBT領域からFWD領域にわたって一様にキャリアのライフタイムが短い領域を設けている。このため、ダイオードのアノード側のキャリアのライフタイムを短くした場合、IGBTのエミッタ側のキャリアのライフタイムも短くなり、IGBTのオン電圧が増大してしまう。また、IGBTのコレクタ側のキャリアのライフタイムを短くした場合、ダイオードのカソード側のキャリアのライフタイムも短くなり、スイッチング時にハードリカバリーとなるため、ノイズが増大してしまう。
上記特許文献3では、ダイオードのライフタイム制御のみを行っており、IGBTのライフタイム制御が行われていないため、ターンオフ損失の低減が難しい。上記特許文献4では、半導体基板の裏面からヘリウム(He)イオンを照射して、半導体基板のおもて面側にあたるダイオードのアノード側のキャリアのライフタイムを短くしている。このため、ダイオードのカソード側にもヘリウムイオンが照射され、ダイオードのカソード側のキャリアのライフタイムも短くなってしまう。したがって、ダイオードに最適な条件でライフタイム制御を行うことができない。このように上記特許文献2〜4では、IGBTおよびダイオードのそれぞれに最適な条件でライフタイム制御を行うことができない。
この発明は、上述した従来技術による問題点を解消するため、スイッチング特性を改善することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板の第1領域に設けられた第1半導体素子と、前記半導体基板の第2領域に設けられた第2半導体素子と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第1マスクを用いて、前記半導体基板のおもて面の前記第1領域側を遮蔽する第1遮蔽工程を行う。次に、前記第1マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第2領域側に所定の深さで格子欠陥を導入する第1照射工程を行う。次に、第2マスクを用いて、前記半導体基板の裏面の前記第2領域側を遮蔽する第2遮蔽工程を行う。次に、前記第2マスクをマスクとして前記半導体基板の裏面に軽イオンを照射し、前記半導体基板の裏面の前記第1領域側に所定の深さで格子欠陥を導入する第2照射工程を行う。そして、前記第1照射工程により、前記半導体基板のおもて面から前記第2領域に、前記半導体基板の厚さよりも浅い深さで、かつ前記第1領域の格子欠陥が導入された領域と前記半導体基板のおもて面に平行な方向に対向する深さの領域にまで格子欠陥を導入する、または、前記第2照射工程により、前記半導体基板の裏面から前記第1領域に、前記半導体基板の厚さよりも浅い深さで、かつ前記第2領域の格子欠陥が導入された領域と前記半導体基板の裏面に平行な方向に対向する深さの領域にまで格子欠陥を導入する、ことによって、前記半導体基板の所定の深さに、前記第1領域および前記第2領域ともにライフタイムが低い領域を形成する。前記第1照射工程では、前記第2半導体素子のおもて面素子構造側のライフタイムを前記第1半導体素子のおもて面素子構造側のライフタイムよりも短くする。前記第2照射工程では、前記第1半導体素子の裏面素子構造側のライフタイムを前記第2半導体素子の裏面素子構造側のライフタイムよりも短くする。前記第1半導体素子の最小ライフタイムを、前記第2半導体素子の最小ライフタイムよりも長くする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板の第1領域に設けられた第1半導体素子と、前記半導体基板の第2領域に設けられた第2半導体素子と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第1マスクを用いて、前記半導体基板のおもて面の前記第1領域側を遮蔽する第1遮蔽工程を行う。次に、前記第1マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第2領域側に所定の深さで格子欠陥を導入する第1照射工程を行う。次に、第2マスクを用いて、前記半導体基板の裏面の前記第2領域側を遮蔽する第2遮蔽工程を行う。次に、前記第2マスクをマスクとして前記半導体基板の裏面に軽イオンを照射し、前記半導体基板の裏面の前記第1領域側に所定の深さで格子欠陥を導入する第2照射工程を行う。そして、前記第1照射工程により、前記半導体基板のおもて面から前記第2領域に、前記第1領域の格子欠陥が導入された領域よりも浅い深さの領域に格子欠陥を導入する、または、前記第2照射工程により、前記半導体基板の裏面から前記第1領域に、前記第2領域の格子欠陥が導入された領域よりも浅い深さの領域に格子欠陥を導入する、ことによって、前記半導体基板の所定の深さに、前記第1領域および前記第2領域ともにライフタイムが高い領域を形成する。前記第1照射工程では、前記第2半導体素子のおもて面素子構造側のライフタイムを前記第1半導体素子のおもて面素子構造側のライフタイムよりも短くする。前記第2照射工程では、前記第1半導体素子の裏面素子構造側のライフタイムを前記第2半導体素子の裏面素子構造側のライフタイムよりも短くする。前記第1半導体素子の最小ライフタイムを、前記第2半導体素子の最小ライフタイムよりも短くする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第1導電型の前記半導体基板には、前記第1半導体素子の裏面素子構造として第2導電型のコレクタ領域が設けられている。前記コレクタ領域と前記半導体基板とのpn接合近傍に、前記第1半導体素子の最小ライフタイムとなる領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第1導電型の前記半導体基板には、前記第1半導体素子のおもて面素子構造として第2導電型のベース領域、第1導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられている。また、第1導電型の前記半導体基板には、前記第2半導体素子のおもて面素子構造として第2導電型のアノード領域が設けられている。そして、前記第1照射工程では、前記アノード領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板には、前記第2半導体素子の裏面素子構造として第1導電型のカソード領域が設けられている。そして、前記第1照射工程では、前記アノード領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第1導電型の前記半導体基板には、前記第1半導体素子の裏面素子構造として第2導電型のコレクタ領域が設けられている。第1導電型の前記半導体基板には、前記第2半導体素子の裏面素子構造として第1導電型のカソード領域が設けられている。そして、前記第2照射工程では、前記コレクタ領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板には、前記第1半導体素子のおもて面素子構造として第2導電型のベース領域、第1導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられている。そして、前記第2照射工程では、前記コレクタ領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板の第1領域に設けられた第1半導体素子と、前記半導体基板の第2領域に設けられた第2半導体素子と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第1マスクを用いて、前記半導体基板のおもて面の前記第1領域側を遮蔽する第1遮蔽工程を行う。次に、前記第1マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第2領域側に所定の深さで格子欠陥を導入する第1照射工程を行う。次に、前記半導体基板の裏面に軽イオンを照射し、所定の深さで格子欠陥を導入する第2照射工程を行う。そして、前記第1照射工程により、前記半導体基板のおもて面から前記第2領域に、前記第1領域の格子欠陥が導入された領域よりも浅い深さの領域に格子欠陥を導入する、または、前記第2照射工程により、前記半導体基板の裏面から前記第1領域および前記第2領域に、前記第2領域の、前記半導体基板のおもて面側の格子欠陥が導入された領域よりも浅い深さの領域に格子欠陥を導入する、ことによって、前記第1領域および前記第2領域ともにライフタイムが高い領域を形成する。前記第1照射工程では、前記第2半導体素子のおもて面素子構造側のライフタイムを前記第1半導体素子のおもて面素子構造側のライフタイムよりも短くする。前記第2照射工程では、前記第2半導体素子の裏面素子構造側のライフタイムが前記第1照射工程後の前記第2半導体素子のおもて面素子構造側のライフタイムよりも高い状態で維持されるように、前記第1半導体素子の裏面素子構造側のライフタイムおよび前記第2半導体素子の裏面素子構造側のライフタイム短くする。
た、この発明にかかる半導体装置の製造方法は、上述した発明において、第1導電型の前記半導体基板には、前記第1半導体素子の裏面素子構造として第2導電型のコレクタ領域が設けられている。前記コレクタ領域と前記半導体基板とのpn接合近傍に、前記第1半導体素子の最小ライフタイムとなる領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第1導電型の前記半導体基板には、前記第1半導体素子のおもて面素子構造として第2導電型のベース領域、第1導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられている。また、第1導電型の前記半導体基板には、前記第2半導体素子のおもて面素子構造として第2導電型のアノード領域が設けられている。そして、前記第1照射工程では、前記アノード領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板には、前記第2半導体素子の裏面素子構造として第1導電型のカソード領域が設けられている。そして、前記第1照射工程では、前記アノード領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板には、前記第1半導体素子のおもて面素子構造として第2導電型のベース領域、第1導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられ、前記第1半導体素子の裏面素子構造として第2導電型のコレクタ領域が設けられている。そして、前記第2照射工程では、前記コレクタ領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第1照射工程では、プロトンまたはヘリウムの粒子線を照射することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第2照射工程では、プロトンまたはヘリウムの粒子線を照射することを特徴とする。
上述した発明によれば、半導体基板のおもて面の第2領域側に所定の深さでキャリアのライフタイムが短い領域を形成することができ、半導体基板の裏面の第1領域側に所定の深さでキャリアのライフタイムが短い領域を形成することができる。このため、オン動作時、IGBT領域のエミッタ側のキャリア濃度がコレクタ側のキャリア濃度よりも高く、かつFWD領域のアノード側のキャリア濃度がカソード側のキャリア濃度よりも低くなる構造のRC−IGBTを実現することができる。
本発明にかかる半導体装置の製造方法によれば、スイッチング特性を改善することができるという効果を奏する。
実施の形態1にかかる半導体装置を示す断面図である。 実施の形態1にかかる半導体装置のオン動作中の理想的なキャリア濃度分布を示す特性図である。 実施の形態1にかかる製造途中の半導体装置を示す断面図である。 実施の形態1にかかる製造途中の半導体装置を示す断面図である。 実施の形態1にかかる製造途中の半導体装置を示す断面図である。 実施の形態1にかかる製造途中の半導体装置を示す断面図である。 実施の形態1にかかる製造途中の半導体装置を示す断面図である。 実施の形態1にかかる製造途中の半導体装置を示す断面図である。 実施の形態1にかかる製造途中の半導体装置を示す断面図である。 実施の形態1にかかる半導体装置のオン電圧特性を示す特性図である。 実施の形態1にかかる半導体装置の逆回復特性を示す特性図である。 実施の形態2にかかる半導体装置を示す断面図である。 従来の半導体装置を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
(実施の形態1)
図1は、実施の形態1にかかる半導体装置を示す断面図である。図2(a)および2(b)は、実施の形態1にかかる半導体装置のオン動作中の理想的なキャリア濃度分布を示す特性図である。図1に示す実施の形態1にかかる半導体装置は、同一の半導体基板にプレーナゲート型IGBTとFWDとが設けられたRC−IGBTである。図1に示すように、IGBT領域A1−A2とダイオード領域(以下、FWD領域とする)B1−B2とが同一の半導体基板に併設されている。
IGBT領域A1−A2において、nドリフト領域1となる半導体基板の内部には、おもて面側の表面層に選択的にpベース領域2が設けられている。pベース領域2の内部に選択的に、半導体基板のおもて面に露出するようにn+エミッタ領域3が設けられている。pベース領域2の、nドリフト領域1とn+エミッタ領域3とに挟まれた部分の表面には、ゲート絶縁膜4を介してゲート電極5が設けられている。
エミッタ電極6は、pベース領域2およびn+エミッタ領域3に接する。また、エミッタ電極6は、層間絶縁膜7を介してゲート電極5と電気的に絶縁されている。半導体基板の内部には、裏面側の表面層に、p+コレクタ領域8が設けられている。コレクタ電極9は、p+コレクタ領域8に接する。
FWD領域B1−B2に設けられたpベース領域が、アノード領域12である。アノード領域12となるpベース領域の内部には、MOS構造による誤動作を防止するためにn+エミッタ領域は設けられていない。エミッタ電極6は、アノード領域12に接し、アノード電極として機能する。n+カソード領域18は、nドリフト領域1からコレクタ電極9へ貫通するように、p+コレクタ領域8に選択的に設けられている。コレクタ電極9は、n+カソード領域18に接し、カソード電極として機能する。
IGBT領域A1−A2のコレクタ側A2には、キャリアのライフタイムが短くなるように制御された領域(以下、第1ライフタイム制御領域とする、図1のIGBT領域A1−A2にハッチングで示す部分)10−1が設けられている。第1ライフタイム制御領域10−1のキャリアのライフタイムは、IGBT領域A1−A2のエミッタ側A1およびFWD領域B1−B2のカソード側B2のキャリアのライフタイムよりも短い。第1ライフタイム制御領域10−1は、p+コレクタ領域8とコレクタ電極9との境界からnドリフト領域1内に所定の深さで設けられている。第1ライフタイム制御領域10−1は、例えば、p+コレクタ領域8内にのみ設けられてもよい。
FWD領域B1−B2のアノード側B1には、キャリアのライフタイムが短くなるように制御された領域(以下、第2ライフタイム制御領域とする、図1のFWD領域B1−B2にハッチングで示す部分)10−2が設けられている。第2ライフタイム制御領域10−2のキャリアのライフタイムは、IGBT領域A1−A2のエミッタ側A1およびFWD領域B1−B2のカソード側B2のキャリアのライフタイムよりも短い。
第2ライフタイム制御領域10−2は、半導体基板のおもて面からnドリフト領域1の内部に所定の深さで設けられている。第2ライフタイム制御領域10−2の深さは、半導体基板の厚さの10%〜70%程度の深さであるのが好ましい。その理由は、次のとおりである。第2ライフタイム制御領域10−2の深さが半導体基板の厚さの10%未満である場合、ダイオードの逆回復時における損失が大きくなるからである。第2ライフタイム制御領域10−2の深さが半導体基板の厚さの70%より大きい場合、ダイオードの逆回復時にハードリカバリーとなり、スイッチング時のノイズが大きくなるからである。
すなわち、図2(a)に示すように、IGBT領域A1−A2においては、オン動作時のキャリア濃度がnドリフト領域1のエミッタ側A1で高く、nドリフト領域1のコレクタ側A2で低い構造となるように、ライフタイムはA1側が高く、A2に向かう途中で低くなるような分布となっている。一方、FWD領域B1−B2においては、オン動作時のキャリア濃度がアノード側B1(IGBTのエミッタ側)で低く、カソード側B2(IGBTのコレクタ側)で高い構造となるように、ライフタイムはB1側が低く、B2に向かう途中で高くなるような分布となっている。したがって、実施の形態1にかかるRC−IGBTは、IGBT領域からFWD領域にわたって一様にキャリアのライフタイムが短い領域を設けた従来のRC−IGBT(図2にて点線で図示、以下、従来例とする)では成し得なかった両素子それぞれに理想的なキャリア濃度分布を実現することができる。
なお、図2(a)のように、nドリフト領域1の所定の深さには、IGBT領域A1−A2およびFWD領域B1−B2の双方において、ともにライフタイムが低くなっている深さ領域Dが形成されていてもよい。このようにすることで、IGBT領域A1−A2およびFWD領域B1−B2の境界領域において、各領域間の電流の干渉を抑制する効果が得られる。この図2(a)のライフタイム分布の場合、IGBT領域A1−A2における最小ライフタイム値τIGBTをFWD領域B1−B2の最小ライフタイム値τFWDと同等レベルまで低減すると、IGBTのオン電圧の過大な増加をもたらす可能性があるので、その場合はτIGBT>τFWDとしても構わない。
あるいは、図2(b)のように、nドリフト領域1の所定の深さには、IGBT領域A1−A2およびFWD領域B1−B2の双方において、ともにライフタイムが高い深さ領域D’が形成されていてもよい。ここで、ライフタイムが「高い」領域とは、ライフタイム制御を目的とする結晶欠陥が導入されず、シリコン基板の理想的なライフタイム値(例えば10μs以上)となっている領域のことである。このような分布とすることで、オン状態におけるIGBT領域A1−A2の蓄積キャリアが、FWD領域B1−B2の結晶欠陥の影響を受け難くすることができ、それによりオン電圧の増加を抑える効果が得られる。また、このライフタイム分布において、特にIGBT領域のp+コレクタ領域8のpn接合近傍にのみ局所的に短いライフタイム領域を形成し、且つτIGBT<τFWDとすると、FWD領域への結晶欠陥の影響無しに、オン電圧とターンオフ損失のトレードオフ関係も改善することができる。
次に、図1に示す実施の形態1にかかる半導体装置の製造方法について説明する。図3〜9は、実施の形態1にかかる製造途中の半導体装置を示す断面図である。図3〜9の符号A,Bは、それぞれ図1のIGBT領域A1−A2およびFWD領域B1−B2である。まず、図3に示すように、nドリフト領域1となる半導体基板のおもて面に、一般的な方法によりIGBT領域Aのpベース領域2、n+エミッタ領域3、ゲート絶縁膜4およびゲート電極5からなるMOS構造を形成する。FWD領域Bのアノード領域12は、IGBT領域Aのpベース領域2と同時に形成される。また、pベース領域2、n+エミッタ領域3およびアノード領域12に接するエミッタ電極6を形成する。
次に、図4に示すように、半導体基板のおもて面の上方に例えば所定間隔をあけて第1遮蔽マスク21を配置し、第1遮蔽マスク21によって半導体基板のおもて面のIGBT領域A側を遮蔽する。第1遮蔽マスク21は、例えばアルミニウムなどでできた板状の金属部材である。また、第1遮蔽マスク21には、FWD領域Bの平面レイアウトに応じて例えばストライプ状やドット状に開口した開口パターン(不図示)が形成されている。第1遮蔽マスク21をアルミニウムで形成する理由は、軽イオンにより放射化し放射性同位体となった第1遮蔽マスク21の減衰効果が他の金属に比べて高いからである。第1遮蔽マスク21の厚さは、照射される軽イオンが第1遮蔽マスク21を超えて半導体基板に到達しないような厚さとすればよく、例えば0.5mm以上であってもよい。
次に、第1遮蔽マスク21をマスクとして、FWD領域Bにのみ例えばプロトン(H+)やヘリウム(He)イオンなどの軽イオン31を照射する。これにより、半導体基板のおもて面側からはFWD領域Bにのみ所定の深さまでライフタイムキラーとなる格子欠陥が導入される。第1遮蔽マスク21により遮蔽されたIGBT領域Aには、軽イオン31は照射されない。このとき、軽イオン31が半導体基板の所望の深さに達するように、軽イオン31を照射する際の加速電圧を調整する。または、軽イオン31が半導体基板の所定の深さにて所望の半値幅(軽イオン31が半導体基板中に到達する濃度分布曲線の半値幅)を有するような値の加速電圧を設定した場合、軽イオン31の飛程は深めの位置となってしまう事があるのでそれを所望の深さに調整するためのアブソーバを用いてもよい。アブソーバは、例えばアルミニウムなどでできた板状部材である。
具体的には、図5に示すように、アブソーバ22を用いる場合、第1遮蔽マスク21の上方に所定間隔をあけてアブソーバ22を配置した後、例えばアブソーバ22を介してFWD領域Bに軽イオン31を照射する。アブソーバ22を介して軽イオン31を照射することにより、アブソーバ22の厚さに応じて軽イオン31の飛程を短くすることができる。図4,5では、軽イオン31の飛程の違いを、軽イオン31の矢印の長さで示す。このようにして、図6に示すように、FWD領域Bに、半導体基板のおもて面(アノード側)から所定の深さで第2ライフタイム制御領域10−2が形成される。軽イオン31の飛程は、第2ライフタイム制御領域10−2を所定の深さで形成することができるように設定される。ここで、軽イオン31の飛程を加速電圧のみで調整する場合は、アブソーバ22を用いなくてもよい。
次に、図7に示すように、半導体基板の裏面を上方に向ける。そして、半導体基板の裏面の上方に例えば所定間隔をあけて第2遮蔽マスク23を配置し、第2遮蔽マスク23によって半導体基板の裏面のFWD領域B側を遮蔽する。第2遮蔽マスク23は、第1遮蔽マスク21と同様に、例えばアルミニウムなどでできた板状の金属部材である。また、第2遮蔽マスク23には、IGBT領域Aの平面レイアウトに応じて開口した開口パターン(不図示)が形成されている。すなわち、第2遮蔽マスク23の開口パターンは、第1遮蔽マスク21の開口パターンを反転させたパターンとなる。半導体基板と第2遮蔽マスク23との位置合わせは、オリエンテーションフラットやアライメントマークなど半導体基板に形成された位置合わせのためのマーク(不図示)をカメラ(不図示)により検出するなど、一般的な方法により行われる。
次に、第2遮蔽マスク23をマスクとして、IGBT領域Aにのみ例えばプロトンやヘリウムイオンなどの軽イオン32を照射する。これにより、半導体基板の裏面側からはIGBT領域Aにのみ所定の深さまでライフタイムキラーとなる格子欠陥が導入される。第2遮蔽マスク23により遮蔽されたFWD領域Bには、軽イオン32は照射されない。IGBT領域Aへ照射される軽イオン32の飛程は、軽イオン32の半値幅を考慮して、例えば、軽イオン32の照射のピーク位置がp+コレクタ領域の形成領域内となるように設定されるのが好ましい。これにより、後の工程において半導体基板の裏面を研削したとしても、研削後の半導体基板の裏面から所定の深さで第1ライフタイム制御領域10−1を形成することができる。
具体的には、IGBT領域Aへ照射される軽イオン32の飛程は、例えば後の工程における半導体基板の研磨後の裏面位置(0%)以上、半導体基板の研磨後の裏面位置から30%程度の深さに設定されるのが好ましい。軽イオン32の飛程を調整するために、上述したように軽イオン32を照射する際の加速電圧を調整したり、アブソーバ(不図示)を用いたりしてもよい。このようにIGBT領域Aにのみ軽イオン32を照射することにより、図8に示すように、IGBT領域Aに、半導体基板の裏面から所定の深さで第1ライフタイム制御領域10−1が形成される。
次に、軽イオン31,32の照射により半導体基板内に導入された格子欠陥を回復させてキャリアのライフタイムを調整するために、例えば300℃〜400℃の温度で1時間程度のアニールを行う。次に、図9に示すように、半導体基板の裏面を研削して、半導体基板を薄板化する。これにより、後に形成されるp+コレクタ領域8内またはp+コレクタ領域8を含む領域内に、第1ライフタイム制御領域10−1を形成することができる。その後、一般的な方法により、IGBT領域Aにp+コレクタ領域8を形成し、FWD領域Bにn+カソード領域18を形成する。そして、p+コレクタ領域8およびn+カソード領域18に接するコレクタ電極9を形成することにより、図1に示すRC−IGBTが完成する。
上述した半導体装置の製造方法においては、FWD領域Bに軽イオン31を照射した後にIGBT領域Aに軽イオン32を照射しているが、その順番を入れ替えて、IGBT領域Aに軽イオン32を照射した後にFWD領域Bに軽イオン31を照射してもよい。また、FWD領域BおよびIGBT領域Aにそれぞれ軽イオン31,32を照射した後にアニールを行っているが、軽イオン31,32を照射するごとにアニールを行ってもよい。また、軽イオン31,32の飛程を調整するためのアブソーバを用いる場合、遮断マスクとアブソーバとを一体化させた構成のマスクを用いて、軽イオンの遮断と軽イオンの飛程の調整とを同時に行ってもよい。
また、上述した半導体装置の製造方法において、第1ライフタイム制御領域10−1および第2ライフタイム制御領域10−2を形成するための軽イオン31,32の照射時の加速電圧および照射量は、それぞれIGBTおよびFWDの設計条件に合わせて種々変更可能である。具体的には、軽イオン31,32の照射時の加速電圧は、例えば、1MeV〜10MeVの範囲で種々変更してもよい。軽イオン31,32の照射量は、例えば、1×1011/cm2〜1×1015/cm2の範囲で種々変更してもよい。
次に、実施の形態1にかかるRC−IGBTのIGBT領域A1−A2のオン電圧特性について説明する。図10は、実施の形態1にかかる半導体装置のオン電圧特性を示す特性図である。図10に、実施の形態1にかかるRC−IGBT(以下、実施例とする)を構成するIGBTのオン電圧波形を示す。比較として、図2に点線で示すnドリフト領域にIGBT領域からFWD領域にわたって一様にキャリアのライフタイムが短い領域を設けた従来のRC−IGBT(従来例)を構成するIGBTのオン電圧波形も図10に示す。
実施例は、第1ライフタイム制御領域10−1を設けることによりエミッタ側A1のキャリアのライフタイムがコレクタ側A2のキャリアのライフタイムよりも長くなるため、オン動作時にエミッタ側A1のキャリア濃度をコレクタ側A2のキャリア濃度よりも高くすることができる。これにより、n+エミッタ領域3付近におけるIE(Injection Enhancement:注入促進)効果が向上し、低オン電圧化が可能となる。一方、従来例は、ターンオフ損失を実施例と同程度にするために、実施例よりもコレクタ領域の不純物濃度を低く設定した場合、コレクタ側のキャリア注入量が多くなり低オン電圧化を図ることができない。したがって、図10に示すように、実施例は、低オン電圧化および低ターンオフ損失化を図ることができる。
次に、実施の形態1にかかるRC−IGBTのFWD領域B1−B2の逆回復特性について説明する。図11は、実施の形態1にかかる半導体装置の逆回復特性を示す特性図である。図11に、実施の形態1にかかるRC−IGBT(実施例)を構成するFWDの逆回復波形を示す。比較として、図2に点線で示すnドリフト領域にIGBT領域からFWD領域にわたって一様にキャリアのライフタイムが短い領域を設けた従来のRC−IGBT(従来例)を構成するFWDの逆回復波形も図11に示す。
図11に示すように、実施例は、第2ライフタイム制御領域10−2を設けることによりアノード側B1のキャリアのライフタイムがカソード側B2のキャリアのライフタイムよりも短くなるため、逆回復電流の時間変化率di/dtがなだらかでソフトリカバリーな逆回復波形とすることができる(符号41で示す部分)。これにより、逆回復時に発生するサージ電圧Vpeakを低減することができる(符号42で示す部分)。一方、従来例では、順方向降下電圧Vfを実施例と同程度にするために、実施例よりもアノード領域の不純物濃度を低く設定した場合、逆回復電流の時間変化率di/dtがハードリカバリーとなり、逆回復時に発生するサージ電圧Vpeakを低減することができない。したがって、実施例は、スイッチング時のノイズ低減が可能となる。
以上、説明したように、実施の形態1によれば、第1遮断マスクを用いて半導体基板のおもて面から軽イオンを照射することにより、半導体基板のおもて面のFWD領域側に所定の深さで第2ライフタイム制御領域を形成することができる。さらに、第2遮断マスクを用いて半導体基板のおもて面から軽イオンを照射することにより、半導体基板の裏面のIGBT領域側に所定の深さで第1ライフタイム制御領域を形成することができる。これにより、IGBT領域においてエミッタ側のキャリアのライフタイムがコレクタ側のキャリアのライフタイムよりも長くなり、かつ、FWD領域においてアノード側のキャリアのライフタイムがカソード側のキャリアのライフタイムよりも短くなる。したがって、IGBT領域およびFWD領域のそれぞれに最適な条件でライフタイム制御を行うことができる。すなわち、オン動作時、IGBT領域のエミッタ側のキャリア濃度がコレクタ側のキャリア濃度よりも高く、かつFWD領域のアノード側のキャリア濃度がカソード側のキャリア濃度よりも低くなる構造のRC−IGBTを実現することができる。これにより、IGBT領域においては、スイッチング時に効率よくキャリアが排出され、ターンオフ損失を低減することができる。FWD領域においては、逆回復時にソフトリカバリーとなり、スイッチング時のノイズが低減される。したがって、IGBTとFWDとを同一の半導体基板に設けたRC−IGBTにおいて、スイッチング特性を改善することができる。
(実施の形態2)
図12は、実施の形態2にかかる半導体装置を示す断面図である。実施の形態2にかかる半導体装置の製造方法が実施の形態1にかかる半導体装置の製造方法と異なる点は、第2ライフタイム制御領域10−2を形成するときにのみ遮蔽マスクを用いる点である。IGBT領域A1−A2のライフタイムをほぼ変化させない場合、第1ライフタイム制御領域20−1をIGBT領域A1−A2からFWD領域B1−B2にわたって一様に設けてもよい。
具体的には、FWD領域B1−B2のカソード側B2に第1ライフタイム制御領域20−1を設けたとしても、FWDの逆回復時にハードリカバリーにならない程度にカソード側B2のキャリア濃度を維持することができる場合には、第1ライフタイム制御領域20−1をIGBT領域A1−A2からFWD領域B1−B2にわたって一様に設けてもよい。実施の形態2にかかるRC−IGBTの第1ライフタイム制御領域20−1以外の構成は、実施の形態1にかかるRC−IGBTと同様である。
実施の形態2にかかる半導体装置においては、第2遮蔽マスク23(または第2遮蔽マスクおよびアブソーバ)を用いずに、半導体基板の裏面全面に軽イオン32を照射する。これにより、IGBT領域A1−A2のコレクタ側A2およびFWD領域B1−B2のカソード側B2にわたって第1ライフタイム制御領域20−1が形成される。実施の形態2にかかる半導体装置の製造方法の第1ライフタイム制御領域20−1の形成方法以外は、実施の形態1にかかる半導体装置の製造方法と同様である。
以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。第2遮蔽マスクを用いずに第1ライフタイム制御領域を形成することができるため、RC−IGBTの製造工程を簡素化することができる。
以上において本発明では、RC−IGBTを例に説明しているが、上述した実施の形態に限らず、同一の半導体基板に設けられた複数の素子にそれぞれ最適な条件でライフタイム制御を行う場合に適用することが可能である。また、本発明では、プレーナゲート型IGBTに代えてトレンチゲート型IGBTを設けた構成としてもよい。また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
1 nドリフト領域
2 pベース領域
3 n+エミッタ領域
4 ゲート絶縁膜
5 ゲート電極
6 エミッタ電極
7 層間絶縁膜
8 p+コレクタ領域
9 コレクタ電極
10−1 第1ライフタイム制御領域
10−2 第2ライフタイム制御領域
12 アノード領域
18 n+カソード領域

Claims (14)

  1. 半導体基板の第1領域に設けられた第1半導体素子と、前記半導体基板の第2領域に設けられた第2半導体素子と、を備えた半導体装置の製造方法であって、
    第1マスクを用いて、前記半導体基板のおもて面の前記第1領域側を遮蔽する第1遮蔽工程と、
    前記第1マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第2領域側に所定の深さで格子欠陥を導入する第1照射工程と、
    第2マスクを用いて、前記半導体基板の裏面の前記第2領域側を遮蔽する第2遮蔽工程と、
    前記第2マスクをマスクとして前記半導体基板の裏面に軽イオンを照射し、前記半導体基板の裏面の前記第1領域側に所定の深さで格子欠陥を導入する第2照射工程と、
    を含み、
    前記第1照射工程により、前記半導体基板のおもて面から前記第2領域に、前記半導体基板の厚さよりも浅い深さで、かつ前記第1領域の格子欠陥が導入された領域と前記半導体基板のおもて面に平行な方向に対向する深さの領域にまで格子欠陥を導入する、または、前記第2照射工程により、前記半導体基板の裏面から前記第1領域に、前記半導体基板の厚さよりも浅い深さで、かつ前記第2領域の格子欠陥が導入された領域と前記半導体基板の裏面に平行な方向に対向する深さの領域にまで格子欠陥を導入する、ことによって、前記半導体基板の所定の深さに、前記第1領域および前記第2領域ともにライフタイムが低い領域を形成し
    前記第1照射工程では、前記第2半導体素子のおもて面素子構造側のライフタイムを前記第1半導体素子のおもて面素子構造側のライフタイムよりも短くし、
    前記第2照射工程では、前記第1半導体素子の裏面素子構造側のライフタイムを前記第2半導体素子の裏面素子構造側のライフタイムよりも短くし、
    前記第1半導体素子の最小ライフタイムを、前記第2半導体素子の最小ライフタイムよりも長くすることを特徴とする半導体装置の製造方法。
  2. 半導体基板の第1領域に設けられた第1半導体素子と、前記半導体基板の第2領域に設けられた第2半導体素子と、を備えた半導体装置の製造方法であって、
    第1マスクを用いて、前記半導体基板のおもて面の前記第1領域側を遮蔽する第1遮蔽工程と、
    前記第1マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第2領域側に所定の深さで格子欠陥を導入する第1照射工程と、
    第2マスクを用いて、前記半導体基板の裏面の前記第2領域側を遮蔽する第2遮蔽工程と、
    前記第2マスクをマスクとして前記半導体基板の裏面に軽イオンを照射し、前記半導体基板の裏面の前記第1領域側に所定の深さで格子欠陥を導入する第2照射工程と、
    を含み、
    前記第1照射工程により、前記半導体基板のおもて面から前記第2領域に、前記第1領域の格子欠陥が導入された領域よりも浅い深さの領域に格子欠陥を導入する、または、前記第2照射工程により、前記半導体基板の裏面から前記第1領域に、前記第2領域の格子欠陥が導入された領域よりも浅い深さの領域に格子欠陥を導入する、ことによって、前記半導体基板の所定の深さに、前記第1領域および前記第2領域ともにライフタイムが高い領域を形成し
    前記第1照射工程では、前記第2半導体素子のおもて面素子構造側のライフタイムを前記第1半導体素子のおもて面素子構造側のライフタイムよりも短くし、
    前記第2照射工程では、前記第1半導体素子の裏面素子構造側のライフタイムを前記第2半導体素子の裏面素子構造側のライフタイムよりも短くし、
    前記第1半導体素子の最小ライフタイムを、前記第2半導体素子の最小ライフタイムよりも短くすることを特徴とする半導体装置の製造方法。
  3. 第1導電型の前記半導体基板には、前記第1半導体素子の裏面素子構造として第2導電型のコレクタ領域が設けられており、
    前記コレクタ領域と前記半導体基板とのpn接合近傍に、前記第1半導体素子の最小ライフタイムとなる領域を形成することを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 第1導電型の前記半導体基板には、前記第1半導体素子のおもて面素子構造として第2導電型のベース領域、第1導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられ、前記第2半導体素子のおもて面素子構造として第2導電型のアノード領域が設けられており、
    前記第1照射工程では、前記アノード領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする請求項1〜3のいずれか一つに記載の半導体
    装置の製造方法。
  5. 前記半導体基板には、前記第2半導体素子の裏面素子構造として第1導電型のカソード領域が設けられており、
    前記第1照射工程では、前記アノード領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする請求項4に記載の半導体装置の製造方法。
  6. 第1導電型の前記半導体基板には、前記第1半導体素子の裏面素子構造として第2導電型のコレクタ領域が設けられ、前記第2半導体素子の裏面素子構造として第1導電型のカソード領域が設けられており、
    前記第2照射工程では、前記コレクタ領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする請求項1または2に記載の半導体装置の製造方法。
  7. 前記半導体基板には、前記第1半導体素子のおもて面素子構造として第2導電型のベース領域、第1導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられており、
    前記第2照射工程では、前記コレクタ領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 半導体基板の第1領域に設けられた第1半導体素子と、前記半導体基板の第2領域に設けられた第2半導体素子と、を備えた半導体装置の製造方法であって、
    第1マスクを用いて、前記半導体基板のおもて面の前記第1領域側を遮蔽する第1遮蔽工程と、
    前記第1マスクをマスクとして前記半導体基板のおもて面に軽イオンを照射し、前記半導体基板のおもて面の前記第2領域側に所定の深さで格子欠陥を導入する第1照射工程と、
    前記半導体基板の裏面に軽イオンを照射し、所定の深さで格子欠陥を導入する第2照射工程と、
    を含み、
    前記第1照射工程により、前記半導体基板のおもて面から前記第2領域に、前記第1領域の格子欠陥が導入された領域よりも浅い深さの領域に格子欠陥を導入する、または、前記第2照射工程により、前記半導体基板の裏面から前記第1領域および前記第2領域に、前記第2領域の、前記半導体基板のおもて面側の格子欠陥が導入された領域よりも浅い深さの領域に格子欠陥を導入する、ことによって、前記第1領域および前記第2領域ともにライフタイムが高い領域を形成し
    前記第1照射工程では、前記第2半導体素子のおもて面素子構造側のライフタイムを前記第1半導体素子のおもて面素子構造側のライフタイムよりも短くし、
    前記第2照射工程では、前記第2半導体素子の裏面素子構造側のライフタイムが前記第1照射工程後の前記第2半導体素子のおもて面素子構造側のライフタイムよりも高い状態で維持されるように、前記第1半導体素子の裏面素子構造側のライフタイムおよび前記第2半導体素子の裏面素子構造側のライフタイムを短くすることを特徴とする半導体装置の製造方法。
  9. 第1導電型の前記半導体基板には、前記第1半導体素子の裏面素子構造として第2導電型のコレクタ領域が設けられており、
    前記コレクタ領域と前記半導体基板とのpn接合近傍に、前記第1半導体素子の最小ライフタイムとなる領域を形成することを特徴とする請求項8に記載の半導体装置の製造方法。
  10. 第1導電型の前記半導体基板には、前記第1半導体素子のおもて面素子構造として第2導電型のベース領域、第1導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられ、前記第2半導体素子のおもて面素子構造として第2導電型のアノード領域が設けられており、
    前記第1照射工程では、前記アノード領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする請求項8または9に記載の半導体装置の製造方法。
  11. 前記半導体基板には、前記第2半導体素子の裏面素子構造として第1導電型のカソード領域が設けられており、
    前記第1照射工程では、前記アノード領域側のライフタイムを前記カソード領域側のライフタイムよりも短くすることを特徴とする請求項10に記載の半導体装置の製造方法。
  12. 前記半導体基板には、前記第1半導体素子のおもて面素子構造として第2導電型のベース領域、第1導電型のエミッタ領域およびゲート電極からなる絶縁ゲート構造が設けられ、前記第1半導体素子の裏面素子構造として第2導電型のコレクタ領域が設けられており、
    前記第2照射工程では、前記コレクタ領域側のライフタイムを前記エミッタ領域側のライフタイムよりも短くすることを特徴とする請求項8に記載の半導体装置の製造方法。
  13. 前記第1照射工程では、プロトンまたはヘリウムの粒子線を照射することを特徴とする請求項1〜12のいずれか一つに記載の半導体装置の製造方法。
  14. 前記第2照射工程では、プロトンまたはヘリウムの粒子線を照射することを特徴とする請求項1〜13のいずれか一つに記載の半導体装置の製造方法。
JP2012062749A 2012-03-19 2012-03-19 半導体装置の製造方法 Expired - Fee Related JP6078961B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012062749A JP6078961B2 (ja) 2012-03-19 2012-03-19 半導体装置の製造方法
US13/845,066 US9356115B2 (en) 2012-03-19 2013-03-17 Method of manufacturing a semiconductor device
US15/147,951 US9685446B2 (en) 2012-03-19 2016-05-06 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012062749A JP6078961B2 (ja) 2012-03-19 2012-03-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013197306A JP2013197306A (ja) 2013-09-30
JP6078961B2 true JP6078961B2 (ja) 2017-02-15

Family

ID=49235568

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012062749A Expired - Fee Related JP6078961B2 (ja) 2012-03-19 2012-03-19 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US9356115B2 (ja)
JP (1) JP6078961B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11777028B2 (en) 2020-12-11 2023-10-03 Kabushiki Kaisha Toshiba Semiconductor device
JP7463049B2 (ja) 2016-03-17 2024-04-08 ヴィンタートゥール ガス アンド ディーゼル アーゲー ユニフロー掃気大型2ストロークディーゼルエンジンのためのシリンダ及び大型ディーゼルエンジン

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5816570B2 (ja) * 2011-05-27 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN104616989B (zh) * 2013-11-04 2017-08-25 无锡华润上华半导体有限公司 一种具有载流电子存储层的igbt的制造方法
JP6225649B2 (ja) * 2013-11-12 2017-11-08 株式会社デンソー 絶縁ゲートバイポーラトランジスタおよびその製造方法
CN105745758B (zh) * 2013-11-29 2019-05-10 Abb瑞士股份有限公司 绝缘栅双极晶体管
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
JP5895950B2 (ja) 2014-01-20 2016-03-30 トヨタ自動車株式会社 半導体装置の製造方法
JP6277814B2 (ja) 2014-03-25 2018-02-14 株式会社デンソー 半導体装置
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6319454B2 (ja) * 2014-10-24 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6641983B2 (ja) 2015-01-16 2020-02-05 株式会社デンソー 半導体装置
JP2016162807A (ja) 2015-02-27 2016-09-05 トヨタ自動車株式会社 半導体装置とその製造方法
JP6335829B2 (ja) * 2015-04-06 2018-05-30 三菱電機株式会社 半導体装置
JP6384425B2 (ja) 2015-08-21 2018-09-05 株式会社デンソー 半導体装置
JP6445952B2 (ja) * 2015-10-19 2018-12-26 株式会社東芝 半導体装置
JP6314965B2 (ja) * 2015-12-11 2018-04-25 トヨタ自動車株式会社 半導体装置の製造方法
JP2018092968A (ja) 2016-11-30 2018-06-14 ルネサスエレクトロニクス株式会社 半導体装置、rc−igbt及び半導体装置の製造方法
US10867798B2 (en) 2016-12-08 2020-12-15 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
WO2018105299A1 (ja) * 2016-12-08 2018-06-14 富士電機株式会社 半導体装置の製造方法
JP6674395B2 (ja) * 2017-02-03 2020-04-01 株式会社東芝 半導体装置
JP7067041B2 (ja) 2017-12-11 2022-05-16 株式会社デンソー 半導体装置
WO2021009801A1 (ja) * 2019-07-12 2021-01-21 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
US11145644B2 (en) 2019-08-13 2021-10-12 Semiconductor Components Industries, Llc Power device with carrier lifetime zone
JP6989061B2 (ja) * 2019-09-11 2022-01-05 富士電機株式会社 半導体装置および製造方法
DE102019133030B4 (de) * 2019-12-04 2023-05-04 Infineon Technologies Austria Ag Bipolartransistor mit isoliertem gate enthaltende halbleitervorrichtung und herstellungsverfahren
JP7403386B2 (ja) * 2020-05-27 2023-12-22 三菱電機株式会社 半導体装置
CN114551576B (zh) * 2022-04-26 2022-07-01 成都蓉矽半导体有限公司 一种高抗浪涌电流能力的栅控二极管
CN117650161B (zh) * 2023-10-31 2024-08-16 海信家电集团股份有限公司 半导体装置和半导体装置的制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4198251B2 (ja) 1999-01-07 2008-12-17 三菱電機株式会社 電力用半導体装置およびその製造方法
DE10316222B3 (de) * 2003-04-09 2005-01-20 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung eines robusten Halbleiterbauelements und damit hergestelltes Halbleiterbauelement
JP4791704B2 (ja) 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
US7557386B2 (en) * 2006-03-30 2009-07-07 Infineon Technologies Austria Ag Reverse conducting IGBT with vertical carrier lifetime adjustment
JP4857948B2 (ja) * 2006-06-26 2012-01-18 株式会社デンソー 半導体装置の製造方法
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
JP5206541B2 (ja) * 2008-04-01 2013-06-12 株式会社デンソー 半導体装置およびその製造方法
JP4788734B2 (ja) 2008-05-09 2011-10-05 トヨタ自動車株式会社 半導体装置
JP2011129619A (ja) 2009-12-16 2011-06-30 Toyota Motor Corp 半導体装置の製造方法
JP5499692B2 (ja) * 2009-12-24 2014-05-21 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5190485B2 (ja) * 2010-04-02 2013-04-24 株式会社豊田中央研究所 半導体装置
CN102822968B (zh) * 2010-04-02 2016-08-03 丰田自动车株式会社 具备具有二极管区和绝缘栅双极性晶体管区的半导体基板的半导体装置
JP5695343B2 (ja) * 2010-05-13 2015-04-01 株式会社豊田中央研究所 半導体装置
JP5605073B2 (ja) * 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
JP5633468B2 (ja) * 2011-05-11 2014-12-03 三菱電機株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7463049B2 (ja) 2016-03-17 2024-04-08 ヴィンタートゥール ガス アンド ディーゼル アーゲー ユニフロー掃気大型2ストロークディーゼルエンジンのためのシリンダ及び大型ディーゼルエンジン
US11777028B2 (en) 2020-12-11 2023-10-03 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US9685446B2 (en) 2017-06-20
US9356115B2 (en) 2016-05-31
JP2013197306A (ja) 2013-09-30
US20160254264A1 (en) 2016-09-01
US20130260515A1 (en) 2013-10-03

Similar Documents

Publication Publication Date Title
JP6078961B2 (ja) 半導体装置の製造方法
US11469297B2 (en) Semiconductor device and method for producing semiconductor device
US10629678B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5754545B2 (ja) 半導体装置および半導体装置の製造方法
US10176986B2 (en) Semiconductor device and method for manufacturing the same
US7932583B2 (en) Reduced free-charge carrier lifetime device
WO2017047285A1 (ja) 半導体装置および半導体装置の製造方法
JP5286706B2 (ja) 電力用半導体装置とその製造方法
WO2012056536A1 (ja) 半導体装置および半導体装置の製造方法
JP5915756B2 (ja) 半導体装置および半導体装置の製造方法
US20170294521A1 (en) Method for manufacturing a semiconductor device having a super junction mosfet
WO2016147264A1 (ja) 半導体装置及びその製造方法
JP2018078216A (ja) 半導体装置およびその製造方法
US20140117406A1 (en) Reverse blocking mos semiconductor device and manufacturing method thereof
JP4088011B2 (ja) 半導体装置及びその製造方法
JP4910894B2 (ja) 半導体装置の製造方法および半導体装置
JP2003282575A (ja) 半導体装置およびその製造方法
JP7134358B2 (ja) 半導体装置、および、半導体装置の製造方法
US11107887B2 (en) Semiconductor device
JP2014072306A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170102

R150 Certificate of patent or registration of utility model

Ref document number: 6078961

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees