TWI421508B - Power supply voltage reduction detection circuit - Google Patents
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Description
本發明係關於一種用以檢測電源電壓之降低的電源電壓降低檢測電路。
一般而言，半導體裝置係裝載有用以檢測電源電壓之降低的電源電壓降低檢測電路。當該電源電壓降低檢測電路檢測出電源電壓未達最低動作電壓時，半導體裝置係藉由截斷(shutdown)進行錯誤動作的電路或電源電壓降低檢測電路以外的所有電路，而使錯誤動作消失。
在此說明半導體裝置的最低動作電壓。
第5圖係顯示半導體裝置之要素電路之例的電路圖。第5圖的電路係藉由NMOS電晶體31至34所構成的NMOS疊接式(cascode type)的電流鏡電路。該電路的最低動作電壓係NMOS電晶體31之臨限值電壓的絕對值及過驅動電壓的合計、與NMOS電晶體32之臨限值電壓的絕對值及過驅動電壓的合計的和電壓。
第6圖係顯示半導體裝置之其他要素電路之例的電路圖。第6圖的電路係藉由PMOS電晶體41至44所構成的PMOS疊接式的電流鏡電路。該電路的最低動作電壓係PMOS電晶體41之臨限值電壓的絕對值及過驅動電壓的合計、與PMOS電晶體42之臨限值電壓的絕對值及過驅動電壓的合計的和電壓。
第7圖係顯示半導體裝置之其他要素電路之例的電路圖。第7圖的電路係藉由PMOS電晶體51、PMOS電晶體55至56、NMOS電晶體52、NMOS電晶體54及電阻53所構成的定電流電路。使該電路進行動作的訊號係輸入至PMOS電晶體55的閘極，當PMOS電晶體55導通(ON)時，該電路即進行動作。該電路的最低動作電壓係NMOS電晶體52之臨限值電壓的絕對值及過驅動電壓的合計、與NMOS電晶體54之臨限值電壓的絕對值及過驅動電壓的合計的和電壓、以及PMOS電晶體55之臨限值電壓的絕對值及過驅動電壓的合計、與PMOS電晶體56之臨限值電壓的絕對值及過驅動電壓的合計的和電壓中較高者的電壓。
半導體裝置一般而言係大部分使用上述要素電路，因此半導體裝置的最低動作電壓係半導體裝置內和電壓為最高的2個NMOS電晶體中之一個NMOS電晶體之臨限值電壓的絕對值及過驅動電壓的合計、與另一NMOS電晶體之臨限值電壓的絕對值及過驅動電壓的合計的和電壓、以及半導體裝置內和電壓為最高的2個PMOS電晶體中之一個PMOS電晶體之臨限值電壓的絕對值及過驅動電壓的合計、與另一PMOS電晶體之臨限值電壓的絕對值及過驅動電壓的合計的和電壓中較高者的電壓。
就習知之電源電壓降低檢測電路加以說明。第8圖係顯示習知之電源電壓降低檢測電路之示意圖。
習知之電源電壓降低檢測電路係具備有：用以輸出基準電壓的基準電壓電路72；以電阻75與電阻76將電源71的電源電壓分壓而將分壓電壓予以輸出的分壓電路73；將基準電壓與分壓電壓作比較而檢測電源電壓之降低的差動放大電路74；以及將差動放大電路74的輸出端子上拉(pull up)的上拉電阻77(例如參照專利文獻1)。
(專利文獻1)日本特開2005-278056號公報(第4圖)
但是，在藉由專利文獻1所揭示的電路中，係必須設置基準電壓電路、分壓電路及差動放大電路，而使電路規模變大。因而，由此使消耗電流變多。
本發明係鑑於上述課題而研創者，提供一種電路規模較小的電源電壓降低檢測電路。
本發明為了解決上述課題，提供一種電源電壓降低檢測電路，係用以檢測電源電壓之降低的電源電壓降低檢測電路，其特徵為具備有：第一電晶體，為第一導電型，根據前述電源電壓，輸出根據由前述電源電壓減算臨限值電壓的絕對值及過驅動電壓而得之電壓的源極電壓；第二電晶體，為前述第一導電型，根據前述第一電晶體的源極電壓進行導通/關斷；第三電晶體，為第二導電型，根據接地電壓，輸出根據在前述接地電壓加算臨限值電壓的絕對值及過驅動電壓而得之電壓的源極電壓；第四電晶體，為前述第二導電型，根據前述第三電晶體的源極電壓進行導通/關斷；第一定電流電路，對前述第一電晶體供給電流；第二定電流電路，對前述第二電晶體及前述第三電晶體供給電流；以及第三定電流電路，對前述第四電晶體供給電流。
本發明之電源電壓降低檢測電路係不需要設置基準電壓電路、分壓電路及差動放大電路，電路規模變得較小。因而，由此使消耗電流變少。
以下參照圖示，說明本發明之電源電壓降低檢測電路之實施形態。
第1圖係顯示本發明之電源電壓降低檢測電路的電路圖。
本發明之電源電壓降低檢測電路係具備有：電源端子1、接地端子2及輸出端子3。此外，電源電壓降低檢測電路係具備有定電流電路4至6。此外，電源電壓降低檢測電路係具備有：NMOS電晶體12、NMOS電晶體17、PMOS電晶體15及PMOS電晶體19。
定電流電路4被設在NMOS電晶體12的源極與接地端子2之間。定電流電路5被設在電源端子1與PMOS電晶體15的源極之間。定電流電路6被設在輸出端子3與接地端子2之間。NMOS電晶體12的閘極及汲極係連接於電源端子1，背閘極(back-gate)係連接於接地端子2。NMOS電晶體17的閘極係連接於NMOS電晶體12的源極，源極及背閘極係連接於接地端子2，汲極係連接於PMOS電晶體15的汲極。PMOS電晶體15的閘極係連接於接地端子2，背閘極係連接於電源端子1。PMOS電晶體19的閘極係連接於PMOS電晶體15的源極，源極及背閘極係連接於電源端子1，汲極係連接於輸出端子3。
關於NMOS電晶體12及NMOS電晶體17，NMOS電晶體12之臨限值電壓的絕對值及過驅動電壓的合計、與NMOS電晶體17之臨限值電壓的絕對值及過驅動電壓的合計的和電壓係高於半導體裝置內之預定2個NMOS電晶體中之一個NMOS電晶體之臨限值電壓的絕對值及過驅動電壓的合計與另一NMOS電晶體之臨限值電壓的絕對值及過驅動電壓的合計的和電壓。關於PMOS電晶體15及PMOS電晶體19亦為相同。
此外，定電流電路4係對NMOS電晶體12供給電流。定電流電路5係對NMOS電晶體17及PMOS電晶體15供給電流。定電流電路6係對PMOS電晶體19供給電流。NMOS電晶體12係根據電源電壓，輸出根據由電源電壓減算臨限值電壓的絕對值及過驅動電壓而得之電壓的源極電壓。根據該源極電壓，NMOS電晶體17進行導通(ON)/關斷(OFF)。PMOS電晶體15係根據接地電壓，輸出根據在接地電壓加算臨限值電壓的絕對值及過驅動電壓而得之電壓的源極電壓。根據該源極電壓，PMOS電晶體19進行導通/關斷。
接著說明本發明之電源電壓降低檢測電路的動作。
在此，將NMOS電晶體之臨限值電壓的絕對值設為Vtn，將PMOS電晶體之臨限值電壓的絕對值設為Vtp。
若電源電壓變低，NMOS電晶體12的閘極電壓即變低，NMOS電晶體12呈關斷，NMOS電晶體17的閘極電壓亦變低，NMOS電晶體17亦呈關斷。因此，PMOS電晶體19的閘極電壓變高，PMOS電晶體19係呈關斷。若電源電壓未達2Vtp，NMOS電晶體12及NMOS電晶體17尚呈導通，但是藉由PMOS電晶體15，PMOS電晶體19的閘極電壓未完全成為低位準，PMOS電晶體19係呈關斷。因此，若電源電壓未達2Vtp，亦即，若電源電壓成為未達半導體裝置之最低動作電壓，電源電壓降低檢測電路係將低位準訊號作為檢測訊號而由輸出端子3輸出至外部。
當電源電壓變低，電源電壓未達2Vtn時，NMOS電晶體12尚呈導通，但是藉由定電流電路4，NMOS電晶體17的閘極電壓未完全成為高位準，NMOS電晶體17係呈關斷，PMOS電晶體19的閘極電壓成為高位準，PMOS電晶體19亦呈關斷。因此，若電源電壓未達2Vtn，亦即，電源電壓未達半導體裝置的最低動作電壓，電源電壓降低檢測電路係將低位準訊號作為檢測訊號而由輸出端子3輸出至外部。
電源電壓比2Vtp及2Vtn之雙方更低，之後，若電源電壓變高，NMOS電晶體12的閘極電壓會變高，NMOS電晶體12進行導通，NMOS電晶體17的閘極電壓亦變高，NMOS電晶體17亦呈導通。因此，PMOS電晶體19的閘極電壓變低，PMOS電晶體19亦呈導通。當電源電壓為2Vtn以上時，NMOS電晶體12及NMOS電晶體17係呈導通，但是藉由PMOS電晶體15，PMOS電晶體19的閘極電壓未完全成為低位準，PMOS電晶體19尚呈關斷。當電源電壓為2Vtp以上時，NMOS電晶體12及NMOS電晶體17係已呈導通，PMOS電晶體19的閘極電壓成為低位準，PMOS電晶體19亦呈導通。因此，當電源電壓為2Vtp以上時，亦即，電源電壓為半導體裝置之最低動作電壓以上時，電源電壓降低檢測電路係將高位準訊號作為檢測訊號而由輸出端子3輸出至外部。
電源電壓比2Vtp及2Vtn之雙方更低，之後，電源電壓變高，當電源電壓為2Vtn以上時，NMOS電晶體12及NMOS電晶體17係導通，PMOS電晶體19的閘極電壓成為低位準，PMOS電晶體19亦導通。因此，當電源電壓為2Vtn以上時，亦即，電源電壓為半導體裝置之最低動作電壓以上時，電源電壓降低檢測電路係將高位準訊號作為檢測訊號而由輸出端子3輸出至外部。
接著說明本發明之電源電壓降低檢測電路的定電流電路。第2圖係顯示本發明之電源電壓降低檢測電路之定電流電路之一具體例的電路圖。
定電流電路4係藉由例如空乏型(depletion type)NMOS電晶體11予以實現。空乏型NMOS電晶體11的閘極、源極及背閘極係連接於接地端子2，汲極係連接於NMOS電晶體11的源極。空乏型NMOS電晶體11的汲極係由NMOS電晶體12的源極抽出電流。
定電流電路5係藉由例如空乏型NMOS電晶體11及PMOS電晶體13至14予以實現。PMOS電晶體13的閘極及汲極係連接於NMOS電晶體12的汲極，源極及背閘極係連接於電源端子1。PMOS電晶體14的閘極係連接於PMOS電晶體13的閘極，源極及背閘極係連接於電源端子1，汲極係連接於PMOS電晶體15的源極。PMOS電晶體14的汲極係將根據定電流電路4之電流的電流流至PMOS電晶體15的源極。
定電流電路6係藉由例如空乏型NMOS電晶體11、PMOS電晶體13至14、NMOS電晶體16及NMOS電晶體18予以實現。NMOS電晶體16的閘極及汲極係連接於PMOS電晶體15的汲極，源極係連接於NMOS電晶體17的汲極，背閘極係連接於接地端子2。NMOS電晶體18的閘極係連接於NMOS電晶體16的閘極，源極及背閘極係連接於接地端子2，汲極係連接於PMOS電晶體19的汲極。NMOS電晶體18的汲極係由PMOS電晶體19的汲極抽出根據定電流電路4之電流的電流。
如以上說明所示，本發明之電源電壓降低檢測電路並不需要設置基準電壓電路、分壓電路及差動放大電路，電路規模變得較小。因此，消耗電流亦變得較少。
此外，為了補償基準電壓的偏差，必須進行分壓電路的電阻調製(trimming)，但是調製變得不需要。因此，由於減少製造步驟，因此製造成本變低。
此外，即使PMOS電晶體與NMOS電晶體的動作關係為任一者，當電源電壓成為未達半導體裝置的最低動作電壓時，電源電壓降低檢測電路係將低位準訊號作為檢測訊號而由輸出端子3輸出至外部，因此半導體裝置並不會進行錯誤動作。
其中，亦可將第1圖及第2圖中的NMOS電晶體變更為PMOS電晶體，將PMOS電晶體變更為NMOS電晶體。
接著參照圖示，說明本發明之其他實施例之電源電壓降低檢測電路。
第3圖係顯示本發明之其他實施例之電源電壓降低檢測電路的電路圖。在與第1圖的電源電壓降低檢測電路的差異中，定電流電路4係被變更為定電流電路7，定電流電路5係被變更為定電流電路8，定電流電路6係被變更為定電流電路9。
第4圖係顯示本發明之其他實施例之電源電壓降低檢測電路之定電流電路之一具體例的電路圖。在與第2圖之電源電壓降低檢測電路的差異中，NMOS電晶體12係被變更為PMOS電晶體22，NMOS電晶體17係被變更為PMOS電晶體27，PMOS電晶體15係被變更為NMOS電晶體25，PMOS電晶體19係被變更為NMOS電晶體29。在此，空乏型NMOS電晶體11係被變更為空乏型NMOS電晶體21，PMOS電晶體13係被變更為NMOS電晶體23，PMOS電晶體14係被變更為NMOS電晶體24，NMOS電晶體16係被變更為PMOS電晶體26，NMOS電晶體18係被變更為PMOS電晶體28。
可知即使如第3圖及第4圖所示構成電源電壓降低檢測電路，亦可獲得與第1圖及第2圖所示之電源電壓降低檢測電路相同的效果。
1．．．電源端子
2．．．接地端子
3．．．輸出端子
4至6．．．定電流電路
12、16至18、23至25、29、31至34、52、54．．．NMOS電晶體
11、21．．．空乏型NMOS電晶體
13至15、19、22、26至28、41至44、51、55至56．．．PMOS電晶體
53、75、76．．．電阻
71．．．電源
72．．．基準電壓電路
73．．．分壓電路
74．．．差動放大電路
77．．．上拉電阻
第1圖係顯示本發明之電源電壓降低檢測電路的電路圖。
第2圖係顯示本發明之電源電壓降低檢測電路之定電流電路之一具體例的電路圖。
第3圖係顯示本發明之其他實施例之電源電壓降低檢測電路的電路圖。
第4圖係顯示本發明之其他實施例之電源電壓降低檢測電路之定電流電路之一具體例的電路圖。
第5圖係顯示半導體裝置之要素電路之例的電路圖。
第6圖係顯示半導體裝置之要素電路之其他例的電路圖。
第7圖係顯示半導體裝置之要素電路之其他例的電路圖。
第8圖係顯示習知之電源電壓降低檢測電路的電路圖。
1．．．電源端子
2．．．接地端子
3．．．輸出端子
4至6．．．定電流電路
12、17．．．NMOS電晶體
15、19．．．PMOS電晶體
Claims (2)
- 一種電源電壓降低檢測電路，係用以檢測被輸入至電源端子之電源電壓之降低的電源電壓降低檢測電路，其特徵為具備有：第一NMOS電晶體，其係閘極與汲極連接於前述電源端子，根據前述電源電壓，輸出根據由前述電源電壓減算臨限值電壓的絕對值及過驅動電壓而得之電壓的源極電壓；第二NMOS電晶體，其係閘極連接於前述第一NMOS電晶體的源極，根據前述第一NMOS電晶體的源極電壓進行導通/關斷；第一PMOS電晶體，其係閘極連接於接地端子，汲極連接於前述第二NMOS電晶體的汲極，根據接地電壓，輸出根據在前述接地電壓加算臨限值電壓的絕對值及過驅動電壓而得之電壓的源極電壓；第二PMOS電晶體，其係閘極連接於前述第一PMOS電晶體的源極，根據前述第一PMOS電晶體的源極電壓進行導通/關斷；第一定電流電路，其係對前述第一NMOS電晶體供給電流；第二定電流電路，其係對前述第二NMOS電晶體及前述第一PMOS電晶體供給電流；第三定電流電路，其係對前述第二PMOS電晶體供給電流；以及 輸出端子，其係連接於前述第二PMOS電晶體的汲極。
- 一種電源電壓降低檢測電路，係用以檢測被輸入至電源端子之電源電壓之降低的電源電壓降低檢測電路，其特徵為具備有：第一PMOS電晶體，其係閘極與汲極連接於接地端子，根據接地電壓，輸出根據在前述接地電壓加算臨限值電壓的絕對值及過驅動電壓而得之電壓的源極電壓；第二PMOS電晶體，其係閘極連接於前述第一PMOS電晶體的源極，根據前述第一PMOS電晶體的源極電壓進行導通/關斷；第一NMOS電晶體，其係閘極連接於前述電源端子，汲極連接於前述第二PMOS電晶體的汲極，根據前述電源電壓，輸出根據由前述電源電壓減算臨限值電壓的絕對值及過驅動電壓而得之電壓的源極電壓；第二NMOS電晶體，其係閘極連接於前述第一NMOS電晶體的源極，根據前述第一NMOS電晶體的源極電壓進行導通/關斷；第一定電流電路，其係對前述第一PMOS電晶體供給電流；第二定電流電路，其係對前述第二PMOS電晶體及前述第一NMOS電晶體供給電流；第三定電流電路，其係對前述第二NMOS電晶體供給電流；以及 輸出端子，其係連接於前述第二NMOS電晶體的汲極。
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