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TWI412114B - 半導體封裝結構及其製造方法 - Google Patents

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TWI412114B
TWI412114B TW098146110A TW98146110A TWI412114B TW I412114 B TWI412114 B TW I412114B TW 098146110 A TW098146110 A TW 098146110A TW 98146110 A TW98146110 A TW 98146110A TW I412114 B TWI412114 B TW I412114B
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Chien Hua Chen
Teck-Chong Lee
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Advanced Semiconductor Eng
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Description

半導體封裝結構及其製造方法
本發明係關於一種半導體封裝結構及其製造方法，詳言之，係關於一種整合被動元件之半導體封裝結構及其製造方法。
參考圖1，顯示習知半導體封裝結構之剖面示意圖。該習知半導體封裝結構1包括一基板11、一封裝單元12及一封膠體13。該封裝單元12包括複數個被動元件(圖中未示)。該封裝單元12係位於該基板11上，且電性連接至該基板11。該封膠體13包覆該封裝單元12。
該習知半導體封裝結構1之缺點如下。該等被動元件係先經由一半導體製程整合於該封裝單元12內，接著，該封裝單元12再以打線方式，或覆晶方式(圖中未示)，電性連接至該基板11，導致將該等被動元件整合至該半導體封裝結構1內之製程繁複，並提高成本。
因此，有必要提供一種半導體封裝結構及其製造方法，以解決上述問題。
本發明提供一種半導體封裝結構之製造方法，其包括以下步驟：(a)提供一基材，該基材包括至少一溝槽及至少一導電孔結構，該導電孔結構係位於該溝槽內；(b)形成一第一電容於該基材上，該第一電容包括一第一下電極、一第一介電層及一第一上電極，該第一下電極係位於該基材上，該第一介電層係位於該第一下電極上，該第一上電極係位於該第一介電層上；(c)形成一第一保護層，以包覆該第一電容，該第一保護層包括複數個第一開口，該等第一開口顯露該導電孔結構、部分該第一下電極及部分該第一上電極；(d)形成一第一金屬層於該第一保護層上，該第一金屬層包括一第一電感，該第一金屬層直接接觸該導電孔結構、該第一下電極及該第一上電極；及(e)形成一第二保護層，以包覆該第一電感。
藉此，可簡化該第一電感及該第一電容之製程。
本發明另提供一種半導體封裝結構，其包括一基材、一第一電容、一第一保護層、一第一金屬層及一第二保護層。該基材具有一第一表面、一第二表面、至少一溝槽及至少一穿導孔結構，該溝槽貫穿該第一表面及該第二表面，該穿導孔結構係位於該溝槽內，且顯露於該基材之第一表面及第二表面。該第一電容係位於該基材之第一表面，且包括一第一下電極、一第一介電層及一第一上電極，該第一下電極係位於該基材之第一表面，該第一介電層係位於該第一下電極上，該第一上電極係位於該第一介電層上。該第一保護層包覆該第一電容，該第一保護層包括複數個第一開口，該等第一開口顯露該穿導孔結構、部分該第一下電極及部分該第一上電極。該第一金屬層係位於該第一保護層上，且包括一第一電感，該第一金屬層直接接觸該穿導孔結構、該第一下電極及該第一上電極。該第二保護層包覆該第一電感。
藉此，可將該第一電感、該第一電容及該穿導孔結構一併整合至該半導體封裝結構內，以縮減產品尺寸。
參考圖2至圖21，顯示本發明半導體封裝結構之製造方法之第一實施例之示意圖。參考圖2，提供一基材21。在本實施例中，該基材21包括一第一表面211、一下表面212、至少一溝槽213及至少一導電孔結構217。該溝槽213係開口於該基材21之第一表面211。該導電孔結構217係位於該溝槽213內，且顯露於該基材21之第一表面211。
在本實施例中，該基材21之材質係為非絕緣材料，例如矽或氧化矽。該導電孔結構217包括一外絕緣層2141、一導體2142及一內絕緣層2143。該外絕緣層2141位於該溝槽213之側壁，定義出一第二中心槽2144，該導體2142位於該第二中心槽2144之側壁，定義出一第一中心槽2145，該內絕緣層2143填滿該第一中心槽2145。由於該基材21之材質係為非絕緣材料，故該外絕緣層2141係用以隔絕該基材21及該導體2142，避免通過該導電孔結構217之電流分流至該基材21，而降低該導電孔結構217之電性效果。
然而，在其他應用中，如圖3所示，該導電孔結構217可僅包括一外絕緣層2141及一導體2142，而不包括該內絕緣層2143(圖2)，該外絕緣層2141位於該溝槽213之側壁，定義出一第二中心槽2144，該導體2142填滿該第二中心槽2144。再者，該基材21之材質係可為絕緣材料，例如玻璃，則該導電孔結構217可以不包括該外絕緣層2141(圖2)。因此，如圖4所示，該導電孔結構217可僅包括一導體2142及一內絕緣層2143，該導體2142位於該溝槽213之側壁及底部，定義出一第一中心槽2145，該內絕緣層2143填滿該第一中心槽2145。或者，如圖5所示，該導電孔結構217僅包括一導體2142，該導體2142填滿該溝槽213。參考圖6，形成一第一絕緣底層22於該基材21上。在本實施例中，該第一絕緣底層22係位於該基材21之第一表面211，且具有一第一穿孔221，該第一穿孔221顯露該導電孔結構217。然而，在其他應用中，係可不形成該第一絕緣底層22。
接著，形成一第一電容23(圖10)於該基材21上，該第一電容23包括一第一下電極231、一第一介電層232及一第一上電極233，該第一下電極231係位於該基材21上，該第一介電層232係位於該第一下電極231上，該第一上電極233係位於該第一介電層232上。在本實施例中，該第一電容23係位於該第一絕緣底層22上。在本實施例中，形成該第一電容23之步驟如下所述。參考圖7，首先，形成(例如濺鍍)一第二金屬層234於該基材21上。該第二金屬層234之材質係為鋁銅(AlCu)。接著，形成(例如濺鍍)一第三金屬層於該第二金屬層234上，並對該第三金屬層進行陽極氧化，以形成一第一氧化層235。該第三金屬層之材質係為鉭(Tantalum,Ta)，該第一氧化層235之材質係為五氧化鉭(Tantalum Pentoxide,Ta2 O5 )。接著，形成(例如濺鍍)一第四金屬層236於該第一氧化層235上。該第四金屬層236之材質係為鋁銅(AlCu)。最後，形成一第一光阻237於該第四金屬層236上。參考圖8，移除部分該第一氧化層235(圖7)及部分該第四金屬層236(圖7)，以分別形成該第一介電層232及該第一上電極233，並移除該第一光阻237(圖7)。參考圖9，形成一第二光阻238於該第二金屬層234上，且包覆該第一介電層232及該第一上電極233。參考圖10，移除部分該第二金屬層234(圖9)，以形成該第一下電極231，並移除該第二光阻238(圖9)，同時形成該第一電容23。參考圖11，形成一第一保護層24，以包覆該第一電容23。該第一保護層24包括複數個第一開口241，該等第一開口241顯露該導電孔結構217、部分該第一下電極231及部分該第一上電極233。
接著，形成一第一金屬層25(圖14)於該第一保護層24上。該第一金屬層25包括一第一電感251，較佳地，該第一金屬層25填滿該等第一開口241，以形成一第一內連接金屬255、一第二內連接金屬256及一第三內連接金屬257。該第一內連接金屬255直接接觸該導電孔結構217，該第二內連接金屬256直接接觸該第一下電極231，該第三內連接金屬257直接接觸該第一上電極233。在本實施例中，形成該第一金屬層25之步驟如下所述。參考圖12，形成一第一晶種層252於該第一保護層24上。參考圖13，形成一第三光阻253於該第一晶種層252上，以覆蓋部分該第一晶種層252，且顯露部分該第一晶種層252，並形成一第一電鍍層254於被顯露之部分該第一晶種層252上。參考圖14，移除該第三光阻253(圖13)及被覆蓋之部分該第一晶種層252，該第一電鍍層254及部分該該第一晶種層252形成該第一金屬層25。參考圖15，形成一第二保護層26，以包覆該第一電感251。該第二保護層26包括至少一第二開口261，該第二開口261顯露部分該第一金屬層25。
接著，形成至少一第一凸塊27(圖18)於該第二保護層26之第二開口261內。在本實施例中，形成該第一凸塊27之步驟如下所述。參考圖16，形成一第二晶種層271於該第二保護層26上。參考圖17，先形成一第四光阻272於該第二晶種層271上，以覆蓋部分該第二晶種層271，且顯露部分該第二晶種層271，再形成一第二電鍍層273於被顯露之部分該第二晶種層271上。參考圖18，移除該第四光阻272(圖17)及被覆蓋之部分該第二晶種層271，以形成該第一凸塊27。
參考圖19，設置該基材21於一載體28上(例如：利用一黏膠層29將該基材21黏附於該載體28上)，其中該基材21之第一表面211係面對該載體28，並從該基材21之下表面212(圖18)移除部分該基材21，以形成一第二表面215，且顯露該導電孔結構217(圖18)之導體2142於該第二表面215，以形成一穿導孔結構214。然而，在其他應用中，可再移除更多部分該基材21，使得該導電孔結構217(圖18)之內絕緣層2143亦顯露於該第二表面215，以確保該導體2142顯露於該第二表面215。
參考圖20，形成至少一電性元件於該基材21之第二表面 215。在本實施例中，該電性元件係為一第二凸塊31，該第二凸塊31之製造方法，同該第一凸塊27之製造方法，故不再贅述。參考圖21，移除該載體28及該黏膠層29(圖20)，形成本發明之半導體封裝結構2之第一實施例。然而，該電性元件係可為一第二電感32及一第二電容33，如圖22所示。該第二電感32及該第二電容33之製造方法，同該第一電感251及該第一電容23之製造方法，亦即，於該基材21之第二表面215所進行之製程可與於該基材21之第一表面211所進行之製程相同，故不再贅述。
藉此，可簡化該第一電感251及該第一電容23之製程，且可將該第一電感251、該第一電容23及該穿導孔結構214一併整合至該半導體封裝結構2內，以縮減產品尺寸。
再參考圖21，顯示本發明半導體封裝結構之第一實施例之剖面示意圖。該半導體封裝結構2包括一基材21、一第一絕緣底層22、一第二絕緣底層34、一第一電容23、一第一保護層24、一第一金屬層25、一第二保護層26、至少一第一凸塊27及至少一電性元件。
該基材21具有一第一表面211、一第二表面215、至少一溝槽213及至少一穿導孔結構214。該溝槽213貫穿該第一表面211及該第二表面215，該穿導孔結構214係位於該溝槽213內，且顯露於該第一表面211及該第二表面215。
在本實施例中，該基材21之材質係為非絕緣材料，例如矽或氧化矽。該穿導孔結構214包括一外絕緣層2141、一導體2142及一內絕緣層2143，該外絕緣層2141位於該溝槽 213之側壁，定義出一第二中心槽2144，該導體2142位於該第二中心槽2144之側壁，定義出一第一中心槽2145，該內絕緣層2143填滿該第一中心槽2145。由於該基材21之材質係為非絕緣材料，故該外絕緣層2141係用以隔絕該基材21及該導體2142，避免通過該穿導孔結構214之電流分流至該基材21，而降低該穿導孔結構214之電性效果。
然而，在其他應用中，該穿導孔結構214可僅包括一外絕緣層2141及一導體2142，而不包括該內絕緣層2143，該外絕緣層2141位於該溝槽213之側壁，定義出一第二中心槽2144，該導體2142填滿該第二中心槽2144。再者，該基材21之材質係可為絕緣材料，例如玻璃，則該穿導孔結構214可以不包括該外絕緣層2141，因此，該穿導孔結構214可僅包括一導體2142及一內絕緣層2143，該導體2142位於該溝槽213之側壁，定義出一第一中心槽2145，該內絕緣層2143填滿該第一中心槽2145，或者，該穿導孔結構214僅包括一導體2142，該導體2142填滿該溝槽213。
該第一絕緣底層22係位於該基材21之第一表面211，且具有一第一穿孔221，該第一穿孔221顯露該穿導孔結構214。該第二絕緣底層34位於該基材21之第二表面215，且具有一第二穿孔341，該第二穿孔341顯露該穿導孔結構214。該第一電容23係位於該第一絕緣底層22上，且包括一第一下電極231、一第一介電層232及一第一上電極233，該第一下電極231係位於該第一絕緣底層上，該第一介電層232係位於該第一下電極231上，該第一上電極233 係位於該第一介電層232上。在本實施例中，該第一下電極231及該第一上電極233之材質係為鋁銅(AlCu)，該第一介電層232之材質係為五氧化鉭(Tantalum Pentoxide,Ta2 O5 )。
該第一保護層24包覆該第一電容23。在本實施例中，該第一保護層24包括複數個第一開口241，該等第一開口241顯露該穿導孔結構214、部分該第一下電極231及部分該第一上電極233。該第一金屬層25係位於第一保護層24上，且包括一第一電感251，較佳地，位於該等第一開口241內之部分該第一金屬層25形成一第一內連接金屬255、一第二內連接金屬256及一第三內連接金屬257。該第一內連接金屬255直接接觸該穿導孔結構214，該第二內連接金屬256直接接觸該第一下電極231，該第三內連接金屬257直接接觸該第一上電極233。該第二保護層26包覆該第一電感251。在本實施例中，該第二保護層26包括至少一第二開口261，該第二開口261顯露部分該第一金屬層25。該第一凸塊27係位於該第二保護層26之第二開口261內。該電性元件係位於該基材21之第二表面215。該電性元件係為一第二凸塊31。
藉此，可將該第一電感251、該第一電容23及該穿導孔結構214一併整合至該半導體封裝結構2內，以縮減產品尺寸。
參考圖22，顯示本發明半導體封裝結構之第二實施例之剖面示意圖。本實施例之半導體封裝結構3與第一實施例 之半導體封裝結構2(圖21)大致相同，其中相同之元件賦予相同之編號。本實施例與第一實施例之不同處在於，在本實施例中，該半導體封裝結構3之第二表面215包括複數個電性元件(例如一第二電感32、一第二電容33及一第二凸塊31)。
參考圖23，顯示本發明半導體封裝結構之第三實施例之剖面示意圖。本實施例之半導體封裝結構4與第一實施例之半導體封裝結構2(圖21)大致相同，其中相同之元件賦予相同之編號。本實施例與第一實施例之不同處在於，在本實施例中，該半導體封裝結構4不包括該第一絕緣底層22及該第二絕緣底層34，較佳地，該第一電容23係位於該基材21之第一表面211。
參考圖24至圖31，顯示本發明半導體封裝結構之製造方法之第二實施例之示意圖。參考圖24，提供一基材21。在本實施例中，該基材21具有一上表面216及一第二表面215，該溝槽213係開口於該基材21之第二表面215，且該導電孔結構217顯露於該基材21之第二表面215。參考圖25，形成一第二絕緣底層34於該基材21上。在本實施例中，該第二絕緣底層34係位於該基材21之第二表面215，且具有一第二穿孔341，該第二穿孔341顯露該導電孔結構217。接著，形成至少一電性元件於該基材21之第二表面215，較佳地，位於該第二絕緣底層34上，在本實施例中，該電性元件係為一第二凸塊31。參考圖26，設置該基材21於一載體28上，其中該基材21之第二表面215係面對 該載體28，並從該基材21之上表面216(圖25)移除部分該基材21，以形成一第一表面211，且顯露該導電孔結構217(圖25)於該第一表面211，以形成一穿導孔結構217。
參考圖27，形成一第一電容23於該基材21上，該第一電容23包括一第一下電極231、一第一介電層232及一第一上電極233，該第一下電極231係位於該基材21上，該第一介電層232係位於該第一下電極231上，該第一上電極233係位於該第一介電層232上。在本實施例中，該第一電容23係位於該第一絕緣底層22上。參考圖28，形成一第一保護層24，以包覆該第一電容23。該第一保護層24包括複數個第一開口241，該等第一開口241顯露部分該第一上電極233。參考圖29，形成一第一金屬層25於該第一保護層24上。一第一電鍍層254及一第一晶種層252形成該第一金屬層25。該第一金屬層25包括一第一電感251，較佳地，該第一金屬層25填滿該等第一開口241，以形成一第一內連接金屬255、一第二內連接金屬256及一第三內連接金屬257。該第一內連接金屬255直接接觸該穿導孔結構214，該第二內連接金屬256直接接觸該第一下電極231，該第三內連接金屬257直接接觸該第一上電極233。參考圖30，形成一第二保護層26，以包覆該第一電感251。該第二保護層26包括至少一第二開口261，該第二開口261顯露部分該第一金屬層25。參考圖31，形成至少一第一凸塊27於該第二保護層26之第二開口261內，一第二電鍍層273及一第二晶種層271形成該第一凸塊27。接著，移除該載體28，形 成本發明之半導體封裝結構2之第一實施例。
參考圖32至圖34，顯示本發明半導體封裝結構之製造方法之第三實施例之示意圖。本實施例之半導體封裝結構之製造方法與第一實施例之半導體封裝結構之製造方法(圖2至圖21)大致相同，其中相同之元件賦予相同之編號。本實施例與第一實施例不同處在於，參考圖32，在提供一基材21時，該基材21具有一第一表面211、一第二表面215、至少一溝槽213及至少一導電孔結構，該溝槽213貫穿該第一表面211及該第二表面215，該導電孔結構係位於該溝槽213內，且顯露於該第一表面211及該第二表面215，以形成一穿導孔結構214。接著，參考圖33，先於該基材21之第一表面211形成一第一電感251及一第一電容23。參考圖34，再於該基材21之第二表面215形成至少一電性元件，且同時形成本發明之半導體封裝結構之第一實施例。然而，在其他應用中，亦可先於該基材21之第二表面215形成該電性元件，再於該基材21之第一表面211形成該第一電感251及該第一電容23。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
1‧‧‧習知半導體封裝結構
2‧‧‧本發明半導體封裝結構之第一實施例
3‧‧‧本發明半導體封裝結構之第二實施例
4‧‧‧本發明半導體封裝結構之第三實施例
11‧‧‧基板
12‧‧‧封裝單元
13‧‧‧封膠體
21‧‧‧基材
22‧‧‧第一絕緣底層
23‧‧‧第一電容
24‧‧‧第一保護層
25‧‧‧第一金屬層
26‧‧‧第二保護層
27‧‧‧第一凸塊
28‧‧‧載體
29‧‧‧黏膠層
31‧‧‧第二凸塊
32‧‧‧第二電感
33‧‧‧第二電容
34‧‧‧第二絕緣底層
211‧‧‧第一表面
212‧‧‧下表面
213‧‧‧溝槽
214‧‧‧穿導孔結構
215‧‧‧第二表面
216‧‧‧上表面
217‧‧‧導電孔結構
221‧‧‧第一穿孔
231‧‧‧第一下電極
232‧‧‧第一介電層
233‧‧‧第一上電極
234‧‧‧第二金屬層
235‧‧‧第一氧化層
236‧‧‧第四金屬層
237‧‧‧第一光阻
238‧‧‧第二光阻
241‧‧‧第一開口
251‧‧‧第一電感
252‧‧‧第一晶種層
253‧‧‧第三光阻
254‧‧‧第一電鍍層
255‧‧‧第一內連接金屬
256‧‧‧第二內連接金屬
257‧‧‧第三內連接金屬
261‧‧‧第二開口
271‧‧‧第二晶種層
272‧‧‧第四光阻
273‧‧‧第二電鍍層
341‧‧‧第二穿孔
2141‧‧‧外絕緣層
2142‧‧‧導體
2143‧‧‧內絕緣層
2144‧‧‧第二中心槽
2145‧‧‧第一中心槽
圖1顯示顯示習知半導體封裝結構之剖面示意圖；圖2至圖21顯示本發明半導體封裝結構之製造方法之第 一實施例之示意圖；圖22顯示本發明半導體封裝結構之第二實施例之剖面示意圖；圖23顯示本發明半導體封裝結構之第三實施例之剖面示意圖；圖24至圖31顯示本發明半導體封裝結構之製造方法之第二實施例之示意圖；及圖32至圖34顯示本發明半導體封裝結構之製造方法之第三實施例之示意圖。
2‧‧‧本發明半導體封裝結構之第一實施例
21‧‧‧基材
22‧‧‧第一絕緣底層
23‧‧‧第一電容
24‧‧‧第一保護層
25‧‧‧第一金屬層
26‧‧‧第二保護層
27‧‧‧第一凸塊
31‧‧‧第二凸塊
34‧‧‧第二絕緣底層
211‧‧‧第一表面
213‧‧‧溝槽
214‧‧‧穿導孔結構
215‧‧‧第二表面
221‧‧‧第一穿孔
231‧‧‧第一下電極
232‧‧‧第一介電層
233‧‧‧第一上電極
241‧‧‧第一開口
251‧‧‧第一電感
252‧‧‧第一晶種層
254‧‧‧第一電鍍層
255‧‧‧第一內連接金屬
256‧‧‧第二內連接金屬
257‧‧‧第三內連接金屬
261‧‧‧第二開口
271‧‧‧第二晶種層
273‧‧‧第二電鍍層
341‧‧‧第二穿孔
2141‧‧‧外絕緣層
2142‧‧‧導體
2143‧‧‧內絕緣層
2144‧‧‧第二中心槽
2145‧‧‧第一中心槽

Claims (33)

  1. 一種半導體封裝結構之製造方法，包括：(a)提供一基材，該基材包括至少一溝槽及至少一導電孔結構，該導電孔結構係位於該溝槽內；(b)形成一第一電容於該基材上，該第一電容包括一第一下電極、一第一介電層及一第一上電極，該第一下電極係位於該基材上，該第一介電層係位於該第一下電極上，該第一上電極係位於該第一介電層上；(c)形成一第一保護層，以包覆該第一電容，該第一保護層包括複數個第一開口，該等第一開口顯露該導電孔結構、部分該第一下電極及部分該第一上電極；(d)形成一第一金屬層於該第一保護層上，該第一金屬層包括一第一電感，且直接接觸該導電孔結構、該第一下電極及該第一上電極；及(e)形成一第二保護層，以包覆該第一電感。
  2. 如請求項1之方法，其中該步驟(a)中，該基材之材質係為玻璃。
  3. 如請求項1之方法，其中該步驟(a)中，該基材之材質係為矽或氧化矽。
  4. 如請求項3之方法，其中該步驟(a)之後，更包括一形成一第一絕緣底層於該基材上之步驟，該第一絕緣底層具有一第一穿孔，該第一穿孔顯露該導電孔結構，該步驟(b)中，該第一電容係位於該第一絕緣底層上。
  5. 如請求項1之方法，其中該步驟(a)中，該基材具有一第一表面及一第二表面，該溝槽貫穿該基材之第一表面及第二表面，且該導電孔結構顯露於該基材之第一表面及第二表面，以形成一穿導孔結構，該步驟(b)中，該第一電容係位於該基材之第一表面。
  6. 如請求項5之方法，其中該步驟(a)之後，更包括一形成至少一電性元件於該基材之第二表面之步驟。
  7. 如請求項1之方法，其中該步驟(a)中，該基材具有一第一表面及一下表面，該溝槽係開口於該基材之第一表面，且該導電孔結構顯露於該基材之第一表面，該步驟(b)中，該第一電容係位於該基材之第一表面。
  8. 如請求項7之方法，其中該步驟(e)之後，更包括：(f)設置該基材於一載體上，其中該基材之第一表面係面對該載體；(g)從該基材之下表面移除部分該基材，以形成一第二表面，且顯露該導電孔結構於該第二表面，以形成一穿導孔結構；(h)形成至少一電性元件於該基材之第二表面；及(i)移除該載體。
  9. 如請求項1之方法，其中該步驟(a)中，該基材具有一上表面及一第二表面，該溝槽係開口於該基材之第二表面，且該導電孔結構顯露於該基材之第二表面。
  10. 如請求項9之方法，其中該步驟(a)之後，更包括：(a1)形成至少一電性元件於該基材之第二表面；(a2)設置該基材於一載體上，其中該基材之第二表面係面對該載體；及(a3)從該基材之上表面移除部分該基材，以形成一第一表面，且顯露該導電孔結構於該第一表面，以形成一穿導孔結構。
  11. 如請求項10之方法，其中該步驟(b)中，該第一電容係位於該基材之第一表面。
  12. 如請求項10之方法，其中該步驟(e)之後，更包括一移除該載體之步驟。
  13. 如請求項1之方法，其中該步驟(b)包括：(b1)形成一第二金屬層於該基材上；(b2)形成一第三金屬層於該第二金屬層上，並對該第三金屬層進行陽極氧化，以形成一第一氧化層；(b3)形成一第四金屬層於該第一氧化層上；(b4)形成一第一光阻於該第四金屬層上；(b5)移除部分該第一氧化層及部分該第四金屬層，以分別形成該第一介電層及該第一上電極；(b6)移除該第一光阻；(b7)形成一第二光阻於該第二金屬層上，且包覆該第一介電層及該第一上電極；(b8)移除部分該第二金屬層，以形成該第一下電極；及(b9)移除該第二光阻。
  14. 如請求項13之方法，其中該步驟(b1)中，係利用濺鍍方法形成該第二金屬層，該步驟(b2)中，係利用濺鍍方法形成該第三金屬層，該步驟(b3)中，係利用濺鍍方法形成該第四金屬層。
  15. 如請求項1之方法，其中該步驟(d)包括：(d1)形成一第一晶種層於該第一保護層上；(d2)形成一第三光阻於該第一晶種層上，以覆蓋部分該第一晶種層，且顯露部分該第一晶種層；(d3)形成一第一電鍍層於被顯露之部分該第一晶種層上；及(d4)移除該第三光阻及被覆蓋之部分該第一晶種層，該第一電鍍層及部分該第一晶種層形成該第一金屬層。
  16. 如請求項1之方法，其中該步驟(e)中，該第二保護層包括至少一第二開口，該第二開口顯露部分該第一金屬層。
  17. 如請求項16之方法，其中該步驟(e)之後，更包括一形成至少一第一凸塊於該第二保護層之第二開口內之步驟。
  18. 一種半導體封裝結構，包括：一基材，具有一第一表面、一第二表面、至少一溝槽及至少一穿導孔結構，該溝槽貫穿該第一表面及該第二表面，該穿導孔結構係位於該溝槽內，且顯露於該基材之第一表面及第二表面；一第一電容，位於該基材之第一表面，且包括一第一下電極、一第一介電層及一第一上電極，該第一下電極係位於該基材之第一表面，該第一介電層係位於該第一下電極上，該第一上電極係位於該第一介電層上；一第一保護層，包覆該第一電容，該第一保護層包括複數個第一開口，該等第一開口顯露該穿導孔結構、部分該第一下電極及部分該第一上電極；一第一金屬層，位於該第一保護層上，且包括一第一電感，該第一金屬層直接接觸該穿導孔結構、該第一下電極及該第一上電極；及一第二保護層，包覆該第一電感。
  19. 如請求項18之封裝結構，其中該基材之材質係為玻璃、矽或氧化矽。
  20. 如請求項18之封裝結構，其中該穿導孔結構包括一導體，該導體填滿該溝槽。
  21. 如請求項18之封裝結構，其中該穿導孔結構包括一導體及一內絕緣層，該導體位於該溝槽之側壁，定義出一第一中心槽，該內絕緣層填滿該第一中心槽。
  22. 如請求項18之封裝結構，其中該穿導孔結構包括一外絕緣層及一導體，該外絕緣層位於該溝槽之側壁，定義出一第二中心槽，該導體填滿該第二中心槽。
  23. 如請求項18之封裝結構，其中該穿導孔結構包括一外絕緣層、一導體及一內絕緣層，該外絕緣層位於該溝槽之側壁，定義出一第二中心槽，該導體位於該第二中心槽之側壁，定義出一第一中心槽，該內絕緣層填滿該第一中心槽。
  24. 如請求項18之封裝結構，其中該第一下電極直接接觸該基材之第一表面。
  25. 如請求項18之封裝結構，更包括一第一絕緣底層，位於該基材之第一表面，且具有一第一穿孔，該第一穿孔顯露該導電孔結構，該第一電容係位於該第一絕緣底層上，該第一下電極係位於該第一絕緣底層上。
  26. 如請求項25之封裝結構，更包括一第二絕緣底層，位於該基材之第二表面。
  27. 如請求項18之封裝結構，其中該第一下電極及該第一上電極之材質係為鋁銅(AlCu)。
  28. 如請求項18之封裝結構，其中該第一介電層之材質係為五氧化鉭(Tantalum Pentoxide,Ta2 O5 )。
  29. 如請求項18之封裝結構，其中該第一金屬層更包括一第一內連接金屬、一第二內連接金屬及一第三內連接金屬，該第一內連接金屬直接接觸該穿導孔結構，該第二內連接金屬直接接觸該第一下電極，該第三內連接金屬直接接觸該第一上電極。
  30. 如請求項18之封裝結構，其中該第二保護層包括至少一第二開口，該第二開口顯露部分該第一金屬層。
  31. 如請求項30之封裝結構，更包括至少一第一凸塊，位於該第二保護層之第二開口內。
  32. 如請求項18之封裝結構，更包括至少一電性元件，位於該基材之第二表面。
  33. 如請求項32之封裝結構，其中該電性元件係為一第二電感、一第二電容或一第二凸塊。
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