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TWI410776B - 測試方法及應用其之電腦裝置及電腦測試系統 - Google Patents

測試方法及應用其之電腦裝置及電腦測試系統 Download PDF

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TWI410776B
TWI410776B TW099107652A TW99107652A TWI410776B TW I410776 B TWI410776 B TW I410776B TW 099107652 A TW099107652 A TW 099107652A TW 99107652 A TW99107652 A TW 99107652A TW I410776 B TWI410776 B TW I410776B
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Te Hsin Chen
Shih Pen Chen
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Quanta Comp Inc
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Description

測試方法及應用其之電腦裝置及電腦測試系統
本發明是有關於一種測試方法，且特別是一種針對測試電腦裝置之系統時間訊號的測試方法。
在科技發展日新月異的現今時代中，電腦裝置已經成為人們日常生活及企業營運中不可或缺的重要平台。在現有技術中，電腦裝置內部設置有系統時間電路，用以產生電腦裝置的系統時間訊號。一般來說，系統時間電路包括振盪器，並根據對應產生之振盪訊號來產生系統時間訊號。然而，振盪器在製作過程中都會有些許誤差，使得對應產生之系統時間訊號相較於標準時間產生若干誤差。
目前業界對電腦裝置的系統時間訊號的標準為一天不能超過±1秒，換言之，也就是±11.57百萬分之一誤差單位(Parts Per Million，ppm)。因此，如何設計出可有效地測試電腦裝置是否符合業界前述誤差標準的測試系統為業界不斷致力的方向之一。
本發明係有關於一種電腦測試系統，包括一電腦裝置，本發明相關之電腦測試系統用以對此待測試電腦裝置之系統時間訊號進行精確度測試測。本發明相關之電腦測試系統係應用一測試機具提供外部參考時間訊號至此電腦裝置。本發明相關之電腦測試系統更經由此電腦裝置執行一測試方法，以根據電腦裝置之操作時脈訊號來對外部參考時間訊號及此系統時間訊號進行取樣，分別得到對應之待測試週期次數及基準時脈週期參數；及根據此待測試及此基準時脈週其次數估算此系統時間訊號的誤差資訊。據此，相較於傳統測試系統，本發明相關之電腦測試系統可有效地對對電腦裝置之系統時間訊號是否滿足其相關標準進行把關。
根據本發明之第一方面，提出一種電腦測試系統，包括測試機具及電腦裝置。測試機具提供外部參考時間訊號，以提供時間參考基準。電腦裝置包括中央處理器及電腦可讀取媒體中央處理器具有操作時脈訊號(CPU Clock)。中央處理器讀取電腦可讀取媒體執行測試方法，以對待測試電腦裝置之系統時間訊號進行精確度測試。測試方法包括下列之步驟。首先參考外部參考時間訊號觸發之第一及第二驅動緣(Triggering edge)，分別記錄操作時脈訊號之第一及第二時脈週期參數。接著根據第一及第二時脈週期參數決定基準時脈週期參數，以指示操作時脈訊號於第一及第二驅動緣之間觸發之週期次數。然後參考系統時間訊號觸發之第三及第四驅動緣，分別記錄操作時脈訊號之第三及第四時脈週期參數。接著根據第三及第四時脈週期參數決定待測試時脈週期參數，以指示操作時脈訊號於第三及第四驅動緣之間觸發之週期次數。之後根據待測試時脈週期參數及基準時脈週期參數計算得到系統時間訊號之誤差資訊。
根據本發明之第二方面，提供一種電腦裝置，其中包括中央處理器及電腦可讀取媒體。中央處理器具有操作時脈訊號。中央處理器讀取電腦可讀取媒體執行測試方法，以對待測試電腦裝置之系統時間訊號進行精確度測試。測試方法包括下列之步驟。首先參考外部參考時間訊號觸發之第一及第二驅動緣(Triggering edge)，分別記錄操作時脈訊號之第一及第二時脈週期參數。接著根據第一及第二時脈週期參數決定基準時脈週期參數，以指示操作時脈訊號於第一及第二驅動緣之間觸發之週期次數。然後參考系統時間訊號觸發之第三及第四驅動緣，分別記錄操作時脈訊號之第三及第四時脈週期參數。接著根據第三及第四時脈週期參數決定待測試時脈週期參數，以指示操作時脈訊號於第三及第四驅動緣之間觸發之週期次數。之後根據待測試時脈週期參數及基準時脈週期參數計算得到系統時間訊號之誤差資訊。
根據本發明之第三方面，提出一種測試方法，應用於待測試電腦裝置中，以對待測試電腦裝置之系統時間訊號進行精確度測試。測試電腦裝置包括中央處理器，其具有操作時脈訊號。測試方法包括下列之步驟。首先參考外部參考時間訊號觸發之第一及第二驅動緣(Triggering edge)，分別記錄操作時脈訊號之第一及第二時脈週期參數。接著根據第一及第二時脈週期參數決定基準時脈週期參數，以指示操作時脈訊號於第一及第二驅動緣之間觸發之週期次數。然後參考系統時間訊號觸發之第三及第四驅動緣，分別記錄操作時脈訊號之第三及第四時脈週期參數。接著根據第三及第四時脈週期參數決定待測試時脈週期參數，以指示操作時脈訊號於第三及第四驅動緣之間觸發之週期次數。之後根據待測試時脈週期參數及基準時脈週期參數計算得到系統時間訊號之誤差資訊。
為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
本發明實施例之電腦測試系統係參考測試機具提供之外部參考時間訊號來進行相關之系統時間訊號測試操作。
請參照第1圖，其繪示依照本發明實施例之電腦測試系統的方塊圖。電腦測試系統1包括測試機具10及電腦裝置12。測試機具10用以提供外部參考時間訊號STr，以提供時間參考基準。電腦裝置12為待測試系統，其係參考外部參考時間訊號STr，來對本身之系統時間訊號CKs進行測試操作。
測試機具10包括振盪電路110、訊號產生電路112及輸出輸入介面電路124。振盪電路110用以提供參考時脈訊號CKr。舉例來說，振盪電路110為恆溫控制石英晶體振盪器(Oven Controlled Crystal Oscillator，OCXO)，其可消除環境溫度變化對其振盪頻率之影響，以提供具有±0.1個百萬分之一誤差單位(Parts Per Million，ppm)之頻率穩定度的參考時脈訊號CKr。在一個操作實例中，參考時脈訊號CKr具有頻率10百萬赫茲(Mega Hertz，MHz)。
訊號產生器114根據參考時脈訊號CKr來產生外部參考時間訊號STr。請參照第2圖，其繪示乃第1圖之訊號產生器的詳細方塊圖。舉例來說，訊號產生電路114包括計數器(Counter) 114a、比較器114b、114c及邏輯運算器114d。計數器114a回應於參考時脈訊號CKr計數得到計數參數P，並回應於控制訊號SC2之第一訊號位準重置計數參數P。在一個操作實例中，計數器114a為24位元(Bit)之正緣驅動(Rising Edge Triggered)計數器，以受控於參考時脈訊號CKr計數得到24位元之計數參數P，其中計數參數P為累計週期數目。
比較器114b比較計數參數P及比較參數C1，並於計數參數P大於或等於比較參數C1時輸出對應至第一位準之控制訊號SC1，並於計數參數P小於比較參數C1時，輸出對應至第二位準之控制訊號SC1。比較器114c比較計數參數P及比較參數C2，並於計數參數P大於或等於比較參數C2時輸出對應至第一位準之控制訊號SC2，並於計數參數P小於比較參數C2時，輸出對應至第二位準之控制訊號SC2。舉例來說，此第一位準例如為高訊號位準，此第二位準例如為低訊號位準。
邏輯運算器114d用以回應於對應至相同位準之控制訊號SC1及SC2，觸發外部參考時間訊號STr之驅動緣(Triggering Edge)，並回應於對應至不同位準之控制訊號SC1及SC2觸發外部參考時間訊號STr之反相驅動緣(Inverse Triggering Edge)，藉此產生外部參考時間訊號STr。舉例來說，外部參考時間訊號STr之驅動緣及反相驅動緣分別為正緣(Rising Edge)及負緣(Falling Edge)。
請參照第3圖，其繪示乃第2圖之訊號產生器114的相關訊號時序圖。在一個操作實例中，計數器114a係在參考時脈訊號CKr之第1個週期的正緣觸發時點TP1開始進行計數參數P之計數操作，而比較參數C1及C2分別等於數值(5000000)10 及(10000000)10 。如此，在參考時脈訊號CKr之第5×106 個週期的正緣觸發時點TP2時，控制訊號SC1將從第二訊號位準(即是低訊號位準)提升為第一訊號位準(即是高訊號位準)；邏輯運算器114d回應於對應至不同訊號位準之控制訊號SC1及SC2觸發外部時間參考訊號STr之反相驅動緣(即是負緣)。
在參考時脈訊號CKr之第107 個週期的正緣觸發時點TP3時，控制訊號SC2將從第二訊號位準(即是低訊號位準)提升為第一訊號位準(即是高訊號位準)，以控制計數器114a重置計數參數P為數值0；隨即比較器114b及114c則回應於數值0之計數參數P分別輸出對應至第二訊號位準(即是低訊號位準)之控制訊號SC1及SC2；邏輯運算器114d回應於對應至相同訊號位準之控制訊號SC1及SC2觸發外部時間參考訊號STr之驅動緣(即是正緣)。
相似於前述操作時點TP2及TP3之操作亦分別重複地觸發於偶數次序之操作時點TP4、TP6、…及奇數次序之操作時點TP5、TP7、…，據此，以產生每隔5×106 個參考時脈訊號CKr之週期觸發一次正緣/負緣之外部時間參考訊號STr，換言之，即是具有頻率1Hz之外部時間參考訊號STr。
在一個操作實例中，訊號產生電路114係以複雜可編程邏輯裝置(Complex Programmable Logic Device，CPLD)電路來實現，以輸出符合電晶體-電晶體邏輯電路(Transistor-Transistor Logic，TTL)操作電壓規格之外部時間參考訊號STr。
輸入輸出介面電路116經由通訊路徑L則將外部參考時間訊號STr輸出至電腦裝置12。舉例來說，通訊路徑L為網路路徑，而輸入輸出介面電路116包括TTL介面轉建議規格232(Recommendation Standard 232，RS232)介面訊號轉換器，以對外部參考時間訊號STr進行訊號轉換。
電腦裝置12包括中央處理器120、電腦可讀取媒體122、輸出輸入介面電路124及系統晶片126。輸出輸入介面電路130經由通訊路徑L接收測試機具10提供之外部參考時間訊號STr。舉例來說，輸出輸入介面電路130包括RS232轉通訊埠(Com Port)訊號轉換器，以將經由通訊路徑L接收到之外部參考時間訊號STr轉換為通訊埠相容之訊號格式。系統晶片126例如為南橋(South Bridge)晶片，以將輸出輸入介面電路130轉換後之外部參考時間訊號STr提供至中央處理器120。
中央處理器120具有操作時脈訊號(CPU Clock) CPU_CLK。中央處理器100讀取電腦可讀取媒體120中儲存之程式碼來執行測試方法，以對系統時間訊號CKs進行精確度測試。在一個例子中，中央處理器100執行之測試方法如第4圖之流程圖所示。
首先如步驟(a)，中央處理器120參考外部參考時間訊號STr觸發之第一驅動緣(例如是正緣)及第二驅動緣(例如是正緣)，分別記錄操作時脈訊號CPU_CLK之時脈週期參數R1及R2，其中此外部參考時間訊號STr之此第一及此第二驅動緣係定義出以外部參考時間訊號STr為基準所定義出之一段操作期間，此第一及此第二驅動緣分別對應至此操作期間之起始時點及終止時點。接著如步驟(b)，中央處理器120根據時脈週期參數R1及R2決定基準時脈週期參數CR1，基準時脈週期參數CR1指示操作時脈訊號CPU_CLK於此段操作期間中實際取樣得到之觸發週期次數。
然後如步驟(c)，中央處理器120參考系統時間訊號STs觸發之第三驅動緣(例如是正緣)及第四驅動緣(例如是正緣)，分別記錄操作時脈訊號CPU_CLK之時脈週期參數R3及R4。其中此系統時間訊號STs之此第三及此第四驅動緣係定義出以系統時間訊號STs為基準所定義出之此段操作期間，此第三及此第四驅動緣分別對應至此操作期間之起始時點及終止時點。接著如步驟(d)，中央處理器120根據時脈週期參數R3及R4決定待測試時脈週期參數CR2，待測試時脈週期參數CR2指示操作時脈訊號CPU_CLK於此第三及此第四驅動緣之間觸發之週期次數。
之後如步驟(e)，中央處理器120根據待測試時脈週期參數CR2及基準時脈週期參數CR1計算得到系統時間訊號STs之誤差資訊Dfs。舉例來說，中央處理器120例如執行下列方程式之運算，以得到誤差資訊Dfs：
其中誤差資訊Dfs係以ppm為單位。
在一個例子中，本實施例之測試方法中的步驟(a)更包括步驟(a1)-(a4)，如第5圖所示。如步驟(a1)，中央處理器120判斷是否偵測到外部參考時間訊號STr之第一驅動緣；若否，則重複執行步驟(a1)；若是，執行步驟(a2)，中央處理器120執行時脈資訊存取操作，以得到時脈週期參數R1。然後如步驟(a3)，中央處理器120判斷是否偵測到外部參考時間訊號STr之第二驅動緣；若否，則重複執行步驟(a3)；若是，執行步驟(a4)，中央處埋器120執行時脈資訊存取操作，以得到時脈週期參數R2。
在一個例子中，本實施例之測試方法中的步驟(c)更包括步驟(c1)-(c3)，如第6圖所示。如步驟(c1)，中央處理器120判斷是否偵測到系統時間訊號STs之第三驅動緣；若否，則重複執行步驟(c1)；若是，執行步驟(c2)，中央處理器120執行時脈資訊存取操作，以得到時脈週期參數R3。然後如步驟(c3)，中央處理器120判斷是否偵測到系統時間訊號STs之第四驅動緣；若否，則重複執行步驟(c3)；若是，執行步驟(c4)，中央處理器120執行時脈資訊存取操作，以得到時脈週期參數R4。
舉例來說，中央處理器120執行輪詢(Polling)操作，以於步驟(a1)及(a3)中持續地判斷是否偵測到外部參考時間訊號STr之驅動緣，並於步驟(c1)及(c3)中儲蓄地判斷是否偵測到系統時間訊號STs之驅動緣。舉例來說，中央處理器120為支援x86指令集結構(Instruction Set Architecture)之處理器，而中央處理器120例如經由執行x86指令集結構中之讀取時間戳記計數器(Read Time Stamp Counter，RDTSC)指令，以分別於步驟(a2)及(a4)中得到時脈週期參數R1及R2，並分別於步驟(c2)及(c4)中得到時脈週期參數R3及R4。
在一個例子中，本實施例之測試方法於步驟(a)-(e)之前更例如步驟(f)，如第7圖所示。於步驟(f)中，中央處理器120係非致能所有軟體中斷(Interrupt)，以避免其他軟體中斷影響中央處理器120於步驟(a)-(e)中所執行之測試方法。在一個例子中，本實施例之測試方法係執行於非分時多工(Time Division Multiplexing，TDM)的系統程式(Operation System)環境下，以避免各測試步驟因為操作延遲導致測試結果失準。
在本實施例中，雖僅以測試機具10具有如第2圖所示之電路結構的情形為例做說明，然，本發明實施例之測試機具10並不侷限於此，而更可以具有其他形式之電路結構。舉例來說，測試機具20中更可包括校正電路218，其根據校正數值Ad來調整比較參數C2，藉此對考時脈訊號CKr之頻率進行誤差校正，如第8圖所示。
舉例來說，當參考時脈訊號CKr具有+0.3ppm之誤差時，表示相對於準確的10MHz訊號，參考時脈訊號CKr每一百萬個時脈週期將會多出0.3個週期，換言之，每一秒將會多出3個週期。據此，校正電路218可將比較參數C2由其原先之數值107 修正為107 -3(即是9999997)，使得根據具有+0.3ppm之參考時脈訊號CKr產生之外部參考時間訊號STr仍可精準的具有1秒之週期長度，即是對應至1Hz之頻率。據此，經由校正電路218對比較參數C2之修正操作可消除參考時脈訊號CKr之頻率誤差，使得對應產生之外部參考時間訊號STr可精準對應至使用者設計之操作頻率。
在另一個例子中，測試機具30更可包括計數器314e及緩衝器314f，而測試機具30接收輸入時間訊號STi，並對其進行相關之準確度量測操作，如第9圖所示。計數器214e回應於參考時脈訊號CKr計數得到計數參數P’，並回應於輸入時間訊號STi之驅動緣重置計數參數P’。緩衝器214f暫存計數器計數之計數參數P’，並回應於輸入時間訊號STi之驅動緣拴鎖住計數參數P’。
測試機具30更包括微處理器318，用以根據計數參數P’來對輸入時間訊號STi進行量測。舉例來說，微處理器318可根據計數參數P’及參考時脈訊號CKr之頻率來推得輸入時間訊號STi之操作頻率。在一個例子中，測試機具30更包括顯示器319，可顯示前述微處理器318執行之運算及相關運算結果。據此，使用者可以得知輸入時間訊號STi之週期及頻率資訊。
本實施例之電腦測試系統係應用一測試機具提供外部參考時間訊號至此電腦裝置。本實施例之電腦測試系統更經由此電腦裝置執行一測試方法，以根據電腦裝置之操作時脈訊號來對外部參考時間訊號及此系統時間訊號進行取樣，分別得到對應之待測試週期次數及基準時脈週期參數；及根據此待測試及此基準時脈週其次數估算此系統時間訊號的誤差資訊。據此，相較於傳統測試系統，本實施例之電腦測試系統可有效地對對電腦裝置之系統時間訊號是否滿足其相關標準進行把關。
綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧電腦測試系統
10、20、30‧‧‧測試機具
12‧‧‧電腦裝置
L‧‧‧通訊路徑
112、212、312‧‧‧振盪電路
114、214、314‧‧‧訊號產生電路
116、124、216、316‧‧‧輸出輸入介面電路
120‧‧‧中央處理器
122‧‧‧電腦可讀取媒體
126‧‧‧系統晶片
114a、214a、314a、314e‧‧‧計數器
114b、114c、214b、214c、314b、314c‧‧‧比較器
114d；214d；314d‧‧‧邏輯運算器
218‧‧‧校正電路
318‧‧‧微處理器
319‧‧‧顯示器
第1圖繪示依照本發明實施例之電腦測試系統的方塊圖。
第2圖繪示乃第1圖之訊號產生器的詳細方塊圖。
第3圖繪示乃第2圖之訊號產生器114的相關訊號時序圖。
第4圖繪示依照本發明實施例之測試方法的流程圖。
第5圖繪示依照本發明實施例之測試方法的部份流程圖。
第6圖繪示依照本發明實施例之測試方法的部份流程圖。
第7圖繪示依照本發明實施例之測試方法的另一流程圖。
第8圖繪示依照本發明實施例之測試機具的另一方塊圖。
第9圖繪示依照本發明實施例之測試機具的再一方塊圖。
(a)-(e)．．．操作步驟

Claims (13)

  1. 一種電腦測試系統，包括：一測試機具，用以提供一外部參考時間訊號，以提供時間參考基準；以及一電腦裝置，包括：一中央處理器，具有一操作時脈訊號；及一電腦可讀取媒體，該中央處理器用以讀取該電腦可讀取媒體執行一測試方法，以對一待測試電腦裝置之一系統時間訊號進行精確度測試，該測試方法包括：參考該外部參考時間訊號觸發之一第一驅動緣及一第二驅動緣，分別記錄該操作時脈訊號之一第一時脈週期參數及一第二時脈週期參數；根據該第一及該第二時脈週期參數決定一基準時脈週期參數，該基準時脈週期參數指示該操作時脈訊號於該第一及該第二驅動緣之間觸發之週期次數；參考該系統時間訊號觸發之一第三驅動緣及一第四驅動緣，分別記錄該操作時脈訊號之一第三時脈週期參數及一第四時脈週期參數；根據該第三及該第四時脈週期參數決定一待測試時脈週期參數，該待測試時脈週期參數指示該操作時脈訊號於該第三及該第四驅動緣之間觸發之週期次數；及根據該待測試時脈週期參數及該基準時脈週期參數計算得到該系統時間訊號之一誤差資訊。
  2. 如申請專利範圍第1項所述之電腦測試系統，其中該中央處理器更讀取該電腦可讀取媒體，於記錄該第一及該第二時脈週期參數之步驟中執行：判斷是否偵測到該第一驅動緣；於偵測到該第一驅動緣時執行一時脈資訊存取操作，以得到該第一時脈週期參數；判斷是否偵測到該第二驅動緣；及於偵測到該第二驅動緣時執行該時脈資訊存取操作，以得到該第二時脈週期參數。
  3. 如申請專利範圍第1項所述之電腦測試系統，其中該中央處理器更讀取該電腦可讀取媒體，於記錄該第三及該第四時脈週期參數之步驟中執行：判斷是否偵測到該第三驅動緣；於偵測到該第三驅動緣時執行一時脈資訊存取操作，以得到該第三時脈週期參數；判斷是否偵測到該第四驅動緣；及於偵測到該第四驅動緣時執行該時脈資訊存取操作，以得到該第四時脈週期參數。
  4. 如申請專利範圍第1項所述之電腦測試系統，其中該測試機具包括：一振盪電路，用以提供一參考時脈訊號；一訊號產生電路，包括：一第一計數器，回應於該參考時脈訊號計數一第 一計數參數；一第一比較器，用以於該第一計數參數大於或等於一第一比較參數時輸出對應至一第一位準之一第一控制訊號；一第二比較器，用以於該第一計數參數大於或等於一第二比較參數時輸出對應至該第一位準之一第二控制訊號；及一邏輯運算器，用以回應於對應至相同位準之該第一及該第二控制訊號觸發該外部參考時間訊號之驅動緣，回應於對應至不同位準之該第一及該第二控制訊號觸發該外部參考時間訊號之反相驅動緣，藉此產生該外部參考時間訊號；及一第一輸入輸出介面電路，用以輸出該外部參考時間訊號至該電腦裝置；其中，該計數器更回應於對應至該第一位準之該第二控制訊號重置該第一計數參數。
  5. 如申請專利範圍第4項所述之電腦測試系統，其中該測試機具更包括：一校正電路，用以根據一校正數值來調整該第二比較參數，以對該參考時脈訊號之頻率進行誤差校正。
  6. 如申請專利範圍第4項所述之電腦測試系統，其中該測試機具更用以對一輸入時間訊號進行量測，該訊號產生電路包括： 一第二計數器，用以回應於該參考時脈訊號計數一第二計數參數，並回應於該輸入時間訊號之一驅動緣重置該第二計數參數；及一緩衝器，用以暫存該計數器計數之該第二計數參數，並回應於該輸入時間訊號之該驅動緣拴鎖住該第二計數參數；其中，該測試機具更包括一微處理器，用以根據該第二計數參數來對該輸入時間訊號進行量測。
  7. 一種電腦裝置，包括：一中央處理器，具有一操作時脈訊號；以及一電腦可讀取媒體，該中央處理器用以讀取該電腦可讀取媒體執行一測試方法，以對一待測試電腦裝置之一系統時間訊號進行精確度測試，該測試方法包括：參考一外部參考時間訊號觸發之一第一驅動緣及一第二驅動緣，分別記錄該操作時脈訊號之一第一時脈週期參數及一第二時脈週期參數；根據該第一及該第二時脈週期參數決定一基準時脈週期參數，該基準時脈週期參數指示該操作時脈訊號於該第一及該第二驅動緣之間觸發之週期次數；參考該系統時間訊號觸發之一第三驅動緣及一第四驅動緣，分別記錄該操作時脈訊號之一第三時脈週期參數及一第四時脈週期參數；根據該第三及該第四時脈週期參數決定一待測試時脈週期參數，該待測試時脈週期參數指示該操作時脈 訊號於該第三及該第四驅動緣之間觸發之週期次數；及根據該待測試時脈週期參數及該基準時脈週期參數計算得到該系統時間訊號之一誤差資訊。
  8. 如申請專利範圍第7項所述之電腦裝置，其中該中央處理器更讀取該電腦可讀取媒體，於記錄該第一及該第二時脈週期參數之步驟中執行：判斷是否偵測到該第一驅動緣；於偵測到該第一驅動緣時執行一時脈資訊存取操作，以得到該第一時脈週期參數；判斷是否偵測到該第二驅動緣；及於偵測到該第二驅動緣時執行該時脈資訊存取操作，以得到該第二時脈週期參數。
  9. 如申請專利範圍第7項所述之電腦裝置，其中該中央處理器更讀取該電腦可讀取媒體，於記錄該第三及該第四時脈週期參數之步驟中執行：判斷是否偵測到該第三驅動緣；於偵測到該第三驅動緣時執行一時脈資訊存取操作，以得到該第三時脈週期參數；判斷是否偵測到該第四驅動緣；及於偵測到該第四驅動緣時執行該時脈資訊存取操作，以得到該第四時脈週期參數。
  10. 如申請專利範圍第7項所述之電腦裝置，其中該 外部參考時間訊號係由一測試機具所提供。
  11. 一種測試方法，應用於一待測試電腦裝置中，以對該待測試電腦裝置之一系統時間訊號進行精確度測試，該測試電腦裝置包括一中央處理器，該中央處理器具有一操作時脈訊號，該測試方法包括：參考一測試機具提供之一外部參考時間訊號觸發之一第一驅動緣及一第二驅動緣，分別記錄該操作時脈訊號之一第一時脈週期參數及一第二時脈週期參數；根據該第一及該第二時脈週期參數決定一基準時脈週期參數，該基準時脈週期參數指示該操作時脈訊號於該第一及該第二驅動緣之間觸發之週期次數；參考該系統時間訊號觸發之一第三驅動緣及一第四驅動緣，分別記錄該操作時脈訊號之一第三時脈週期參數及一第四時脈週期參數；根據該第三及該第四時脈週期參數決定一待測試時脈週期參數，該待測試時脈週期參數指示該操作時脈訊號於該第三及該第四驅動緣之間觸發之週期次數；以及根據該待測試時脈週期參數及該基準時脈週期參數計算得到該系統時間訊號之一誤差資訊。
  12. 如申請專利範圍第11項所述之測試方法，其中記錄該第一及該第二時脈週期參數之步驟更包括：判斷是否偵測到該第一驅動緣；於偵測到該第一驅動緣時執行一時脈資訊存取操 作，以得到該第一時脈週期參數；判斷是否偵測到該第二驅動緣；及於偵測到該第二驅動緣時執行該時脈資訊存取操作，以得到該第二時脈週期參數。
  13. 如申請專利範圍第11項所述之操作方法，其中記錄該第三及該第四時脈週期參數之步驟更包括：判斷是否偵測到該第三驅動緣；於偵測到該第三驅動緣時執行一時脈資訊存取操作，以得到該第三時脈週期參數；判斷是否偵測到該第四驅動緣；及於偵測到該第四驅動緣時執行該時脈資訊存取操作，以得到該第四時脈週期參數。
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