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TWI395319B - 避免封裝堆疊接點斷裂之半導體組合構造 - Google Patents

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TWI395319B
TWI395319B TW098133490A TW98133490A TWI395319B TW I395319 B TWI395319 B TW I395319B TW 098133490 A TW098133490 A TW 098133490A TW 98133490 A TW98133490 A TW 98133490A TW I395319 B TWI395319 B TW I395319B
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Description

避免封裝堆疊接點斷裂之半導體組合構造
本發明係有關於半導體裝置，特別係有關於一種避免封裝堆疊接點斷裂之半導體組合構造。
按，半導體科技隨著電腦與網路通訊等產品功能急速提昇，應具備多元化、可攜性與輕薄微小化之需求，故堆疊式封裝層疊(stacked package on package，POP)應用正快速成長。堆疊式封裝層疊(POP)又可稱為立體封裝(3D package)，即是積體電路完成晶片製程與封裝製程之後，將多顆積體電路封裝元件相互堆疊，以組合為一種不佔用表面接合面積之高密度整合裝置。POP藉由獨立的兩個封裝元件經封裝與測試後再以表面黏著方式疊合，可減少製程風險，進而提高產品良率。
請參照第1圖所示，為習知的一種半導體組合構造之截面示意圖。該半導體組合構造100包括下層之第一半導體封裝件110以及上層之第二半導體封裝件120，兩者是利用表面黏著技術(surface mount technology,SMT)經由銲球130焊接在一起。第一半導體封裝件110的第一基板111之內表面111B設置第一晶片112、形成第一封膠體113以及設置中介銲球130或位於基板周邊之中介基板，第一基板111之內表面111B另具有第一接指111C，以供連接至第一晶片112之打線連接。第一基板111之內外表面111A、111B的周邊另設有複數個第一基板接點115，以供銲球130設置。故，在第一基板111之內表面111B周邊必須預留未有封膠以供銲球130焊接的位置，使得第一基板111的尺寸無法縮小。然而，在迴焊等各種加熱過程中，因不同材料間之熱膨脹係數不同會引起基板翹曲(warpage)現象，或者封裝堆疊會產生應力現象都會造成銲球130的焊點斷裂，而造成接合不良，降低半導體封裝的產率與可靠度。
我國發明專利證書號數第I312561號揭示另一種半導體組合構造，其是在封裝件之周邊設置複數個針腳(pin)，並分別插入基板之連結孔內以電性連接上下封裝件。然遇到基板翹曲現象時，針腳亦可能形成彎曲或斷裂。
本發明之主要目的係在於提供一種避免封裝堆疊接點斷裂之半導體組合構造，可省略習知在基板周邊之基板接點，解決習知POP堆疊的接合焊點斷裂而產生上下封裝件之間電性連接失敗的問題。
本發明之次一目的係在於提供一種避免封裝堆疊接點斷裂之半導體組合構造，可省略習知基板須預留基板接點的周邊板部，可有效縮小封裝堆疊組合構造的尺寸，達到半導體封裝輕薄短小的要求，並減少基板翹曲。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種避免封裝堆疊接點斷裂之半導體組合構造，主要包含一第一半導體封裝件、一第二半導體封裝件以及一中介基板。該第一半導體封裝件係包含一第一基板、一設於該第一基板上之第一晶片以及一密封該第一晶片之第一封膠體，其中在該第一封膠體之頂面中央形成有一局部顯露該第一晶片之第一晶片顯露面，該第一晶片顯露面係設有複數個第一晶片接點。該第二半導體封裝件係包含一第二基板、一設於該第二基板上之第二晶片以及一密封該第二晶片之第二封膠體，其中在該第二封膠體之頂面中央形成有一局部顯露該第二晶片之第二晶片顯露面，該第二晶片顯露面係設有複數個第二晶片接點。該中介基板係設於該第一晶片顯露面與該第二晶片顯露面之間。其中，該第二半導體封裝件係反向疊置於該第一半導體封裝件之上，以使該第二晶片顯露面對準面向該第一晶片顯露面，該中介基板係連接該些第一晶片接點與該些第二晶片接點。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述的半導體組合構造中，該中介基板係可為半導體材質，並且該中介基板的尺寸可不大於任一之該第一晶片與該第二晶片。
在前述的半導體組合構造中，該中介基板係可為具有矽通孔之虛晶片。
在前述的半導體組合構造中，該第一封膠體與該第二封膠體之頂面中央係可為凹陷。
在前述的半導體組合構造中，該中介基板之上下表面可各設有複數個金屬凸塊，以電性連接該些第一晶片接點與第二晶片接點。
在前述的半導體組合構造中，可另包含有一導電膠，係連接於該些金屬凸塊至對應之第一與第二晶片接點。
在前述的半導體組合構造中，該導電膠係可為異方性導電膠，以填滿由該中介基板至該第一晶片顯露面與至該第二晶片顯露面的空隙。
在前述的半導體組合構造中，該第一半導體封裝件係可另包含有複數個第一銲線，係連接該第一晶片之複數個第一周邊銲墊與該第一基板之複數個第一周邊接指，該第一封膠體更密封該些第一銲線。
在前述的半導體組合構造中，該第二半導體封裝件係可另包含有複數個第二銲線，係連接該第二晶片之複數個第二周邊銲墊與該第二基板之複數個第二周邊接指，該第二封膠體更密封該些第二銲線。
在前述的半導體組合構造中，該第一半導體封裝件係可另包含有複數個第一銲球，係設置於該第一基板之一外表面。
在前述的半導體組合構造中，該第二半導體封裝件係可另包含有複數個第二銲球，係設置於該第二基板之一外表面。
在前述的半導體組合構造中，該第一晶片顯露面係可為該第一晶片之主動面中央區域。
在前述的半導體組合構造中，該第一晶片顯露面係可為該第一晶片之背面中央區域，該第一晶片係藉由複數個第一覆晶凸塊以覆晶接合至該第一基板。
在前述的半導體組合構造中，該第一封膠體係可完全覆蓋該第一基板之內表面。
在前述的半導體組合構造中，該第二半導體封裝件係可實質相同於該第一半導體封裝件。
由以上技術方案可以看出，本發明之避免封裝堆疊接點斷裂之半導體組合構造，具有以下優點與功效：
一、可藉由中介基板連接位於封裝中央的晶片接點作為其中之一技術手段，取代習知銲球或周邊中介基板連接位於封裝周邊的基板接點，避免基板翹曲或封裝堆疊產生應力現象造成的焊點斷裂。
二、可藉由中介基板的尺寸不大於任一之第一晶片與第二晶片作為其中之一技術手段，可減少封裝堆疊產生的應力。
三、可藉由第二半導體封裝件反向疊置於第一半導體封裝件之上以及中介基板連接位於封裝中央的晶片接點作為其中之一技術手段，可省略習知基板須預留基板接點的周邊板部，可有效縮小封裝堆疊組合構造的尺寸，達到半導體封裝輕薄短小的要求，並減少基板翹曲。
四、可藉由中介基板連接位於封裝中央的晶片接點作為其中之一技術手段，可承載與連結不同尺寸之第二半導體封裝件。
五、可藉由中介基板與導電膠之特定組合關係作為其中之一技術手段，中介基板、第一晶片接點與第二晶片接點被導電膠所包覆，可避免外界污染。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種避免封裝堆疊接點斷裂之半導體組合構造舉例說明於第2圖之截面示意圖以及第3圖之所使用的半導體封裝件之俯視圖。該半導體組合構造200主要包含一第一半導體封裝件210、一第二半導體封裝件220以及一中介基板230。請特別注意的是，為了更容易了解本發明的結構特徵，第2圖的放大倍數是大於第1圖的放大倍數，當相同半導體製程能力而使晶片的尺寸相同時，在實際上第2圖的本發明結構是比第1圖的習知結構更加微小化。
該第一半導體封裝件210係包含一第一基板211、一設於該第一基板211上之第一晶片212以及一密封該第一晶片212之第一封膠體213，其中在該第一封膠體213之頂面中央形成有一局部顯露該第一晶片212之第一晶片顯露面214。該第一晶片顯露面214係設有複數個第一晶片接點215。
該第二半導體封裝件220係包含一第二基板221、一設於該第二基板221上之第二晶片222以及一密封該第二晶片222之第二封膠體223，其中在該第二封膠體223之頂面中央形成有一局部顯露該第二晶片222之第二晶片顯露面224。該第二晶片顯露面224係設有複數個第二晶片接點225。較佳地，該第一半導體封裝件210與該第二半導體封裝件220係可為結構與尺寸完全相同之封裝件，即該第二半導體封裝件220係可實質相同於該第一半導體封裝件210，以簡化製作程序，但亦可為不同。
該些基板211、221係可為FR-4、FR-5或BT resin等玻璃纖維強化樹脂構成之多層印刷電路板(multi-layer printed wiring board)或是聚亞醯胺之軟性電路板。該些晶片212、222可利用一雙面膠帶、液態環氧粘膠或是B階膠體而分別黏貼在該些基板211、221之內表面211B、221B。之後，可利用複數個第一銲線216連接該第一晶片212之複數個第一周邊銲墊212A與該第一基板211之複數個第一周邊接指211C，再以該第一封膠體213密封該些第一銲線216。同樣地，可利用複數個第二銲線226連接該第二晶片222之複數個第二周邊銲墊222A與該第二基板221之複數個第二周邊接指221C，再以該第二封膠體223密封該些第二銲線226，而完成該第一半導體封裝件210與該第二半導體封裝件220。如第3圖所示，該些第一周邊銲墊212A與該些第二周邊銲墊222A係可單(多)排排列在該第一晶片212與該第二晶片222主動面之周邊，做為連接積體電路之對外端點，通常該些第一周邊銲墊212A與該些第二周邊銲墊222A係為鋁或銅材質之銲墊。而該些第一晶片接點215與該些第二晶片接點225可陣列排列在該第一晶片212與該第二晶片222主動面之中央。
具體而言，如第2圖所示，該第一封膠體213與該第二封膠體223之頂面中央係可為凹陷，而顯露出該第一晶片顯露面214與該第二晶片顯露面224。該第一晶片顯露面214係可為該第一晶片212之主動面中央區域。該第二晶片顯露面224亦可為該第二晶片222之主動面中央區域。當該第二半導體封裝件220為反向疊置時，在該第一晶片212之主動面係朝上。該第二晶片222之主動面係朝下。如第3圖所示，該第一晶片顯露面214係不被該第一封膠體213所覆蓋，並設置有該些第一晶片接點215。同樣地，該第二晶片顯露面224係不被該第二封膠體223所覆蓋，並設置有該些第二晶片接點225。詳細而言，該些第一晶片接點215與該些第二晶片接點225係可為利用濺鍍或光微影術等形成之重配置線路層之接點。除了接點之外，重配置線路層由作為表面保護膜之SiN或聚醯亞胺等所構成而稱為保護(passivation)膜的絕緣膜所覆蓋。
該中介基板230係設於該第一晶片顯露面214與該第二晶片顯露面224之間。其中，該第二半導體封裝件220係反向疊置於該第一半導體封裝件210之上，以使該第二晶片222顯露面對準面向該第一晶片顯露面214，該中介基板230係連接該些第一晶片接點215與該些第二晶片接點225。因此，該中介基板230係連接位於封裝中央的晶片接點215、225，取代習知中介基板連接位於封裝周邊的基板接點，可避免基板211、221翹曲或封裝堆疊產生應力現象造成的焊點斷裂。並且由於將晶片接點215、225設於封裝件210、220之中央，故該些基板211、221不需保留未封膠之周邊板部，以設置POP堆疊之基板接點，以供植球或設置周邊中介基板，可有效縮小封裝堆疊組合構造件的尺寸，達到半導體封裝輕薄短小的要求。
具體而言，如第2圖所示，該中介基板230係可為半導體材質，並且該中介基板230的尺寸可不大於任一之該第一晶片212與該第二晶片222，可減少封裝堆疊產生的應力。該中介基板230之上下表面各設有複數個金屬凸塊231，該些金屬凸塊231係可電性連接該些第一晶片接點215與第二晶片接點225。該些金屬凸塊231係可為銲料、結線凸塊(stud bump)、錫/鉛(Sn/Pb)合金、金(Au)或其它材質所組成。詳細而言，該中介基板230係可為具有複數個矽通孔232之虛晶片。該些矽通孔232係貫通該中介基板230，可利用鑽孔與蝕刻製程形成。該些矽通孔232係對應於該中介基板230上下表面之該些金屬凸塊231，而將該第一半導體封裝件210與該第二半導體封裝件220電性連接。
此外，如第2圖所示，該半導體組合構造200可另包含有一導電膠240，其係連接於該些金屬凸塊231至對應之第一與第二晶片接點215、216。較佳地，該導電膠240係可為異方性導電膠(anisotropic conductive paste,ACP)，以填滿由該中介基板230至該第一晶片顯露面214與至該第二晶片顯露面224的空隙，故該中介基板230、該些第一晶片接點215與該些第二晶片接點225是被該導電膠240所包覆，可避免外界污染。該異方性導電膠內含有導電粒子，以使該些金屬凸塊231電性連接至該些第一晶片接點215與該些第二晶片接點216，而不需要直接焊接至第一晶片接點215與該些第二晶片接點216，無金屬擴散問題。
在進行封裝堆疊時，可先將該導電膠240預先塗佈在該第一晶片顯露面214(即該第一封膠體213之頂面中央凹陷處)，再設置該中介基板230，之後，可再進行第二次塗膠在該中介基板230上表面，再將該第二半導體封裝件220反向疊置於該中介基板230上，並且該些第二晶片接點225與該些第一晶片接點215係對準該些金屬凸塊231。值得一提的是，該中介基板230可承載與連結不同尺寸之該第二半導體封裝件220，使封裝更有彈性。
此外，該第一半導體封裝件210係可另包含有複數個第一銲球217，其係設置於該第一基板211之一外表面211A。該第二半導體封裝件220係可另包含有複數個第二銲球227，其係設置於該第二基板221之一外表面221A。該些銲球217、227可供與一外部之印刷電路板(printed circuit board,PCB)電性連接或堆疊另一半導體組合構造。
在本發明之第二具體實施例中，揭示另一種避免封裝堆疊接點斷裂之半導體組合構造，說明於第4圖之截面示意圖，其中與第一實施例相同的主要元件將以相同符號標示之。在本實施例中，該半導體組合構造300可為一記憶體模組或記憶卡，該些晶片212、222係可為SDRAM晶片(同步動態隨機存取記憶體)、DDR SDRAM晶片(雙倍資料傳輸速率同步動態隨機存取記憶體)、DDR Ⅱ SDRAM晶片、DDR Ⅲ SDRAM晶片、SRAM晶片(靜態隨機存取記憶體)或Flash晶片(快閃記憶體)。在上述之第一基板211之該外表面211A與第二基板221之該外表面221A包含有複數個外接指350，該些外接指350係為顯露並且形成於對應之該些基板211、221之同一側邊。該半導體組合構造300係以堆疊之方式達到該記憶體模組之微小化。該些半導體封裝件210、220可藉由該些外接指350對外電性連接，於製程上可省略該些銲球217、227之設置，且該些半導體封裝件210、220之內部元件係不顯露，因此具有較佳之抗濕性。
在本發明之第三具體實施例中，揭示另一種避免封裝堆疊接點斷裂之半導體組合構造400，說明於第5圖之截面示意圖，其中與第一實施例相同的主要元件將以相同符號標示之。該半導體組合構造400主要包含一第一半導體封裝件210、一第二半導體封裝件220與一中介基板230。
在本實施例中，該第一半導體封裝件210之第一晶片212係具有一第一主動面412B與一相對之一第一背面412C。第二晶片222係具有一第二主動面422B與一相對之一第二背面422C。第一晶片顯露面214係可為該第一晶片212之該第一背面412C中央區域。故在本實施例中，該第一晶片212之該第一主動面412B係朝向該第一基板210，相同地，該第二晶片222之該第二主動面422B係朝向該第二基板220。該些第一周邊銲墊212A與該些第一晶片接點215係設置在該第一背面412C，可利用在晶背之一重配置線路層技術達成。該第一晶片212係藉由複數個第一覆晶凸塊418以覆晶接合至該第一基板211之該內表面211B。該第二晶片222係藉由複數個第二覆晶凸塊428以覆晶接合至該第二基板211之該內表面221B。並且，該第一封膠體213可完全覆蓋該第一基板211之該內表面211B，並密封該些第一覆晶凸塊418，故該第一基板210無須預留未封膠的周邊板部，習知的基板接點可予以省略。該第二半導體封裝件220係可實質相同於該第一半導體封裝件210，詳細元件與功效不再贅述。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
100．．．半導體組合構造
110．．．第一半導體封裝件
111．．．第一基板
111A．．．外表面
111B．．．內表面
111C．．．第一接指
112．．．第一晶片
113．．．第一封膠體
115．．．第一基板接點
120．．．第二半導體封裝件
130．．．銲球
200．．．半導體組合構造
210．．．第一半導體封裝件
211．．．第一基板
211A．．．外表面
211B．．．內表面
211C．．．第一周邊接指
212．．．第一晶片
212A．．．第一周邊銲墊
213．．．第一封膠體
214．．．第一晶片顯露面
215．．．第一晶片接點
216．．．第一銲線
217．．．第一銲球
220．．．第二半導體封裝件
221．．．第二基板
221A．．．外表面
221B．．．內表面
221C．．．第二周邊接指
222．．．第二晶片
222A．．．第二周邊銲墊
223．．．第二封膠體
224．．．第二晶片顯露面
225．．．第二晶片接點
226．．．第二銲線
227．．．第二銲球
230．．．中介基板
231．．．金屬凸塊
232．．．矽通孔
240．．．導電膠
300．．．半導體組合構造
350．．．外接指
400．．．半導體組合構造
412B．．．第一主動面
412C．．．第一背面
418．．．第一覆晶凸塊
422B．．．第二主動面
422C．．．第二背面
428．．．第二覆晶凸塊
第1圖：為習知的一種POP型態半導體組合構造之截面示意圖。
第2圖：依據本發明之第一具體實施例的一種避免封裝堆疊接點斷裂之半導體組合構造之截面示意圖。
第3圖：依據本發明之第一具體實施例的半導體組合構造所使用的半導體封裝件之俯視圖。
第4圖：依據本發明之第二具體實施例的一種避免封裝堆疊接點斷裂之半導體組合構造之截面示意圖。
第5圖：依據本發明之第三具體實施例的一種避免封裝堆疊接點斷裂之半導體組合構造之截面示意圖。
200．．．半導體組合構造
210．．．第一半導體封裝件
211．．．第一基板
211A．．．外表面
211B．．．內表面
211C．．．第一周邊接指
212．．．第一晶片
212A．．．第一周邊銲墊
213．．．第一封膠體
214．．．第一晶片顯露面
215．．．第一晶片接點
216．．．第一銲線
217．．．第一銲球
220．．．第二半導體封裝件
221．．．第二基板
221A．．．外表面
221B．．．內表面
221C．．．第二周邊接指
222．．．第二晶片
222A．．．第二周邊銲墊
223．．．第二封膠體
224．．．第二晶片顯露面
225．．．第二晶片接點
226．．．第二銲線
227．．．第二銲球
230．．．中介基板
231．．．金屬凸塊
232．．．矽通孔
240．．．導電膠

Claims (11)

  1. 一種避免封裝堆疊接點斷裂之半導體組合構造，包含：一第一半導體封裝件，係包含一第一基板、一設於該第一基板上之第一晶片以及一密封該第一晶片之第一封膠體，其中在該第一封膠體之頂面中央形成有一局部顯露該第一晶片之第一晶片顯露面，該第一晶片顯露面係設有複數個第一晶片接點；一第二半導體封裝件，係包含一第二基板、一設於該第二基板上之第二晶片以及一密封該第二晶片之第二封膠體，其中在該第二封膠體之頂面中央形成有一局部顯露該第二晶片之第二晶片顯露面，該第二晶片顯露面係設有複數個第二晶片接點；以及一中介基板，係設於該第一晶片顯露面與該第二晶片顯露面之間；其中，該第二半導體封裝件係反向疊置於該第一半導體封裝件之上，以使該第二晶片顯露面對準面向該第一晶片顯露面，該中介基板係連接該些第一晶片接點與該些第二晶片接點；其中該中介基板之上下表面各設有複數個金屬凸塊，以電性連接該些第一晶片接點與第二晶片接點； 並且該半導體組合構造係另包含有一導電膠，係連接於該些金屬凸塊至對應之第一與第二晶片接點；其中該第一半導體封裝件係另包含有複數個第一銲球，係設置於該第一基板之一外表面，並且該第一晶片係藉由複數個第一銲線或複數個第一覆晶凸塊電性連接至該第一基板；其中該第二半導體封裝件係另包含有複數個第二銲球，係設置於該第二基板之一外表面，並且該第二晶片係藉由複數個第二銲線或複數個第二覆晶凸塊電性連接至該第二基板。
  2. 根據申請專利範圍第1項之避免封裝堆疊接點斷裂之半導體組合構造，其中該中介基板係為半導體材質，並且該中介基板的尺寸不大於任一之該第一晶片與該第二晶片。
  3. 根據申請專利範圍第2項之避免封裝堆疊接點斷裂之半導體組合構造，其中該中介基板係為具有矽通孔之虛晶片。
  4. 根據申請專利範圍第1項之避免封裝堆疊接點斷裂之半導體組合構造，其中該第一封膠體與該第二封膠體之頂面中央係為凹陷。
  5. 根據申請專利範圍第1項之避免封裝堆疊接點斷裂之半導體組合構造，其中該導電膠係為異方性導電膠，以填滿由該中介基板至該第一晶片顯露面與至 該第二晶片顯露面的空隙。
  6. 根據申請專利範圍第1項之避免封裝堆疊接點斷裂之半導體組合構造，其中該第一半導體封裝件係另包含有該些第一銲線，係連接該第一晶片之複數個第一周邊銲墊與該第一基板之複數個第一周邊接指，該第一封膠體更密封該些第一銲線。
  7. 根據申請專利範圍第6項之避免封裝堆疊接點斷裂之半導體組合構造，其中該第二半導體封裝件係另包含有該些第二銲線，係連接該第二晶片之複數個第二周邊銲墊與該第二基板之複數個第二周邊接指，該第二封膠體更密封該些第二銲線。
  8. 根據申請專利範圍第1項之避免封裝堆疊接點斷裂之半導體組合構造，其中該第一晶片顯露面係為該第一晶片之主動面中央區域。
  9. 根據申請專利範圍第1項之避免封裝堆疊接點斷裂之半導體組合構造，其中該第一晶片顯露面係為該第一晶片之背面中央區域，該第一晶片係藉由該些第一覆晶凸塊以覆晶接合至該第一基板。
  10. 根據申請專利範圍第1項之避免封裝堆疊接點斷裂之半導體組合構造，其中該第一封膠體係完全覆蓋該第一基板之內表面。
  11. 根據申請專利範圍第1項之避免封裝堆疊接點斷裂之半導體組合構造，其中該第二半導體封裝件係實質相同於該第一半導體封裝件。
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