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TWI237291B - Semiconductor device - Google Patents

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TWI237291B
TWI237291B TW092116341A TW92116341A TWI237291B TW I237291 B TWI237291 B TW I237291B TW 092116341 A TW092116341 A TW 092116341A TW 92116341 A TW92116341 A TW 92116341A TW I237291 B TWI237291 B TW I237291B
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Shohei Moriwaki
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Mitsubishi Electric Corp
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Description

1237291
[發明所屬之技術領域；] 特別是有關於一種 本發明係有關於一種半導體裝置 具有半導體封裝元件的半導體裝置。 [先前技術] 傳統的 例如是日本 在揭露 (chip)上方 線，而在半 號用電極。 形成於封裝 接觸印刷電 然而在 電路基板上 具有半導 專利的特 於上述公 形成有用 導體晶片 半導體晶 元件的外 路基板（p 習知的半 脫落，因 體封裝元件的半導體裝置，已揭示於 開平1 1 -20467 9號公報中。 、 報的半導體裝置中，在半導體晶片 來供給電源的複數條之電源用信號 下方形成有用來交換信號的複數個信 片係密封（enclosed)於封裝元件内二 部的電源配線係接觸電源用電極，且 rinted circuit board) 〇 導體裝置中，電源配線很容易從印刷 而造成半導體裝置的信賴性降低。 [發明内容] 本發明之目的，係提供一種信賴性高的半導體， 用來解決上述的各種問題點。 、 本發明提供一種半導體裝置，具備有半導體封裝元 件、基板、金屬基板以及金屬製的的固定構件。半^體封 裝元件係具有第1主表面、位於第丨主表面之相反側的第2 主表面、设計於第1主表面上的第i端子、設計於第2主表 面上的第2端子，以及半導體元件。基板係具有對向於第工
1237291 五、發明說明（2) Ϊ表：的f 3主表面、位於第3主表面之相反側的第4主表 觸1端子的第3端子，以及設計於第4主表面上的 φ 金屬基板係具有對向於第2主表面且與第2端子 、接之第5主表面，以及位於第5主表面之相反側的第 & ^面。固疋構件係接觸第6主表面，而能夠決定金屬基 八杯位ί。形成貫通基板的穿孔，然後將固定構件的一部 二；=$孔中，使固定構件的先端部（tiP P〇rtion)與第4 文而于接觸。 構件ΐίΐί般所構成的半導體裝置巾，由於金屬的固定 子接觸^1 ΐ入穿孔中’使固定構件的先端部與第4端 子接觸。该結果使得固定構件的先端部押壓(press gainst)於設計有第4端子的第4主表面。還有，固定構件 】板=3部主分Λ藉由/屬基板和半導體封裝元件而押壓於 〜4 疋構件所夾住，因而能防fil J構件從基板上脫落1能夠提供信賴性高的半固 實施方式 一以下：根據圖示之各實施型態來說明本發明 各貫施型態中，同一之構成要音骑士 辦战受京將以相同之符號爽. 且省略同一部分之詳細說明。 。木表不 第1實施型態 第1圖是顯示根據本發明第一奋#别k 1 ^ ^ 戶、施型態的半導體裝置 2075-5706-PF(Nl);Jacky.ptd 第6頁 1237291 五、發明說明（3) 的平面圖。 請參閱第1圖，根據本發明第一實施型態的半導體裝 置100具有基板4。基板4的形狀幾乎是立方體形 (cubo i d)，第1圖係顯示正方形為例，而其平面形狀幾乎 是一矩形。基板4具有第3主表面4a。 在基板4的四個角設計有貝通孔（穿孔）9，每個相鄰的 穿孔9之間的距離幾乎是相寻的。因此，將四個穿孔相連 的圖形幾乎是正方形。
在第3主表面4a上載置有半導體封裝元件1。半導體封 裝元件1包含有半導體元件（未顯示於第1圖中），而且當作 是半導體裝置之核心元件。在半導體封裝元件丨的第2 :表 面lb上’設計有當作是冷卻用放熱板的金屬基板6。金屬 基板6的平面形狀係略小於半導體封裝元件1，且在金屬基 板6的第6主表面6b上，設計有複數個放熱用的趙狀物土 (fir〇6c。縛狀物6c使得金屬基板6的表面積增大， 夠被設計用來放散半導體封裝元件1的埶。 金屬製的固定構件（fixing member，或稱固定金且 係被設計用來被覆金屬基板6。固定播生 接觸。形成貫通基板4心孔9，固二構:门7並不繼物6。 j牙札y，然後將固定構一 分插入穿孔9中。如此，經由固疋，什㈤4 4，而使得基板4上的半導體封^元 一部分喃合基板 被固定。 ^封裝凡件1以及金屬基板6能夠
請參閱第2 圃 •第是顯示沿著第1圖中的II-II方 · - Ί ^ T 66 I I - I T - 的剖面圖。根據本發明第一 f ^ ρ Μ 1 1丄一 汽^型怨的半導體裝置100
2075-5706-PF(Nl);Jacky.ptd $ 7頁 1237291 五、發明說明（4) 一 -- ^半導體封裝元件1、基板4、金屬基板6以及固定構件7。 半導體封裝元件1係具有第1主表面la、位於第1主表面& 之相反側的第2主表面lb、設計於第1主表面la上的第1端 子2(球端子）、設計於第2主表面lb上的第2端子8，以及半 導體元件1 0。第2端子8係電源或接地端子。 當作是主基板的基板4，係具有對向於第！主表面丨a的 第3主表面4a、位於第3主表面4a之相反側的第4主表面 4b、設置於第3主表面4a上而接觸第1端子2的第3端子3 , 以及設計於第4主表面4b上的第4端子5。第3端子3係接合 用配線（an interconnection line for junction)。第4 知j子5係電源供給用配線（an interc〇nnecti〇n ihe化广 providing a power supply)。 當作冷卻用放熱板的金屬基板β ,係具有對向於第2主 表面lb且與第2端子8電性連接之第5主表面6a，以及位於 第5主表面6a之相反側的第6主表面6b。金屬製的固定構件 7係接觸於第6主表面6b，而決定金屬基板6的位置。 在基板4中，形成貫通基板4的穿孔9。將固定構件7的 一部分插入穿孔9中，使固定構件7的先端部71：與第4端子5 接觸。 基板4係平板狀，且在該基板4的端部設計有複數個穿 孔9。另外，設計有當作是電源供給用配線的複數個第4端 子5鄰接上述穿孔9。在第4端子5的相反側上，設計有當作 疋複數個接合用配線的第3端子3。第3端子3係從基板4的 第3主表面4a露出。
2075-5706-PF(Nl);Jacky.ptd
1237291 五、發明說明（5) 、半導體封裝元件1係被積層於該基底4上。設計於半導 體封裝&元件1上的當作是球端子的第1端子2係個別地接觸 於第3端子3。經由此，第3端子3係與第1端子2電性連接。 ^半導體封裝το件j内’設計有當作是半導體晶片的半導 :件10，半導體元件1〇係電性連接第i端子2。還有，半 "牛10係電性連接位於第1端子2相反側的第2端子8。 •的第2端子8係有一電源電位（power supply J Ξ為半導體元件10係被鑄模於由有機物所構 壓力。 裝70件1中，所以能夠阻擋濕氣以及外來的 封裝冷上部用金放屬熱:6 ’係被積層於半導體 6:第二：又f;;觸r2端〜 ^ ^ec „ ° ^ 金屬基板6的表面積。經由此，可將雜因而能擴大 生的熱量放散出去。 、 ^體封裝元件1發 固定構件7例如是由鋁等的輕 以及具有電傳導率高的金屬u導率高’ ^固定構件7的先端阶與第4端子5α疋構件7具有彈 突出部7a係與金屬基板6接觸。經b接觸。固定構件7的 半導體封裝元件i與基板4皆被金’使得金屬基板6、 固定。㈣第2圖中的點線5G所1的固定構件7所夾住 8，然後藉由金屬基板6、固定 ^ ^電流係從第2端子 件7而傳送至第4端子5。 2075-5706.PF(Nl);Jacky.ptd ί^· 第9頁 1237291
清參閱第3圖’是顯示金屬基板的剖面圖。金屬基板6 ，具有幾乎互相平行之第5主表面6a“及第6主表面6b。在 與第6主表面6b的延伸方向幾乎垂直的方向上，設置有複 數條的鰭狀物6c。各個鰭狀物6c之間距 既定之間隔。 在此並不限定金屬基板6的材質，但是具有導電性是必要 的。二使金屬基板6的各部分之材質是不一樣的也可以。 還有，在第3圖中的金屬基板6的部分與固定構件7相 接觸的部分，以及和第2姑早S 4日H 77以及才弟Z知子8相接觸的部分，為了確實接 觸，所以可以在金屬基板6上塗佈導電漆（c〇nductive paste) °
:參閱第4圖’是顯示固定構件的剖面圖。固定構件, =大出部7a與先端州。突出部〜係與金屬基板6的第i 主表面6b接觸，且該突出部7a係押壓該金屬基板6。 先^ 係直接接觸第4端子5 ’而押壓第4端子5與邊 =4。更者，突出部7&係電性接觸金屬基板6的第6主表面 bb。而先端部7t係電性接觸第4端子5。 5接二V吏與金屬基板6接觸的突出部7a，以及與第⑷ 5接觸的先端部7t具有良好的電性接觸，所以可以 構件7上塗佈導電漆。
=閱第5圖’是顯示半導體封裝元件的剖面圖 元Γ具有半導體元件10。半導體元件1〇係被铸 ΐη 第1端子2與第2端子8係電性接觸該半導 ΐΐ。：:；第1端子2係將電力信號傳入/傳出該各個: +導Km。所以’们端子2係藉由未顯示於圖_的配
1237291
i i接該半導體元件ig，而第2端子8也係藉由未顯 :於圖中，配線來電性連接該半導體元件10。第2端子8的 兩位可u是電源電位、接地電位或是其他經過設定的其他 山為了使半導體封裝元件的球狀電極的第i端子2與第2 知子8與其他構件擁有良好的電性接觸，所以可以該等 端子、接觸構件上塗佈導電漆。
、#明參閱第6圖，是顯示基板的剖面圖。在基板4中，形 f貫通基板4的複數個穿孔9，然後將第4圖所示之固定構 4 7的邛为插入穿孔9中。穿孔g的内側部分，設計有第4 端子5，#係位於基板4的第4主表面“上。在位於第4主表
St反ϋ的第3主表面“上，設計有當作是複數的接合 用配線之第3端子3，該等第3端子3之間具有既定之間隔。 經由第一實施型態所形成之半導體裝置，固定構件7 係將基=4、半導體封裝元件丨與金屬基板6夾住。該結 ，，使侍基板4、半導體封裝元件丨與金屬基板6不會脫 洛，而能夠提供信賴性高的半導體裝置。
更者，因為用來固定基板4上的半導體封裝元件1與金 基板6的固定構件7，係電性接觸第2端子8與第$端子5， 所以固疋構件7具有當作是固定具與配線的兩個角色。因 此，本發明並不會增加構成半導體裝置的零件數。 在第一實施型態所形成之半導體裝置中，當應用於球 栅陣列封裝（baU-grid array，BGA)等的多針封裝元件 Cniiilti-pin package)，在半導體封裝元件的上面的四個
1237291 五、發明說明（8) 角落配置有電源或接地端子， 卷 (heat sink)的金屬基板6，以及藉^木二=用的散熱器 構件7而接續基板4上的接地或電“：：定山金具的固定 可以提供安定的電源或接地電位/ 、 端子5，因而 第1端子2不需要被分派作為電接端為是球端子的 1端子2可以分派作為信號線，特：所以該等第 體裝置内。 飞疋將更多的信號線封裝在同一半導 第2實施型態 請參閱第7圖，是顯示顯示用於— ^ 二/λ 導體封裝元件的剖面圖。帛導體封裝 兀件1係具有形成於篦一 士本二， 丁〒肢芝了衣 第一主表面Ihh沾势0 表面1a上的第1端子2、形成於 端子8、設計於第二主表面lb上的半 ^兀们〇 ’以及聯繫半導體元件1〇與第2端子8的配線 沪元圖:斤不之半導體封裝元件1巾，配置於半導體封 ί，落的第2端子8所提供之電源或接地電 杜= 導體封裝元件1内部的配線11而供給至半導 70. 第7圖所不之半導體封裝係使用覆晶（f 1 i Ρ ch 1 p )方式所封裝的半導體元件。 明坌根ί t發明第二實施型態的半導體裝置，具有與本發 = 料導體裝置相同的效果。更者，應用於 -杜沾 體封褒70件時’由於電源或接地端子是從封裝 四個角落出來，所以是裡面的球端子的第1端子2不 第12頁 2075-5706.PF(Nl);Jacky.ptd 1237291 發明說明（9) 需要被分派作為雷 分派作為信號線電端子，戶斤以該等以端子2可以 小型化’或是將更力大的元件的封褒 還有，為了丰道Μ:唬線封裝在同一半導體裝置内》 及半導體裝置裡面处十裝70件1上的電源或接地端子以 塗料，而可以確保戈：：經由塗佈導電性的 的金屬基板之間能右/p f接電源或接地端子與作為放熱板 半導體元件1 〇時，藉二的接點。還有，#給接地電位給 以的，因而能夠達成子2供給基板4的電位也是可 由使配置於半導；〗元件10的安定動作。更者，經 半導體封裝元…上的裝半\=的=的第2端子8和封裝於 使得在封裝金屬美導體疋件10的高度均一化，如此 以被降低，而能體元件10所受到的應力可 第3實施型態约保…體元件1〇。 請參閱第8圖，是顯示顯 的半導體裝置中的半導體封裝元件㈣面ϋΐ =係=形成於第一主表面la上的當作是：端= 導體封裝元件1的四角落的當作是電源或 ΐ 端子8'以打線接合（wire b〇nding)法而封 裝於半導體封裝元件上的半導體元件1()、配線於半導體封 裝7G件1内部的電源或接地電位供給用之配線丨1、接續於 半導體元件10的信號線用導線12、供給電源或接地電位於 半導體元件10的導線13，以及將半導體元件10固定在半導 體封裝元件1上而且用來供給基板電位的晶粒座（die pad)
1237291 五、發明說明（10) 14° 在第8圖所示之半導體封裝元件1中，配置於半導體封 裝元件1的第2主表面lb的四個角落的第2端子8所提供之電 源或接地電位，係藉由半導體封裝元件1内部的電源或接 地電位供給用之配線1 1和接續半導體元件1〇的電源 電位用之導線1 3而供給至半導體元件丨〇。 根據本發明第三實施型態的半導體裝置，具有與本發 明第一實施型態的半導體裝置相同的效果。
更者，應用於打線接合型半導體封裝元件時，由於電 源或接地端子是設計於半導體封裝元件1上面的四個角 落，所以是球端子的第1端子2不需要被分派作為電源或接 ，端子，所以裡面的第丨端子2可以分派作為信號線，特別 ^應用於消費電力大的元件的封裝小型化，或是將更多的 仏5虎線封裝在同一半導體裝置内。 、 山還有，為了半導體封裝元件1上的電源或接地用的第 端子8能有好的接觸，所以經由塗佈導電性的塗 = :接地用的第2端子8接觸之金屬基板6之間 此有很好的接點。
2075-5706-PF(Nl);Jacky.ptd 第14頁 1237291 圖式簡單說明 第1圖是顯示根據本發明第一實施型態的半導體裝置 的平面圖； 第2圖是顯示沿著第1圖中的I I -1 I方向的剖面圖； 第3圖是顯示金屬基板的剖面圖； 第4圖是顯示固定構件的剖面圖； 第5圖是顯示半導體封裝元件的剖面圖； 第6圖是顯示基板的剖面圖； 第7圖是顯示用於本發明第二實施型態的半導體裝置 中的半導體封裝元件的剖面圖；以及 第8圖是顯示用於本發明第三實施型態的半導體裝置 中的半導體封裝元件的剖面圖。 [符號說明] la〜第一主表面； 2〜第1端子； 4〜基板； 4b〜第四主表面； 6〜金屬基板； 6b〜第六主表面； 7〜固定構件； 7 t〜先端部； 9〜貫通孔/穿孔； 1 2〜導線； 1 4〜晶粒座， 1〜半導體封裝元件 lb〜第二主表面； 3〜第3端子； 4a〜第三主表面； 5〜第4端子； 6a〜第五主表面； 6c〜鰭狀物 7a〜突出部 8〜第2端子 1 0〜半導體元件 1 3〜導線；
2075-5706-PF(Nl);Jacky.ptd 第15頁 1237291

Claims (1)

  1. 索虢 92116341 1237291 六、申請專利範圍 1· 一種半導體裝置，包括：’ —半導體封裝元件，該半導體封裝元件 表面、位於第1主表面之相反側的第？ 3¾弟i王 士+ 王表面、設計於篦1 主表面上的第1端子、設計於第2主表面上 十、弟 及半導體元件； 的弟2鈿子，以 一基板，該基板具有對向於該第〗主表面的 位於該第3主表面之相反側的第4主矣； 子技撫ΛΑ雄Ο 币4主表面、與該第1端 子妾觸的第3知子，以及設計於該第4主表面上的第4端 第2端"^金雷屬@基板’該金屬基板對向於該第2主表面且與該 電性連接之第5主表面，以及位於該第5主表面之 相反側的第6主表面； ^第5主表面之 一金屬製的固定構件，該固定構件係接 面而用以決定該金屬基板的位置；以及 第6主表 穿孔’係形成於該基板中而貫通基板； 定槿Ϊ11將該固定構件的一部分插入該穿孔中，使該固 籌件的先端部與該第4端子接觸。 2·如申請專利範圍第1項所述之半導體裝置，其中該 件體封裝元件係覆晶型（f 1 ip ch ip type)半導體封裝元 3·如申請專利範圍第1項所述之半導體裝置，其中該 、導體封裝元件係打線接合型（wire bonding type)半導 體封裝元件。 f
    第17頁
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050016087A (ko) * 2003-08-06 2005-02-21 로무 가부시키가이샤 반도체장치
US7202420B2 (en) * 2003-12-16 2007-04-10 Intel Corporation Methods to prevent mechanical flexure related BGA failure
JP2006019636A (ja) * 2004-07-05 2006-01-19 Renesas Technology Corp 半導体装置
DE102006040435B3 (de) * 2006-08-29 2008-01-31 Infineon Technologies Ag Anordnung und Verfahren zur Montage eines Leistungshalbleitermoduls
JP4972391B2 (ja) * 2006-12-13 2012-07-11 新光電気工業株式会社 シールドケース付パッケージおよびシールドケース付パッケージの製造方法
TW200828555A (en) * 2006-12-18 2008-07-01 Advanced Connection Tech Inc Package module for radio frequency identification chip
US7701054B2 (en) * 2007-02-12 2010-04-20 Infineon Technologies Ag Power semiconductor module and method for its manufacture
US7863738B2 (en) * 2007-05-16 2011-01-04 Texas Instruments Incorporated Apparatus for connecting integrated circuit chip to power and ground circuits
JP4983824B2 (ja) * 2009-02-25 2012-07-25 ブラザー工業株式会社 ヒートシンク保持部材および液体吐出装置
US9484279B2 (en) * 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3168901B2 (ja) * 1996-02-22 2001-05-21 株式会社日立製作所 パワー半導体モジュール
JP3912445B2 (ja) 1997-11-05 2007-05-09 日立電線株式会社 半導体装置
JPH11204679A (ja) 1998-01-08 1999-07-30 Mitsubishi Electric Corp 半導体装置
US6075700A (en) * 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
JP2001208626A (ja) * 2000-01-24 2001-08-03 Mitsubishi Electric Corp 半導体圧力センサ装置
US6512675B1 (en) * 2000-06-28 2003-01-28 Advanced Micro Devices, Inc. Heat sink grounded to a grounded package lid

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