TWI226647B - Inductor formed between two layout layers - Google Patents

Description

1226647 五、發明說明（1) 發明所屬之技術領域 本發明係提供一種電感，尤指一種形成於二佈線層 間之電感。 先前技術 隨著半導體技術的進步，在低成本、小體積的要求 下’無線通sfl晶片必須將傳統的被動（p a s s i v e )元件，如 電感（inductor)、變壓器（transformer)、電容 (capaci tor)等儘可能整合到單一晶片上。晶片上的電感 可被應用在無線積體電路設計上，如低雜訊放大器（1 〇w noise amplifier, LNA)、混波器（mixer)、壓控振盪器 (voltage control led oscillator，VCO)、阻抗匹配網 路及濾波器等。但由於晶片令電感的能量損耗過大，導 致品質因數（Quality factor)過低，而增加電路設計 的困難度’也不易設計出南感值的電感。 請參考圖一，圖一為習知平面式電感1 0之示意圖。 如圖一所示，一導體線圈在一平面上形成電感10，電感 10包含兩個端點P1及P2，以一點〇為中心點，由端點P1開 始以螺旋狀的方式沿著點〇向内環繞所需的圈數，由於電 感10的導體線圈不可以重疊，所以圖一中導體線圈重疊 的部分必須藉由一介層插塞（via PluS)連接至另一導體

1226647 五、發明說明（2) ------ 1 後由端點P2接出。習知平面式電感1 0之缺點為需 ί ί i ϋ佈局面積，這將增加晶片的成本，也使得若 私道6感整合於晶片中顯得較不實際而不可行’而若 甘姑丨、間間距’其產生的電容性耦合會較為嚴重’故 、呑振，率也相對應發生在較低頻率，這將縮短可利用 的頻率範圍。再者電感1〇的品質因數和該導體線圈的電 阻值成反比’也就是說，該導體線圈的長度越長，電阻 值也就越大，使得電感1 0的能量損耗加大，導致電感i 0 的品質因數變差，而不容易應用在無線積體電路的設計 之中。 請參考圖二，圖二為習知雙層式電感12之示意圖。 為了節省佈局面積，如圖二所示，使用雙層導體線圈來 設計電感12。電感12包含兩個端點P1及P2，以一直線（:為 中心軸，由p 1端開始以螺旋狀的方式沿著直線C由外向内 環繞所需的圈數，接著藉由一介層插塞連接至另一導體 層，仍然以直線C為中心轴由内向外環繞所需的圈數’最 後由端點P 2接出。值得注意的是，電流在這兩層導體線 圈的流動方向應一致，以增加電感1 2之間的互感效應’ 也就是說，電流從端點p 1流入’以順時針的方向由外向 内流動，經由該介層插塞進入第二層之後，同樣的以順 時針的方向由内向外從端點p 2流出。而習知雙層式電感 1 2雖可較習知平面式電感1 0降低晶片面積，並提高上、 下兩層導體線圈之間的互感效應’亦僅需使用較短的線

第9頁 1226647 五、發明說明（3) 圈長度即可達到與習知平面式電感1 〇相同的電感值，故 可提高電感的品質因.數。但同層導線間之電容性搞合效 應問題依然存在，故無法有效減低諧振所產生之劇烈變 化景f響，而縮短可利用的頻率範圍。 由上述可知，習知的平面式電感1 0耗費較大之佈局 面積’增加元件的成本，而越長的導體線圈其電阻值也 越大，使得電感1 0的能量損耗加大，導致電感的品質因 數變差，而雙層式電感1 2雖然可以改善佈局面積過大及 電感之品質因數變差等問題，但同層導線間之電容性搞 合效應問題依然存在，故無法有效減低諧振所產生之劇 烈變化影響，而縮短可利用的頻率範圍。 發明内容 因此本發明之主要目的係提供一種印刷電 製造的電感，以解決上述問題。 夜禽所 本發明之申請專利範圍提供一種使用積體電 所製成之電感，其包含一第一佈線層，一第二佈 f術 以平行於該第一佈線層之方式形成於該第一饰線層曰’ 方，一第一導線段，形成於該第一佈線層上，一第'^下 線段，形成於該第二佈線層上，一第三導線段，以^， 於該第一導線段之方式形成於該第一佈線層上，—二行

第10頁 1226647 五、發明說明（4) 導線段，以平行於該第二導線段之方式形成於該第二佈 線層上，一第一介層插塞（via plug)，連接於該第一導 線段之第一端及該第二導線段之第一端，一第二介層插 塞，連接於該第二導線段之第二端及該第三導線段之第 一端，以及一第三介層插塞，連接於該第三導線段之第 二端及該第四導線段之第一端。 實施方式 請參考圖三，圖三為本發明電感14之示意圖。如圖 三所示，電感1 4包含一第一佈線層1 6及一第二佈線層 18，以平行於第一佈線層16之方式形成於第一佈線層16 之下方，一第一導線段20，形成於第一佈線層16上，一 第二導線段2 2，形成於第二佈線層1 8上，一第三導線段 2 4，以平行於第一導線段2 〇之方式形成於第一佈線層上 1 6，一第四導線段2 6，以平行於第二導線段2 2之方式形 成於第二佈線層18上，一第一介層插塞（via plug)28， 連接於第一導線段2 〇之第一端P1及第二導線段2 2之第一 端P2，一第二介層插塞3〇，連接於第二導線段2 2之第二 端P3及第三導線段24之第一端p4，以及一第三介層插塞 32，連接於第三導線段24之第二端P5及第四導線段26之 第一端P6。故電感14結構為可藉由穿孔連接上下兩層導 線，且在+Y及-Y方向進行繞線圈方式向兩端延伸。而電 流流動方向可為由電感1 4之端點P7流入，在”方向以逆

第11頁 1226647 五、發明說明（5) 時鐘方向螺旋狀流經各段導線，而最後由該電感1 4之端 點P8流出，或可為由電感μ之端點？8流入，在—Y方向以 順時鐘方向螺旋狀流經各段導線，而最後由電感1 4之端 點P 7流出。 請參考圖四，圖四為圖三電感14沿4_4’切面之剖面 圖。如圖四所示，在一印刷電路板3 4内以一導體線圈形 成本發明電感1 4。電感1 4之第三導線段2 4形成於第一佈 線層1 6，而第二導線段2 2係形成於第二佈線層1 8内，第 二介層插塞30係連接第二導線段22與第三導線段24且垂 直於第二導線段2 2與第三導線段2 4，第三介層插塞3 2係 與第三導線段24相接且垂直於第三導線段24，而第二導 線段22、第三導線段24、第二介層插塞30以及第三介層 插塞3 2之周圍則係為絕緣材料。 為配合不同的佈線空間需求，本發明的電感1 4形狀 可進行不同的變化，圖五A至圖五D為本發明另外四種不 同形狀的電感50、52、54、56。於圖五A至圖五D中，實 線部份的導線段3 8係形成於第一佈線層1 6，虛線部份的 導線段3 9係形成於第二佈線層1 8。如圖五A至圖五D所 示，電感50、52、54、5 6之位於第一佈線層16的導線段 3 8係相互平行，且位於第二佈線層1 8的導線段3 9亦相互 平行。圖五A與圖五B之介層插塞42係呈兩相互平行之直 線排列，圖五C之介層插塞42雖呈兩直線排列，但兩直線

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排列互不平行，而圖五D之介層插塞42則不呈直線排列 由上述不同排列方式可知，電感14可於空間中做許多不 同排列之變化，而達到空間設計變化之要求。 五、發明說明（6) 而本發^之電感架構可為多佈線層式電感所組成， 也就是包含複數層導線狀電感，而各層所述電感包含複 數條導線段，且各導線段互不相交，複數層絕^層用來 隔離不同層的所述導線狀電感，以及複數個介層插塞， ϋίί:，層的所述導線段電感，而其中該複數個介 ® —二-直於該複數條導線段電感。故只要是多佈線 由上述可知，本發明提供不同於傳統平面式電感的 立體結構之嵌入式電感設計，而依據不同空間需求可搭 配所適合之電感排列設計。另外此電感可藉由導線盥^ 層插塞於空間中立體結構之分佈以增加電感的互感效 應’提高單位面積的電感值，故僅需利用較短的導體長 度即可達到與習知技術相同的電感值，故具有高感值且 可提高電感的品質因數，因此可廣泛使用於應用條件較 為嚴格之高頻無線通訊電路設計中。 相較於習知技術’本發明之電感所需之佈局面積遠 比習知技術之電感來得小很多，可以大幅降低元件的成 本。此外本發明利用導線與介層插塞於空間中立體結構

第13頁 1226647 五、發明說明（7) 之分布以增加電感的互感效應，以提高單位面積的電感 值，故於相同面積下，提高電感值為平面電感的數倍， 而達到高感值之功效，且因本發明之電感僅需較短的導 體長度即可達到相同的電感值，故較習知技術之電感有 較高之電感品質因數，且本發明亦可有效減低諳振所產 生之劇烈變化影響，進而提高諧振頻率而增加有效工作 頻寬。 以上所述僅為本發明之較佳實施例，凡依本發明申 請專利範圍所做之均等變化與修飾，皆應屬本發明專利 的涵蓋範圍。

第14頁 1226647 圖式簡單說明 圖式簡單說明 圖一為習知平面式電感之示意圖。 圖二為習知雙層式電感之示意圖。 圖三為本發明之形成於二佈線層間電感之示意圖。 圖四為圖三電感沿4 - 4 ’切面之剖面圖。 圖五A為本發明電感依第一排列方式之示意圖。 圖五B為本發明電感依第二排列方式之示意圖。 圖五C為本發明電感依第三排列方式之示意圖。 圖五D為本發明電感依第四排列方式之示意圖。 圖式之符號說明：

第15頁 10 平 面 式 電 感 12 雙 層 式 電 感 14 雙 佈 線 層 電 感 16 第 一 佈 線 層 18 第 二 佈 線 層 20 第 一 導 線 段 22 第 •二 導 線 段 24 第 三 導 線 段 26 第 四 導 線 段 28 第 一 介 層 插 塞 30 第 二 介 層 插 塞 32 第 二 介 層 插 塞 34 印 刷 電 路 板 42 介 層 插 塞 50 第 一 排 列 方 式 電 感 52 第 二 排 列 方 式 電 感 54 第 三 排 列 方 式 電 感 56 第 四 排 列 方 式 電 感

Claims (1)

1226647 六、申請專利範圍 1. 一種使用印刷電路技術所製成之電感，其包含： 一第一佈線層，設於該基板之上側； 一第二佈線層，以平行於該第一佈線層之方式形成 於該第一佈線層之下方以及該基板之上側； 一第一導線段，形成於該第一佈線層上； 一第二導線段，形成於該第二佈線層上； 一第三導線段，以平行於該第一導線段之方式形成 於該第一佈線層上； 一第四導線段，以平行於該第二導線段之方式形成 於該第二佈線層上； 一第一介層插塞（via plug)，連接於該第一導線段 之第一端及該第二導線段之第一端； 一第二介層插塞，連接於該第二導線段之第二端及 該第三導線段之第一端；以及 一第三介層插塞，連接於該第三導線段之第二端及 該第四導線段之第一端。 2. 如申請專利範圍第1項所述之電感，其中該第一介層 插塞係垂直於該第一導線段，該第二介層插塞係垂直於 該第二導線段，該第三介層插塞係垂直於該第三導線 段。 3. 一種使用印刷電路技術所製成的電感，其包含： 複數層導線狀電感，而各層所述電感包含複數條導 線段，且各導線段互不相交；以及

第16頁 1226647 六、申請專利範圍 、 絕緣層，用來隔離不同層的所述導線狀電感； 複數個介層插塞，用來連接不同層的所述導線段電感。 層 數 複 述 所 中 其 感 之 述 所 項 4 第 圍。 範層 利兩 專為 請感 申電 如狀 線 4 5 ·如申請專利範圍第5項所述之電感，其中所述該複數 個介層插塞垂直於該複數條導線段電感。 _

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