TW202310373A - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents
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Abstract
實施形態,係提供一種就算是在接點與柱相互作了接觸的情況時也能夠對於在接點處之短路不良作抑制的半導體記憶裝置及半導體記憶裝置之製造方法。
實施形態之半導體記憶裝置,係具備有:層積體,係使複數之第1導電層與複數之第1絕緣層1層1層地交互層積,並包含有使前述複數之第1導電層被加工為階梯狀之階梯部;和第1柱,係被配置在前述階梯部處,並於前述層積體之層積方向上延伸;和第2柱,係在從前述階梯部而朝向與前述層積方向相交叉之第1方向來作了分離的位置處,而於前述層積方向上在前述層積體內延伸,並且在與前述複數之第1導電層之至少一部分之間之交叉部處分別形成記憶體胞,前述第1柱,係具有:半導體層或第2導電層,係在前述層積方向上延伸,並成為前述第1柱之芯材;和第2絕緣層,係覆蓋前述半導體層或前述第2導電層之側壁,並成為前述第1柱之襯套(liner)層。
Description
本發明之實施形態,係有關於半導體記憶裝置及半導體記憶裝置之製造方法。
[關連申請案之參照]
本申請案,係享受以日本專利申請2021-132297號(申請日:2021年8月16日)作為基礎申請之優先權。本申請案,係藉由參照此基礎申請案,而包含基礎申請案之所有的內容。
在3維非揮發性記憶體等之半導體記憶裝置中,係於將複數之導電層作了層積的層積體內,將複數之記憶體胞3維性地作配置。複數之導電層,例如係被加工為階梯狀,複數之接點係分別被作連接。又,在層積體處,例如係被配置有支持層積體之柱。若是此些之接點與柱相互接觸,則例如在接點處係會有發生短路不良的情形。
本發明所欲解決之課題,係在於提供一種就算是在接點與柱相互作了接觸的情況時也能夠對於在接點處之短路不良作抑制的半導體記憶裝置及半導體記憶裝置之製造方法。
實施形態之半導體記憶裝置,係具備有:層積體,係使複數之第1導電層與複數之第1絕緣層1層1層地交互層積,並包含有使前述複數之第1導電層被加工為階梯狀之階梯部;和第1柱,係被配置在前述階梯部處,並於前述層積體之層積方向上延伸;和第2柱,係在從前述階梯部而朝向與前述層積方向相交叉之第1方向來作了分離的位置處,而於前述層積方向上在前述層積體內延伸,並且在與前述複數之第1導電層之至少一部分之間之交叉部處分別形成記憶體胞,前述第1柱,係具有:半導體層或第2導電層,係在前述層積方向上延伸,並成為前述第1柱之芯材;和第2絕緣層,係覆蓋前述半導體層或前述第2導電層之側壁,並成為前述第1柱之襯套(liner)層。
以下,參照圖面,對於本發明作詳細說明。另外,本發明係並不被下述之實施形態所限定。又,在下述實施形態中之構成要素中,係包含有當業者能夠容易地推測到者以及實質性為相同者。
[實施形態1]
以下,針對實施形態1,參考圖面並作詳細說明。
(半導體記憶裝置之構成例)
第1A圖~第1D圖,係為對於實施形態1之半導體記憶裝置1之構成之其中一例作展示之圖。
第1A圖,係為半導體記憶裝置1之沿著Y方向之剖面圖,第1B圖,係為半導體記憶裝置1之沿著X方向之剖面圖。但是,在第1A圖以及第1B圖中,係將一部分的上層配線等省略。
第1C圖,係為半導體記憶裝置1之平面圖。但是,在第1C圖中,係將字元線WL上之絕緣層51~53等省略。第1D圖,係為柱PL之部分擴大剖面圖。
另外,在本說明書中,X方向以及Y方向,係均為沿著後述之字元線WL之面之朝向的方向,X方向與Y方向係相互正交。又,係會有將後述之字元線WL之電性的導出方向稱作第1方向的情形,此第1方向係為沿著X方向之方向。又,係會有將與第1方向相交叉之方向稱作第2方向的情形,此第2方向係為沿著Y方向之方向。但是,由於半導體記憶裝置1係可能會包含有製造誤差,因此,第1方向與第2方向係並非絕對會相互正交。
如同第1A圖以及第1B圖中所示一般,半導體記憶裝置1,係在基板SB上具備有層積體LM。在層積體LM上,係依序被配置有絕緣層52、53。
基板SB,例如係為矽基板等之半導體基板。在基板SB上之層積體LM處,複數之字元線WL與複數之絕緣層OL係被1層1層地交互層積。
作為複數之第1導電層之字元線WL,例如係為鎢層或鉬層等。作為複數之第1絕緣層之絕緣層OL,例如,係為氧化矽層等。在層積體LM處之字元線WL以及絕緣層OL之層積數量,係為任意。
又,層積體LM,係亦可在最上層之字元線WL之更上層處,具備有1個以上的作為第1導電層之選擇閘極線。又,層積體LM,係亦可在最下層之字元線WL之更下層處,具備有1個以上的作為第1導電層之選擇閘極線。此些之選擇閘極線,係與字元線WL相同的,例如係為鎢層或鉬層等。或者是,此些之選擇閘極線,係亦可為導電性之多晶矽層等。
如同在第1A圖中所示一般,在層積體LM處,係被配置有於層積體LM之層積方向以及沿著X方向之方向上而在層積體LM內延伸的複數之板狀接點LI。更具體而言,板狀接點LI,係貫通絕緣層52以及層積體LM並到達基板SB處。藉由複數之板狀接點LI,層積體LM係在Y方向上被作分割。
複數之板狀接點LI之各者,係具備有氧化矽層等之絕緣層55、以及鎢層或導電性之多晶矽層等的導電層22。絕緣層55,係將板狀接點LI之在Y方向上而相互對向的側壁作覆蓋。導電層22,係被填充於絕緣層55之內側。
導電層22之底面,例如係被與身為半導體基板等之基板SB作連接。導電層22之上面,係被與貫通絕緣層53之插塞V0作連接。插塞V0,係被與未圖示之上層配線作連接。藉由此種構成,板狀接點LI係作為源極線接點而起作用。
但是,層積體LM,係亦可藉由例如由絕緣層等所構成的複數之板狀部,而在Y方向上被作分割。於此情況,板狀部係並不具有作為源極線接點之功能。
又,在層積體LM處,係被設置有包含階梯部SP之階梯區域SR、以及從階梯區域SR起朝向X方向而離開地被作配置之記憶體區域MR。
如同在第1A圖中所示一般,在記憶體區域MR處,於層積體LM之複數之板狀接點LI間,複數之柱PL係被作分散配置。
作為第2柱之柱PL,係於層積體LM內而在層積方向上延伸。更具體而言,柱PL,係於絕緣層52中具有上端部而貫通層積體LM,並到達基板SB處。柱PL,作為沿著XY平面之方向的剖面形狀,例如係具有圓形、橢圓形或者是小判金幣型(Oval型)等之形狀。
柱PL,係具有帽層CP、記憶體層ME、通道層CN以及芯層CR。帽層CP,係被配置在柱PL上端部之絕緣層52內。記憶體層ME,係以覆蓋柱PL之外緣部的方式而被作配置。通道層CN,係被配置在記憶體層ME之內側處。通道層CN,係亦被配置在柱PL之下端部處。芯層CR,係被填充於通道層CN之內側處。
如同在第1D圖中所示一般,記憶體層ME,係具有從柱PL之外周側起而依序使阻隔絕緣層BK、電荷積蓄層CT以及穿隧絕緣層TN作了層積的多層構造。
帽層CP以及通道層CN,例如係為非晶質矽層或者是多晶矽層等之半導體層。阻隔絕緣層BK、穿隧絕緣層TN以及芯層CR,例如係為氧化矽層等。電荷積蓄層CT,例如係為氮化矽層等。
帽層CP,係被與貫通絕緣層53、52之插塞CH作連接。插塞CH,係被與未圖示之位元線等之上層配線作連接。通道層CN之上端部,係被與帽層CP作連接。通道層CN之下端部,係被與基板SB作連接。
藉由上述一般之構成,在柱PL側面之與各個的字元線WL相對向之部分處,係分別被形成有記憶體胞MC。如此這般,半導體記憶裝置1,例如係作為在記憶體區域MR處而使記憶體胞被3維地作了配置的3維非揮發性記憶體,而被構成。藉由從字元線WL而被施加有特定之電壓,對於記憶體胞MC之資料之寫入以及讀出係被進行。
又,當在字元線WL之上層或下層處被配置有選擇閘極線的情況時,於與此些之選擇閘極線相對向之柱PL側面處,係被形成有選擇閘極。起因於從選擇閘極線而被施加有特定之電壓一事,選擇閘極係成為ON或OFF,而能夠將該些之選擇閘極所隸屬的柱PL之記憶體胞MC設為選擇狀態或非選擇狀態。
如同第1B圖中所示一般,在層積體LM之X方向之端部處,係被配置有階梯區域SR。階梯區域SR,係具有使複數之字元線WL被加工為階梯狀並成為終端之階梯部SP。階梯部SP,係朝向層積體LM之外側而逐漸降階。
階梯部SP,係被絕緣層51所覆蓋。絕緣層51,例如係具有與在記憶體區域MR等處之層積體LM之上面略同等之高度,並朝向層積體LM之外側而擴廣。層積體LM上面之絕緣層52、53,係亦被配置在絕緣層51上。
階梯部SP之各階,係藉由在各階層處之1對的絕緣層OL以及字元線WL而被構成。亦即是,在階梯部SP之各階處,係被導出有各階層之字元線WL,此些之字元線WL正上方之絕緣層OL係構成各階之台面。另外,在本說明書中,係將階梯部SP之各階之台面所面向之方向規定為上方向。
在構成階梯部SP之各階之字元線WL處,係被連接有接點CC,該接點CC係貫通絕緣層52、51以及構成各階之台面的絕緣層OL。各個的接點CC,係具有導電層21以及絕緣層54。
作為第3導電層之導電層21,係在階梯部SP上而於層積體LM之層積方向上延伸,並成為接點CC之芯材。導電層21,例如係為鎢層或銅層等。作為第3絕緣層之絕緣層54,係覆蓋導電層21之側壁,並成為接點CC之襯套(liner)層。絕緣層54,例如係為氧化矽層等。
在各個的接點CC中所包含的導電層21之下端部,係被與所對應之字元線WL作連接。導電層21之上端部,係被與貫通絕緣層53之插塞V0作連接。插塞V0,係被與未圖示之上層配線作連接。
上層配線,係被與被配置在層積體LM之周邊處的未圖示之周邊電路作連接。周邊電路,例如係包含有被配置在基板SB上之複數之電晶體地而被構成,並對於記憶體胞MC之動作有所影響。
藉由以上之構成,係能夠從周邊電路來經由接點CC以及字元線WL等而對於記憶體胞MC施加特定之電壓,並使記憶體胞MC作為記憶元件來動作。
又,在包含有階梯部SP之階梯區域SR處,複數之柱狀部HR係被作分散配置。
作為第1柱之柱狀部HR,係於階梯部SP處而在層積體LM之層積方向上延伸。更具體而言,柱狀部HR,係於階梯部SP之上方之絕緣層52中具有上端部而貫通絕緣層51以及階梯部SP之層積體LM,並到達基板SB處。柱狀部HR,作為沿著XY平面之方向的剖面形狀,例如係具有圓形、橢圓形或者是小判金幣型等之形狀。柱狀部HR,係具有半導體層31以及絕緣層56。
半導體層31,係在階梯部SP處而於層積方向上延伸,並成為柱狀部HR之芯材。半導體層31,例如係為非晶質矽層或者是多晶矽層等。半導體層31,例如係亦可為使非晶質矽與多晶矽作了混合存在之層。
作為第2絕緣層之絕緣層56,係覆蓋半導體層31之側壁以及底面,並成為柱狀部HR之襯套層。絕緣層56,例如係為氧化矽層等。
具有以上之構成的柱狀部HR,係並不會對於半導體記憶裝置1之功能有所影響。如同後述一般,柱狀部HR,在從使犧牲層與絕緣層作了層積的層積體來形成層積體LM時,係具有將此些之構成作支持之功用。
在第1C圖中,係圖示有在階梯部SP處之3個階。在此些之3個階處,係從最下層之字元線WL而被導出有第(n-1)個的字元線WL
n-1、第n個的字元線WL
n、以及第(n+1)個的字元線WL
n+1。
在字元線WL
n-1~WL
n+1上,係分別被配置有接點CC,並分別被與字元線WL
n-1~WL
n+1作連接。又,在字元線WL
n-1~WL
n+1處,複數之柱狀部HR,係一面避免與接點CC之間之干涉,一面在從層積體LM之層積方向來作觀察時例如被配置為交錯狀。
柱狀部HR之沿著XY平面之剖面的面積,例如係較接點CC之沿著XY平面之剖面的面積而更小。又,雖然並未圖示,但是,柱狀部HR之沿著XY平面之剖面的面積,例如係較柱PL之沿著XY平面之剖面的面積而更大。
另外,柱PL,在記憶體區域MR處,係從層積體LM之層積方向來作觀察時例如被配置為交錯狀。此時,係能夠將複數之柱PL之間之節距,例如設為較複數之柱狀部HR之間之節距而更小。藉由將複數之柱PL以此種方式來作配置,係能夠將在層積體LM處的字元線WL之每單位面積之柱PL之配置密度提高,而能夠將半導體記憶裝置1之記憶容量提高。
另一方面,柱狀部HR,由於係為專門為了支持層積體LM而被作使用,因此,藉由例如採用並非為如同柱PL一般之剖面積為小且狹窄節距之精密的構成,係能夠減輕製造上的負擔。
(半導體記憶裝置之製造方法)
接著,使用第2A圖~第8C圖,針對實施形態1之半導體記憶裝置1之製造方法作說明。第2A圖~第8C圖,係為對於實施形態1之半導體記憶裝置1之製造方法的程序之其中一例作展示之剖面圖。
首先,在第2A圖~第3C圖中,針對階梯部SP所被形成之模樣作展示。第2A圖~第3C圖,係對於之後會成為階梯區域SR的區域之沿著X方向之剖面作展示,並對應於上述之第1B圖。
如同在第2A圖中所示一般,在半導體基板等之基板SB上,形成將複數之絕緣層NL與複數之絕緣層OL 1層1層地交互作了層積的層積體LMs。絕緣層NL,例如係為氮化矽層等,並作為在之後會被置換為導電材料而成為字元線WL的犧牲層而起作用。
如同第2B圖中所示一般,在層積體LMs之X方向之端部處,將絕緣層NL與絕緣層OL加工為階梯狀而形成階梯部SP。階梯部SP,係藉由反覆進行複數次之「遮罩圖案之縮細化(slimming)」和「層積體LMs之絕緣層NL與絕緣層OL之蝕刻」,而被形成。
亦即是,係藉由阻劑層等來形成將層積體LMs之上面之一部分作覆蓋的遮罩圖案,並例如將絕緣層NL與絕緣層OL一次一層地進行蝕刻去除。又,係藉由以氧電漿等所致之處理,來使遮罩圖案端部後退而使遮罩圖案之面積縮小,並將絕緣層NL與絕緣層OL更進而一次一層地進行蝕刻去除。
藉由將此種處理作複數次之反覆進行,在遮罩圖案之端部處的絕緣層NL與絕緣層OL係被加工為階梯狀並成為終端。
如同第2C圖中所示一般,形成將階梯部SP作覆蓋並且一直到達層積體LMs之上面之高度處的氧化矽層等之絕緣層51。絕緣層51,係亦被形成於層積體LMs之周邊區域處。又,係更進而形成將層積體LMs之上面以及絕緣層51之上面作覆蓋的絕緣層52。
如同第3A圖中所示一般,在階梯部SP處,形成貫通絕緣層52、51以及階梯部SP之層積體LMs並到達基板SB處之複數之孔HL。此些之複數之孔HL,例如係藉由RIE(反應離子蝕刻,Reactive Ion Etching)等之電漿蝕刻而被形成。
如同第3B圖中所示一般,形成將孔HL之側面以及底面作覆蓋的絕緣層56。
如同第3C圖中所示一般,在絕緣層56之內側處填充非晶質矽層或多晶矽層等,而形成半導體層31。藉由此,在階梯部SP處係被形成有複數之柱狀部HR。但是,於此時間點處,柱狀部HR之上端部係於絕緣層52之上面而露出。
另外,半導體層31,在初始被形成時,係亦可成為非晶質矽層或者是使非晶質矽與多晶矽作了混合存在之層。
於此情況,係亦可藉由在其後之半導體記憶裝置1之製造工程中的各種加熱處理之時序處使結晶化進展,來使半導體層31之全體變異為多晶矽層。或者是,在完成品之半導體記憶裝置1中,半導體層31,係亦可維持於非晶質矽層之狀態、或者是維持於使非晶質矽與多晶矽作了混合存在之層之狀態。
又,半導體層31,係亦可從初始被形成時起直到成為完成品之半導體記憶裝置1為止,而均一貫性地維持為多晶矽層之狀態。
接著,在第4A圖~第5C圖中,針對柱PL所被形成之模樣作展示。
第4A圖~第5C圖,係對於之後會成為記憶體區域MR的區域之沿著Y方向之剖面作展示。但是,如同上述一般,柱PL,由於係為圓形、橢圓形或者是小判金幣型等之形狀,因此,係無關於剖面之方向而具有同樣的剖面形狀。
如同在第4A圖中所示一般,在成為會被形成有記憶體區域MR之區域中,亦同樣的,係藉由上述之各種處理,而在基板SB上被形成有層積體LMs,並在層積體LMs上被形成有絕緣層52。在此狀態下,形成貫通絕緣層52以及層積體LMs並到達基板SB處之複數之記憶體孔MH。
如同在第4B圖中所示一般,在記憶體孔MH內,形成從記憶體孔MH之外周側起而依序使阻隔絕緣層BK、電荷積蓄層CT以及穿隧絕緣層TN作了層積的記憶體層ME。如同上述一般,阻隔絕緣層BK以及穿隧絕緣層TN,例如係為氧化矽層等,電荷積蓄層CT,例如係為氮化矽層等。
記憶體層ME,係亦被形成於記憶體孔MH之底面處,並於之後被去除。
又,在穿隧絕緣層TN之內側處,形成非晶質矽層或多晶矽層等之通道層CN。通道層CN,係亦被形成於記憶體孔MH之底面處。又,在通道層CN之更加內側處,填充氧化矽層等之芯層CR。
如同第4C圖中所示一般,將在絕緣層52之上面處而露出的芯層CR進行蝕刻去除,直到到達特定之深度處為止,而形成凹坑DN。
如同第5A圖中所示一般,將凹坑DN之內部藉由非晶質矽層或多晶矽層等來作填充,而形成帽層CP。藉由此,複數之柱PL係被形成。
如同第5B圖中所示一般,與帽層CP之上面一同地而對於絕緣層52進行回蝕(etch back)。藉由此,帽層CP之厚度係減少。
如同第5C圖中所示一般,將起因於回蝕而變薄了的絕緣層52作進一步的堆積。藉由此,帽層CP之上面係被絕緣層52所覆蓋。
另外,第2B圖以及第2C圖之形成階梯部SP之處理、第3A圖~第3C圖之形成柱狀部HR之處理、以及第4A圖~第5C圖之形成柱PL之處理,係亦可使處理之順序相互作交換。
接著,在第6A圖~第6C圖中,針對從層積體LMs而形成層積體LM之模樣作展示。第6A圖~第6C圖,係與第4A圖~第5C圖相同的,對於之後會成為記憶體區域MR的區域之沿著Y方向之剖面作展示。
如同第6A圖中所示一般,形成貫通絕緣層52以及層積體LMs並到達基板SB處之細縫ST。細縫ST,係於Y方向上相互分離地而被形成有複數,並從記憶體區域MR起一直涵蓋至階梯區域SR地而於層積體LMs處在沿著X方向之方向上延伸。
如同第6B圖中所示一般,從細縫ST起朝向層積體LMs之內部地來使例如熱磷酸等之絕緣層NL之去除液流入,而將層積體LMs之絕緣層NL去除。藉由此,絕緣層OL間之絕緣層NL係被去除,並形成具有複數之帽層GP的層積體LMg。
包含有複數之帽層GP的層積體LMg,係成為脆弱的構造。在記憶體區域MR處,複數之柱PL係支持此種脆弱的層積體LMg。在階梯區域SR處,複數之柱狀部HR係支持層積體LMg。藉由此種柱PL以及柱狀部HR等之支持構造,殘留之絕緣層OL發生撓折或者是層積體LMg變形而倒塌的情形係被作抑制。
如同第6C圖中所示一般,從細縫ST起朝向層積體LMg之內部地而注入例如鎢或鉬等之導電體之原料氣體,來填充層積體LMg之帽層GP並形成複數之字元線WL。藉由此,係形成使複數之字元線WL與複數之絕緣層OL被1層1層地交互作了層積的層積體LM。
會有將以上之在第6A圖~第6C圖中所展示的「將絕緣層NL去除並形成字元線WL」之處理,稱作置換(replace)處理的情形。
接著,在第7A圖以及第7B圖中,對於從細縫ST而形成板狀接點LI的模樣作展示。第7A圖以及第7B圖,係與第6A圖~第6C圖等相同的,對於記憶體區域MR之沿著Y方向之剖面作展示。
如同第7A圖中所示一般,於細縫ST之在Y方向上而相對向之側壁處,形成絕緣層55。
如同第7B圖中所示一般,在絕緣層55之內側處填充導電層22,藉由此,而形成板狀接點LI。
但是,係並不被限定於第7A圖以及第7B圖之例,亦可在細縫ST內例如填充氧化矽層等之絕緣層,並形成並不作為源極線接點而起作用之板狀部。
接著,在第8A圖~第9E圖中,針對在階梯部SP處而接點CC被形成之模樣作展示。
第8A圖~第8C圖,係與第2A圖~第3C圖相同的,對於階梯區域SR之沿著X方向之剖面作展示,並對應於上述之第1B圖。
如同第8A圖中所示一般,在階梯區域SR處,亦同樣的,在上述之第3C圖所示之處理之後,藉由第4A圖~第5C圖之處理,柱狀部HR之上端部係被作回蝕,絕緣層52係被更進一步作堆積,柱狀部HR之上面係被絕緣層52所覆蓋。
又,藉由在第6A圖~第6C圖中所示之置換處理,在階梯區域SR處,亦同樣的,絕緣層NL係被置換為字元線WL,並構成層積體LM之一部分。
在此狀態下,形成貫通絕緣層52、51並進而貫通階梯部SP之構成各階之台面部分的絕緣層OL而到達各階之字元線WL處的複數之接點孔HLc。此些之複數之接點孔HLc,例如係藉由RIE等之電漿蝕刻而被整批地形成。
更具體而言,藉由將各個的接點孔HLc之下端部例如以作為到達目標之各階之字元線WL來作蝕刻擋止,係能夠整批地形成到達深度互為相異之複數之接點孔HLc。
如同第8B圖中所示一般,在複數之接點孔HLc之各者的側壁處,形成成為接點CC之襯套層的氧化矽層等之絕緣層54。
如同第8C圖中所示一般,在絕緣層54之內側處填充鎢層或銅層等,而形成成為接點CC之芯材的導電層21。藉由此,分別被與複數之字元線WL作連接的複數之接點CC係被形成。
另外,在至今為止所作了說明的半導體記憶裝置1之製造工程中,係會有柱狀部HR以及接點CC之至少其中一者被傾斜地形成的情況。
作為柱狀部HR之傾斜的主要因素,例如係可列舉出在上述之第3A圖之處理中而孔HL被傾斜地形成的情形。孔HL被傾斜地加工的原因,係因為例如在電漿蝕刻中,於電漿中所產生的離子係會有相對於基板SB而傾斜地射入的情形之故。又,在上述之第6A圖~第6C圖之置換處理時,係也會有具有複數之帽層GP的層積體LMg發生變形並伴隨於此而導致已形成之柱狀部HR發生傾斜的情況。
作為接點CC之傾斜的主要因素,例如係可列舉出在上述之第8A圖之處理中,於電漿中所產生的離子相對於基板SB而傾斜地射入並使接點孔HLc被傾斜地形成的情形。
另外,在柱狀部HR以及接點CC之至少其中一者為被傾斜地形成的情況中,係亦包含有柱狀部HR以及接點CC之至少其中一者係具有作了撓折之形狀地而被形成或者是以從中途起而被作彎曲的方式而被形成的情形。如此這般,柱狀部HR以及接點CC之在延伸方向上的傾斜角度係亦可能會並非為一定。
起因於柱狀部HR以及接點CC之至少其中一者之一部分或者是全體相對於另外一者而斜交一事,例如係會有「接點CC之下端部」和「與該接點CC相鄰之柱狀部HR之側面」相互發生接觸的情形。
第9A圖~第9E圖,係為接點CC之下端部與柱狀部HR之側面相互接觸地而被形成的模樣之其中一例。第9A圖~第9E圖,係為階梯部SP之沿著X方向之部分擴大剖面圖,並對於包含有從最下層起之第3個的字元線WL地所構成之階作展示。
在第9A圖~第9E圖之例中,係針對「柱狀部HR係相對於基板SB而被略垂直地形成,相對於此,接點孔HLc係被傾斜地形成,起因於此,接點CC之下端部係成為與HR相互接觸」的情況作展示。
但是,在像是「相對於基板SB而為略垂直之接點CC」或者是「相對於基板SB而有所傾斜之接點CC」對於「相對於基板SB而被傾斜地形成之柱狀部HR」而作接觸的情況時,也會與第9A圖~第9E圖之例相同地而被形成有接點CC。
如同在第9A圖中所示一般,在階梯部SP處,係已形成了柱狀部HR,又,藉由置換處理,階梯部SP之絕緣層NL係被置換為字元線WL。
如同第9B圖中所示一般,在與柱狀部HR相接近之位置處,接點孔HLc例如係朝向柱狀部HR側傾斜地而被形成。此時,例如接點孔HLc之下端部係會與柱狀部HR之側面相互接觸。
對於接點孔HLc進行加工之蝕刻條件,係以會得到相對於絕緣層52、51而為高之蝕刻速率的方式而被作調整。故而,在接點孔HLc所作了接觸的柱狀部HR側面處,絕緣層56係會被作一部分的去除,身為柱狀部HR之芯材的半導體層31係於接點孔HLc內而露出。
但是,係將上述之蝕刻條件以會得到相對於半導體層31而為高之選擇性的方式而預先有所調整,而使接點孔HLc之下端部藉由柱狀部HR之半導體層31而被作蝕刻擋止。藉由此,柱狀部HR之內側被作廣範圍之蝕刻去除的情形係被作抑制。
但是,就算是在此情況中,也同樣的,仍會有一面將柱狀部HR側面之絕緣層56去除一面進行電漿蝕刻並使接點孔HLc之最下端例如到達較到達目標之字元線WL而更下方之位置處的情形。起因於此,在較到達目標之字元線WL而更下方之位置處,係會有被形成有「從字元線WL上之接點孔HLc下端部起而沿著半導體層31之側面來延伸的間隙VD」的情況。此間隙VD,係為起因於柱狀部HR之絕緣層56被去除一事所產生的絕緣層56之厚度之程度的空間。
如同第9C圖中所示一般,形成將接點孔HLc之側壁以及底面作覆蓋的絕緣層54。此時,在接點孔HLc內而有所露出的柱狀部HR之半導體層31係亦被絕緣層54所覆蓋。又,此時,例如係以會成為柱狀部HR之絕緣層56之層厚以上之層厚的方式,來形成絕緣層54。藉由此,接點孔HLc下端部之間隙VD係藉由絕緣層54而被略完全地作填充。
如同第9D圖中所示一般,例如藉由RIE等之電漿蝕刻而將接點孔HLc底面之絕緣層54去除。藉由此,成為連接對象之字元線WL之上面,係於接點孔HLc內而露出。
此時,藉由使用具有高向異性的蝕刻條件,覆蓋接點孔HLc側壁以及柱狀部HR之半導體層31側壁之絕緣層54係並不被去除地而殘留。又,接點孔HLc下端部之間隙VD由於係具有極高的縱橫比,因此,對於間隙VD內之電漿蝕刻的進行係被作抑制。故而,被填充於間隙VD中之絕緣層54係亦並不被去除地而殘留。
如同第9E圖中所示一般,在絕緣層54之內側處填充導電層21。藉由此,係形成使導電層21之下端部被與字元線WL作了連接的接點CC。但是,由於在間隙DV內係被填充有絕緣層54,因此,導電層21係並不會一直到達至連接對象之字元線WL之下方處,並使例如與連接對象之字元線WL之下層之字元線WL作接觸的情形被作抑制。
又,在接點孔HLc內而有所露出的柱狀部HR之半導體層31,係被絕緣層54所覆蓋。因此,半導體層31與接點CC之導電層21之間的接觸係被作抑制,而抑制例如對於接點CC之電性特性造成影響的情形。
藉由以上構成,就算是在與柱狀部HR作了接觸的情況時,被與連接對象之字元線WL作連接的接點CC係亦被形成。
於此情況,在柱狀部HR之半導體層31與接點CC之導電層21之間,係會有於層積體LM之層積方向之至少一部分處而產生並未中介存在有絕緣層56之部分的情況。
但是,就算是於此情況,亦同樣的,在柱狀部HR之半導體層31與接點CC之導電層21之間,係至少中介存在有絕緣層54。亦即是,於此情況,柱狀部HR之半導體層31,係在層積體LM之層積方向之一部分處而與接點CC之絕緣層54相接。如此這般,柱狀部HR之半導體層31與接點CC之導電層21,係至少藉由絕緣層54而被作絕緣。
另外,起因於與柱狀部HR之間之接觸,接點CC下端部之與字元線WL上面之間的接觸面積,係成為較通常而更狹窄。但是,只要是能夠得到通常之接點CC下端部之與字元線WL上面之間的接觸面積之一半以上的接觸面積,便能夠充分地確保導電層21與字元線WL之間之電性導通。
之後,在絕緣層52上形成絕緣層53,並形成貫通絕緣層53而與板狀接點LI以及接點CC分別作連接之插塞V0。又,係形成貫通絕緣層53、52而被與柱PL作連接之插塞CH。進而,係形成分別被與插塞V0、CH作連接之上層配線等。
藉由以上之製造方法,係製造出實施形態1之半導體記憶裝置1。
(比較例)
接著,使用第10A圖~第10E圖,針對比較例之半導體記憶裝置作說明。第10A圖~第10E圖,係為對於比較例之半導體記憶裝置之接點CCx之形成方法的程序之其中一例作展示之剖面圖。更具體而言,第10A圖~第10E圖,係為比較例之半導體記憶裝置所具備的階梯部SP之沿著X方向之部分擴大剖面圖,並對於包含有從最下層起之第3個的字元線WL地所構成之階作展示。
此係為將如同上述一般之專門用來支持層積體之柱狀部更為簡便地例如僅藉由單體之絕緣層來構成的情況。如同第10A圖中所示一般,比較例之半導體記憶裝置之柱狀部HRx,係由在層積體LM之層積方向上而延伸之氧化矽層等之絕緣層56x所構成。
在被形成有此種柱狀部HRx之階梯部SP處,如同以下所述一般,係會有起因於將字元線WL導出至上層配線處之接點CCx而導致在複數之字元線WL間發生短路的情況。
如同第10B圖中所示一般,假設接點孔HLcx係與柱狀部HRx相接近並斜交地而被形成,並在下端部處與柱狀部HRx作了接觸。
在接點孔HLcx之蝕刻條件下,例如柱狀部HRx之絕緣層56x係以高蝕刻速率而被作蝕刻。因此,依存於接點孔HLcx之斜交角度,係會有從柱狀部HRx之側壁側起直到中心部附近為止地而被接點孔HLcx所侵蝕的情況。
又,如同第10B圖之例一般地,係亦會有「在柱狀部HRcx內,電漿蝕刻係朝向下方而進行,並被形成有從到達目標之字元線WL上之接點孔HLcx下端部起直到下層之字元線WL之深度位置處的空間VDx,而使下層之字元線WL之側端部在柱狀部HRx內而露出」的情況。
如同第10C圖中所示一般,形成將接點孔HLcx之側壁以及底面作覆蓋的絕緣層54x。絕緣層54x,係覆蓋到達目標之字元線WL之上面,並且亦覆蓋被接點孔HLcx所侵蝕的柱狀部HRx側面之蝕刻端面。
但是,在接點孔HLcx下端部處,係於柱狀部HRx內而被形成有一直到達了到達目標之字元線WL之下層之字元線WL處的空間VDx。此空間VDx,由於係具有較大的容積,因此,例如如同第10C圖之例一般地,係會有使絕緣層54x將空洞作內包並被填充於空間VDx中的情況。或者是,係會有並未將空間VDx之上方完全地閉塞而在接點孔HLcx內具有開口地來形成絕緣層54x的情況。
如同第10D圖中所示一般,將接點孔HLcx底面之絕緣層54x去除。在此,絕緣層54x,係於空間VDx內內包有空洞地而被非完全性地作填充,或者是於空間VDx之上方處具有開口地而被形成。因此,絕緣層54x之一部分或者是全部係被從空間VDx內而去除。
又,由於空間VDx係具有較大之容積,並且縱橫比亦相對性而言為較低,因此,就算是在空間VDx內,電漿蝕刻亦容易進行。藉由此,係能夠更進一步地促進空間VDx中之絕緣層54x之去除。
在使絕緣層54x之一部分或者是全部被作了去除後的空間VDx內,例如接點孔HLcx之到達對象之字元線WL之下層之字元線WL的側端部係露出。
如同第10E圖中所示一般,在絕緣層54x之內側處填充導電層21x。藉由此,接點CCx係被形成。
此時,導電層21x,係被與在接點孔HLcx之下端部處而作了露出的連接對象之字元線WL作連接,並且亦被填充於使絕緣層54x被作了去除後的空間VDx內,而例如亦會被與連接對象之字元線WL之下層之字元線WL的側端部作連接。
起因於此,在接點CCx之連接對象之字元線WL與其之下層之字元線WL之間,係會發生短路不良SHT。
若依據實施形態1之半導體記憶裝置1,則柱狀部HR,係具有在層積體LM之層積方向上而延伸並成為柱狀部HR之芯材之半導體層31、和覆蓋半導體層31側壁並成為柱狀部HR的襯套層之絕緣層56。
藉由此,就算是在接點CC與柱狀部HR相互作了接觸的情況時,也能夠對於在接點CC處之短路不良作抑制。又,由於係能夠容許一定程度的接點CC與柱狀部HR之間之接觸,因此,例如係能夠將接點CC與柱狀部HR之間之距離縮小,而能夠更為高密度地在階梯部SP處配置柱狀部HR,並能夠對於層積體LMg之倒塌等作抑制。
若依據實施形態1之半導體記憶裝置1,則接點CC所具有的絕緣層54之沿著層積體LM之各層的方向之層厚,係為柱狀部HR所具有的絕緣層56之沿著層積體LM之各層的方向之層厚以上。
藉由此,就算是在被形成有從接點孔HLc之最下端起而延伸至下層之字元線WL處之間隙VD的情況時,也能夠將此間隙VD藉由絕緣層54來作填充。故而,係能夠對於下層之字元線WL與接點CC之導電層21之間之接觸作抑制。
若依據實施形態1之半導體記憶裝置1,則就算是在接點CC之下端部與柱狀部HR之側面有所接觸的情況時,亦同樣的,在身為柱狀部HR之芯材的半導體層31與接點CC之導電層21之間,係至少中介存在有接點CC之絕緣層54。
藉由此,半導體層31與導電層21之間的接觸係被作抑制,而能夠抑制例如對於接點CC之電性特性等產生影響的情形。
若依據實施形態1之半導體記憶裝置1之製造方法,則就算是在接點孔HLc之下端部與柱狀部HR之側面作了接觸的情況時,係亦將接點孔HLc之下端部藉由柱狀部HR之至少半導體層31來作蝕刻擋止。
藉由此,柱狀部HR起因於接點孔HLc而被作大幅度的侵蝕之情形係被作抑制。又,就算是當在接點孔HLc之下端部處被形成有上述之間隙VD的情況時,也能夠將此間隙VD抑制為小。故而,係成為易於藉由絕緣層54來填充間隙VD。又,係能夠對於「在將接點孔HLc底面之絕緣層54去除時,間隙VD內之絕緣層54亦被去除」的情形作抑制。
(變形例)
在上述之實施形態1中,係構成為將柱狀部HR配置在階梯區域SR處。但是,係亦可構成為亦在記憶體區域處而配置支持層積體之柱狀部。在記憶體區域中,係並不會產生如同上述一般之字元線間之短路不良等。因此,在記憶體區域中,例如係亦可配置並不具有芯材地而僅由絕緣層等所構成的柱狀部。
但是,當在階梯區域處而配置上述之柱狀部HR的情況時,較理想,在記憶體區域處,係亦同樣地配置柱狀部HR。此係因為,如此一來,係並不需要在階梯區域與記憶體區域處而分別製作柱狀部HR,而能夠降低半導體記憶裝置之製造負擔並削減製造成本之故。
在第11A圖以及第11B圖中,對於具有上述構成之實施形態1之變形例之半導體記憶裝置1m作展示。
第11A圖以及第11B圖,係為對於實施形態1之變形例之半導體記憶裝置1m之構成之其中一例作展示之圖。
第11A圖,係為半導體記憶裝置1m之包含有記憶體區域MRm的沿著X方向之剖面圖。但是,在第11A圖中,係將一部分的上層配線等省略。第11B圖,係為半導體記憶裝置1m之記憶體區域MRm的沿著XY平面之剖面圖。於第11B圖之剖面圖中,係展示有任意之階層之字元線WL之剖面。
另外,在第11A圖以及第11B圖中,對於與上述之實施形態1之半導體記憶裝置1相同之構成,係附加相同之元件符號,並省略其說明。
如同第11A圖中所示一般,在半導體記憶裝置1m之記憶體區域MRm處,係被配置有具有與上述之實施形態1之柱狀部HR相同之構成的柱狀部HRm。
亦即是,作為第1柱之柱狀部HRm,係在記憶體區域ME中,於層積體LM內而在層積方向上延伸,並到達基板SB處。柱狀部HRm,係具有在層積體LM之層積方向上而延伸並成為柱狀部HRm之芯材之半導體層31、和覆蓋半導體層31之側壁並成為柱狀部HRm之襯套層之絕緣層56。
如同第11B圖中所示一般,複數之柱PL,在記憶體區域MRm處,例如係從層積體LM之層積方向來作觀察時被配置為交錯狀。複數之柱狀部HRm,係在此些之柱PL之間而被作分散配置。在記憶體區域MRm中,柱狀部HRm之配置密度例如係較柱PL之配置密度而更低。藉由此,係能夠提高半導體記憶裝置1m之記憶容量。但是,柱狀部HRm與柱PL之比例,係為任意。
柱狀部HRm,作為沿著XY平面之方向的剖面形狀,例如係具有圓形、橢圓形或者是小判金幣型等之形狀。柱狀部HR之沿著XY平面之剖面的面積,例如係較柱PL之沿著XY平面之剖面的面積而更大。
另外,雖然並未圖示,但是,在半導體記憶裝置1m中,亦同樣的,係構成為在階梯區域處,上述之複數之柱狀部HR係被作分散配置。
若依據變形例之半導體記憶裝置1m,則係能夠發揮與上述之實施形態1之半導體記憶裝置1相同之效果。
[實施形態2]
以下,針對實施形態2,參照圖面並作詳細說明。實施形態2之半導體記憶裝置,係身為將層積體作了2段的層積之2Tier型,在此點上,係與上述之實施形態1相異。
第12A圖以及第12B圖,係為對於實施形態2之半導體記憶裝置2之構成之其中一例作展示之剖面圖。第12A圖,係為半導體記憶裝置2之包含有記憶體區域MRc的沿著Y方向之剖面圖。第12B圖,係為半導體記憶裝置2之包含有階梯區域SRc的沿著X方向之剖面圖。
但是,在第12A圖以及第12B圖中,係將一部分的上層配線等省略。又,在第12B圖中,係將階梯部SPc之數個的階有所省略。
另外,在第12A圖以及第12B圖中,對於與上述之實施形態1之半導體記憶裝置1相同之構成,係附加相同之元件符號,並省略其說明。
如同第12A圖以及第12B圖中所示一般,半導體記憶裝置2,係具備有被作了2段堆疊之下部層積體LMa與上部層積體LMb。
下部層積體LMa,係具備有與上述之實施形態1之層積體LM相同之構成。亦即是,下部層積體LMa,係具有在基板SB上而使複數之作為第1導電層之字元線WL與複數之作為第1絕緣層之絕緣層OL被1層1層地交互層積之構成。
又,下部層積體LMa,係具有在記憶體區域MRc處被作分散配置並且貫通下部層積體LMa而到達基板SB處的複數之作為第2柱之柱PLa。柱PLa,除了並不包含有帽層CP以外,係具有與上述之實施形態1之柱PL相同之構成。
又,下部層積體LMa,係具有被配置在X方向端部之階梯區域SRc處的下部階梯部SPa。下部階梯部SPa,係具有與上述之實施形態1之階梯部SP相同之構成。亦即是,下部階梯部SPa,係具有使複數之字元線WL以及複數之絕緣層OL被加工為階梯狀並成為終端之構成,並朝向下部層積體LMa之外側而逐漸降階。
又,下部層積體LMa,係具有在階梯區域SRc處被作分散配置的複數之作為第1柱之柱狀部HRa。複數之柱狀部HRa之各者,係具有與上述之實施形態1之柱狀部HR相同之構成。亦即是,柱狀部HRa,係具有在下部層積體LMa之層積方向上而延伸並成為柱狀部HRa之芯材並且到達基板SB處之半導體層31、和覆蓋半導體層31之側壁以及底面並成為柱狀部HRa之襯套層之絕緣層56。
複數之柱狀部HRa之中之一部分的柱狀部HRa,係被配置在下部階梯部SPa處。複數之柱狀部HRa之中之另外一部分之柱狀部HRa,係於在層積方向上而會與上部層積體LMb之後述之上部階梯部SPb相重疊的位置,亦即是在上部階梯部SPb之下方位置處,而於下部層積體LMa內作貫通。
上部層積體LMb,係被配置在下部層積體LMa上,並具有使複數之作為第1導電層之字元線WL與複數之作為第1絕緣層之絕緣層OL被1層1層地交互層積之構成。
又,上部層積體LMb,係具有在記憶體區域MRc處被作分散配置並且貫通上部層積體LMb而分別被與複數之柱PLa之上端部作連接的複數之作為第4柱之柱PLb。柱PLb,係具有與上述之實施形態1之柱PL相同之構成。
亦即是,柱PLb,係構成為於上端部處具有帽層CP,並從外周側起而依序被配置有記憶體層ME以及通道層CN,並且在通道層CN之內部被填充有芯層CR。通道層CN,係亦被配置在柱PLa之底面處,並被與所對應的柱PLa之通道層CN作連接。又,柱PLb之記憶體層ME,係亦在通道層CN之外側之位置處而被與柱PLa之記憶體層ME作連接。
如此這般,半導體記憶裝置2所具備之柱,係包含有被配置在下部層積體LMa處之複數之柱PLa、和被配置在上部層積體LMb處並且使下端部分別被與複數之柱PLa之上端部作連接的複數之柱PLb。
又,上部層積體LMb,係具有被配置在X方向端部之階梯區域SRc處的上部階梯部SPb。上部階梯部SPb,係具有使複數之字元線WL以及複數之絕緣層OL被加工為階梯狀並成為終端之構成。
上部階梯部SPb之最下階,係被配置在上述之下部階梯部SPa之最上階上方之相較於下部階梯部SPa之最上階而更靠記憶體區域MRc之位置處。亦即是,上部階梯部SPb,係從上述之下部階梯部SPa之最上階起而繼續地朝向記憶體區域MR側作升階。
藉由此,係構成朝向對於記憶體區域MR作接近之方向而從下部階梯部SPa起朝向上部階梯部SPb來繼續地作升階之階梯部SPc。
又,上部層積體LMb,係具有在階梯區域SRc處被作分散配置的複數之作為第3柱之柱狀部HRb。複數之柱狀部HRb之各者,例如係為於上部層積體LMb之層積方向上延伸並分別被與複數之柱狀部HRa之上端部作連接的氧化矽層等之絕緣體。
更具體而言,複數之柱狀部HRb之中之一部分的柱狀部HRb,係被配置在會於層積方向上而與下部階梯部SPa相重疊之位置,亦即是下部階梯部SPa之上方位置處。此些之柱狀部HRb,係貫通絕緣層52並於絕緣層51中而在上部層積體LMb之層積方向上延伸。又,此些之柱狀部HRb之下端部,係被與被配置在下部階梯部SPa之各階處之柱狀部HRa的上端部作連接。
複數之柱狀部HRb之中之另外一部分的柱狀部HRb,係被配置在上部階梯部SPb之各階處。此些之柱狀部HRb,係貫通絕緣層52、51以及上部階梯部SPb之各層,並在上部階梯部SPb之下方位置處而分別被與被配置在下部層積體LMa處之複數之柱狀部HRa的上端部作連接。
如此這般,半導體記憶裝置2所具備之柱狀部,係包含有被配置在下部層積體LMa處之複數之柱狀部HRa、和被配置在上部層積體LMb處並且使下端部分別被與複數之柱狀部HRa之上端部作連接的複數之柱狀部HRb。
另一方面,具有與上述之實施形態1相同之構成的板狀接點LI,係並不被區分為上下部構造地而貫通絕緣層52、上部層積體LMb以及下部層積體LMa並到達基板SB處。
複數之板狀接點LI,係於上部層積體LMb以及下部層積體LMa中而在沿著X方向之方向上延伸。藉由此,上部層積體LMb以及下部層積體LMa係均在Y方向上被作分割。但是,上部層積體LMb以及下部層積體LMa,係亦可藉由並不具有導電層22之板狀部而在Y方向上被作分割。
又,在上部階梯部SPb之各階以及下部階梯部SPa之各階處,係被配置有複數之接點CC,並分別被與構成此些之各階的字元線WL作連接。藉由此,在上部階梯部SPb以及下部階梯部SPa處,各階層之字元線WL係被導出至未圖示之上層配線處。
與上述之實施形態1之情況相同的,於此些之接點CC處,亦同樣的,會有與接近之柱狀部HRa、HRb相接觸的可能性。又,於此種情況時,「一直延伸至層積方向之更深的位置處並且與下部階梯部SPa之各字元線WL作連接的接點CC」與「被配置在下部階梯部SPa處之柱狀部HRa」的相互接觸之機率係為高。
故而,如同上述一般,在半導體記憶裝置2處,具備有與上述之實施形態1之柱狀部HR相同之構成的柱狀部HRa,係被配置在下部階梯部SPa與在下部層積體LMa處而在層積方向上與上部階梯部SPb相重疊之位置處。
另一方面,如同上述一般,在上部階梯部SPb處,接點CC與柱狀部HRb之間之接觸的可能性係為低。因此,在下部層積體LMa之上方,亦即是在隸屬於上部層積體LMb之階層處,係可替代柱狀部HRa,而配置例如由絕緣體所構成的柱狀部HRb。
若依據實施形態2之半導體記憶裝置2,則係具備有在下部階梯部SPa之上方位置以及上部階梯部SPb處而於層積方向上延伸之複數之柱狀部HRb,在複數之柱狀部HRa之上端部處,係分別被連接有複數之柱狀部HRb之下端部。
如此這般,藉由在隸屬於上部層積體LMb之階層處配置具有更為簡單之構造的柱狀部HRb,係能夠降低半導體記憶裝置2之製造負擔並削減製造成本。
除此之外,若依據實施形態2之半導體記憶裝置2,則係可發揮與上述之實施形態1之半導體記憶裝置1相同之效果。
另外,在上述之實施形態2中,係構成為將在隸屬於上部層積體LMb之階層處,配置柱狀部HRb。但是,係亦可在隸屬於上部層積體LMb之階層處,配置具有與上述之實施形態1之柱狀部HR相同之構成的柱狀部。
又,在上述之實施形態2中,半導體記憶裝置2係構成為具備有上部層積體LMb以及下部層積體LMa之2Tier型。但是,Tier之數量係為任意,例如係亦可為3Tier以上。像是半導體記憶裝置2一般之Multi-Tier型的半導體記憶裝置,係藉由將層積體LMs、階梯部SP、柱PL以及柱狀部HR之各者例如區分為各Tier地來分別形成,而被製造出來。
亦即是,形成對應於1Tier之量的層積體LMs時,在該層積體LMs處係被形成有階梯部SP、柱PL以及柱狀部HR。在此,例如在隸屬於較為上層之階層的層積體LMs中,係亦可被形成有更為簡單之構造的柱狀部HRb。
在所有的Tier被形成之後,係形成貫通各Tier之層積體LMs之細縫ST,並進行置換處理,又,係在各Tier之階梯部處,形成分別被與各個的字元線WL作連接之複數之接點CC。
藉由採用此種製造方法,在Multi-Tier型之半導體記憶裝置中,係成為易於將字元線WL之層積數量作更進一步的增加。
[其他實施形態]
以下,針對其他實施形態作說明。
在上述之實施形態1、2以及變形例等之中,柱狀部HR、HRa係構成為作為芯材而具備有半導體層31。但是,只要是在電漿蝕刻處理中而能夠相對於絕緣層52、51而得到高選擇性的材料,則亦可作為柱狀部之芯材而使用其他之材料。作為其中一例,作為第1柱之柱狀體之芯材,例如係亦可為鎢層等之作為第2導電層之導電層。
又,在上述之實施形態1、2以及變形例等之中,係構成為將包含有階梯部SP之階梯區域SR配置在層積體LM之X方向之端部處。但是,例如係亦可將包含有藉由對於層積體而以搗藥砵狀來下挖所形成的階梯部之階梯區域,配置在層積體內之特定位置處。
又,在上述之實施形態1、2以及變形例等之中,係構成為將對於記憶體胞MC之動作有所影響的周邊電路配置在層積體LM周邊之基板SB上。但是,係亦可於在基板上包含有電晶體地而被作配置之周邊電路之上方,而配置層積體。
於第13圖中,針對「在層積體LMt之內部被配置有階梯區域SRt,並在層積體LMt之下方處具有周邊電路CUA」之半導體記憶裝置3之例作展示。
第13圖,係為對於其他之實施形態之半導體記憶裝置3的概略構成作展示之沿著X方向之剖面圖。但是,在第13圖中,考慮到圖面之觀察的容易度,係將下影線省略。又,在第13圖中,係將層積體LMt之絕緣層OL以及一部分的上層配線省略。
如同第13圖中所示一般,半導體記憶裝置3,係在基板SB上具備有周邊電路CUA以及層積體LMt。
周邊電路CUA,係包含有被配置在基板SB上之電晶體TR、以及電晶體TR上層之配線等,並被絕緣層50所覆蓋。在絕緣層50上,係被配置有導電性之多晶矽層等之源極線SL。在源極線SL上,係被配置有使複數之字元線WL隔著未圖示之絕緣層而被作了層積的層積體LMt。層積體LMt,係被絕緣層51所覆蓋。
在層積體LMt處,複數之記憶體區域MR、階梯區域SRt以及貫通接點區域TP,係相互於X方向上並排地而被作配置。複數之柱PL所分別被作配置的複數之記憶體區域MR,係於中間包夾有階梯區域SRt以及貫通接點區域TP地,而於X方向上從此些之階梯區域SRt以及貫通接點區域TP有所分離地而被作配置。
階梯區域SRt,係包含有使複數之字元線WL在層積方向上以搗藥砵狀而被作了下挖的階梯部SPt。階梯部SPt,例如係從記憶體區域MR側起朝向貫通接點區域TP側而逐漸降階。
階梯部SPt之各階,係藉由各階層之字元線WL而被構成。各階層之字元線WL,係經由階梯部SPt之Y方向外側之區域,而在包夾有階梯區域SRt之X方向兩側處保持有電性導通。在階梯部SPt之各階之台面部分處,係分別被配置有將各階層之字元線WL與上層配線作連接之接點CC。又,在階梯部SPt之各階之台面部分處,係被配置有上述之柱狀部HR(未圖示)。
在階梯區域SRt之X方向之其中一側處,係被配置有貫通接點區域TP。在貫通接點區域TP處,係被配置有貫通層積體LMt之貫通接點C4。貫通接點C4,係將「被配置於下方之基板SB上之周邊電路CUA」與「被與階梯部SPt之接點CC作連接之上層配線」作連接。從接點CC而被施加於記憶體胞處的各種電壓,係經由貫通接點C4以及上層配線等,而被周邊電路CUA所控制。
除此之外,周邊電路係亦可被配置在層積體之上方處。於此情況,係在與周邊電路相獨立之其他之基板上,形成包含各種構成之層積體,並將被形成有周邊電路之基板與被形成有層積體之基板相互貼合,藉由此,係能夠得到此種配置之半導體記憶裝置。
雖然是針對本發明之數種實施形態作了說明,但是,該些實施形態,係僅作為例子所提示者,而並非為對於發明之範圍作限定者。此些之新穎的實施形態,係可藉由其他之各種形態來實施,在不脫離發明之要旨的範圍內,係可進行各種之省略、置換、變更。此些之實施形態或其變形,係亦被包含於發明之範圍或要旨中,並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
1,1m,2,3:半導體記憶裝置
21,22:導電層
31:半導體層
54~56:絕緣層
CC:接點
HR,HRa,HRb,HRm:柱狀部
LI:板狀接點
LM,LMg,LMs,LMt:層積體
LMa:下部層積體
LMb:上部層積體
MC:記憶體胞
MR,MRc,MRm:記憶體區域
NL,OL:絕緣層
PL,PLa,PLb:柱
SP,SPc,SPt:階梯部
SPa:下部階梯部
SPb:上部階梯部
SR,SRc,SRt:階梯區域
WL:字元線
[第1A圖~第1D圖]係為對於實施形態1之半導體記憶裝置之構成之其中一例作展示之圖。
[第2A圖~第2C圖]係為對於實施形態1之半導體記憶裝置之製造方法的程序之其中一例作展示之剖面圖。
[第3A圖~第3C圖]係為對於實施形態1之半導體記憶裝置之製造方法的程序之其中一例作展示之剖面圖。
[第4A圖~第4C圖]係為對於實施形態1之半導體記憶裝置之製造方法的程序之其中一例作展示之剖面圖。
[第5A圖~第5C圖]係為對於實施形態1之半導體記憶裝置之製造方法的程序之其中一例作展示之剖面圖。
[第6A圖~第6C圖]係為對於實施形態1之半導體記憶裝置之製造方法的程序之其中一例作展示之剖面圖。
[第7A圖、第7B圖]係為對於實施形態1之半導體記憶裝置之製造方法的程序之其中一例作展示之剖面圖。
[第8A圖~第8C圖]係為對於實施形態1之半導體記憶裝置之製造方法的程序之其中一例作展示之剖面圖。
[第9A圖~第9E圖]係為對於實施形態1之半導體記憶裝置之製造方法的程序之其中一例作展示之剖面圖。
[第10A圖~第10E圖]係為對於比較例之半導體記憶裝置之接點之形成方法的程序之其中一例作展示之剖面圖。
[第11A圖、第11B圖]係為對於實施形態1之變形例之半導體記憶裝置之構成之其中一例作展示之圖。
[第12A圖、第12B圖]係為對於實施形態2之半導體記憶裝置之構成之其中一例作展示之剖面圖。
[第13圖]係為對於其他之實施形態之半導體記憶裝置的概略構成作展示之沿著X方向之剖面圖。
1:半導體記憶裝置
21,22:導電層
31:半導體層
51,52,53:絕緣層
54~56:絕緣層
CC:接點
HR:柱狀部
LI:板狀接點
LM:層積體
MC:記憶體胞
MR:記憶體區域
OL:絕緣層
PL:柱
SP:階梯部
SR:階梯區域
WL:字元線
CH:插塞
CN:通道層
CP:帽層
CR:芯層
CT:電荷積蓄層
ME:記憶體層
V0:插塞
BK:阻隔絕緣層
TN:穿隧絕緣層
SB:基板
WLn-1,WLn,WLn+1:字元線
Claims (20)
- 一種半導體記憶裝置,係具備有: 層積體,係使複數之第1導電層與複數之第1絕緣層1層1層地交互層積,並包含有使前述複數之第1導電層被加工為階梯狀之階梯部;和 第1柱,係被配置在前述階梯部處,並於前述層積體之層積方向上延伸;和 第2柱,係在從前述階梯部而朝向與前述層積方向相交叉之第1方向來作了分離的位置處,而於前述層積方向上在前述層積體內延伸,並且在與前述複數之第1導電層之至少一部分之間之交叉部處分別形成記憶體胞;和 接點,係被配置在前述階梯部處,並被與前述複數之第1導電層之1個作連接, 前述第1柱,係具有: 半導體層或第2導電層,係在前述層積方向上延伸,並成為前述第1柱之芯材;和 第2絕緣層,係覆蓋前述半導體層或前述第2導電層之側壁,並成為前述第1柱之襯套(liner)層。
- 如請求項1所記載之半導體記憶裝置,其中, 前述接點,係具有: 第3導電層,係在前述層積方向上延伸;和 第3絕緣層,係覆蓋前述第3導電層之側壁, 前述第3絕緣層之沿著前述層積體之各層的方向之層厚,係為前述第2絕緣層之沿著前述層積體之各層的方向之層厚以上。
- 如請求項2所記載之半導體記憶裝置,其中, 前述第1柱以及前述接點之至少其中一者之一部分或者是全體,係相對於另外一者而斜交, 前述接點之下端部,係與前述第1柱之側面相接觸。
- 如請求項3所記載之半導體記憶裝置,其中, 在前述第1柱之前述芯材與前述接點之前述第3導電層之間,係至少中介存在有前述第3絕緣層。
- 如請求項4所記載之半導體記憶裝置,其中, 在前述第1柱之前述芯材與前述接點所具有的前述第3導電層之間,係於前述層積方向之至少一部分處而並未中介存在有前述第2絕緣層。
- 如請求項4所記載之半導體記憶裝置,其中, 前述第1柱之前述芯材,係於前述層積方向之至少一部分處而與前述接點所具有的前述第3絕緣層相接。
- 如請求項2所記載之半導體記憶裝置,其中, 前述第1柱,係包含有於前述階梯部處而被作分散配置的複數之第1柱, 前述接點,係包含有被與前述複數之第1導電層之各者作連接的複數之接點。
- 如請求項2所記載之半導體記憶裝置,其中, 前述第2柱,係包含有在從前述階梯部起而朝向前述第1方向作了分離的記憶體區域處而被作分散配置的複數之第2柱, 前述第1柱,係包含有使一部分被分散配置於前述階梯部處並使另外一部分被分散配置於前述記憶體區域處的複數之第1柱。
- 如請求項1所記載之半導體記憶裝置,其中,係更進而具備有: 上部層積體,係使前述複數之第1導電層與前述複數之第1絕緣層1層1層地交互層積,並包含有從前述階梯部之最上階起而繼續地朝向前述第2柱所被作配置之區域而升階之上部階梯部,並且被配置在前述層積體上;和 複數之第3柱,係在前述階梯部之上方位置以及前述上部階梯部而於前述層積方向上延伸, 前述第1柱,係包含有: 複數之第1柱,係分別被配置於在前述層積方向上而與前述上部階梯部相重疊之前述層積體內之位置處以及前述階梯部處, 在前述複數之第1柱之上端部處,係分別被連接有前述複數之第3柱之下端部。
- 如請求項9所記載之半導體記憶裝置,其中, 前述複數之第3柱之各者,係為絕緣體。
- 一種半導體記憶裝置之製造方法,係具備有: 形成使複數之第1導電層與複數之第1絕緣層1層1層地交互層積並包含有使前述複數之第1導電層被加工為階梯狀之階梯部的層積體之步驟;和 於前述階梯部處形成第1柱之步驟,該第1柱,係具有在前述層積體之層積方向上而延伸並成為芯材之半導體層或第2導電層、和成為覆蓋前述半導體層或前述第2導電層之側壁的襯套層之第2絕緣層;和 在從前述階梯部而朝向與前述層積方向相交叉之第1方向來作了分離的位置處形成第2柱之步驟,該第2柱,係於前述層積方向上而在前述層積體內延伸,並且在與前述複數之第1導電層之至少一部分之間之交叉部處分別形成記憶體胞;和 於前述階梯部處形成接點之步驟,該接點,係具有在前述層積方向上而延伸之第3導電層、和覆蓋前述第3導電層之側壁之第3絕緣層,並且被與前述複數之第1導電層之1個作連接。
- 如請求項11所記載之半導體記憶裝置之製造方法,其中, 形成前述接點之步驟,係包含有: 以會使前述第3絕緣層之沿著前述層積體之各層的方向之層厚成為前述第2絕緣層之沿著前述層積體之各層的方向之層厚以上的方式,來形成前述第3絕緣層之步驟。
- 如請求項11所記載之半導體記憶裝置之製造方法,其中, 形成前述接點之步驟,係包含有: 在前述階梯部處,形成於前述層積方向上而延伸之接點孔之步驟;和 在前述接點孔之側壁處形成前述第3絕緣層之步驟;和 在前述第3絕緣層之內側填充前述第3導電層之步驟。
- 如請求項13所記載之半導體記憶裝置之製造方法,其中, 形成前述接點之步驟,係包含有: 當前述第1柱以及前述接點孔之至少其中一者之一部分或者是全體係相對於另外一者而斜交,並且前述接點孔之下端部係與前述第1柱之側面作了接觸的情況時,至少於與前述第1柱之前述芯材之間而使第3絕緣層中介存在,並在前述接點孔內而填充前述第3導電層之步驟。
- 如請求項13所記載之半導體記憶裝置之製造方法,其中, 形成前述接點之步驟,係包含有: 當前述第1柱以及前述接點孔之至少其中一者之一部分或者是全體係相對於另外一者而斜交,並且前述接點孔之下端部係與前述第1柱之側面作了接觸的情況時,藉由前述第1柱之至少前述芯材來將前述接點孔之下端部作蝕刻擋止之步驟。
- 如請求項15所記載之半導體記憶裝置之製造方法,其中, 形成前述接點之步驟,係包含有: 當前述接點孔之下端部為與前述第1柱之側面相接觸並使前述第1柱之前述芯材露出的情況時,藉由前述第3絕緣層來覆蓋前述芯材之步驟。
- 如請求項11所記載之半導體記憶裝置之製造方法,其中, 形成前述第1柱之步驟,係包含有將複數之第1柱於前述階梯部處而分散形成之步驟, 形成前述接點之步驟,係包含有將被與前述複數之第1導電層之各者作連接的複數之接點形成於前述階梯部之各階處之步驟。
- 如請求項17所記載之半導體記憶裝置之製造方法,其中, 形成前述複數之接點之步驟,係包含有: 在前述階梯部處,整批性地形成於前述層積方向上而延伸之複數之接點孔之步驟。
- 如請求項11所記載之半導體記憶裝置之製造方法,其中, 形成前述第2柱之步驟,係包含有將複數之第2柱在從前述階梯部起而朝向前述第1方向作了分離的記憶體區域處而分散形成之步驟, 形成前述第1柱之步驟,係包含有將複數之第1柱分別於前述階梯部以及前述記憶體區域處而分散形成之步驟。
- 如請求項11所記載之半導體記憶裝置之製造方法,其中,係更進而包含有: 在前述層積體上,形成使前述複數之第1導電層與前述複數之第1絕緣層1層1層地交互層積之上部層積體,並於前述上部層積體處,形成從前述階梯部之最上階起而繼續地朝向前述第2柱所被作配置之區域而升階之上部階梯部之步驟, 形成前述第1柱之步驟,係包含有於在前述層積方向上而與前述上部階梯部相重疊之前述層積體內之位置處以及前述階梯部處而分別形成複數之第1柱之步驟, 該半導體記憶裝置之製造方法,係更進而包含有: 在前述階梯部之上方位置以及前述上部階梯部而分別形成複數之第3柱,並使前述複數之第3柱之各者的下端部與前述複數之第1柱之上端部作連接之步驟,該複數之第3柱,係為於前述層積方向上延伸之絕緣體。
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