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TW202226459A - 半導體裝置 - Google Patents

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Abstract

實施方式之半導體裝置具備：積層體，其包含第1積層部分及第2積層部分，上述第1積層部分於第1方向上相互分開地積層有複數個第1導電層，且具有階梯狀之第1端部，上述第2積層部分設置於上述第1積層部分之上層側，於上述第1方向上相互分開地積層有複數個第2導電層，且具有階梯狀之第2端部；複數個柱構造，其等分別包含半導體層，上述半導體層在上述積層體內沿上述第1方向延伸；第1阻止絕緣層，其覆蓋上述第1端部之至少一部分；第2阻止絕緣層，其包含覆蓋上述第2端部之覆蓋部分、及從上述覆蓋部分延伸之延伸部分，且與上述第1阻止絕緣層隔開；及第1接點，其貫通上述第2阻止絕緣層之上述延伸部分，連接於對應之上述第1導電層。

Description

半導體裝置
實施方式主要係關於一種半導體裝置。
於沿垂直方向積層(stacked)有複數個記憶胞之三維型非揮發性記憶體中，隨著積層數增加，變得難以確實地形成接點，上述接點連接於從記憶胞延伸之配線。
實施方式提供一種能確實地形成接點之半導體裝置。
實施方式之半導體裝置具備：積層體，其包含第1積層部分及第2積層部分，上述第1積層部分於第1方向上相互分開地積層有複數個第1導電層，且具有階梯狀之第1端部，上述第2積層部分設置於上述第1積層部分之上層側，於上述第1方向上相互分開地積層有複數個第2導電層，且具有階梯狀之第2端部；複數個柱構造，其等分別包含在上述積層體內沿上述第1方向延伸之半導體層；第1阻止絕緣層，其覆蓋上述第1端部之至少一部分；第2阻止絕緣層，其包含覆蓋上述第2端部之覆蓋部分、及從上述覆蓋部分延伸之延伸部分，且與上述第1阻止絕緣層隔開；以及第1接點，其貫通上述第2阻止絕緣層之上述延伸部分，連接於對應之上述第1導電層。
以下，參照圖式說明實施方式。
(實施方式1) 圖1係模式性地表示第1實施方式之非揮發性半導體記憶裝置之整體配置構成之圖。再者，圖1及圖1以後之圖中所示之X方向、Y方向及Z方向為相互交叉之方向。更具體而言，X方向、Y方向及Z方向為相互垂直之方向。
如圖1所示，本實施方式之非揮發性半導體記憶裝置包含記憶體區域100、階梯區域(stairs region)200及周邊電路區域(peripheral circuit region)300，該等記憶體區域100、階梯區域200及周邊電路區域300配置於同一半導體基板上。
於記憶體區域100中，設置有具有三維構造之NAND(Not-And，反及)型非揮發性記憶胞陣列。具體而言，藉由沿與半導體基板之主面垂直之方向(Z方向，第1方向)排列之複數個記憶胞及複數個選擇電晶體構成NAND串，複數個NAND串與XY平面(與Z方向垂直之平面)平行地配置成陣列狀。
階梯區域200與記憶體區域100鄰接設置。如下所述，於階梯區域200之端部，連接有用以對記憶體區域100供給信號之複數個接點。
於周邊電路區域300中，設置有與設置於記憶體區域100中之記憶胞陣列相應之周邊電路。
圖2及圖3分別係模式性地表示記憶體區域100及階梯區域200之構成之剖視圖，示出了相對於XZ平面平行之方向之剖面。
於記憶體區域100及階梯區域200中，於半導體基板10上設置有積層體(stacked layer body)20。該積層體20於記憶體區域100及階梯區域200之間連續地設置。
積層體20包含第1積層部分(stacked portion)20a、設置於第1積層部分20a之上層側之第2積層部分20b、及設置於第1積層部分20a與第2積層部分20b之間之中間部分20c。
第1積層部分20a具有於Z方向上相互分開地積層有複數個第1導電層21a之構造，第2積層部分20b具有於Z方向上相互分開地積層有複數個第2導電層21b之構造。具體而言，第1積層部分20a具有於Z方向上交替地積層有複數個第1導電層21a與複數個第1絕緣層22a之構造，第2積層部分20b具有於Z方向上交替地積層有複數個第2導電層21b與複數個第2絕緣層22b之構造。再者，於下文之說明中，有時將第1導電層21a及第2導電層21b簡稱為導電層21，有時將第1絕緣層22a及第2絕緣層22b簡稱為絕緣層22。
第1積層部分20a具有由複數個台階所界定之階梯狀之第1端部E1，第2積層部分20b具有由複數個台階所界定之階梯狀之第2端部E2。1個台階係由相對於Z方向大致平行之上升部、及從上升部之上端相對於XY平面大致平行地延伸之階面部(階面)界定。各台階係由1個導電層21與1個絕緣層22構成。於本說明書中，將階面部(階面)所朝向之方向規定為上方向。
導電層21作為字元線或選擇閘極線發揮功能，絕緣層22使導電層21之間隔開並絕緣。導電層21由鎢(W)等金屬材料形成，絕緣層22由矽氧化物等絕緣材料形成。
中間部分20c包含下層部分20c1及上層部分20c2，由中間絕緣層形成。又，如圖3所示，中間部分20c包含設置於第1積層部分20a與第2積層部分20b之間的第1部分、從第1部分延伸至下述第2阻止絕緣層51之延伸部分51b之下方區域的第2部分、及從第2部分向與設置有第1部分之方向相反之方向延伸的第3部分。中間部分20c由與下述第1阻止絕緣層41之材料及第2阻止絕緣層51之材料不同之材料形成。具體而言，中間絕緣層由矽氧化物形成，中間絕緣層之厚度，較第1絕緣層22a之厚度及第2絕緣層22b之厚度厚。
於記憶體區域100中設置有複數個柱構造30，該等柱構造30分別包含在積層體20內沿Z方向延伸之半導體層。
柱構造30包含第1柱部分30a、第2柱部分30b、及介置於第1柱部分30a與第2柱部分30b之間之中間柱部分30c。第1柱部分30a由第1積層部分20a包圍，第2柱部分30b由第2積層部分20b包圍，中間柱部分30c由中間部分20c包圍。
藉由柱構造30及包圍柱構造30之複數個導電層21來構成NAND串。NAND串包含串聯連接之複數個記憶胞、設置於複數個記憶胞之上層側且相對於複數個記憶胞串聯連接之上部選擇電晶體(汲極側選擇電晶體)、及設置於複數個記憶胞之下層側且相對於複數個記憶胞串聯連接之下部選擇電晶體(源極側選擇電晶體)。
圖4係模式性地表示記憶體區域100所包含之柱構造30之一配置例的俯視圖。如圖4所示，與XY平面平行地排列有複數個柱構造30，各柱構造30由積層體20包圍。
圖5A及圖5B分別係模式性地表示由導電層21及柱構造30構成之記憶胞部之詳細構成的剖視圖。圖5A係與Z方向平行之方向之剖視圖，圖5B係與Z方向垂直之方向之剖視圖。
於記憶胞部中，柱構造30包含半導體層31、隧道絕緣層32、電荷蓄積層(charge storage layer)33、阻擋絕緣層34及芯絕緣層35。半導體層31、隧道絕緣層32、電荷蓄積層33及阻擋絕緣層34均具有圓筒狀之形狀，芯絕緣層35具有圓柱狀之形狀。更具體而言，半導體層31包圍芯絕緣層35之側面，隧道絕緣層32包圍半導體層31之側面，電荷蓄積層33包圍隧道絕緣層32之側面，阻擋絕緣層34包圍電荷蓄積層33之側面。例如，半導體層31由矽形成，隧道絕緣層32由矽氧化物形成，電荷蓄積層33由矽氮化物形成，阻擋絕緣層34由矽氧化物形成，芯絕緣層35由矽氧化物形成。
包圍柱構造30之導電層21作為閘極電極發揮功能，由導電層21之作為閘極電極發揮功能之部分及柱構造30之由導電層21包圍之部分構成記憶胞。
再者，選擇電晶體部之構成亦與圖5A及圖5B所示之記憶胞部之構成相同。於選擇電晶體部中，隧道絕緣層32、電荷蓄積層33及阻擋絕緣層34作為閘極絕緣層發揮功能。
於圖3所示之階梯區域200中，如上所述，積層體20之第1積層部分20a及第2積層部分20b分別具有第1端部E1及第2端部E2。該等第1端部E1及第2端部E2由相互隔開之第1阻止絕緣層41及第2阻止絕緣層51之至少任一者覆蓋。
於圖3所示之例中，第1端部E1之一部分由第1阻止絕緣層41覆蓋。換言之，第1阻止絕緣層41沿著第1端部E1之一部分設置。第1阻止絕緣層41作為形成下述接觸孔時之蝕刻終止層發揮功能，由矽氮化物形成。
於第1阻止絕緣層41之下層側，設置有第1下層絕緣層42。於圖3所示之例中，第1下層絕緣層42包含從位於第1阻止絕緣層41之下之部分延伸之部分。即，第1下層絕緣層42包含設置於第1積層部分20a與第1阻止絕緣層41之間且未設置於下述第2阻止絕緣層51之延伸部分51b之下方的第1部分、及從第1部分延伸至第2阻止絕緣層51之延伸部分51b之下方區域的第2部分。第1下層絕緣層42由與第1阻止絕緣層41之材料及第2阻止絕緣層51之材料不同之材料形成。具體而言，第1下層絕緣層42由矽氧化物形成。
第1阻止絕緣層41由第1層間絕緣層(interlayer insulating layer)43覆蓋。第1層間絕緣層43由與第1阻止絕緣層41之材料及第2阻止絕緣層51之材料不同之材料形成。具體而言，第1層間絕緣層43由矽氧化物形成。
第2積層部分20b之第2端部E2由第2阻止絕緣層51覆蓋。換言之，第2阻止絕緣層51係沿著第2端部E2設置。該第2阻止絕緣層51包含覆蓋第2端部E2之覆蓋部分51a、及從覆蓋部分51a延伸之延伸部分51b。即，第2阻止絕緣層51包含延伸部分51b，該延伸部分51b向第1端部E1之上方延伸，且從Z方向觀察時與第1端部E1之一部分重疊。第2阻止絕緣層51作為形成下述接觸孔時之蝕刻終止層發揮功能，由矽氮化物形成。
於第2阻止絕緣層51之下層側，設置有第2下層絕緣層52。於圖3所示之例中，第2下層絕緣層52亦包含從位於第2阻止絕緣層51之下之部分延伸之部分。即，第2下層絕緣層52包含設置於第2積層部分20b與第2阻止絕緣層之覆蓋部分51a之間的第1部分、從第1部分延伸至第2阻止絕緣層51之延伸部分51b之下方區域的第2部分、及從第2部分向與設置有第1部分之方向相反之方向延伸的第3部分。第2下層絕緣層52由與第1阻止絕緣層41之材料及第2阻止絕緣層51之材料不同之材料形成。具體而言，第2下層絕緣層52由矽氧化物形成。
第2阻止絕緣層51由第2層間絕緣層53覆蓋。第2層間絕緣層53由與第1阻止絕緣層41之材料及第2阻止絕緣層51之材料不同之材料形成。具體而言，第2層間絕緣層53由矽氧化物形成。
於第1積層部分20a之端部E1，在第1導電層21a上連接有接點60a～60d。又，於第2積層部分20b之端部E2，在第2導電層21b上連接有接點60e～60g。
具體而言，接點(第2接點)60a及60b之各者貫通第2層間絕緣層53、第2下層絕緣層52之上述第3部分、積層體20之中間部分(中間絕緣層)20c之上述第3部分、第1層間絕緣層43、第1阻止絕緣層41及第1下層絕緣層42之上述第1部分，而連接於對應之第1導電層21a。
接點(第1接點)60c及60d之各者貫通第2層間絕緣層53、第2阻止絕緣層51之延伸部分51b、第2下層絕緣層52之上述第2部分、積層體20之中間部分(中間絕緣層)20c之上述第2部分、第1層間絕緣層43及第1下層絕緣層42之上述第2部分，而連接於對應之第1導電層21a。
接點(第3接點)60e、60f及60g之各者貫通第2層間絕緣層53、第2阻止絕緣層51及第2下層絕緣層52之上述第1部分，而連接於對應之第2導電層21b。
根據上述內容可知，於本實施方式中，連接於第1導電層21a之接點60a～60d之中，接點60a及60b於不貫通第2阻止絕緣層51且貫通第1阻止絕緣層41之情況下連接於對應之第1導電層21a。接點60c及60d於貫通第2阻止絕緣層51且不貫通第1阻止絕緣層41之情況下連接於對應之第1導電層21a。接點60d連接於第1積層部分20a之最上層之第1導電層21a，接點60c連接於第1積層部分20a之從最上層數起第2個第1導電層21a。
又，於階梯區域200中，設置有貫通積層體20等之複數個支持構造70。該支持構造70於下述替換程序中發揮支持功能。
繼而，說明本實施方式之非揮發性半導體記憶裝置之製造方法。
圖6A～圖6N係模式性地表示本實施方式之非揮發性半導體記憶裝置之製造方法的剖視圖。
首先，如圖6A所示，於半導體基板10上形成積層膜81，於積層膜81上形成矽氧化物層82，於矽氧化物層82上形成矽氮化物層83。積層膜81具有於Z方向上交替地積層有複數個絕緣層22a與複數個犧牲層(sacrificial layer)23a之構造。絕緣層22a由矽氧化物形成，犧牲層23a由矽氮化物形成。接著，將積層膜81、矽氧化物層82及矽氮化物層83圖案化，而形成階梯狀之構造。
其次，如圖6B所示，以覆蓋藉由圖6A之步驟所獲得之構造之方式，形成矽氧化物層來作為第1下層絕緣層42，進而形成矽氮化物層來作為第1阻止絕緣層41。
繼而，如圖6C所示，藉由RIE(reactive ion etching，反應性離子蝕刻)將第1阻止絕緣層41圖案化。
繼而，如圖6D所示，以覆蓋藉由圖6C之步驟所獲得之構造之方式，形成矽氧化物層來作為第1層間絕緣層43。
繼而，如圖6E所示，藉由CMP(chemical mechanical polishing，化學機械拋光)及回蝕來進行平坦化處理。藉由該平坦化處理，矽氮化物層83被去除，第1層間絕緣層43之厚度及矽氧化物層82之厚度減少。
繼而，如圖6F所示，以覆蓋藉由圖6E之步驟所獲得之構造之方式，形成矽氧化物層84。
繼而，如圖6G所示，於藉由圖6F之步驟所獲得之構造中形成複數個孔，利用特定材料嵌埋該等孔來形成複數個特定材料層圖案85。
繼而，如圖6H所示，於藉由圖6G之步驟所獲得之構造上形成積層膜86。積層膜86具有於Z方向上交替地積層有複數個絕緣層22b與複數個犧牲層23b之構造。絕緣層22b由矽氧化物形成，犧牲層23b由矽氮化物形成。繼而，將該積層膜86圖案化而形成階梯狀之構造。
繼而，如圖6I所示，以覆蓋藉由圖6H之步驟所獲得之構造之方式，形成矽氧化物層作為第2下層絕緣層52，進而形成矽氮化物層作為第2阻止絕緣層51。
繼而，如圖6J所示，藉由RIE將第2阻止絕緣層51圖案化。
繼而，如圖6K所示，以覆蓋藉由圖6J之步驟所獲得之構造之方式，形成矽氧化物層作為第2層間絕緣層53。
繼而，如圖6L所示，於藉由圖6K之步驟所獲得之構造中形成複數個孔。具體而言，形成到達複數個特定材料層圖案85之預備之複數個孔，進而去除特定材料層，藉此形成從第2層間絕緣層53之上表面到達半導體基板10之上表面之複數個孔。進而，利用矽氧化物嵌埋該等複數個孔，藉此形成複數個支持構造70。
繼而，如圖6M所示，進行替換程序。具體而言，首先，於藉由圖6L之步驟所獲得之構造形成狹縫圖案(未圖示)，藉由經由狹縫圖案進行之選擇性蝕刻去除第1犧牲層23a及第2犧牲層23b，而形成複數個空隙。此時，可藉由支持構造70支持第1絕緣層22a及第2絕緣層22b。繼而，藉由經由狹縫圖案利用鎢(W)等金屬材料嵌埋空隙，而形成第1導電層21a及第2導電層21b。以此方式，形成包含第1積層部分20a、第2積層部分20b及中間部分20c之積層體20。其後，狹縫圖案被絕緣材料或絕緣材料與導電材料之積層構造嵌埋。
繼而，如圖6N所示，藉由RIE，於藉由圖6M之步驟所獲得之構造中形成複數個接觸孔61a～61g。
圖7A～圖7C係模式性地表示接觸孔61a～61g之形成方法之剖視圖。再者，於圖7A～圖7C中，僅圖示了接觸孔61b及61c。
首先，如圖7A所示，形成接觸孔61b1及61c1直至第1阻止絕緣層41之中途及第2阻止絕緣層51之中途。
繼而，如圖7B所示，形成接觸孔61b2及61c2直至第1下層絕緣層42之中途及第2下層絕緣層52之中途。
其後，如圖7C所示，以到達第1導電層21a之方式形成接觸孔61b及61c。藉此，如圖6N所示，形成接觸孔61a～61g。
於圖6N之步驟之後，藉由利用金屬材料嵌埋接觸孔61a～61g，而形成如圖3所示之接點60a～60g。
如上所述，於本實施方式中，第2阻止絕緣層51包含延伸部分51b，連接於第1導電層21a之接點60a～60d中之接點60c及60d貫通第2阻止絕緣層51之延伸部分51b，而連接於對應之第1導電層21a。藉由此種構成，於本實施方式中，如下所述，能確實地形成接點60a～60g。
根據圖3亦可知，接點60a～60g之高度存在較大差異。因此，接觸孔61a～61g之深度亦存在較大差異。為了藉由共通之蝕刻步驟形成此種深度差異較大之接觸孔61a～61g，而設置作為蝕刻終止層發揮功能之第1阻止絕緣層41及第2阻止絕緣層51。然而，即便設置此種第1阻止絕緣層41及第2阻止絕緣層51，亦不容易藉由共通之蝕刻步驟形成深度差異較大之接觸孔61a～61g。
假設第2阻止絕緣層51不具有延伸部分51b，則例如可採用如下構成：使第1阻止絕緣層41延伸，從而接觸孔61c及61d貫通第1阻止絕緣層41。然而，於使用此種構成之情形時，有第1阻止絕緣層41變薄，無法充分地發揮作為蝕刻終止層之功能的擔憂。
具體而言，於採用如上所述之構成之情形時，於圖6E之步驟中進行回蝕處理時，第1阻止絕緣層41之位於最上層側之部分(位於第1積層部分20a之最上級台階之階面上之部分)亦被蝕刻，於該部分，第1阻止絕緣層41之厚度減小。因此，於圖6N之步驟中形成接觸孔61a～61g時，第1阻止絕緣層41無法充分地發揮作為蝕刻終止層之功能，而有接觸孔61d穿透對應之第1導電層21a，並到達下層側之第1導電層21a之擔憂。結果有接點60d到達較對應之第1導電層21a更靠下層側之第1導電層21a之擔憂。
於本實施方式中，第1阻止絕緣層41未延伸至第1積層部分20a之最上級台階，因此於進行圖6E之回蝕處理時，第1阻止絕緣層41不會被蝕刻，第1阻止絕緣層41之厚度不會減小。於本實施方式中，第2阻止絕緣層51具有延伸部分51b，因此對接觸孔61c及61d而言，第2阻止絕緣層51之延伸部分51b代替第1阻止絕緣層41發揮作為蝕刻終止層之功能。該延伸部分51b於在圖6N之步驟中形成接觸孔61c及61d時，具有充分之厚度，能充分地發揮作為蝕刻終止層之功能。
因此，本實施方式中，能防止如上所述之問題，從而能確實地形成接點。
再者，於上文中，說明了連接於第1導電層21a之接點60a～60d中之接點60c及60d於貫通第2阻止絕緣層51且不貫通第1阻止絕緣層41之情況下連接於對應之第1導電層21a之情形，但本實施方式並不限定於此。例如，亦可變更第1阻止絕緣層41及第2阻止絕緣層51之圖案，僅使連接於第1導電層21a之接點60a～60d中之接點60d於貫通第2阻止絕緣層51且不貫通第1阻止絕緣層41之情況下連接於對應之第1導電層21a。又，亦可構成為連接於第1積層部分20a中之上層側之第1導電層21a的3個以上接點60於貫通第2阻止絕緣層51且不貫通第1阻止絕緣層41之情況下連接於對應之第1導電層21a。
(實施方式2) 繼而，對第2實施方式進行說明。再者，基本事項與第1實施方式相同，省略對第1實施方式中已說明過之事項之說明。
圖8係模式性地表示第2實施方式之非揮發性半導體記憶裝置之階梯區域200之構成的剖視圖，示出了與XZ平面平行之方向之剖面。
於本實施方式中，亦與第1實施方式同樣，第2阻止絕緣層51包含覆蓋第2端部E2之覆蓋部分51a、及從覆蓋部分51a延伸之延伸部分51b。
又，於本實施方式中，第1阻止絕緣層41之一部分存在於第2阻止絕緣層51之延伸部分51b之下方。即，從Z方向觀察時，第2阻止絕緣層51之延伸部分51b與第1阻止絕緣層41重疊。因此，於本實施方式中，接點60d貫通第2阻止絕緣層51之延伸部分51b及第1阻止絕緣層41而連接於對應之第1導電層21a。即，接點60d連接於第1積層部分20a之最上層之第1導電層21a。
又，於本實施方式中，於位於第1積層部分20a之最上級台階之階面上的部分且為第1阻止絕緣層41之位於最上層側之最上部分，第1阻止絕緣層41之厚度減小。
又，於本實施方式中，第1層間絕緣層43覆蓋除第1阻止絕緣層41之最上部分以外之第1阻止絕緣層41，接點(第1接點)60d不經由第1層間絕緣層43而是經由第1阻止絕緣層41之最上部分連接於第1導電層21a。
繼而，參照圖9A～圖9D說明本實施方式之非揮發性半導體記憶裝置之製造方法。基本之製造方法與上述第1實施方式之製造方法相同，省略對第1實施方式中已說明過之事項之說明。
於進行與第1實施方式之圖6A及圖6B之步驟相同之步驟之後，如圖9A所示，藉由與第1實施方式之圖6C之步驟相同之步驟，將第1阻止絕緣層41圖案化。但是，本實施方式之第1阻止絕緣層41之圖案與第1實施方式之第1阻止絕緣層41之圖案不同。
繼而，如圖9B所示，藉由與第1實施方式之圖6D之步驟相同之步驟，形成第1層間絕緣層43。
繼而，如圖9C所示，藉由與第1實施方式之圖6E之步驟相同之步驟進行平坦化處理。藉由該平坦化處理，矽氮化物層83被去除，第1阻止絕緣層41之厚度、第1層間絕緣層43之厚度及矽氧化物層82之厚度減小。
繼而，進行與第1實施方式之圖6F～圖6M之步驟相同之步驟之後，如圖9D所示，藉由與第1實施方式之圖6N之步驟相同之步驟形成接觸孔61a～61g。但是，本實施方式之第2阻止絕緣層51之圖案與第1實施方式之第2阻止絕緣層51之圖案不同。即，向第1端部E1之上方延伸之第2阻止絕緣層51之延伸部分51b於形成對應於第1導電層21a而設置之接觸孔61a～61d中之接觸孔61c與接觸孔61d之各位置之中間終止，未延伸至形成接觸孔61c之位置上。
圖10A～圖10C係模式性地表示接觸孔61a～61g之形成方法之剖視圖。再者，於圖10A～圖10C中，僅圖示了接觸孔61c及61d。
首先，如圖10A所示，形成接觸孔61c1及61d1直至第1阻止絕緣層41之中途及第2阻止絕緣層51之中途。
繼而，如圖10B所示，形成接觸孔61c2及61d2直至第1下層絕緣層42之中途及第2下層絕緣層52之中途。
其後，如圖10C所示，藉由以到達第1導電層21a之方式形成接觸孔61c及61d，而如圖9D所示，形成接觸孔61a～61g。
於圖9D之步驟之後，藉由利用金屬材料嵌埋接觸孔61a～61g，而形成如圖8所示之接點60a～60g。
如上所述，於本實施方式中，第2阻止絕緣層51亦包含延伸部分51b。而且，連接於第1導電層21a之接點60a～60d中之接點60d貫通第2阻止絕緣層51之延伸部分51b及第1阻止絕緣層41而連接於對應之第1導電層21a。藉由此種構成，於本實施方式中，如下所述，亦能確實地形成接點60a～60g。
於本實施方式中，於圖9C之步驟中進行回蝕處理時，第1阻止絕緣層41之位於最上層側之部分(位於第1積層部分20a之最上級台階之階面上之部分)亦被蝕刻，於該部分，第1阻止絕緣層41之厚度減小。因此，第1阻止絕緣層41之被接點60d所貫通之部分附近之厚度變薄。
假設第2阻止絕緣層51不具有延伸部分51b，則於形成接觸孔61d時，變為僅使用第1阻止絕緣層41之厚度變薄之部分作為蝕刻終止層，有第1阻止絕緣層41變得無法充分地發揮作為蝕刻終止層之功能之擔憂。
於本實施方式中，第2阻止絕緣層51具有延伸部分51b，因此於圖9D之步驟中形成接觸孔61a～61g時，該延伸部分51b充分地發揮作為蝕刻終止層之功能。又，於形成接觸孔61d時，除了要對第2阻止絕緣層51之延伸部分51b進行蝕刻以外，還要進而對第1阻止絕緣層41進行蝕刻，但由於第1阻止絕緣層41之厚度變薄，故而能相對容易地進行蝕刻。
因此，於本實施方式中，亦能確實地形成接點60a～60g。
再者，上述第1及第2實施方式中，圖3及圖8之剖面中之各台階由1個導電層21與1個絕緣層22構成，但亦可針對各台階設置2個以上導電層21與2個以上絕緣層22。此種情形時，例如，只要沿著圖3及圖8之Y方向形成由1個導電層21與1個絕緣層22構成之台階即可。又，圖1所示之周邊電路區域300亦可以從Z方向觀察時與記憶體區域100及階梯區域200重疊之方式配置於記憶體區域100及階梯區域200與半導體基板之間。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，可於不脫離發明主旨之範圍內，進行各種省略、替換及變更。該等實施方式或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2020-209831號(申請日：2020年12月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:半導體基板 20:積層體 20a:第1積層部分 20b:第2積層部分 20c:中間部分 20c1:下層部分 20c2:上層部分 21:導電層 21a:第1導電層 21b:第2導電層 22:絕緣層 22a:第1絕緣層 22b:第2絕緣層 23a:犧牲層(第1犧牲層) 23b:犧牲層(第2犧牲層) 30:柱構造 30a:第1柱部分 30b:第2柱部分 30c:中間柱部分 31:半導體層 32:隧道絕緣層 33:電荷蓄積層 34:阻擋絕緣層 35:芯絕緣層 41:第1阻止絕緣層 42:第1下層絕緣層 43:第1層間絕緣層 51:第2阻止絕緣層 51a:覆蓋部分 51b:延伸部分 52:第2下層絕緣層 53:第2層間絕緣層 60a, 60b:接點(第2接點) 60c, 60d:接點(第1接點) 60e, 60f, 60g:接點(第3接點) 61a~61g:接觸孔 61b1, 61c1, 61d1:接觸孔 61b2, 61c2, 61d2:接觸孔 70:支持構造 81:積層膜 82:矽氧化物層 83:矽氮化物層 84:矽氧化物層 85:特定材料層圖案 86:積層膜 100:記憶體區域 200:階梯區域 300:周邊電路區域 E1:第1端部 E2:第2端部
圖1係模式性地表示第1實施方式之非揮發性半導體記憶裝置之整體配置構成之圖。 圖2係模式性地表示第1實施方式之非揮發性半導體記憶裝置之記憶體區域之構成的剖視圖。 圖3係模式性地表示第1實施方式之非揮發性半導體記憶裝置之階梯區域之構成的剖視圖。 圖4係關於第1實施方式，模式性地表示記憶體區域所包含之柱構造之一配置例的俯視圖。 圖5A及圖5B分別係關於第1實施方式，模式性地表示記憶胞部之詳細構成之剖視圖。 圖6A～圖6N分別係模式性地表示第1實施方式之非揮發性半導體記憶裝置之製造方法之一部分的剖視圖。 圖7A～圖7C分別係關於第1實施方式，模式性地表示接觸孔之形成方法之一部分之剖視圖。 圖8係模式性地表示第2實施方式之非揮發性半導體記憶裝置之階梯區域之構成的剖視圖。 圖9A～圖9D分別係模式性地表示第2實施方式之非揮發性半導體記憶裝置之製造方法之一部分的剖視圖。 圖10A～圖10C分別係關於第2實施方式，模式性地表示接觸孔之形成方法之一部分之剖視圖。
10:半導體基板
20:積層體
20a:第1積層部分
20b:第2積層部分
20c:中間部分
20c1:下層部分
20c2:上層部分
21a:第1導電層
21b:第2導電層
22a:第1絕緣層
22b:第2絕緣層
41:第1阻止絕緣層
42:第1下層絕緣層
43:第1層間絕緣層
51:第2阻止絕緣層
51a:覆蓋部分
51b:延伸部分
52:第2下層絕緣層
53:第2層間絕緣層
60a，60b:接點(第2接點)
60c,60d:接點(第1接點)
60e,60f,60g:接點(第3接點)
70:支持構造
200:階梯區域
E1:第1端部
E2:第2端部

Claims (20)

  1. 一種半導體裝置，其包含： 積層體，其包含：第1積層部分及第2積層部分，上述第1積層部分於第1方向上相互分開地積層有複數個第1導電層，且具有階梯狀之第1端部，上述第2積層部分設置於上述第1積層部分之上層側，於上述第1方向上相互分開地積層有複數個第2導電層，且具有階梯狀之第2端部； 複數個柱構造，其等分別包含半導體層，上述半導體層在上述積層體內沿上述第1方向延伸； 第1阻止絕緣層，其覆蓋上述第1端部之至少一部分； 第2阻止絕緣層，其包含覆蓋上述第2端部之覆蓋部分、及從上述覆蓋部分延伸之延伸部分，且與上述第1阻止絕緣層隔開；及 第1接點，其貫通上述第2阻止絕緣層之上述延伸部分，連接於對應之上述第1導電層。
  2. 如請求項1之半導體裝置，其進而包含： 第2接點，其不貫通上述第2阻止絕緣層，而貫通上述第1阻止絕緣層，且連接於對應之上述第1導電層。
  3. 如請求項1之半導體裝置，其中上述第1接點不貫通上述第1阻止絕緣層而連接於上述對應之第1導電層。
  4. 如請求項2之半導體裝置，其中上述第1接點貫通上述第1阻止絕緣層而連接於上述對應之第1導電層。
  5. 如請求項4之半導體裝置，其中上述第1阻止絕緣層係：上述第1接點所貫通之部分之厚度較上述第2接點所貫通之部分之厚度薄。
  6. 如請求項1之半導體裝置，其中上述第1及第2阻止絕緣層包含矽及氮。
  7. 如請求項1之半導體裝置，其進而包含： 第1下層絕緣層，其設置於上述第1積層部分與上述第1阻止絕緣層之間，由與上述第1及第2阻止絕緣層之材料不同之材料形成；且 上述第1接點貫通上述第1下層絕緣層。
  8. 如請求項1之半導體裝置，其進而包含： 第2下層絕緣層，其由與上述第1及第2阻止絕緣層之材料不同之材料形成，且包含設置於上述第2積層部分與上述第2阻止絕緣層之上述覆蓋部分之間的第1部分、及自上述第1部分延伸至上述第2阻止絕緣層之上述延伸部分之下方區域的第2部分；且 上述第1接點貫通上述第2下層絕緣層之上述第2部分。
  9. 如請求項1之半導體裝置，其中上述積層體進而包含由與上述第1及第2阻止絕緣層之材料不同之材料形成之中間部分； 上述中間部分包含：設置於上述第1積層部分與上述第2積層部分之間的第1部分、及從上述第1部分延伸至上述第2阻止絕緣層之上述延伸部分之下方區域的第2部分；且 上述第1接點貫通上述中間部分之上述第2部分。
  10. 如請求項2之半導體裝置，其進而包含： 第1層間絕緣層，其覆蓋上述第1阻止絕緣層之至少一部分，且由與上述第1及第2阻止絕緣層之材料不同之材料形成；及 第2層間絕緣層，其覆蓋上述第2阻止絕緣層，且由與上述第1及第2阻止絕緣層之材料不同之材料形成；且 上述第2接點貫通上述第1及第2層間絕緣層。
  11. 如請求項1之半導體裝置，其進而包含： 第3接點，其貫通上述第2阻止絕緣層而連接於對應之上述第2導電層。
  12. 如請求項11之半導體裝置，其進而包含： 第1層間絕緣層，其覆蓋上述第1阻止絕緣層之至少一部分，且由與上述第1及第2阻止絕緣層之材料不同之材料形成；及 第2層間絕緣層，其覆蓋上述第2阻止絕緣層，且由與上述第1及第2阻止絕緣層之材料不同之材料形成；且 上述第3接點貫通上述第2層間絕緣層。
  13. 如請求項11之半導體裝置，其進而包含： 第2下層絕緣層，其由與上述第1及第2阻止絕緣層之材料不同之材料形成，且包含設置於上述第2積層部分與上述第2阻止絕緣層之上述覆蓋部分之間的第1部分、及從上述第1部分延伸至上述第2阻止絕緣層之上述延伸部分之下方區域的第2部分；且 上述第3接點貫通上述第2下層絕緣層之上述第1部分。
  14. 如請求項1之半導體裝置，其中上述第1積層部分於上述第1方向上交替地積層有上述複數個第1導電層與複數個第1絕緣層， 上述第2積層部分於上述第1方向上交替地積層有上述複數個第2導電層與複數個第2絕緣層。
  15. 如請求項14之半導體裝置，其中上述積層體進而包含設置於上述第1積層部分與上述第2積層部分之間的中間絕緣層， 上述中間絕緣層之厚度係：較上述複數個第1絕緣層之各者之厚度、及上述複數個第2絕緣層之各者之厚度厚。
  16. 一種半導體裝置，其包含： 積層體，其包含：第1積層部分及第2積層部分，上述第1積層部分於第1方向上相互分開地積層有複數個第1導電層，且具有階梯狀之第1端部，上述第2積層部分設置於上述第1積層部分之上層側，於上述第1方向上相互分開地積層有複數個第2導電層，且具有階梯狀之第2端部； 複數個柱構造，其等分別包含在上述積層體內沿上述第1方向延伸之半導體層； 第1絕緣層，其覆蓋上述第1端部之至少一部分； 第2絕緣層，其包含覆蓋上述第2端部之覆蓋部分、及從上述覆蓋部分延伸之延伸部分，且與上述第1絕緣層隔開； 第3絕緣層，其覆蓋上述第1絕緣層及上述第2絕緣層之上方；及 第1接點，其貫通上述第2絕緣層之上述延伸部分、及上述第3絕緣層，連接於對應之上述第1導電層；且 上述第1絕緣層與上述第3絕緣層之材料不同，上述第2絕緣層與上述第3絕緣層之材料不同。
  17. 如請求項16之半導體裝置，其中上述第1接點不貫通上述第1絕緣層而連接於上述對應之第1導電層。
  18. 如請求項16之半導體裝置，其中上述第1接點貫通上述第1絕緣層而連接於上述對應之第1導電層。
  19. 如請求項16之半導體裝置，其中上述第1及第2絕緣層包含矽及氮，上述第3絕緣層包含矽及氧。
  20. 如請求項16之半導體裝置，其中上述積層體進而包含： 設置於上述第1積層部分與上述第2積層部分之間的第4絕緣層， 上述第1積層部分係於上述第1方向上交替地積層有上述複數個第1導電層與複數個第5絕緣層， 上述第2積層部分係於上述第1方向上交替地積層有上述複數個第2導電層與複數個第6絕緣層， 上述第4絕緣層之厚度係：較上述複數個第5絕緣層之各者之厚度、及上述複數個第6絕緣層之各者之厚度厚。
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