Nothing Special   »   [go: up one dir, main page]

TW202217958A - 蝕刻方法及電漿處理裝置 - Google Patents

蝕刻方法及電漿處理裝置 Download PDF

Info

Publication number
TW202217958A
TW202217958A TW110133555A TW110133555A TW202217958A TW 202217958 A TW202217958 A TW 202217958A TW 110133555 A TW110133555 A TW 110133555A TW 110133555 A TW110133555 A TW 110133555A TW 202217958 A TW202217958 A TW 202217958A
Authority
TW
Taiwan
Prior art keywords
film
pulse
substrate
etching
voltage
Prior art date
Application number
TW110133555A
Other languages
English (en)
Inventor
髙橋慎伍
山谷将吾
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2021128960A external-priority patent/JP2022049667A/ja
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW202217958A publication Critical patent/TW202217958A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32146Amplitude modulation, includes pulsing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • H01J37/32449Gas control, e.g. control of the gas flow
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

本發明之蝕刻方法包含工序(a),該工序(a)係於電漿處理裝置之腔室內產生處理氣體之電漿。電漿係於腔室內在具有下部電極之基板支持器上載置有基板之狀態下產生。基板具有膜與遮罩。遮罩設置於膜之上。蝕刻方法進而包含工序(b),該工序(b)係將負直流電壓之脈衝週期性地施加至下部電極而將來自電漿之離子供給至基板,藉此對膜進行蝕刻。於工序(b)中,以基板之負電位之絕對值具有與膜之蝕刻進展對應的增加趨勢之方式,使脈衝之電壓位準至少變更一次。

Description

蝕刻方法及電漿處理裝置
本發明之例示性實施方式係關於一種蝕刻方法及電漿處理裝置。
電漿處理裝置用於對基板進行電漿處理。電漿處理裝置具備腔室及基板保持電極。基板保持電極設置於腔室內。基板保持電極保持載置於其主面上之基板。日本專利特開2009-187975號公報(以下,稱為「專利文獻1」)中記載有該電漿處理裝置之一種。
專利文獻1中記載之電漿處理裝置進而具備高頻產生裝置及DC(direct current,直流電)負脈衝產生裝置。高頻產生裝置對基板保持電極施加高頻電壓。高頻產生裝置交替切換高頻電壓之接通與斷開。DC負脈衝產生裝置根據高頻電壓之接通與斷開之時序來對基板保持電極施加DC負脈衝電壓。專利文獻1記載之電漿處理裝置中,供給至基板之離子之能量於將DC負脈衝電壓施加至基板保持電極時達到最大。供給至基板之離子之能量於不將DC負脈衝電壓施加至基板時達到最小。
本發明提供一種提高形成於膜上之開口之垂直性,及相對於遮罩之蝕刻而提高膜之蝕刻選擇性之技術。
一個例示性實施方式中,提供一種蝕刻方法。蝕刻方法包含如下工序:於設置在電漿處理裝置之腔室內之基板支持器上載置基板。基板具有膜與遮罩。遮罩設置於膜之上。蝕刻方法進而包含如下工序:對載置於基板支持器上之基板之膜進行蝕刻。蝕刻工序包含工序(a):於腔室內產生處理氣體之電漿。蝕刻工序進而包含工序(b):將電壓之脈衝週期性地施加至基板支持器內之下部電極而將來自電漿之離子供給至基板,藉此對膜進行蝕刻。於工序(b)中,以基板之負電位之絕對值具有與膜之蝕刻進展對應的增加趨勢之方式,使脈衝之電壓位準至少變更一次。
根據一個例示性實施方式,能提高形成於膜上之開口之垂直性,及相對於遮罩之蝕刻而提高膜之蝕刻選擇性。
以下,對各種例示性實施方式進行說明。
一個例示性實施方式中,提供一種蝕刻方法。蝕刻方法包含如下工序:於設置於電漿處理裝置之腔室內之基板支持器上載置基板。基板具有膜與遮罩。遮罩設置於膜之上。蝕刻方法進而包含如下工序:對載置於基板支持器上之基板之膜進行蝕刻。蝕刻工序包含工序(a):於腔室內產生處理氣體之電漿。蝕刻工序進而包含工序(b):將電壓之脈衝週期性地施加至基板支持器內之下部電極而將來自電漿之離子供給至基板,藉此對膜進行蝕刻。於工序(b)中,以基板之負電位之絕對值具有與膜之蝕刻進展對應的增加趨勢之方式,使脈衝之電壓位準至少變更一次。
上述實施方式中,當形成於基板之膜上之開口的深度較淺時,基板之負電位之絕對值相對較小,因此,使用具有相對較低能量之離子對膜進行蝕刻。又,當形成於基板之膜上之開口的深度較深時,基板之負電位之絕對值相對較大,因此使用具有相對較高能量之離子對膜進行蝕刻。開口之深度較淺時所使用之具有相對較低能量之離子將抑制遮罩之蝕刻,因此相對於遮罩之蝕刻而提高膜之蝕刻選擇性。又,開口之深度較淺時所使用之具有相對較低能量之離子,可抑制形成於膜上之開口之垂直性之劣化。又,開口之深度較深時所使用之具有相對較高能量的離子會提高膜之蝕刻速率,藉此,相對於遮罩之蝕刻而提高膜之蝕刻選擇性。又,開口之深度較深時所使用之具有相對較高能量的離子會提高形成於膜上之開口之垂直性。因此,根據上述實施方式,提高形成於膜上之開口之垂直性,及相對於遮罩之蝕刻而提高膜之蝕刻選擇性。
一個例示性實施方式中,脈衝可為負電壓之脈衝、或負直流電壓之脈衝。工序(b)中,亦可以脈衝電壓之絕對值具有與膜之蝕刻進展對應的增加趨勢之方式,將脈衝電壓之絕對值至少增加一次。
上述實施方式中,當形成於基板之膜上之開口的深度較淺時,將具有相對較低絕對值之負電壓之脈衝供給至下部電極,使用具有相對較低能量之離子對膜進行蝕刻。又,當形成於基板之膜上之開口的深度較深時,將具有相對較高絕對值之負電壓之脈衝供給至下部電極,使用具有相對較高能量之離子對膜進行蝕刻。
一個例示性實施方式中,於工序(b)中,亦可將脈衝之工作比設定為20%以下。
一個例示性實施方式中,於工序(b)中,亦可以脈衝之工作比具有與膜之蝕刻進展對應的減少趨勢之方式,將脈衝之工作比至少減少一次。一個例示性實施方式中,於工序(b)中,亦可使脈衝之工作比以具有15%以上且20%以下之比之方式減少。根據該實施方式,能夠抑制膜之蝕刻速率之降低,並且能夠進而抑制遮罩之蝕刻。
一個例示性實施方式中,於工序(b)中,亦可使脈衝之工作比階段性地或逐漸地減少。
一個例示性實施方式中,於工序(b)中,亦可使脈衝電壓之絕對值階段性地或逐漸地增加。
另一例示性實施方式之蝕刻方法包含如下工序:於設置在電漿處理裝置之腔室內之基板支持器上載置基板。基板具有膜與遮罩。遮罩設置於膜之上。蝕刻方法進而包含如下工序:對載置於基板支持器上之基板之膜進行蝕刻。蝕刻工序包含工序(a):於電漿處理裝置之腔室內產生處理氣體之電漿。蝕刻工序進而包含工序(b):將電壓之脈衝週期性地施加至基板支持器內之下部電極而將來自電漿之離子供給至基板,藉此對膜進行蝕刻。於工序(b)中,以脈衝之工作比具有與膜之蝕刻進展對應的減少趨勢之方式,將脈衝之工作比至少減少一次。一個例示性實施方式中,脈衝亦可為負電壓之脈衝、或負直流電壓之脈衝。
一個例示性實施方式中,膜亦可包含含矽膜。膜亦可包含含矽介電膜。膜亦可包含氧化矽膜。膜亦可進而包含氮化矽膜。遮罩亦可由多晶矽形成。
又一例示性實施方式中,提供一種電漿處理裝置。電漿處理裝置具有腔室、基板支持器、氣體供給部、電漿產生部、偏壓電源、及控制部。基板支持器具有下部電極,且設置於腔室內。氣體供給部構成為對腔室內供給處理氣體。電漿產生部構成為於腔室內自氣體產生電漿。偏壓電源構成為與下部電極電性連接,且週期性地產生電壓之脈衝。控制部以(a)於腔室內產生處理氣體之電漿之方式,控制氣體供給部及電漿產生部。控制部為了(b)將來自電漿之離子供給至基板支持器上之基板來對該基板之膜進行蝕刻,而以將脈衝週期性地施加至下部電極之方式控制偏壓電源。控制部於(b)之控制中以將脈衝之電壓位準至少變更1次之方式控制偏壓電源,以使基板之負電位之絕對值具有與膜之蝕刻進展對應的增加趨勢。一個例示性實施方式中,偏壓電源構成為產生負電壓之脈衝或負直流電壓之脈衝作為脈衝。
以下,參照附圖對各種例示性實施方式進行詳細說明。再者,各附圖中對相同或相當之部分附上相同符號。
圖1係一個例示性實施方式之蝕刻方法之流程圖。圖1所示之蝕刻方法(以下,稱為「方法MT」)係為了對基板之膜進行蝕刻而實施之方法。
圖2係應用圖1所示之蝕刻方法之一例之基板之局部放大剖視圖。圖2所示之基板W具有膜EF及遮罩MK。於方法MT中對膜EF進行蝕刻。膜EF可包含含矽膜及/或含矽介電膜。膜EF亦可包含氧化矽膜及/或氮化矽膜。遮罩MK設置於膜EF上。遮罩MK具有轉印至膜EF上之圖案。只要是相對於遮罩MK而選擇性地蝕刻膜EF,則遮罩MK可由任意材料形成。於膜EF包含氧化矽膜及/或氮化矽膜之情形時,遮罩MK亦可由多晶矽形成。
膜EF可為單層膜,或亦可為多層膜。一實施方式中,膜EF可包含膜FA及膜FB。膜FB設置於膜FA上,遮罩MK設置於膜FB上。膜FA可為氧化矽膜,膜FB可為氮化矽膜。一實施方式中,基板W亦可進而具有基底區域UR。膜EF亦可設置於基底區域UR上。
方法MT中,電漿處理裝置用於基板之膜之蝕刻。圖3係概略性表示一個例示性實施方式之電漿處理裝置之圖。方法MT中,可使用圖3所示之電漿處理裝置1。電漿處理裝置1係電容耦合型之電漿處理裝置。電漿處理裝置1具備腔室10。腔室10於其中提供內部空間10s。腔室10之中心軸線係沿鉛直方向延伸之軸線AX。
一實施方式中,腔室10亦可包含腔室本體12。腔室本體12具有大致圓筒形狀。於腔室本體12之中提供內部空間10s。腔室本體12例如由鋁構成。腔室本體12電性接地。於腔室本體12之內壁面上,設置有具抗腐蝕性之膜。具抗腐蝕性之膜可為由氧化鋁、氧化釔等陶瓷形成之膜。
腔室本體12之側壁提供通路12p。基板W於在內部空間10s與腔室10之外部之間搬送時通過通路12p。通路12p能夠藉由閘閥12g開關。閘閥12g沿腔室本體12之側壁設置。
電漿處理裝置1進而具備基板支持器16。基板支持器16構成為於腔室10內支持基板W。基板W可具有大致圓盤形狀。基板支持器16亦可由支持體15支持。支持體15自腔室本體12之底部向上方延伸。支持體15具有大致圓筒形狀。支持體15由石英等絕緣材料形成。
基板支持器16包含下部電極18。基板支持器16亦可進而包含靜電吸盤20。基板支持器16亦可進而包含電極板19。電極板19由鋁等導電性材料形成。電極板19具有大致圓盤形狀,其中心軸線為軸線AX。下部電極18設置於電極板19上。下部電極18由鋁等導電性材料形成。下部電極18具有大致圓盤形狀,其中心軸線為軸線AX。下部電極18與電極板19電性連接。
下部電極18於其中提供流路18f。流路18f與熱交換介質之供給裝置(例如冷卻器單元)連接。該供給裝置設置於腔室10之外部。流路18f接收自供給裝置經由配管23a供給之熱交換介質。熱交換介質流經流路18f並經由配管23b返回至供給裝置。供給裝置構成電漿處理裝置1之溫度調整機構。
靜電吸盤20設置於下部電極18上。基板W載置於靜電吸盤20之上表面之上。靜電吸盤20具有本體及電極。本體由介電體形成。靜電吸盤20及其本體各具有大致圓盤形狀,其中心軸線為軸線AX。電極係具有導電性之膜,設置於本體內。電極經由開關與直流電源連接。當將來自直流電源之電壓施加至電極時,會於靜電吸盤20與基板W之間產生靜電引力。基板W被產生之靜電引力吸引至靜電吸盤20而由靜電吸盤20保持。
基板支持器16亦可支持搭載於其周緣部上之邊緣環ER。邊緣環ER可由矽、碳化矽、或石英形成。基板W配置於靜電吸盤20上且被邊緣環ER包圍之區域內。
電漿處理裝置1亦可進而具備氣體供給管線25。氣體供給管線25將來自氣體供給機構之導熱氣體(例如He氣體)供給至靜電吸盤20之上表面與基板W之背面(下表面)之間之間隙中。
電漿處理裝置1亦可進而具備筒狀部28及絕緣部29。筒狀部28自腔室本體12之底部向上方延伸。筒狀部28沿支持體15之外周延伸。筒狀部28由導電性材料形成,具有大致圓筒形狀。筒狀部28電性接地。絕緣部29設置於筒狀部28上。絕緣部29由具有絕緣性之材料形成。絕緣部29例如由石英等陶瓷形成。絕緣部29具有大致圓筒形狀。絕緣部29沿電極板19之外周、下部電極18之外周、及靜電吸盤20之外周延伸。
電漿處理裝置1進而具備上部電極30。上部電極30設置於基板支持器16之上方。上部電極30隔著構件32而支持於腔室本體12之上部。構件32由具有絕緣性之材料形成。上部電極30與構件32封閉腔室本體12之上部開口。
上部電極30可包含頂板34及支持體36。頂板34之下表面係內部空間10s側之下表面,劃分出內部空間10s。頂板34由焦耳熱較少之低電阻之導電體或半導體形成。一實施方式中,頂板34由矽形成。頂板34提供複數個氣體噴出孔34a。複數個氣體噴出孔34a於該頂板34之板厚方向上貫通頂板34。
支持體36支持頂板34且使之裝卸自由。支持體36由鋁等導電性材料形成。支持體36於其中提供氣體擴散室36a。支持體36進而提供複數個氣體孔36b。複數個氣體孔36b自氣體擴散室36a向下方延伸。複數個氣體孔36b分別連通於複數個氣體噴出孔34a。支持體36進而提供氣體導入口36c。氣體導入口36c與氣體擴散室36a連接。氣體供給管38連接於氣體導入口36c。
氣體源群40經由閥群41、流量控制器群42、及閥群43而連接於氣體供給管38。氣體源群40、閥群41、流量控制器群42、及閥群43構成氣體供給部GS。氣體源群40包含複數個氣體源。氣體源群40之複數個氣體源包含複數種氣體之源。各閥群41及閥群43包含複數個開關閥。流量控制器群42包含複數個流量控制器。流量控制器群42之複數個流量控制器分別為質量流量控制器或壓力控制式流量控制器。氣體源群40之複數個氣體源分別經由閥群41之對應之開關閥、流量控制器群42之對應之流量控制器、及閥群43之對應之開關閥而連接於氣體供給管38。
電漿處理裝置1亦可進而具備緩衝構件48。緩衝構件48設置於筒狀部28與腔室本體12之側壁之間。緩衝構件48可為板狀構件。緩衝構件48例如藉由於由鋁形成之構件之表面上形成具抗腐蝕性之膜而構成。具抗腐蝕性之膜可為由氧化釔等陶瓷形成之膜。緩衝構件48提供複數個貫通孔。腔室本體12之底部於緩衝構件48之下方提供排氣口12e。排氣裝置50經由排氣管52而連接於排氣口12e。排氣裝置50具有壓力調整閥及渦輪分子泵等真空泵。
電漿處理裝置1進而具備高頻電源61。高頻電源61係產生電漿產生用之高頻電力HF之電源。高頻電力HF具有第1頻率。第1頻率例如為27~100 MHz範圍內之頻率。一例中,第1頻率為40 MHz。高頻電源61經由匹配器61m及電極板19而連接於下部電極18,以將高頻電力HF供給至下部電極18。匹配器61m具有匹配電路。匹配器61m之匹配電路具有可變阻抗。匹配器61m之匹配電路之阻抗係以使來自高頻電源61之負載之反射降低之方式進行調整。再者,高頻電源61亦可不與下部電極18電性連接,亦可經由匹配器61m而連接於上部電極30。高頻電源61構成一實施方式之電漿產生部。
電漿處理裝置1進而具備偏壓電源62。偏壓電源62經由電極板19而連接於下部電極18。偏壓電源62構成為週期性地產生電壓之脈衝NP。只要藉由將脈衝NP施加至下部電極18而設定之基板W之電位為負電位,則脈衝NP之電壓極性可為負或正之任一者。一實施方式中,偏壓電源62產生負電壓之脈衝或負直流電壓之脈衝作為電壓之脈衝NP。脈衝NP之週期、即產生脈衝NP之時間間隔,具有第2頻率之倒數之時間長度。第2頻率低於第1頻率。第2頻率例如為1 kHz~27 MHz範圍內之頻率。一例中,第2頻率為400 kHz。於一週期之時間長度中,將脈衝NP施加至下部電極18之時間所占之比率、即工作比亦可為20%以下。
一實施方式中,偏壓電源62亦可經由濾波器62f而連接於下部電極18。濾波器62f係低通濾波器,使會流入偏壓電源62之高頻電力HF降低。
一實施方式中,電漿處理裝置1亦可進而具備分析器72。分析器72執行於腔室10內產生之電漿之光譜分析。例如,分析器72經由設置於腔室本體12之側壁上之窗口74來觀察電漿發光。窗口74由石英等光學上透明之構件構成。
電漿處理裝置1進而具備控制部80。控制部80係具備處理器、記憶裝置、輸入裝置、顯示裝置等之電腦,控制電漿處理裝置1之各部。具體而言,控制部80執行記憶裝置中記憶之控制程式,根據該記憶裝置中記憶之配方資料來控制電漿處理裝置1之各部。控制部80例如控制氣體供給部GS、排氣裝置50、高頻電源61、偏壓電源62等。藉由控制部80之控制,而於電漿處理裝置1中執行由配方資料指定之製程、例如方法MT。
以下,再次參照圖1對方法MT進行說明。以下說明中,以如下情形為例對方法MT進行說明,該方法MT係使用電漿處理裝置1,且應用於圖2所示之基板W。再者,應用方法MT之基板,亦可為與圖2所示之基板不同之基板。又,方法MT中,亦可使用與電漿處理裝置1不同之電漿處理裝置。
如圖1所示,方法MT包含工序STp及工序STe。於工序STp中,將基板W載置於基板支持器16上。工序STe係於將基板W載置於基板支持器16上之狀態下執行。於工序STe中,對膜EF進行蝕刻。工序STe包含工序ST1及工序ST2。工序ST1及工序ST2係於將基板W在腔室10內載置於基板支持器16上之狀態下執行。
於工序ST1中,在電漿處理裝置之腔室內產生處理氣體之電漿。處理氣體係根據應蝕刻之膜EF之膜種類來選擇。於膜EF包含氧化矽膜及/或氮化矽膜之情形時,處理氣體可包含氟碳氣體。處理氣體亦可包含氬氣等稀有氣體、O 2氣體等氧氣、及其他含氟氣體中之至少一種。工序ST1中,藉由電漿產生部所賦予之能量而於腔室內激發處理氣體。其結果,於腔室內產生電漿。
於使用電漿處理裝置1之情形時,控制部80於工序ST1中以將處理氣體供給至腔室10內之方式控制氣體供給部GS。又,控制部80以將腔室10內之壓力設定為指定之壓力的方式控制排氣裝置50。又,控制部80以供給高頻電力HF之方式控制高頻電源61。藉由控制部80之控制,而於腔室10內自處理氣體產生電漿。再者,執行工序STe之過程中之高頻電力HF之頻率亦可為固定。執行工序STe之過程中之高頻電力HF之頻率例如亦可為40 MHz。
工序ST2係於在腔室內存在工序ST1中產生之電漿時進行。可於在工序ST1中產生電漿之同時進行工序ST2。工序ST2包含工序ST21。工序ST21中,將脈衝NP施加至基板支持器之下部電極。週期性地重複工序ST21。即,工序ST2中,將脈衝NP週期性地施加至基板支持器之下部電極。工序ST2中,藉由將來自電漿之離子供給至基板而對膜EF進行蝕刻。
於使用電漿處理裝置1之情形時,控制部80以於工序ST2中將脈衝NP週期性地施加至下部電極18之方式控制偏壓電源62。將脈衝NP施加至下部電極18之週期、即時間間隔,具有第2頻率之倒數之時間長度。如上所述,第2頻率例如為1 kHz~27 MHz範圍內之頻率。一例中,第2頻率為400 kHz。於一週期之時間長度中,將脈衝NP施加至下部電極18之時間所占之比率、即工作比亦可為20%以下。
工序ST2中,脈衝NP之一個以上參數各自可根據膜EF之蝕刻進展而進行變更。脈衝NP之一個以上參數各自於工序ST21之重複過程中至少變更一次。脈衝NP之一個以上參數各自亦可於工序ST21之重複過程中階段性地或逐漸地變更。脈衝NP之一個以上參數,亦可包含脈衝NP之電壓位準及脈衝NP之工作比中之至少一者。
脈衝NP之電壓位準可於工序ST2中,以基板W之負電位之絕對值具有與膜EF之蝕刻進展對應的增加趨勢的方式至少變更一次。脈衝NP之電壓位準亦可於工序ST2中階段性地或逐漸地變更,以使基板W之負電位之絕對值具有與膜EF之蝕刻進展對應的增加趨勢。
圖4(a)~圖4(d)分別係表示電壓之脈衝之時間變化例之圖。圖4(a)中表示脈衝NP之電壓位準之階段性變更。如圖4(a)所示,於工序ST2中,可以兩個以上之週期為單位來變更脈衝NP之電壓位準。圖4(b)中表示脈衝NP之電壓位準之逐漸變化。如圖4(b)所示,於工序ST2中,亦可以一週期為單位來變更脈衝NP之電壓位準。
一實施方式中,亦可於工序ST2中,將脈衝NP之負電壓或負直流電壓之絕對值以具有與膜EF之蝕刻進展對應的增加趨勢之方式至少增加一次。亦可於工序ST2中,將脈衝NP之負電壓或負直流電壓之絕對值以具有與膜EF之蝕刻進展對應的增加趨勢之方式階段性地或逐漸地增加。
脈衝NP之工作比可於工序ST2中,以具有與膜EF之蝕刻進展對應的減少趨勢之方式至少減少一次。脈衝NP之工作比亦可於工序ST2中,以具有與膜EF之蝕刻進展對應的減少趨勢之方式階段性地或逐漸地減少。圖4(c)中表示脈衝NP之工作比階段性減少。如圖4(c)所示,亦可於工序ST2中,以兩個以上之週期為單位來減少脈衝NP之工作比。圖4(d)中表示脈衝NP之工作比之逐漸變化。如圖4(d)所示,亦可於工序ST2中,以一週期為單位來減少脈衝NP之工作比。
一實施方式中,亦可將脈衝NP之工作比於工序ST2中以具有15%以上且20%以下之範圍內之比之方式減少。再者,於執行工序ST2之過程中,脈衝NP之電壓絕對值及脈衝NP之工作比可同時變更,亦可於不同之時序變更。
於工序ST2中,控制部80以根據膜EF之蝕刻進展而將脈衝NP之一個以上參數分別至少變更一次之方式控制偏壓電源62。於工序ST2中,控制部80可以使脈衝NP之電壓位準至少變更一次之方式控制偏壓電源62,以使得基板W之負電位之絕對值具有與膜EF之蝕刻進展對應的增加趨勢。於脈衝NP之電壓具有負極性之情形時,於工序ST2中,控制部80亦可以使脈衝NP之電壓絕對值至少增加一次之方式控制偏壓電源62,以使得脈衝NP之電壓絕對值具有與膜EF之蝕刻進展對應的增加趨勢。於工序ST2中,控制部80還可以使脈衝NP之工作比至少減少一次之方式控制偏壓電源62,以使得脈衝NP之工作比具有與膜EF之蝕刻進展對應的減少趨勢。
一實施方式中,工序ST2除包含工序ST21以外,還可包含工序ST22。工序ST2亦可進而包含工序ST2a及工序ST2b。工序ST2a中,判定是否滿足停止條件。例如於工序ST21之重複次數達到特定次數之情形時判定為滿足停止條件。亦可將特定次數指定為配方資料之一部分。當於工序ST2a中判定為不滿足停止條件時,接下來進行工序ST2b之判定。
於工序ST2b中,判定為應變更脈衝NP之一個以上參數中之任一者。亦可將脈衝NP之一個以上參數各自之變更時序規定為配方資料之一部分。於工序ST2b中判定為不應變更脈衝NP之一個以上參數中之任一者之情形時,處理進入工序ST21。
另一方面,於工序ST2b中判定為應變更脈衝NP之一個以上參數中之任一者之情形時,處理進入工序ST22。一例中,於相同位準之脈衝NP之連續輸出次數(即,相同位準之脈衝NP之連續輸出週期數)達到特定次數之情形時,處理進入工序ST22。另一例中,於根據由分析器72獲取之複數種波長之光各自之發光強度而判斷出所蝕刻之膜的種類已切換之情形時,處理進入工序ST22。例如,於膜EF包含氧化矽膜與氮化矽膜之積層之情形時,當對氧化矽膜進行蝕刻時,483 nm之波長之發光強度變大,當對氮化矽膜進行蝕刻時,387 nm之波長之發光強度變大。於膜EF包含氧化矽膜與氮化矽膜之積層之情形時,藉由觀察該等波長之光之發光強度而特定出所蝕刻之膜之種類切換的時序,於該時序進行工序ST22。
於工序ST22中,將應變更之脈衝NP之參數加以變更。於脈衝NP之電壓位準為應變更之參數之情形時,於工序ST22中對該位準進行變更。例如,於脈衝NP之電壓具有負極性之情形時,在工序ST22中使脈衝NP之電壓絕對值增加。於脈衝NP之工作比為應變更之參數之情形時,在工序ST22中使該工作比減少。再者,亦可將脈衝NP之應變更之參數之變更值規定為配方資料之一部分。工序ST22之後,處理進入工序ST21。
當週期性地重複工序ST21後在工序ST2a中判定為滿足停止條件時,工序ST2結束,方法MT結束。圖5係應用圖1所示之蝕刻方法之一例之基板之局部放大剖視圖。工序ST2中,以將遮罩MK之圖案轉印至膜EF之方式對膜EF進行蝕刻。其結果,於膜EF上形成開口。工序ST2中,如圖5所示,亦可以使基底區域UR局部露出之方式對膜EF進行蝕刻。
方法MT中,當形成於基板W之膜EF上之開口的深度較淺時,基板W之負電位之絕對值相對較小,因此使用具有相對較低能量之離子對膜EF進行蝕刻。又,於形成於基板W之膜EF上之開口的深度較深時,基板W之負電位之絕對值相對較大,因此使用具有相對較高能量之離子對膜EF進行蝕刻。開口之深度較淺時所使用之具有相對較低能量的離子會抑制遮罩MK之蝕刻,因此相對於遮罩MK之蝕刻而提高膜EF之蝕刻選擇性。又,開口之深度較淺時所使用之具有相對較低能量的離子,可抑制形成於膜EF上之開口之垂直性劣化。又,開口之深度較深時所使用之具有相對較高能量之離子會提高膜EF之蝕刻速率,藉此相對於遮罩MK之蝕刻而提高膜EF之蝕刻選擇性。又,開口之深度較深時所使用之具有相對較高能量之離子,會提高形成於膜EF上之開口之垂直性。因此,根據方法MT,可提高形成於膜EF上之開口之垂直性,及相對於遮罩MK之蝕刻而提高膜EF之蝕刻選擇性。
一實施方式中,週期性地施加之脈衝NP之電壓具有負極性。於週期性地施加之脈衝NP之電壓絕對值具有增加趨勢之情形時,當形成於基板W之膜EF上之開口之深度較淺時,將具有相對較低絕對值之負電壓之脈衝NP供給至下部電極18。因此,使用具有相對較低能量之離子對膜EF進行蝕刻。又,當形成於膜EF上之開口之深度較深時,將具有相對較高絕對值之負電壓之脈衝NP供給至下部電極18,使用具有相對較高能量之離子對膜EF進行蝕刻。
於週期性地施加之脈衝NP之工作比具有減少趨勢之情形時,隨著膜EF之蝕刻進展,遮罩MK之蝕刻速率降低。因此,相對於遮罩MK之蝕刻而提高膜EF之蝕刻選擇性。又,於脈衝NP之工作比以具有15%以上且20%以下之比之方式減少的情形時,能夠抑制膜EF之蝕刻速率降低,並且能夠進而抑制遮罩MK之蝕刻。
以上,對各種例示性實施方式進行了說明,但本發明並不限定於上述例示性實施方式,亦可進行各種追加、省略、替換及變更。又,能夠將不同實施方式中之要素加以組合而形成其他實施方式。
例如,亦可設定為第1期間與第2期間交替重複,且第2期間中之高頻電力HF之電力位準低於第1期間中之高頻電力HF之電力位準。於第2期間中,亦可將高頻電力HF之電力位準設定為零。即,於第2期間中,停止供給高頻電力HF。又,亦可設定為第2期間中週期性地施加之脈衝NP之電壓絕對值,低於第1期間中之週期性地施加之脈衝NP之電壓絕對值。於第2期間中亦可停止施加脈衝NP。再者,方法MT中,於所蝕刻之膜為氧化矽膜之情形時,包含第1期間與第2期間之一週期之時間長度之倒數、即脈衝頻率亦可為2 kHz。方法MT中,於所蝕刻之膜為氮化矽膜之情形時,脈衝頻率亦可為5 kHz以上且10 kHz以下。
又,方法MT中,只要可變更對基板支持器之下部電極週期性地施加之脈衝NP之一個以上參數,則亦可使用任意電漿處理裝置。作為該電漿處理裝置,例示感應耦合型電漿處理裝置、電子迴旋共振(ECR,electron cyclotron resonance)電漿處理裝置、使用微波等表面波產生電漿之電漿處理裝置。
以下,對為評估方法MT而進行之各種實驗加以說明。本發明並不受該等實驗限定。
(第1實驗)
第1實驗中,使用電漿處理裝置1,對與圖2所示之基板W相同之複數個樣品基板應用方法MT。於各樣品基板中,遮罩MK係由多晶矽膜形成之遮罩。膜FA係氧化矽膜,膜FB係氮化矽膜。第1實驗中,於蝕刻時間(工序ST2之時間長度)及脈衝NP之負直流電壓之絕對值互不相同之條件下,對複數個樣品基板之膜EF進行蝕刻。以下,表示工序ST1及工序ST2之其他條件。 <工序ST1及工序ST2之條件> 高頻電力HF:40 MHz、1500 W 脈衝NP之第2頻率:400 kHz 脈衝NP之工作比:15% 處理氣體:包含氟碳氣體、O 2氣體、氬氣之混合氣體
第1實驗中,根據各樣品基板之膜EF之蝕刻結果,求出自蝕刻開始起之四個時間區間中之選擇比。四個時間區間係以蝕刻之開始時點為基準之0秒~60秒、60秒~120秒、120秒~180秒、180秒~240秒。選擇比係藉由膜EF之蝕刻速率除以遮罩MK之蝕刻速率而求出。將四個時間區間與選擇比之關係示於圖6。如圖6所示,可確認當蝕刻開始後之經過時間較短時,即形成於膜EF上之開口較淺時,藉由使用具有較小絕對值之負直流電壓之脈衝NP而獲得較高之選擇比。又,可確認當蝕刻開始後之經過時間較長時,即形成於膜EF上之開口較深時,藉由使用具有較大絕對值之負直流電壓之脈衝NP而獲得較高之選擇比。由此,可確認藉由於工序ST2中以脈衝NP之電壓絕對值具有增加趨勢之方式使脈衝NP之電壓絕對值至少增加一次,而獲得較高之選擇比。
又,第1實驗中,根據各樣品基板之膜EF之蝕刻結果,求出形成於膜EF上之開口之深度與膜FA上之開口的最大寬度(Bowing CD(Bowing critical dimension,彎曲臨界尺寸))及膜FB上之開口的最大寬度(彎曲CD)之各者之關係。圖7係表示形成於膜EF上之開口之深度與膜FB上之開口的最大寬度(彎曲CD)之關係之曲線圖。圖8係表示形成於膜EF上之開口之深度與膜FA上之開口的最大寬度(彎曲CD)之關係之曲線圖。如圖7及圖8所示,當形成於膜EF上之開口之深度較淺時,各膜FA及膜FB之彎曲CD對脈衝NP之電壓絕對值的依賴性小。當形成於膜EF上之開口之深度較深時,脈衝NP之電壓絕對值越大,各膜FA及膜FB之彎曲CD越小。由此,可確認藉由於工序ST2中以脈衝NP之電壓絕對值具有增加趨勢之方式使脈衝NP之電壓絕對值至少增加一次,而獲得較高之選擇比及膜EF上之開口之較高的垂直性。
(第2實驗)
第2實驗中,使用電漿處理裝置1,對複數個樣品基板應用方法MT。第2實驗中使用之複數個樣品基板之各者,具有與第1實驗中使用之樣品基板相同之構成。第2實驗中,於脈衝NP之電壓絕對值及工作比互不相同之條件下,對複數個樣品基板之膜EF進行蝕刻。以下,表示工序ST1及工序ST2之其他條件。 <工序ST1及工序ST2之條件> 高頻電力HF:40 MHz、1500 W 脈衝NP之第2頻率:400 kHz 處理氣體:包含氟碳氣體、O 2氣體、氬氣之混合氣體
第2實驗中,根據複數個樣品基板之蝕刻結果,求出脈衝NP之工作比與膜FA之蝕刻速率及遮罩MK之蝕刻速率之各者的關係。圖9中表示脈衝NP之工作比與膜FA之蝕刻速率之關係。圖10中表示脈衝NP之工作比與遮罩MK之蝕刻速率之關係。如圖10所示,遮罩MK之蝕刻速率對應於脈衝NP之工作比之減少而降低。如圖9所示,只要脈衝NP之工作比於20%至15%之範圍內減少,則與脈衝NP之工作比之減少對應的膜FA之蝕刻速率之降低將會較小。因此,可確認於週期性地施加之脈衝NP之工作比具有減少趨勢之情形時,選擇性提高。又,可確認於脈衝NP之工作比以具有20%以上、15%以下之比之方式減少的情形時,能夠抑制膜EF之蝕刻速率降低,並且能夠進而抑制遮罩MK之蝕刻。
根據以上說明,本說明書中出於說明之目的而對本發明之各種實施方式進行說明,應當理解可於不脫離本發明之範圍及主旨之情況下對本發明之各實施方式進行各種變更。因此,本說明書所揭示之各種實施方式並非意圖限定本發明,本發明之真正範圍與主旨將由隨附之申請專利範圍表示。
1:電漿處理裝置 10:腔室 10S:內部空間 12:腔室本體 12e:排氣口 12g:閘閥 12p:通路 15:支持體 16:基板支持器 18:下部電極 18f:流路 19:電極板 20:靜電吸盤 23a:配管 23b:配管 25:氣體供給管線 28:筒狀部 29:絕緣部 30:上部電極 32:構件 34:頂板 34a:氣體噴出孔 36:支持體 36a:氣體擴散室 36b:氣體孔 36c:氣體導入口 38:氣體供給管 40:氣體源群 41:閥群 42:流量控制器群 43:閥群 48:緩衝構件 50:排氣裝置 52:排氣管 61:高頻電源 61m:匹配器 62:偏壓電源 62f:濾波器 72:分析器 74:窗口 80:控制部 AX:軸線 EF:膜 FA:膜 FB:膜 HF:高頻電力 GS:氣體供給部 MK:遮罩 MT:方法 NP:脈衝 ST1:工序 ST2:工序 ST2a:工序 ST2b:工序 ST21:工序 ST22:工序 STe:工序 STp:工序 UR:基底區域 W:基板
圖1係一個例示性實施方式之蝕刻方法之流程圖。 圖2係應用圖1所示之蝕刻方法之一例之基板之局部放大剖視圖。 圖3係概略性表示一個例示性實施方式之電漿處理裝置之圖。 圖4(a)~圖4(d)分別係表示電壓之脈衝之時間變化例之圖。 圖5係應用圖1所示之蝕刻方法之一例之基板之局部放大剖視圖。 圖6係表示第1實驗中獲得之四個時間區間與選擇比之關係之曲線圖。 圖7係表示第1實驗中獲得之形成於膜EF上之開口之深度與膜FB上之開口之最大寬度的關係之曲線圖。 圖8係表示第1實驗中獲得之形成於膜EF上之開口之深度與膜FA上之開口之最大寬度的關係之曲線圖。 圖9係表示第1實驗中獲得之脈衝NP之工作比與膜FA之蝕刻速率之關係的曲線圖。 圖10係表示第1實驗中獲得之脈衝NP之工作比與遮罩MK之蝕刻速率之關係的曲線圖。
MT:方法
ST1:工序
ST2:工序
ST2a:工序
ST2b:工序
ST21:工序
ST22:工序
STe:工序
STp:工序

Claims (16)

  1. 一種蝕刻方法,其包含如下工序: 於設置在電漿處理裝置之腔室內之基板支持器上載置基板,該基板具有膜與設置於該膜上之遮罩;及 對載置於上述基板支持器上之上述基板之上述膜進行蝕刻;且 進行蝕刻之上述工序包含如下工序: (a)於上述腔室內產生處理氣體之電漿;及 (b)藉由將電壓之脈衝週期性地施加至上述基板支持器內之下部電極而將來自上述電漿之離子供給至上述基板來對上述膜進行蝕刻;且 於上述(b)中,以上述基板之負電位之絕對值具有與上述膜之蝕刻進展對應的增加趨勢之方式,使上述脈衝之電壓位準至少變更一次。
  2. 如請求項1之蝕刻方法,其中上述脈衝係負電壓之脈衝、或負直流電壓之脈衝, 於上述(b)中,以上述脈衝之電壓絕對值具有與上述膜之蝕刻進展對應的增加趨勢之方式,使上述脈衝之電壓絕對值至少增加一次。
  3. 如請求項1或2之蝕刻方法,其中於上述(b)中,將上述脈衝之工作比設定為20%以下。
  4. 如請求項1至3中任一項之蝕刻方法,其中於上述(b)中,使上述脈衝之工作比以具有與上述膜之蝕刻進展對應之減少趨勢的方式至少減少一次。
  5. 如請求項4之蝕刻方法,其中於上述(b)中,使上述脈衝之上述工作比以具有15%以上且20%以下之比之方式減少。
  6. 如請求項4或5之蝕刻方法,其中於上述(b)中,使上述脈衝之上述工作比階段性地或逐漸地減少。
  7. 如請求項1至6中任一項之蝕刻方法,其中於上述(b)中,階段性地或逐漸地變更上述脈衝之上述電壓之上述位準。
  8. 一種蝕刻方法,其包含如下工序: 於設置在電漿處理裝置之腔室內之基板支持器上載置基板,該基板具有膜與設置於該膜上之遮罩;及 對載置於上述基板支持器上之上述基板之上述膜進行蝕刻; 進行蝕刻之上述工序包含如下工序: (a)於電漿處理裝置之腔室內產生處理氣體之電漿;及 (b)藉由將電壓之脈衝週期性地施加至上述基板支持器內之下部電極而將來自上述電漿之離子供給至上述基板來對上述膜進行蝕刻;且 於上述(b)中,使上述脈衝之工作比以具有與上述膜之蝕刻進展對應的減少趨勢之方式至少減少一次。
  9. 如請求項8之蝕刻方法,其中上述脈衝係負電壓之脈衝、或負直流電壓之脈衝。
  10. 如請求項1至9中任一項之蝕刻方法,其中上述膜包含含矽膜。
  11. 如請求項1至9中任一項之蝕刻方法,其中上述膜包含含矽介電膜。
  12. 如請求項1至9中任一項之蝕刻方法,其中上述膜包含氧化矽膜。
  13. 如請求項12之蝕刻方法,其中上述膜進而包含氮化矽膜。
  14. 如請求項12或13之蝕刻方法,其中上述遮罩由多晶矽形成。
  15. 一種電漿處理裝置,其具備: 腔室; 基板支持器,其具有下部電極,設置於上述腔室內; 氣體供給部,其構成為對上述腔室內供給處理氣體; 電漿產生部,其構成為於上述腔室內自氣體產生電漿; 偏壓電源,其構成為與上述下部電極電性連接,且週期性地產生電壓之脈衝;及 控制部,其構成為控制上述氣體供給部、上述電漿產生部、及上述偏壓電源;且 上述控制部, (a)以於上述腔室內產生上述處理氣體之電漿之方式,控制上述氣體供給部及上述電漿產生部, (b)為了將來自上述電漿之離子供給至上述基板支持器上之基板來對該基板之膜進行蝕刻,而以將上述脈衝週期性地施加至上述下部電極之方式控制上述偏壓電源, 於上述(b)之控制中,以使上述脈衝之電壓位準至少變更1次之方式控制上述偏壓電源,以使得上述基板之負電位之絕對值具有與上述膜之蝕刻進展對應的增加趨勢。
  16. 如請求項15之電漿處理裝置,其中上述偏壓電源構成為產生負電壓之脈衝或負直流電壓之脈衝作為上述脈衝。
TW110133555A 2020-09-16 2021-09-09 蝕刻方法及電漿處理裝置 TW202217958A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2020-155518 2020-09-16
JP2020155518 2020-09-16
JP2021-128960 2021-08-05
JP2021128960A JP2022049667A (ja) 2020-09-16 2021-08-05 エッチング方法及びプラズマ処理装置

Publications (1)

Publication Number Publication Date
TW202217958A true TW202217958A (zh) 2022-05-01

Family

ID=80627514

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110133555A TW202217958A (zh) 2020-09-16 2021-09-09 蝕刻方法及電漿處理裝置

Country Status (4)

Country Link
US (2) US11705339B2 (zh)
KR (1) KR20220036885A (zh)
CN (1) CN114267585A (zh)
TW (1) TW202217958A (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5224837B2 (ja) 2008-02-01 2013-07-03 株式会社東芝 基板のプラズマ処理装置及びプラズマ処理方法
KR20120022251A (ko) * 2010-09-01 2012-03-12 삼성전자주식회사 플라즈마 식각방법 및 그의 장치

Also Published As

Publication number Publication date
US20230298898A1 (en) 2023-09-21
CN114267585A (zh) 2022-04-01
US20220084837A1 (en) 2022-03-17
KR20220036885A (ko) 2022-03-23
US11705339B2 (en) 2023-07-18

Similar Documents

Publication Publication Date Title
TWI835826B (zh) 電漿處理裝置之控制方法及電漿處理裝置
TWI743072B (zh) 蝕刻方法及蝕刻裝置
US8641916B2 (en) Plasma etching apparatus, plasma etching method and storage medium
EP2911186A1 (en) Etching method and plasma processing apparatus
KR20150100522A (ko) 에칭 방법
TWI719992B (zh) 氣體供給系統、氣體供給控制方法及氣體置換方法
KR20150020093A (ko) 에칭 방법
JP2010238881A (ja) プラズマ処理装置及びプラズマ処理方法
US11315793B2 (en) Etching method and plasma processing apparatus
JP6498152B2 (ja) エッチング方法
JP6327970B2 (ja) 絶縁膜をエッチングする方法
CN111048389B (zh) 等离子体处理方法和等离子体处理装置
JP6928548B2 (ja) エッチング方法
US9548214B2 (en) Plasma etching method of modulating high frequency bias power to processing target object
US20230377844A1 (en) Plasma processing apparatus and plasma processing method
TW202217958A (zh) 蝕刻方法及電漿處理裝置
TWI759348B (zh) 被處理體之處理方法
KR102364188B1 (ko) 에칭 방법
JP2022049667A (ja) エッチング方法及びプラズマ処理装置
KR20210035073A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
WO2024204321A1 (ja) エッチング装置及びエッチング方法
CN116364540A (zh) 基板处理设备和基板处理方法
JP2022159653A (ja) エッチング方法及びエッチング処理装置