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TW202105355A - 畫素陣列基板 - Google Patents

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TW202105355A
TW202105355A TW109121042A TW109121042A TW202105355A TW 202105355 A TW202105355 A TW 202105355A TW 109121042 A TW109121042 A TW 109121042A TW 109121042 A TW109121042 A TW 109121042A TW 202105355 A TW202105355 A TW 202105355A
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Taiwan
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compensation capacitor
pixel array
array substrate
semiconductor pattern
signal line
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TW109121042A
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TWI742735B (zh
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鄭又瑄
許文曲
歐懿夫
馬健凱
陳冠宇
Original Assignee
友達光電股份有限公司
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Abstract

一種畫素陣列基板,包括基底、多條訊號線、多個畫素結構及至少一第一補償電容。多條訊號線設置於基底上,且在同一方向上排列,其中多條訊號線包括設置於基底之第一區上的至少一第一訊號線。多個畫素結構電性連接至多條訊號線。至少一第一補償電容電性連接至至少一第一訊號線。至少一第一補償電容的每一個包括第一半導體圖案、第一導電圖案以及設置於第一半導體圖案與第一導電圖案之間的絕緣層。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
隨著日新月異的科技發展,顯示面板於今日社會已是隨處可見,並廣泛的運用在各種電子產品,例如:智慧型手機(smart mobile phone)、個人數位助理(Personal Digital Assistant;PDA)、平板電腦(tablet PC)或虛擬實境(Virtual Reality;VR)裝置中。
為了滿足使用者的需求,顯示面板通常會與其他元件(例如:擺放喇叭、光學感應元件或鏡頭)相整合。然而,為了與其他元件相整合,在設計上顯示面板的顯示區域通常呈現不規則形狀,因而在進行顯示時,顯示區域內的掃描線容易發生電容不均勻的問題,而造成不同顯示區域的亮度差,影響顯示效果。
本發明提供一種畫素陣列基板,性能佳。
本發明的畫素陣列基板,包括基底、多條訊號線、多個畫素結構及至少一第一補償電容。基底具有第一區以及第一區外的第二區。多條訊號線設置於基底上,且在同一方向上排列,其中多條訊號線包括至少一第一訊號線和多條第二訊號線,至少一第一訊號線設置於基底的第一區上,且多條第二訊號線設置於基底的第二區上。多個畫素結構電性連接至多條訊號線。至少一第一補償電容電性連接至至少一第一訊號線。至少一第一補償電容的每一個包括第一半導體圖案、第一導電圖案以及設置於第一半導體圖案與第一導電圖案之間的絕緣層。
在本發明的一實施例中,上述的至少一第一補償電容的至少一第一導電圖案電性連接至至少一第一訊號線,且至少一第一補償電容的至少一第一半導體圖案電性連接至一驅動電路。
在本發明的一實施例中,至少一第一訊號線為多條第一訊號線,至少一第一補償電容為多個第一補償電容,多個第一補償電容的多個第一導電圖案分別電性連接至多條第一訊號線,且多個第一補償電容的多個第一半導體圖案電性連接至驅動電路。一第一補償電容的第一半導體圖案與第一導電圖案的具有第一電位差,另一第一補償電容的第一半導體圖案與第一導電圖案具有第二電位差,且第一電位差的絕對值大於第二電位差的絕對值。
在本發明的一實施例中,上述的一第一補償電容的第一半導體圖案與另一第一補償電容的第一半導體圖案直接地連接。
在本發明的一實施例中,上述的基底更具有第一區及第二區外的第三區。畫素陣列基板適於沿一參考軸彎曲,且參考軸位於第三區。多條訊號線更包括設置於基底之第三區上的第三訊號線。畫素陣列基板更包括第二補償電容,電性連接至第三訊號線。第二補償電容包括第二半導體圖案、第二導電圖案及設置於第二半導體圖案與第二導電圖案之間的絕緣層。
在本發明的一實施例中,上述的第一補償電容之第一半導體圖案與第一導電圖案具有第一電位差,第二補償電容之第二半導體圖案與第二導電圖案具有第三電位差,且第一電位差的絕對值大於第三電位差的絕對值。
在本發明的一實施例中,上述的第一補償電容之第一半導體圖案於基底上之一垂直投影的面積大於第二補償電容之第二半導體圖案於基底上之一垂直投影的面積。
在本發明的一實施例中,上述的第二補償電容之第二半導體與第二導電圖案的距離大於第一補償電容之第一半導體圖案與第一導電圖案的距離。
在本發明的一實施例中,上述的第一補償電容的第一半導體圖案位於第一導電圖案與基底之間。
在本發明的一實施例中,上述的第一補償電容的第一導電圖案位於第一半導體圖案與基底之間。
現將詳細地參考本發明的示範性實施例,示範性實施例的實例說明於附圖中。只要有可能,相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解,當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時,其可以直接在另一元件上或與另一元件連接,或者中間元件可以也存在。相反,當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時,不存在中間元件。如本文所使用的,“連接”可以指物理及/或電性連接。再者,“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值,考慮到所討論的測量和與測量相關的誤差的特定數量(即,測量系統的限制)。例如,“約”可以表示在所述值的一個或多個標準偏差內,或±30%、±20%、±10%、±5%內。再者,本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質,來選擇較可接受的偏差範圍或標準偏差,而可不用一個標準偏差適用全部性質。
除非另有定義,本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是,諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義,並且將不被解釋為理想化的或過度正式的意義,除非本文中明確地這樣定義。
圖1為本發明一實施例之畫素陣列基板10的上視示意圖。
圖2示出位於圖1之第一區R1的畫素結構PX及第一補償電容Cm1的等效電路。
圖3示出位於圖1之第二區R2的畫素結構PX的等效電路。
圖4為圖1之畫素陣列基板10之第一補償電容Cm1的剖面示意圖。
圖5為圖1之畫素陣列基板10之第一補償電容Cm1的上視示意圖。
圖6示出本發明一實施例之補償電容與補償電容之跨壓的關係,其中所述補償電容包括一半導體圖案、一導電圖案及設置於半導體圖案與導電圖案之間的至少一絕緣層。
請參照圖1,畫素陣列基板10包括基底110,具有第一區R1及第一區R1外的第二區R2。舉例而言,在本實施例中,第一區R1可以是具有非直線邊緣110a的異形區,例如但不限於:凹口(notch)區,而第二區R2可以是正常顯示區。
在本實施例中,基底110的材質可以是玻璃、石英、有機聚合物、或是不透光/反射材料(例如:晶圓、陶瓷、或其它可適用的材料)、或是其它可適用的材料。
畫素陣列基板10還包括多條訊號線SL,設置於基底110上,且在同一方向y上排列。多條訊號線SL包括第一訊號線SL1和多條第二訊號線SL2。第一訊號線SL1設置於基底110的第一區R1上。多條第二訊號線SL2設置於基底110的第二區R2上。
在本實施例中,畫素陣列基板10還包括多條訊號線DL,與多條訊號線SL交錯設置。訊號線DL與訊號線SL分別屬於不同的兩導電層。舉例而言,在本實施例中,訊號線SL可以是掃描線,而訊號線DL可以是資料線。
請參照圖1、圖2及圖3,畫素陣列基板10還包括多個畫素結構PX,電性連接至多條訊號線SL。
舉例而言,在本實施例中,每一畫素結構PX可包括第一電晶體T1、第二電晶體T2、儲存電容Cst及有機發光二極體元件OLED,其中第一電晶體T1的第一端T1a電性連接至對應的一訊號線DL,第一電晶體T1的控制端T1c電性連接至對應的一訊號線SL,第一電晶體T1的第二端T1b電性連接至儲存電容Cst,儲存電容Cst電性連接至第二電晶體T2的控制端T2c,第二電晶體T2的第一端T2a電性連接至具有系統高電位的一電源線(未繪示),第二電晶體T2的第二端T2b電性連接至有機發光二極體元件OLED的陽極(未繪示),而有機發光二極體元件OLED的陰極(未繪示)電性連接至具有系統低電位的一共通線(未繪示)。然而,本發明不以此為限,在其它實施例中,畫素結構PX也可以是其它型式。
請參照圖1,畫素陣列基板10還包括第一補償電容Cm1,電性連接至第一訊號線SL1。請參照圖4及圖5,第一補償電容Cm1包括第一半導體圖案121、第一導電圖案141及設置於第一半導體圖案121與第一導電圖案141之間的絕緣層130。
透過第一補償電容Cm1的設置,位於第一區R1之一第一訊號線SL1所負載的電容可接近於(或實質上等於)位於第二區R2之一第二訊號線SL2所負載的電容。
請參照圖1,舉例而言,在本實施例中,與第一訊號線SL1電性連接的多個畫素結構PX的數量較少(圖1以6個為示例),與第二訊號線SL2電性連接的畫素結構PX的數量較多(圖1以14個為示例)。因此,第一訊號線SL1和與其電性連接的多個畫素結構PX之間的電容較小,而第二訊號線SL2和與其電性連接的多個畫素結構PX之間的電容較大。透過第一補償電容Cm1的補償,第一訊號線SL1和與其電性連接的多個畫素結構PX之間的電容及第一補償電容Cm1所形成的等效電容可接近於(或實質上等於)第二訊號線SL2和與其電性連接的多個畫素結構PX之間的電容;也就是說,第一訊號線SL1所負載的電容可接近於(或實質上等於)第二訊號線SL2所負載的電容。
請參照圖4及圖6,值得注意的是,第一補償電容Cm1包括第一半導體圖案121、第一導電圖案141及設置於第一半導體圖案121與第一導電圖案141之間的絕緣層130,而第一補償電容Cm1的大小與第一補償電容Cm1的跨壓(即,第一半導體圖案121與第一導電圖案141的電位差)相關。也就是說,透過調整第一補償電容Cm1的跨壓就能改變第一補償電容Cm1的大小。如此一來,便可依照每一畫素陣列基板10的實際狀況,設定第一補償電容Cm1的跨壓,以使第一補償電容Cm1具備所需的補償電容值,進而使第一訊號線SL1所負載的電容接近於(或實質上等於)第二訊號線SL2所負載的電容,降低第一區R1與第二區R2的亮度差。
具體而言,在本實施例中,第一補償電容Cm1的第一導電圖案141電性連接至第一訊號線SL1,且第一補償電容Cm1的第一半導體圖案121電性連接至一驅動電路IC。透過驅動電路IC可設定第一補償電容Cm1的跨壓,以使第一補償電容Cm1具備所需的補償電容值。
在此必須說明的是,下述實施例沿用前述實施例的元件標號與部分內容,其中採用相同的標號來表示相同或近似的元件,並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例,下述實施例不再重述。
圖7為本發明一實施例之畫素陣列基板10A的上視示意圖。
圖8為圖7之畫素陣列基板10A之第二補償電容Cm2的剖面示意圖。
圖7及圖8的畫素陣列基板10A與圖1的畫素陣列基板10類似,兩者的差異如下。請參照圖7,在本實施例中,畫素陣列基板10A具有第三區R3,畫素陣列基板10A適於沿參考軸x彎曲,且參考軸x位於畫素陣列基板10A的第三區R3上。簡言之,畫素陣列基板10A具有可彎摺的第三區R3,且第三區R3位於第二區R2之中。
請參照圖7,畫素陣列基板10A的多條訊號線SL包括一第三訊號線SL3,設置於基底110的第三區R3上。畫素陣列基板10A更包括第二補償電容Cm2,電性連接至第三訊號線SL3。請參照圖7及圖8,第二補償電容Cm2包括第二半導體圖案122、第二導電圖案142以及設置於第二半導體圖案122與第二導電圖案142之間的絕緣層130。
舉例而言,在本實施例中,與第三訊號線SL3電性連接之畫素結構PX的數量與第二訊號線SL2電性連接之畫素結構PX的數量可相同;當畫素陣列基板10A未被彎摺時,第三訊號線SL3所負載的電容與第二訊號線SL2所負載的電容大致上相等,而第三區R3的亮度實質上等於第二區R2的亮度;然而,當畫素陣列基板10A沿著位於第三區R3的參考軸x彎曲時,第三區R3上之各構件(例如:訊號線SL、畫素結構PX等)的膜厚改變,導致第三訊號線SL3所負載的電容大小發生變化,進而造成第二區R2與第三區R3的亮度差。此時,透過第二補償電容Cm2的補償,第三訊號線SL3和與其電性連接的多個畫素結構PX之間的電容及第二補償電容Cm2所形成的等效電容會接近於(或實質上等於)第二訊號線SL2和與其電性連接之多個畫素結構PX之間的電容。也就是說,透過第二補償電容Cm2的補償,第三訊號線SL3所負載的電容可接近於(或實質上等於)第二訊號線SL2所負載的電容。藉此,能降低因彎摺所造成之第二區R2與第三區R3的亮度差。
圖9為本發明一實施例之畫素陣列基板10B的上視示意圖。
圖10為圖9之畫素陣列基板10B之第一補償電容Cm1的剖面示意圖。
圖11為圖9之畫素陣列基板10B之第二補償電容Cm2的剖面示意圖。
圖9的畫素陣列基板10B與圖1的畫素陣列基板10類似,兩者的差異在於:在圖9的實施例中,畫素陣列基板10B除了具有第一區R1及第二區R2外,還具有第三區R3。畫素陣列基板10B適於沿參考軸x彎曲,且參考軸x位於畫素陣列基板10B的第三區R3。畫素陣列基板10B的第三區R3為可彎摺區,且第三區R3位於第一區R1與部分的第二區R2之間。
請參照圖9,畫素陣列基板10B的多條訊號線SL除了包括分別設置於第一區R1及第二區R2上的第一訊號線SL1及多條第二訊號線SL2外,更包括設置於第三區R3上的第三訊號線SL3。畫素陣列基板10A除了包括與第一訊號線SL1電性連接的第一補償電容Cm1外,更包括與第三訊號線SL3電性連接的第二補償電容Cm2。
請參照圖9及圖10,第一補償電容Cm1包括第一半導體圖案121、第一導電圖案141以及設置於第一半導體圖案121與第一導電圖案141之間的絕緣層130。
請參照圖9及圖11,類似地,第二補償電容Cm2包括第二半導體圖案122、第二導電圖案142以及設置於第二半導體圖案122與第二導電圖案142之間的絕緣層130。
在本實施例中,第一區R1為異形區,第三區R3為可彎摺區,第一區R1所需的補償電容的大小(即第一補償電容Cm1的補償電容值)與第三區R3所需的補償電容的大小(即第一補償電容Cm1的補償電容值)不同。
舉例而言,在本實施例中,雖然第一補償電容Cm1的構造與第二補償電容Cm2的構造實質上相同,但利用驅動電路IC施加不同的跨壓至第一補償電容Cm1與第二補償電容Cm2,可使第一補償電容Cm1與第二補償電容Cm2具有不同的補償電容值。藉此,即使第一區R1所需的補償電容的大小與第三區R3所需的補償電容的大小不同,仍能同時降低第一區R1與第二區R2的亮度差及第三區R3與第二區R2的亮度差。
舉例而言,在本實施例中,第一補償電容Cm1的第一半導體圖案121與第一導電圖案141具有第一電位差,第二補償電容Cm2的第二半導體圖案122與第二導電圖案142具有第三電位差,且第一電位差的絕對值大於第三電位差的絕對值。藉此,可令第一補償電容Cm1大於第二補償電容Cm2,進而同時降低第一區R1與第二區R2的亮度差及第三區R3與第二區R2的亮度差。
圖12為本發明一實施例之畫素陣列基板10B’的上視示意圖。
圖13為圖12之畫素陣列基板10B’的第一補償電容Cm1的上視示意圖。
圖14為圖12之畫素陣列基板10B’的第二補償電容Cm2的上視示意圖。
圖12、圖13及圖14的畫素陣列基板10B’與圖9、圖10及圖11的畫素陣列基板10B類似,兩者的差異如下。請參照圖12、圖13及圖14,在本實施例中,分別位於第一區R1及第三區R3的第一補償電容Cm1及第二補償電容Cm2具有不同的構造。
具體而言,在本實施例中,第一補償電容Cm1之第一半導體圖案121於基底110上之垂直投影的面積大於第二補償電容Cm2之第二半導體圖案122於基底110上之垂直投影的面積。藉此,也可令第一補償電容Cm1大於第二補償電容Cm2,進而同時降低第一區R1與第二區R2的亮度差及第三區R3與第二區R2的亮度差。
圖15為本發明一實施例之畫素陣列基板10B’’的上視示意圖。
圖16為圖15之畫素陣列基板10B’’的第一補償電容Cm1的剖面示意圖。
圖17為圖15之畫素陣列基板10B’’的第二補償電容Cm2的剖面示意圖。
圖15、圖16及圖17的畫素陣列基板10B’’與圖9、圖10及圖11的畫素陣列基板10B類似,兩者的差異如下。請參照圖15、圖16及圖17,在本實施例中,分別位於第一區R1及第三區R3的第一補償電容Cm1及第二補償電容Cm2具有不同的構造。
具體而言,在本實施例中,第一補償電容Cm1之第一半導體圖案121與第一導電圖案141之間夾有絕緣層130,第二補償電容Cm2之第二半導體122與第二導電圖案162之間除了夾有絕緣層130外更夾有另一絕緣層150,而使得第二補償電容Cm2之第二半導體122與第二導電圖案162的距離D3大於第一補償電容Cm1之第一半導體圖案121與第一導電圖案141的距離D1。藉此,也可令第二補償電容Cm2小於第一補償電容Cm1,進而同時降低第一區R1與第二區R2的亮度差及第三區R3與第二區R2的亮度差。
圖18為本發明一實施例之畫素陣列基板10D的上視示意圖。
圖19為圖18之畫素陣列基板10D的多個第一補償電容Cm1的上視示意圖。
圖18及圖19的畫素陣列基板10D與圖1的畫素陣列基板10類似,兩者的差異如下。請參照圖18及圖19,在本實施例中,畫素陣列基板10D更包括多個第一補償電容Cm1-1、Cm1-2,分別與多條第一訊號線SL1-1、SL1-2電性連接。與第一訊號線SL1-1電性連接的多個畫素結構PX的數量較少,與第一訊號線SL1-2電性連接的畫素結構PX的數量較多。每一第一補償電容Cm1-1、Cm1-2包括第一半導體圖案121、第一導電圖案141以及設置於第一半導體圖案121與第一導電圖案141之間的絕緣層130(可參考圖4)。
在本實施例中,第一補償電容Cm1-1的第一半導體圖案121與一第一補償電容Cm1-2的一第一半導體圖案121可直接地連接。在本實施例中,第一補償電容Cm1-1的第一半導體圖案121透過一第一周邊走線L1電性連接至驅動電路IC,以具有第一電位差;第一補償電容Cm1-2的第一半導體圖案121透過一第二周邊走線L2電性連接至驅動電路IC,以具有第二電位差,其中第一電位差大於第二電位差。藉由上述電位差的調整可達到所期望的電壓/電容梯度變化,以降低第一區R1與第二區R2的亮度差異,並縮減多個第一補償電容Cm1-1、Cm1-2所需的佈局(layout)空間。
圖20為本發明一實施例之畫素陣列基板10E的剖面示意圖。圖20的畫素陣列基板10E與圖4的畫素陣列基板10類似,兩者的差異在於,圖20的第一補償電容Cm1’的構造與圖4之第一補償電容Cm1的構造不同。
具體而言,在圖4的實施例中,第一補償電容Cm1的第一半導體圖案121位於第一導電圖案141與基底110之間。也就是說,在圖4的實施例中,第一補償電容Cm1的第一導電圖案141是利用設置於第一半導體圖案121上方的導電層來製作。在圖20的實施例中,第一補償電容Cm1’包括第一導電圖案112、第一半導體圖案121以及位於第一半導體圖案121與第一導電圖案112之間的絕緣層114。不同的是,在圖20的實施例中,第一補償電容Cm1’的第一導電圖案112位於第一半導體圖案121與基底110之間。也就是說,在圖20的實施例中,第一補償電容Cm1’的第一導電圖案112是利用設置於第一半導體圖案121下方的導電層來製作。
圖20之第一補償電容Cm1’的構造也可用以取代前述任一實施例的第一補償電容Cm1及/或第二補償電容Cm2。
10、10A、10B、10B’、10B’’、10D、10E:畫素陣列基板 110:基底 110a:非直線邊緣 112、141:第一導電圖案 114、130、150:絕緣層 121:第一半導體圖案 122:第二半導體圖案 142、162:第二導電圖案 Cm1、Cm1’、Cm1-1、Cm1-2:第一補償電容 Cm2:第二補償電容 Cst:儲存電容 DL、SL:訊號線 D1、D3:距離 IC:驅動電路 L1:第一周邊走線 L2:第二周邊走線 OLED:有機發光二極體元件 PX:畫素結構 R1:第一區 R2:第二區 R3:第三區 SL1、SL1-1、SL1-1:第一訊號線 SL2:第二訊號線 SL3:第三訊號線 T1:第一電晶體 T1a、T2a:第一端 T1b、T2b:第二端 T1c、T2c:控制端 T2:第二電晶體 x:參考軸 y:方向
圖1為本發明一實施例之畫素陣列基板10的上視示意圖。 圖2示出位於圖1之第一區R1的畫素結構PX及第一補償電容Cm1的等效電路。 圖3示出位於圖1之第二區R2的畫素結構PX的等效電路。 圖4為圖1之畫素陣列基板10之第一補償電容Cm1的剖面示意圖。 圖5為圖1之畫素陣列基板10之第一補償電容Cm1的上視示意圖。 圖6示出本發明一實施例之補償電容與補償電容之跨壓的關係。 圖7為本發明一實施例之畫素陣列基板10A的上視示意圖。 圖8為圖7之畫素陣列基板10A之第二補償電容Cm2的剖面示意圖。 圖9為本發明一實施例之畫素陣列基板10B的上視示意圖。 圖10為圖9之畫素陣列基板10B之第一補償電容Cm1的剖面示意圖。 圖11為圖9之畫素陣列基板10B之第二補償電容Cm2的剖面示意圖。 圖12為本發明一實施例之畫素陣列基板10B’的上視示意圖。 圖13為圖12之畫素陣列基板10B’的第一補償電容Cm1的上視示意圖。 圖14為圖12之畫素陣列基板10B’的第二補償電容Cm2的上視示意圖。 圖15為本發明一實施例之畫素陣列基板10B’’的上視示意圖。 圖16為圖15之畫素陣列基板10B’’的第一補償電容Cm1的剖面示意圖。 圖17為圖15之畫素陣列基板10B’’的第二補償電容Cm2的剖面示意圖。 圖18為本發明一實施例之畫素陣列基板10D的上視示意圖。 圖19為圖18之畫素陣列基板10D的多個第一補償電容Cm1-1、Cm1-2的上視示意圖。 圖20為本發明一實施例之畫素陣列基板10E的剖面示意圖。
10:畫素陣列基板
110:基底
110a:非直線邊緣
Cm1:第一補償電容
DL、SL:訊號線
IC:驅動電路
PX:畫素結構
R1:第一區
R2:第二區
SL1:第一訊號線
SL2:第二訊號線
y:方向

Claims (10)

  1. 一種畫素陣列基板,包括: 一基底,具有一第一區以及該第一區外的一第二區; 多條訊號線,設置於該基底上,且在同一方向上排列,其中該些訊號線包括至少一第一訊號線和多條第二訊號線,該至少一第一訊號線設置於該基底的該第一區上,且該些第二訊號線設置於該基底的該第二區上; 多個畫素結構,電性連接至該些訊號線;以及 至少一第一補償電容,電性連接至該至少一第一訊號線,其中該至少一第一補償電容的每一個包括: 一第一半導體圖案; 一第一導電圖案;以及 一絕緣層,設置於該第一半導體圖案與該第一導電圖案之間。
  2. 如申請專利範圍第1項所述的畫素陣列基板,其中該至少一第一補償電容的至少一該第一導電圖案電性連接至該至少一第一訊號線,且至少一該第一補償電容的至少一該第一半導體圖案電性連接至一驅動電路。
  3. 如申請專利範圍第2項所述的畫素陣列基板,其中該至少一第一訊號線為多條第一訊號線,該至少一第一補償電容為多個第一補償電容,該些第一補償電容的多個第一導電圖案分別電性連接至該些第一訊號線,且該些第一補償電容的多個第一半導體圖案電性連接至該驅動電路; 其中,一該第一補償電容的該第一半導體圖案與該第一導電圖案的具有一第一電位差,另一該第一補償電容的該第一半導體圖案與該第一導電圖案具有一第二電位差,且該第一電位差的絕對值大於該第二電位差的絕對值。
  4. 如申請專利範圍第3項所述的畫素陣列基板,其中一該第一補償電容的該第一半導體圖案與另一該第一補償電容的該第一半導體圖案直接地連接。
  5. 如申請專利範圍第1項所述的畫素陣列基板,其中該基底更具有該第一區及該第二區外的一第三區,該畫素陣列基板適於沿一參考軸彎曲,該參考軸位於該第三區,該些訊號線更包括一第三訊號線,該第三訊號線設置於該基底的該第三區上,且該畫素陣列基板更包括: 一第二補償電容,電性連接至該第三訊號線,其中該第二補償電容包括: 一第二半導體圖案; 一第二導電圖案;以及 一絕緣層,設置於該第二半導體圖案與該第二導電圖案之間。
  6. 如申請專利範圍第5項所述的畫素陣列基板,其中一該第一補償電容之該第一半導體圖案與該第一導電圖案具有一第一電位差,該第二補償電容之該第二半導體圖案與該第二導電圖案具有一第三電位差,且該第一電位差的絕對值大於該第三電位差的絕對值。
  7. 如申請專利範圍第5項所述的畫素陣列基板,其中該第一補償電容之該第一半導體圖案於該基底上之一垂直投影的面積大於該第二補償電容之該第二半導體圖案於該基底上之一垂直投影的面積。
  8. 如申請專利範圍第5項所述的畫素陣列基板,其中該第二補償電容之該第二半導體與該第二導電圖案的距離大於該第一補償電容之該第一半導體圖案與該第一導電圖案的距離。
  9. 如申請專利範圍第1項所述的畫素陣列基板,其中該第一補償電容的該第一半導體圖案位於該第一導電圖案與該基底之間。
  10. 如申請專利範圍第1項所述的畫素陣列基板,其中該第一補償電容的該第一導電圖案位於該第一半導體圖案與該基底之間。
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