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TW201528470A - 半導體裝置 - Google Patents

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TW201528470A
TW201528470A TW103142091A TW103142091A TW201528470A TW 201528470 A TW201528470 A TW 201528470A TW 103142091 A TW103142091 A TW 103142091A TW 103142091 A TW103142091 A TW 103142091A TW 201528470 A TW201528470 A TW 201528470A
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TW
Taiwan
Prior art keywords
wafer
peripheral circuit
semiconductor wafer
wiring
semiconductor device
Prior art date
Application number
TW103142091A
Other languages
English (en)
Inventor
山道新太郎
中村篤
伊藤雅之
田岡直人
森健太郎
Original Assignee
瑞薩電子股份有限公司
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Filing date
Publication date
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Abstract

本發明使半導體積體電路裝置的性能提高。半導體裝置1，具有搭載於配線基板2上的周邊電路晶片3以及邏輯晶片4。配線基板2與周邊電路晶片3電連接，周邊電路晶片3與邏輯晶片4電連接。於周邊電路晶片3，形成了第1周邊電路、電源控制電路、溫度感測器以及第1 RAM；於邏輯晶片4，形成了CPU、第2周邊電路以及第2 RAM。第1周邊電路以及第1 RAM，根據第1製程規則製造；CPU、第2周邊電路以及該第2 RAM，根據比第1製程規則更細微的第2製程規則製造。

Description

半導體裝置
本發明係關於一種半導體裝置的技術，特別是關於一種適用於在封裝內搭載了半導體晶片的半導體裝置的有效技術。
於日本特開2007-227537號公報(專利文獻1)記載了利用將不同的製程所形成的記憶部與控制部分開並分別形成於不同晶片，並將其堆疊構成多晶片封裝(Multi chip package；MCP)的技術，形成1個半導體裝置的技術內容。
另外，於日本特開2010-62328號公報(專利文獻2)，記載了將半導體晶片三維堆疊的CoC(Chip on chip，疊晶)或是稱為堆疊型MCP等的半導體裝置。在上述專利文獻2中，固定於晶片墊或薄膜狀基板的第1半導體晶片，與在俯視下比第1半導體晶片更小的第2半導體晶片，在互相對向配置的狀態下電連接。另外，在上述專利文獻2中，將在第2半導體晶片與半導體裝置外部之間進行信號的傳送接收用的信號用端子部，形成在位於第2半導體晶片的側邊位置的第1半導體晶片上。 【先前技術文獻】 【專利文獻】
【專利文獻1】 日本特開2007-227537號公報 【專利文獻2】 日本特開2010-62328號公報
【發明所欲解決的問題】
在半導體裝置的電子電路(以下亦簡稱為「電路」)上，會有電流洩漏到原本絶緣而不應有電流流過的部位或路徑，亦即，發生漏電流(洩漏電流)，這樣的問題存在。該漏電流，隨著半導體裝置運作時的周圍溫度(環境溫度)的上升而增大。另外，當漏電流發生(增加)時，半導體晶片本身所發熱的發熱量也會增大。然後，當半導體裝置的溫度持續上升時，半導體裝置可能會變得無法正常運作。
本案發明人，預測隨著製造半導體裝置時的製程規則例如從90nm細微化到65nm、40nm以及28nm，上述漏電流會更進一步增大，而且，半導體裝置的溫度會更進一步持續上升。
另外，根據本案發明人的檢討，發現上述問題發生的主要原因，亦包含以下幾點。
於具有中央運算處理裝置(Central Processing Unit；CPU)的1個半導體晶片，包含上述CPU在內，形成了區域RAM控制部、RAM以及快閃記憶體等的記憶體、CAN模組、外部介面電路以及電源控制電路等複數電路。
為了實現半導體裝置的高積體化、高速化或低消耗電力化等目的，在上述複數電路之中，至少CPU，有必要根據相對細微(精細)的製程規則製造，亦即，利用高階處理(先進製程)製造。然而，在上述複數電路之中的CPU以外的電路中，亦存在可根據比高階處理的製程規則更不細微(粗糙)的製程規則製造，亦即，可利用低階處理(傳統製程)製造的電路。
然而，利用製程規則彼此相異的複數製造程序製造1個半導體晶片，是很困難的。
於是，吾人考慮使上述複數電路之中的CPU以外的電路，亦即可利用所謂低階處理製造的電路，根據與製造CPU時的製程規則相同的製程規則製造，亦即，利用高階處理製造。
然而，本案發明人發現，如上所述的，作為對應利用彼此相異的複數製造程序進行製造係非常困難這個問題的對策，利用高階處理製造半導體晶片所包含的全部電路，為上述漏電流問題發生的主要原因之一。
其他問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 【解決問題的手段】
一實施態樣之半導體裝置，具有基材上所搭載的第1半導體晶片以及第2半導體晶片。基材與第1半導體晶片，利用第1導電性構件電連接，第1半導體晶片與第2半導體晶片，利用第2導電性構件電連接。於第1半導體晶片，形成了第1周邊電路、電源控制電路、溫度感測器以及第1 RAM；於第2半導體晶片，形成了CPU、第2周邊電路以及第2 RAM。第1周邊電路以及第1 RAM，分別根據第1製程規則製造，CPU、第2周邊電路以及第2 RAM，分別根據比第1製程規則更細微的第2製程規則製造。
另外，另一實施態樣的半導體裝置，具有搭載於基材上的第1半導體晶片以及第2半導體晶片。基材與第1半導體晶片，利用第1導電性構件電連接，第1半導體晶片與第2半導體晶片，利用第2導電性構件電連接。於第1半導體晶片，形成了第1周邊電路、電源控制電路、溫度感測器以及第1 RAM；於第2半導體晶片，形成了CPU、第2周邊電路以及第2 RAM。第1半導體晶片的配線層中的第1最小配線間隔，比第2半導體晶片的配線層中的第2最小配線間隔更大。 【發明的功效】
若根據一實施態樣，便可實現半導體裝置的高積體化、高速化或低消耗電力化等目的。
(本案的記載形式、基本用語、用法説明) 在本案中，實施態樣的記載，因應需要，為了方便分成複數個段落等記載，除非特別明示並非如此，否則該等態樣並非相互獨立個別的態樣，不問記載的前後，單一實施例的各部分，其中一方為另一方的部分詳細內容或是部分或整體的變化實施例等。另外，原則上，同樣的部分省略重複説明。另外，實施態樣中的各構成要件，除非特別明示並非如此、理論上限定於該數目，或是從文章脈絡可知並非如此，否則並非為必要構件。
同樣地在實施態樣等的記載中，針對材料、組成等，即使謂「由A所構成的X」等，除非特別明示並非如此或是從文章脈絡可知並非如此，否則並不排除包含A以外的要件。例如，就成分而言，係指「包含A為主要成分的X」等的意思。例如，即使謂「矽構件」等，也並非僅限於純粹的矽，亦包含SiGe(矽化鍺)合金、其他以矽為主要成分的多元合金，或是包含其他添加物等的構件，自不待言。另外，即使謂金鍍膜、Cu層、鎳鍍膜等，除非特別明示並非如此，否則並非僅限於純粹該等金屬膜層，亦包含分別以金、Cu、鎳等為主要成分的構件。
再者，即使提及特定的數値、數量，除非特別明示並非如此、理論上限定於該數目，或是從文章脈絡可知並非如此，否則可為超過該特定數値的數値，亦可為未達該特定數値的數値。
另外，在實施態樣的各圖中，同一或同樣的部分以同一或類似的記號或參照符號表示，説明原則上不重複。
另外，在所附圖式中，當反而會變繁雜或是與空隙的區別很明確時，即使是剖面有時也會省略影線等。與此相關，當從説明等可知時，即使是平面上封閉的孔，有時也會省略背景的輪廓線。再者，即使並非剖面，為了明示並非空隙，或是為了明示其為區域的分界，有時也會附上影線或是點圖案。
另外，在以下的實施態樣中，當表示範圍為A~B時，除非特別明示，否則係表示A以上B以下這個範圍。
在以下所説明的實施態樣中，關於SiP(System in Package，系統級封裝)型的半導體裝置的實施例，挑選在封裝內1個半導體晶片分割成複數個半導體晶片搭載的半導體封裝進行説明。
(實施態樣1) ＜半導體裝置＞ 首先，針對本實施態樣1的半導體裝置(半導體封裝)1的概要構造，用圖1~圖4進行説明。圖1，係實施態樣1的半導體裝置的立體圖。圖2，係實施態樣1的半導體裝置的仰視圖。圖3，係實施態樣1的半導體裝置的透視俯視圖。圖3，係表示在除去封裝體的狀態下，配線基板上的半導體裝置的內部構造。圖4，係實施態樣1的半導體裝置的剖面圖。圖4，係沿著圖3的A-A線的剖面圖。另外，在圖1~圖4中，為了容易檢視，係圖示出較少的端子數，惟端子(接合導線2f、端子區域2g、焊球6以及表面電極3ap與4ap等)的數目，並非僅限於圖1~圖4所示之態樣。
本實施態樣1的半導體裝置(半導體封裝)1具備：配線基板(基材)2、配線基板2上所搭載的周邊電路晶片(半導體晶片)3與邏輯晶片(半導體晶片)4，以及封裝周邊電路晶片3以及邏輯晶片4的封裝體(封裝材料、樹脂)5。
如圖4所示的，配線基板(基材)2具備搭載了周邊電路晶片3的頂面(面、主面、晶片搭載面)2a、頂面2a的相反側的底面(面、主面、安裝面)2b，以及配置在頂面2a與底面2b之間的側面2c，如圖2以及圖3所示的，在俯視下具有四角形的外形形狀。在圖2以及圖3所示的例子中，配線基板2的平面尺寸(俯視尺寸、頂面2a以及底面2b的尺寸、外形尺寸)，例如一邊的長度為14mm左右，配線基板2，在俯視下具有正方形狀。另外，配線基板2的厚度(高度)，亦即，圖4所示的從頂面2a到底面2b的距離，例如為0.3mm~0.5mm左右。
另外，在本案說明書中，所謂在俯視下，意指從垂直方向觀察配線基板2的頂面2a或是底面2b、周邊電路晶片3的表面3a或是背面3b，或是邏輯晶片4的表面4a或背面4b的情況。
配線基板2，係用來將頂面2a側所搭載之周邊電路晶片3、邏輯晶片4與圖中未顯示的安裝基板電連接的中介層，具有將頂面2a側與底面2b側電連接的複數層配線層(在圖4所示的例子中為4層)。於各配線層，形成了複數條配線2d，以及，使複數條配線2d之間以及相鄰的配線層之間絶緣的絶緣層2e。在此，本實施態樣1的配線基板2，具有3層絶緣層2e，正中間的絶緣層2e為核心層(核心材料)，惟亦可使用不具有作為核心之絶緣層2e的所謂無芯基板。另外，配線2d包含形成於絶緣層2e的頂面或底面的配線2d1，以及，以在厚度方向上貫穿絶緣層2e的方式形成的層間導電線路，亦即介層配線2d2。
另外，在配線基板2的頂面2a，形成了與周邊電路晶片3電連接的端子，亦即複數條接合導線(端子、晶片搭載面側端子、電極)2f。接合導線2f，係與周邊電路晶片3的表面3a上所形成之表面電極(端子、電極墊、接合墊)3ap透過導線7電連接的端子。另一方面，在配線基板2的底面2b，形成了複數端子區域2g。於端子區域2g，接合了用來與圖中未顯示的安裝基板電連接的端子，亦即，作為半導體裝置1的外部連接端子的複數焊球6。複數條接合導線2f與複數端子區域2g，透過複數條配線2d分別電連接。另外，由於與接合導線2f或端子區域2g連接的配線2d，係與接合導線2f或端子區域2g形成一體，故在圖4中，將接合導線2f以及端子區域2g表示成配線2d的一部分。
包含複數條接合導線2f在內，配線基板2的頂面2a被絶緣膜(防焊膜)2h所覆蓋。於絶緣膜2h形成了開口部，在該開口部中，複數條接合導線2f的至少一部分(與周邊電路晶片3的接合部位、接合區域)，從絶緣膜2h露出。另外，包含複數端子區域2g在內，配線基板2的底面2b被絶緣膜(防焊膜)2k所覆蓋。於絶緣膜2k形成了開口部，在該開口部中，複數端子區域2g的至少一部分(與焊球6的接合部位)，從絶緣膜2k露出。
另外，如圖4所示的，與配線基板2的底面2b的複數端子區域2g接合的複數焊球(外部端子、電極、外部電極)6，如圖2所示的，配置成行列狀(陣列狀、矩陣狀)。另外，在圖2中雖圖式省略，惟複數焊球6所接合之複數端子區域2g(參照圖4)也配置成行列狀(陣列狀、矩陣狀)。像這樣，將在配線基板2的安裝面側複數外部端子(焊球6、端子區域2g)配置成行列狀的半導體裝置稱為面陣列型的半導體裝置。面陣列型的半導體裝置，由於可將配線基板2的安裝面(底面2b)側有效靈活運用作為外部端子的配置空間，故即使外部端子數增加，也能夠抑制半導體裝置的安裝面積的增大，就此點而言為較佳之態樣。亦即，可用較節省之空間安裝隨著高度功能化、高度積體化而外部端子數增加的半導體裝置。
另外，半導體裝置1，具備周邊電路晶片3以及邏輯晶片4，作為配線基板2上所搭載之複數個半導體晶片。在圖4所示的例子中，在配線基板2上搭載了周邊電路晶片3，在周邊電路晶片3上搭載了邏輯晶片4。邏輯晶片4，透過周邊電路晶片3與配線基板2電連接。另外，如用圖9~圖12在文後所述的，於周邊電路晶片3以及邏輯晶片4，形成了例如MISFET(Metal insulator semiconductor field effect transistor，金屬絕緣半導體場效電晶體)等的複數個半導體元件。
周邊電路晶片3具有表面(主面、頂面)3a、表面3a的相反側的背面(主面、底面)3b以及位於表面3a與背面3b之間的側面3c，如圖3所示的，在俯視下具有四角形的外形形狀。另外，周邊電路晶片3具有形成於表面3a的表面電極(端子、電極墊、接合墊)3ap。另外，在周邊電路晶片3的表面電極3ap之中，與配線基板2的接合導線2f電連接者，為表面電極(基材用電極墊)3ap1，與邏輯晶片4的表面電極(端子、電極墊、接合墊)4ap電連接者，為表面電極(晶片用電極墊)3ap2。
邏輯晶片4具有表面(主面、頂面)4a、表面4a的相反側的背面(主面、底面)4b以及位於表面4a與背面4b之間的側面4c，如圖3所示的，在俯視下具有四角形的外形形狀。另外，邏輯晶片4具有形成於表面4a的表面電極(端子、電極墊、接合墊)4ap。
如用圖5在文後所述的，於周邊電路晶片(半導體晶片)3，形成了CAN (Controller area network，控制器區域網路)模組PR1等的周邊電路、SRAM(Static random access memory，靜態隨機存取記憶體)等的記憶體MM1、電源控制電路PC1以及熱感測器(溫度感測器)TS1。亦即，周邊電路晶片3，為形成了周邊電路的半導體晶片。
另外，於邏輯晶片(半導體晶片)4，形成了CPU(Central processing unit，中央處理單元)電路PU1、區域RAM控制部PR3等的周邊電路以及SRAM等的記憶體MM3。亦即，邏輯晶片4，為形成了邏輯電路亦即作為邏輯電路的中央運算處理裝置(CPU)的半導體晶片。
周邊電路晶片3所具備的各電路，形成於周邊電路晶片3的表面3a側。詳而言之，如用圖9以及圖11在文後所述的，周邊電路晶片3，具備例如由矽(Si)所構成的半導體基板30S(參照後述的圖9)，在半導體基板30S的主面(元件形成面) 30p(參照後述的圖9)，形成了例如MISFET等的複數個半導體元件(參照後述的圖9)。在半導體基板30S的主面上(表面3a側)，形成了配線層3as，其堆疊了複數條配線以及使複數條配線之間絶緣的絶緣膜。在圖4中顯示了配線層3as。配線層3as的複數條配線與複數個半導體元件分別電連接，構成電路。形成於周邊電路晶片3的表面3a(參照圖4)的複數個表面電極3ap，透過設置在半導體基板30S與表面3a之間的配線層3as與半導體元件電連接，構成電路的一部分。
邏輯晶片4所具備的各電路，形成於邏輯晶片4的表面4a側。詳細而言，如用圖10以及圖12在文後所述的，邏輯晶片4，具備例如由矽(Si)所構成的半導體基板40S(參照後述的圖10)，於半導體基板40S的主面(元件形成面)40p(參照後述的圖10)，形成了例如MISFET等的複數個半導體元件(參照後述的圖10)。在半導體基板40S的主面上(表面4a側)，形成了配線層4as，其堆疊了複數條配線以及使複數條配線之間絶緣的絶緣膜。在圖4中顯示了配線層4as。配線層4as的複數條配線與複數個半導體元件分別電連接，構成電路。形成於邏輯晶片4的表面4a(參照圖4)的複數個表面電極4ap，透過設置在半導體基板40S與表面4a之間的配線層4as與半導體元件電連接，構成電路的一部分。
周邊電路晶片3，以周邊電路晶片3的背面3b與配線基板2的頂面2a對向的方式，搭載在配線基板2上。周邊電路晶片3，搭載在配線基板2的頂面2a之中的搭載周邊電路晶片3的預定區域，亦即晶片搭載區域(晶片搭載部)2p1上。周邊電路晶片3與配線基板2利用導線(導電性構件)7連接。詳而言之，周邊電路晶片3的表面電極(基材用電極墊)3ap1與配線基板2的接合導線2f透過導線7電連接。因此，周邊電路晶片3的背面3b與配線基板2的頂面2a透過晶片接合材料(接合材料)8接合。
邏輯晶片4，以邏輯晶片4的表面4a與周邊電路晶片3的表面3a對向的方式，搭載在周邊電路晶片3上。邏輯晶片4，搭載在周邊電路晶片3的表面3a之中的搭載邏輯晶片4的預定區域，亦即晶片搭載區域(晶片搭載部)3p1上。邏輯晶片4與周邊電路晶片3以覆晶方式連接。詳而言之，周邊電路晶片3的表面電極(端子、電極墊、接合墊)3ap2與邏輯晶片4的表面電極(端子、電極墊、接合墊)4ap，例如以下所示的，以覆晶方式連接。
邏輯晶片4的表面電極4ap與周邊電路晶片3的表面電極3ap2的接合部位，例如，透過形成柱狀(例如圓柱形)的以銅(Cu)為主要成分的金屬構件亦即突起電極(導電性構件、柱狀電極、凸塊)9，將邏輯晶片4的表面電極4ap與周邊電路晶片3的表面電極3ap2電連接。例如，在形成於邏輯晶片4的表面電極4ap的突起電極9的前端，堆疊了鎳(Ni)膜、焊料(例如SnAg)膜，藉由使該前端的焊料膜與周邊電路晶片3的表面電極3ap2接合，便可將邏輯晶片4的表面電極4ap與周邊電路晶片3的表面電極3ap2電連接。其中，形成於突起電極9的前端的接合材料的構成材料，在滿足電氣特性上的要求或接合強度上的要求的範圍內可適用各種變化實施例。
在本實施態樣1中，1個半導體晶片，分割成形成了CPU的邏輯晶片4與形成了周邊電路的周邊電路晶片3。由於在CPU與周邊電路之間，有必要利用複數條配線電連接，故將邏輯晶片4與周邊電路晶片3電連接的表面電極4ap的數目，比以往在堆疊了複數個半導體晶片的情況下將半導體晶片之間電連接的表面電極的數目更多。詳而言之，表面電極4ap，在俯視下，例如可依照以下方式排列。
例如，邏輯晶片4，具有1邊的長度為1.22mm的正方形形狀，在表面4a上，在俯視下，形成了縱向以及向行列狀(陣列狀、矩陣狀)排列的表面電極4ap。此時，在俯視下，在縱向以及向的各個方向上48個表面電極4ap隔著25.4μm的間隔排列，如是2304個的表面電極4ap排列成矩陣狀。或者，在俯視下，在縱向以及向的各個方向上59個表面電極4ap隔著20.6μm的間隔排列，如是3481個表面電極4ap排列成矩陣狀。或者，在俯視下，在縱向以及向的各個方向上84個表面電極4ap隔著14.6μm的間隔排列，如是7056個表面電極4ap排列成行列狀。
如圖4所示的，在邏輯晶片4與周邊電路晶片3之間，亦即在邏輯晶片4的表面電極4ap與周邊電路晶片3的表面電極3ap2的接合部位，形成了接合材料(封裝材料、樹脂)NCL1。接合材料NCL1，以填塞邏輯晶片4的表面4a與周邊電路晶片3的表面3a之間的空間的方式配置。接合材料NCL1，為將周邊電路晶片3接合固定在配線基板2上的接合材料。
如在後述的半導體裝置的製造方法中所説明的，藉由在將周邊電路晶片3與邏輯晶片4電連接的步驟之前於周邊電路晶片3的表面3a塗布接合材料NCL1的方法，即使在表面電極4ap的數目很多的情況下，也能夠將接合材料NCL1確實地配置在邏輯晶片4與周邊電路晶片3之間。
另外，半導體裝置1，具備封裝周邊電路晶片3以及邏輯晶片4的封裝體(封裝材料、樹脂)5。換言之，封裝體5，封裝周邊電路晶片3、邏輯晶片4、導線7以及接合材料NCL1。
封裝體5，具有頂面(面、表面)5a、位於頂面5a的相反側的底面(面、背面)5b(參照圖4)以及位於頂面5a與底面5b之間的側面5c，在俯視下具有四角形的外形形狀。在圖1以及圖4所示的例子中，封裝體5的平面尺寸(從頂面5a側俯視時的尺寸、頂面5a的外形尺寸)，與配線基板2的平面尺寸相同，封裝體5的側面5c與配線基板2的側面2c相連。另外，在圖1所示的例子中，關於封裝體5的平面尺寸(俯視尺寸)，例如一邊的長度為14mm左右，封裝體5，在俯視下具有正方形形狀。
封裝體5，為保護周邊電路晶片3以及邏輯晶片4的樹脂體，藉由與周邊電路晶片3以及邏輯晶片4密合而形成封裝體5，便可防止很薄的周邊電路晶片3以及邏輯晶片4受到損傷。另外，封裝體5，從提高作為保護構件之功能的觀點來看，可用例如以下的材料構成。由於要求封裝體5 容易與配線基板2、周邊電路晶片3以及邏輯晶片4密合以及在封裝後具有某種程度的硬度，故封裝體5宜包含例如環氧樹脂等的熱硬化性樹脂。另外，為了使硬化後的封裝體5的功能提高，例如，宜將二氧化矽(silica、SiO2 )粒子等的填料粒子混合於樹脂材料中。例如，從防止封裝體5形成後的熱變形導致周邊電路晶片3以及邏輯晶片4受到損傷的觀點來看，宜調整填料粒子的混合比例，使周邊電路晶片3以及邏輯晶片4的線膨脹係數與封裝體5的線膨脹係數接近。
＜半導體裝置的電路構造＞ 接著，針對半導體裝置1的電路構造例，用圖5以及圖6進行説明。圖5，係表示實施態樣1的半導體裝置的電路構造例的方塊圖。圖6，係以示意方式表示實施態樣1的半導體裝置的電路配置的立體圖。另外，在圖6中，控制記憶體MM2的記憶體控制器(在圖5中將圖式省略)，附上符號MM2圖示之。
如前所述的，在本實施態樣1中，配線基板2上所搭載的1個半導體晶片，分割成形成了CPU的邏輯晶片4，以及形成了周邊電路的周邊電路晶片3。
如圖5所示的，周邊電路晶片3，具有CAN(Controller area network，控制器區域網路)模組(周邊電路)PR1以及外部介面電路(周邊電路、介面)PR2。另外，周邊電路晶片3，具有由SRAM(Static random access memory，靜態隨機存取記憶體)或Global RAM(Global random access memory，全域隨機存取記憶體)等所構成的記憶體(RAM)MM1以及由快閃記憶體或DRAM(Dynamic random access memory，動態隨機存取記憶體)等所構成的記憶體MM2。再者，周邊電路晶片3具有電源控制電路PC1以及熱感測器(溫度感測器)TS1。另外，電源控制電路PC1與熱感測器TS1，構成控制驅動半導體裝置的電源(驅動電源、電流、電壓)的供給的電源控制部CU1。
如圖5所示的，邏輯晶片4，具有CPU(Central processing unit，中央處理單元)電路(CPU)PU1以及區域RAM控制部(周邊電路)PR3。另外，邏輯晶片4具有由SRAM或區域RAM等所構成的記憶體(RAM)MM3。再者，邏輯晶片4具有控制電路CC1、CC2以及CC3。
CAN模組(周邊電路)PR1，在周邊電路晶片3的內部，透過周邊匯流排BS1以及系統匯流排BS2，與外部介面電路PR2、記憶體MM1以及記憶體MM2連接。另外，CAN模組PR1，透過表面電極3ap1、導線7、接合導線2f以及焊球6，與外部LSI(Large scale integrated circuit、大型積體電路)EL1連接。CAN模組，係與外部LSI串列通信的模組(周邊電路)。另外，CAN，為Controller area network的簡稱，意指利用共通的匯流排線路進行電子模組之間的通信用的協定。
外部介面電路(周邊電路、介面)PR2，透過表面電極3ap1、導線7、接合導線2f以及焊球6，與外部LSIEL2連接。另外，外部介面電路PR2，透過表面電極3ap2、突起電極9以及表面電極4ap，與形成於邏輯晶片4內的控制電路CC1連接。外部介面電路PR2，為將外部LSIEL2與半導體裝置1連接的模組(周邊電路、介面)。另外，控制電路CC1，係與CPU電路PU1連接而使CPU電路PU1控制外部介面電路PR2用的控制電路。
記憶體(RAM)MM1，如前所述的，係由SRAM或全域RAM等所構成。記憶體(RAM)MM1，透過系統匯流排BS2以及周邊匯流排BS1與CAN模組PR1連接，並透過表面電極3ap2、突起電極9以及表面電極4ap，與形成於邏輯晶片4內的控制電路CC2連接。控制電路CC2，係與CPU電路PU1連接而使CPU電路PU1控制記憶體MM1用的控制電路。
記憶體(RAM)MM2，如前所述的，係由快閃記憶體或DRAM等所構成。記憶體(RAM)MM2，透過系統匯流排BS2以及周邊匯流排BS1與CAN模組PR1連接，並透過表面電極3ap2、突起電極9以及表面電極4ap，與形成於邏輯晶片4內的控制電路CC3連接。控制電路CC3，係與CPU電路PU1連接而使CPU電路PU1控制記憶體MM2用的控制電路。
電源控制部CU1，如前所述的，包含電源控制電路PC1以及熱感測器(溫度感測器)TS1。包含電源控制電路PC1以及熱感測器(溫度感測器)TS1的電源控制部CU1，透過表面電極3ap1、導線7、接合導線2f以及焊球6，與外部電源EP1連接。外部電源EP1的電源(驅動電源、電流、電壓)，與電源控制電路PC1電連接，而且，透過複數條導線7之中的電源用導線、形成於周邊電路晶片3的內部的配線層3as之中的電源配線以及複數個突起電極9之中的電源用突起電極，供給到邏輯晶片4的CPU電路PU1。
電源控制部CU1，與形成於周邊電路晶片3內的CAN模組PR1、外部介面電路PR2、記憶體MM1以及記憶體MM2的各電路連接，控制從外部電源EP1到各電路的電源(驅動電源、電流、電壓)的供給。另外，電源控制部CU1，透過表面電極3ap2、突起電極9以及表面電極4ap，與形成於邏輯晶片4內的CPU電路PU1、區域RAM控制部PR3、記憶體MM3以及控制電路CC1、CC2、CC3的各電路連接，控制從外部電源EP1到各電路的電源的供給。
熱感測器(溫度感測器)TS1，感知(檢出)邏輯晶片4的溫度。電源控制電路PC1，根據熱感測器(溫度感測器)TS1所感知(檢出)的溫度，控制從外部電源EP1到形成於邏輯晶片4內的CPU電路PU1的電源(驅動電源、電流、電壓)的供給。藉此，如用圖14在文後所述的，可防止邏輯晶片4的溫度持續上升。另外，可取代熱感測器，使用各種的溫度感測器。
CPU電路(CPU)PU1具有中央運算處理裝置(CPU)U1、浮動小數點運算處理裝置(FPU)U2以及微處理器(MPU)U3。
區域RAM控制部(周邊電路)PR3，與CPU電路(CPU)PU1連接。區域RAM控制部PR3，為控制與CPU電路(CPU)PU1連接的記憶體MM3的模組(周邊電路)。另外，當在邏輯晶片4內形成了指令快取記憶體時，區域RAM控制部PR3，作為控制指令快取記憶體的指令快取記憶體控制部(ICC)運作。
記憶體(RAM)MM3，如前所述的，係由SRAM或區域RAM等所構成。記憶體(RAM)MM3，與CPU電路(CPU)PU1連接。
在周邊電路晶片3中，CAN模組(周邊電路)PR1、外部介面電路(周邊電路、介面)PR2、記憶體(RAM)MM1以及記憶體MM2，分別係根據相對粗糙的製程規則RL1製造，亦即，係利用低階處理(傳統製程)製造。另外，在周邊電路晶片3中，電源控制電路PC1以及熱感測器(溫度感測器)TS1，分別係根據相對粗糙的製程規則RL1製造，亦即，係利用低階處理(傳統製程)製造。
另一方面，在邏輯晶片4中，CPU電路(CPU)PU1、區域RAM控制部(周邊電路)PR3以及記憶體(RAM)MM3，分別係根據比製程規則RL1更細微(精細)的製程規則RL2製造，亦即，係利用高階處理(先進製程)製造。另外，在邏輯晶片4中，控制電路CC1、CC2以及CC3，分別係根據比製程規則RL1更細微(精細)的製程規則RL2製造，亦即，係利用高階處理(先進製程)製造。
藉此，在構成系統的電路之中，只有高動作速度或高積體化為必要的部分，才根據相對精細的製程規則RL2製造，亦即，利用高階處理製造。另外，在構成系統的電路之中，高動作速度或高積體化為必要的部分以外的部分，則根據比製程規則RL2更不精細的製程規則RL1製造，亦即，利用低階處理製造。因此，可減少構成系統的電路之中的發熱量較大的部分亦即根據精細的製程規則RL2所製造的電路的比例，故可降低半導體裝置所產生的發熱量，進而防止半導體裝置的溫度持續上升。
SRAM，本來就只是用來儲存資料的電路，故並無必要具有與CPU的動作速度同等的動作速度，根據相對不精細的製程規則，亦即，利用低階處理製造即已為足。然而，由SRAM或區域RAM等所構成的記憶體MM3，為CPU電路PU1用的記憶體，故宜使其以與CPU電路PU1的動作速度相同的速度運作。因此，由SRAM或區域RAM等所構成的記憶體MM3，雖係由與由SRAM或全域RAM所構成的記憶體MM1的構造相同的構造所構成，惟仍宜根據相對精細的製程規則，亦即，利用高階處理製造。此時，由SRAM或全域RAM等所構成的記憶體MM1，並不以與CPU電路PU1相同的速度運作，而由SRAM或區域RAM等所構成的記憶體MM3，則以與CPU電路PU1相同的速度運作。
由快閃記憶體所構成的記憶體MM2所形成之區域的外形尺寸，為了使快閃記憶體所記憶之記憶容量增加，比其他的電路所形成之區域更大。因此，當由快閃記憶體所構成的記憶體MM2形成於邏輯晶片4時，發熱量大的邏輯晶片4的外形尺寸會有變大之虞。因此，由快閃記憶體所構成的記憶體MM2，不宜形成於邏輯晶片4，而宜形成於周邊電路晶片3。
另外，吾人期望由快閃記憶體所構成的記憶體MM2的記憶容量等的電路規格，可因應半導體裝置使用目的或用途輕易設計變更。因此，當由快閃記憶體所構成的記憶體MM2形成於邏輯晶片4時，每次因應半導體裝置使用目的或用途，亦即因應顧客需求設計變更容量，便必須重新準備布局圖案經過變更的遮罩。
另一方面，邏輯晶片4，會因為例如使用同一遮罩等而降低製造成本，故吾人期望不必因應半導體裝置使用目的或用途作變更，而能夠共通使用。因此，因應半導體裝置使用目的或用途而電路規格容易設計變更的由快閃記憶體所構成的記憶體MM2，不宜形成於邏輯晶片4，而宜形成於周邊電路晶片3。
當快閃記憶體並未形成於邏輯晶片4時，即使因應半導體裝置使用目的或用途，亦即因應顧客或需求，而設計變更快閃記憶體的容量時，亦無必要重新準備布局圖案經過變更的遮罩作為用來製造邏輯晶片4的遮罩。藉此，便可將邏輯晶片4製造時所使用的價格昂貴的遮罩，在製造複數種類的半導體裝置的製造程序之間共通使用，故可降低半導體裝置的製造成本。
由快閃記憶體所構成的記憶體MM2的外形尺寸(占有面積)，亦可比CAN模組PR1、電流控制電路PC1、熱感測器(溫度感測器)TS1、SRAM等的記憶體MM1、SRAM等的記憶體MM3、CPU電路PU1以及區域RAM控制部PR3的各自的外形尺寸(占有面積)更大。藉此，便可因應半導體裝置使用目的或用途，亦即因應顧客或需求，增加快閃記憶體的容量。
外部介面電路(周邊電路、介面)PR2，亦可考慮根據相對精細的製程規則，亦即，利用高階處理製造。然而，由於外部介面電路PR2係將外部LSIEL2與半導體裝置1連接的電路，故會對外部介面電路PR2施加高電壓。亦即，對外部介面電路PR2所施加(所需要)的電壓値，比對CAN模組PR1、熱感測器(溫度感測器)TS1、SRAM等的記憶體MM1、SRAM等的記憶體MM3、CPU電路PU1以及區域RAM控制部PR3的各個構件所施加(所需要)的電壓値更大。因此，當在外部介面電路PR2的附近形成CPU電路PU1時，在CPU電路PU1所包含的MISFET中漏電流會增加，CPU電路PU1中的發熱量會有增加之虞。因此，外部介面電路PR2，宜形成於接近外部LSIEL2的周邊電路晶片3。
在本實施態樣1的半導體裝置中，從外部電源EP1所供給的電源(驅動電源、電流、電壓)，首先，透過形成於周邊電路晶片(半導體晶片、傳統製程產品、下段側)3內的電源控制部CU1，供給到形成於周邊電路晶片3內的各電路以及形成於邏輯晶片4(半導體晶片、先進製程產品、上段側)的各電路。此時，當形成於電源控制部CU1的熱感測器TS1感知(檢出)邏輯晶片4的發熱量(自我發熱量)超過既定的上限値時，便從該熱感測器TS1，對形成於電源控制部CU1內的電源控制電路PC1發出指示，控制(切斷)對邏輯晶片4的電源供給。
另外，如圖6所示的，為了使形成於邏輯晶片4的各電路的發熱量容易被熱感測器(溫度感測器)TS1感知，在本實施態樣1中，形成於周邊電路晶片3內的電源控制部CU1的外形尺寸(占有面積)，與邏輯晶片4的外形尺寸(占有面積)幾乎相同大小。另外，邏輯晶片4，以形成於邏輯晶片4內的各電路，在俯視下與電源控制部CU1重疊的方式，換言之，以電源控制部CU1被邏輯晶片4覆蓋的方式，搭載在周邊電路晶片3上。換言之，電源控制電路PC1以及熱感測器TS1，分別形成於周邊電路晶片3之中與邏輯晶片4重疊的區域，亦即周邊電路晶片3的表面3a之中作為搭載邏輯晶片4的預定區域的晶片搭載區域(晶片搭載部)3p1內。藉此，熱感測器TS1與邏輯晶片4的距離縮短，如前所述的，便可利用熱感測器(溫度感測器)TS1輕易感知(檢出)形成於邏輯晶片4的各電路的發熱量。
＜作為微電腦的運作＞ 在本實施態樣1中，周邊電路晶片3與邏輯晶片4組合，藉此周邊電路晶片3與邏輯晶片4當作1個微電腦進行運作。例如，由於在邏輯晶片4中並未形成電源控制部CU1，故單靠邏輯晶片4並無法當作微電腦進行運作。或者，由於在邏輯晶片4中並未形成外部介面電路PR2等的周邊電路，故單靠邏輯晶片4並無法當作微電腦而與外部LSIEL2連接運作。或者，例如，由於在周邊電路晶片3中並未形成CPU電路PU1，故單靠周邊電路晶片3並無法當作微電腦進行運作。
將具有該等構造的本實施態樣1的半導體裝置(半導體封裝、邏輯裝置)1，搭載於記憶體裝置所搭載之配線基板(母板)上，並將該半導體裝置與記憶體裝置組合，便可構築成1個系統(半導體系統)。該等例子，用圖7以及圖8進行説明。
圖7，係搭載了實施態樣1的半導體裝置以及記憶體裝置的系統的透視俯視圖。圖7，係表示在除去封裝體的狀態下，配線基板上的半導體裝置的內部構造。圖8，係搭載了實施態樣1的半導體裝置以及記憶體裝置的系統的剖面圖。圖8，係沿著圖7的A-A線的剖面圖。
如圖7以及圖8所示的，系統(半導體系統)11，具有母板(配線基板)12、記憶體裝置21以及半導體裝置1。半導體裝置1，係使用圖1~圖6所説明的半導體裝置1。
母板(配線基板)12，具有搭載了半導體裝置1以及記憶體裝置21的頂面(面、主面)12a、頂面2a的相反側的底面(面、主面)12b以及配置在頂面12a與底面12b之間的側面12c，如圖7以及圖8所示的，在俯視下具有四角形的外形形狀。
母板(配線基板)12，具有將頂面12a側與底面12b側電連接的複數層配線層(在圖8所示的例子中為3層)。於各配線層，形成了使複數條配線12d、複數條配線12d之間以及相鄰配線層之間絶緣的絶緣層12e。
於母板(配線基板)12的頂面12a，形成了與半導體裝置1以及記憶體裝置21電連接的端子，亦即複數條接合導線(端子、電極)12f。母板12的頂面12a，被絶緣膜(防焊膜)12h所覆蓋，在該絶緣膜12h所形成的開口部中，複數條接合導線12f的至少一部分露出。
另一方面，記憶體裝置21具備配線基板22以及記憶體晶片23。
如圖8所示的，配線基板22，具有搭載了記憶體晶片23的頂面(面、主面、晶片搭載面)22a、頂面22a的相反側的底面(面、主面、安裝面)22b以及配置在頂面22a與底面22b之間的側面22c，如圖7以及圖8所示的，在俯視下具有四角形的外形形狀。
配線基板22，具有將頂面22a側與底面22b側電連接的複數層配線層(在圖8所示的例子中為4層)。於各配線層，形成了使複數條配線22d、複數條配線22d之間以及相鄰的配線層之間絶緣的絶緣層22e。
另外，於配線基板22的頂面22a，形成了與記憶體晶片23電連接的端子，亦即複數條接合導線(端子、晶片搭載面側端子、電極)22f。在形成於覆蓋配線基板22的底面22b的絶緣膜(防焊膜)22k的開口部中，複數端子區域22g的至少一部分(與焊球26的接合部位)，從絶緣膜22k露出。然後，與複數端子區域22g接合的複數焊球(外部端子、電極、外部電極)26，分別與母板(配線基板)12的複數條接合導線12f連接。配線基板22的頂面22a，被絶緣膜(防焊膜)22h所覆蓋，在該絶緣膜22h所形成的開口部中，複數條接合導線22f的至少一部分露出。
記憶體晶片23，具有表面(主面、頂面)23a、表面23a的相反側的背面(主面、底面)23b以及位於表面23a與背面23b之間的側面23c，如圖7所示的，在俯視下具有四角形的外形形狀。另外，記憶體晶片23，具有形成於表面23a的表面電極(端子、電極墊、接合墊)23ap。記憶體晶片23所具備的各電路，形成於記憶體晶片23的表面23a側。
記憶體晶片23，以記憶體晶片23的背面23b與配線基板22的頂面22a對向的方式，搭載在配線基板22上。記憶體晶片23與配線基板22，利用導線(導電性構件)27連接。記憶體晶片23的背面23b與配線基板22的頂面22a，透過晶片接合材料(接合材料、黏膠材料)28接合。
另外，記憶體裝置21，具備封裝記憶體晶片23的封裝體(封裝材料、樹脂)25。封裝體25，具有頂面(面、表面)25a、位於頂面25a的相反側的底面(面、背面)25b以及位於頂面25a與底面25b之間的側面25c，在俯視下具有四角形的外形形狀。
接著，針對半導體裝置1讀取外接於半導體裝置1的記憶體裝置21所儲存的資料時的運作進行説明，作為本實施態樣1的半導體裝置1被系統化為系統11時的運作的一例。
首先，從形成於邏輯晶片4的CPU電路PU1，對形成於邏輯晶片4，且與形成於周邊電路晶片3的外部介面電路PR2電連接的控制電路CC1，發出將控制信號(控制信號)送到作為外部LSIEL2的記憶體裝置21的指示。然後，從控制電路CC1，經由外部介面電路PR2，對作為外部LSIEL2的記憶體裝置21，發送控制信號。之後，接收到該控制信號的作為外部LSIEL2的記憶體裝置21，將相應的資料輸出。
像這樣，本實施態樣1的半導體裝置(半導體封裝、邏輯裝置)1，係將1個半導體晶片(邏輯晶片)所進行的外部LSI的控制處理，用周邊電路晶片3以及邏輯晶片4這2個半導體晶片進行。
另外，搭載了本實施態樣1的半導體裝置1以及記憶體裝置21的系統11，與將形成了CPU的半導體晶片以及有別於半導體晶片另外形成的記憶體晶片堆疊於配線基板上而構成1個半導體封裝(SiP)的半導體裝置，在構造上有所不同。
＜半導體晶片＞ 接著，針對周邊電路晶片(半導體晶片)3以及邏輯晶片(半導體晶片)4的最小配線寬度，用圖9~圖12進行説明。圖9，係表示實施態樣1的半導體裝置的周邊電路晶片的配線層的構造的一例的剖面圖。圖10，係表示實施態樣1的半導體裝置的邏輯晶片的配線層的構造的一例的剖面圖。圖11，係表示實施態樣1的半導體裝置的周邊電路晶片的MISFET的構造的一例的剖面圖。圖12，係表示實施態樣1的半導體裝置的邏輯晶片的MISFET的構造的一例的剖面圖。
如圖9以及圖11所示的，周邊電路晶片3，在例如由p型的單結晶矽所構成的半導體基板30S的主面30p側，形成了p型井(活性區域)31a、n型井(活性區域)31b以及埋入了由氧化矽膜等所構成的元件分離絶緣膜的元件分離溝32。於p型井31a，形成了n通道型的MISFET(電晶體)Qn3，於n型井31b，形成了p通道型的MISFET(電晶體)Qp3。
n通道型的MISFET Qn3以及p通道型的MISFET Qp3，係構成CAN模組PR1、電源控制電路PC1、熱感測器TS1以及記憶體MM1等各個構件的電晶體。
如圖9以及圖11所示的，n通道型的MISFET Qn3，具有形成於由元件分離溝32所限定出來的p型井31a的源極區域ns3與汲極區域nd3，以及在p型井31a上隔著閘極絶緣膜gi3形成的閘極電極ge3。n通道型的MISFET Qn3的閘極電極ge3的側面，被側壁sw3所覆蓋。n通道型的MISFET Qn3的源極區域ns3、汲極區域nd3以及閘極電極ge3，透過後述的配線層3as與其他的半導體元件或配線電連接。
另一方面，p通道型的MISFET Qp3，具有形成於由元件分離溝32所限定出來的n型井31b的源極區域ps3與汲極區域pd3，以及在n型井31b上隔著閘極絶緣膜gi3形成的閘極電極ge3。p通道型的MISFET Qp3的閘極電極ge3的側面，被側壁sw3所覆蓋。p通道型的MISFET Qp3的源極區域ps3、汲極區域pd3以及閘極電極ge3，透過後述的配線層3as與其他的半導體元件或配線電連接。
另外，於實際的半導體基板30S，更形成了電阻元件、電容元件等的半導體元件。
在n通道型的MISFET Qn3以及p通道型的MISFET Qp3的上方，堆疊將半導體元件之間連接的由金屬膜所構成的配線，藉此形成具有多層配線構造的配線層3as。在圖9中，顯示出由鋁(Al)為主體的金屬膜所構成的5層配線，亦即第1層配線33a、第2層配線33b、第3層配線33c、第4層配線33d以及第5層配線33e， 作為配線層3as的一例。
首先，在半導體基板30S的主面30p上，以覆蓋n通道型的MISFET Qn3以及p通道型的MISFET Qp3的方式，形成了層間絶緣膜34。於層間絶緣膜34，形成了貫穿層間絶緣膜34，並到達n通道型的MISFET Qn3的源極區域ns3或汲極區域nd3或是p通道型的MISFET Qp3的源極區域ps3或汲極區域pd3的金屬栓塞p31。金屬栓塞p31，與n通道型的MISFET Qn3的源極區域ns3或汲極區域nd3或是p通道型的MISFET Qp3的源極區域ps3或汲極區域pd3電連接。在層間絶緣膜34上，形成了第1層配線33a。第1層配線33a，與金屬栓塞p31電連接。包含第1層配線33a的表面在內，在層間絶緣膜34上，形成了層間絶緣膜35。
於層間絶緣膜35，形成了貫穿層間絶緣膜35，並到達第1層配線33a的金屬栓塞p32。金屬栓塞p32，與第1層配線33a電連接。在層間絶緣膜35上，形成了第2層配線33b。第2層配線33b，與金屬栓塞p32電連接。包含第2層配線33b的表面在內，在層間絶緣膜35上，形成了層間絶緣膜36。
於層間絶緣膜36，形成了貫穿層間絶緣膜36，並到達第2層配線33b的金屬栓塞p33。金屬栓塞p33，與第2層配線33b電連接。在層間絶緣膜36上，形成了第3層配線33c。第3層配線33c，與金屬栓塞p33電連接。包含第3層配線33c的表面在內，在層間絶緣膜36上，形成了層間絶緣膜37。
同樣地，於層間絶緣膜37，形成了貫穿層間絶緣膜37，到達第3層配線33c，並與第3層配線33c電連接的金屬栓塞p34。在層間絶緣膜37上，形成了與金屬栓塞p34電連接的第4層配線33d。包含第4層配線33d的表面在內，在層間絶緣膜37上，形成了層間絶緣膜38。
另外，於層間絶緣膜38，形成了貫穿層間絶緣膜38，到達第4層配線33d，並與第4層配線33d電連接的金屬栓塞p35。在層間絶緣膜38上，形成了與金屬栓塞p35電連接的第5層配線33e。包含第5層配線33e的表面在內，在層間絶緣膜38上，形成了層間絶緣膜39。於層間絶緣膜39，形成了貫穿層間絶緣膜39，並到達第5層配線33e的金屬栓塞p36。
另外，金屬栓塞p31、p32、p33、p34、p35以及p36，例如由鎢(W)膜所構成。
在層間絶緣膜39上，形成了例如由鋁(Al)所構成的表面電極(端子、電極墊、接合墊)3ap。表面電極3ap，與金屬栓塞p36電連接。如圖9所示的，亦可包含表面電極3ap的表面在內，在層間絶緣膜39上，形成例如氧化矽膜、氮化矽膜等的單層膜或是由該2層膜所構成的表面保護膜3h作為最後保護膜，此時，在該表面保護膜3h所形成的墊開口3i的底部，表面電極3ap露出。
另外，在本案說明書中，如圖9所示的，周邊電路晶片(半導體晶片)3的表面3a，意指具有多層配線構造的配線層3as的頂面，亦即，層間絶緣膜39的頂面。此時，表面電極3ap，形成於周邊電路晶片3的表面3a。
另外，亦可在第5層配線33e與表面電極3ap之間，形成重接線(圖式省略)。重接線，將第5層配線33e與表面電極3ap電連接。藉此，便可在俯視下，在離開金屬栓塞p36的位置，形成表面電極3ap。
圖10以及圖12所示的邏輯晶片4，亦與圖9以及圖11所示的周邊電路晶片同樣，在例如由p型的單結晶矽所構成的半導體基板40S的主面40p側，形成了p型井(活性區域)41a、n型井(活性區域)41b以及埋入了由氧化矽膜等所構成的元件分離絶緣膜的元件分離溝42。於p型井41a，形成了n通道型的MISFET(電晶體)Qn4，於n型井41b，形成了p通道型的MISFET(電晶體)Qp4。
n通道型的MISFET Qn4以及p通道型的MISFET Qp4，係構成CPU電路PU1、區域RAM控制部PR3以及記憶體MM3等各個構件的電晶體。
如圖10以及圖12所示的，n通道型的MISFET Qn4，具有形成於由元件分離溝42所限定出來的活性區域的p型井41a的源極區域ns4以及汲極區域nd4，以及在p型井41a上隔著閘極絶緣膜gi4形成的閘極電極ge4。n通道型的MISFET Qn4的閘極電極ge4的側面，被側壁sw4所覆蓋。n通道型的MISFET Qn4的源極區域ns4、汲極區域nd4以及閘極電極ge4，透過後述的配線層4as與其他的半導體元件或者配線電連接。
p通道型的MISFET Qp4，具有形成於由元件分離溝42所限定出來的活性區域的n型井41b的源極區域ps4以及汲極區域pd4，以及在n型井41b上隔著閘極絶緣膜gi4形成的閘極電極ge4。p通道型的MISFET Qp4的閘極電極ge4的側面，被側壁sw4所覆蓋。p通道型的MISFET Qp4的源極區域ps4、汲極區域pd4以及閘極電極ge4，透過後述的配線層4as與其他的半導體元件或者配線電連接。
另外，於實際上的半導體基板40S，更形成了電阻元件、電容元件等的半導體元件。
在n通道型的MISFET Qn4以及p通道型的MISFET Qp4的上方，堆疊將半導體元件之間連接的由金屬膜所構成的配線，藉此形成具有多層配線構造的配線層4as。在圖10中，顯示出由鋁(Al)為主體的金屬膜所構成的5層配線，亦即第1層配線43a、第2層配線43b、第3層配線43c、第4層配線43d以及第5層配線43e，作為配線層4as的一例。
首先，在半導體基板40S的主面40p上，以覆蓋n通道型的MISFET Qn4以及p通道型的MISFET Qp4的方式，形成了層間絶緣膜44。於層間絶緣膜44，形成了貫穿層間絶緣膜44，並到達n通道型的MISFET Qn4的源極區域ns4或汲極區域nd4或是p通道型的MISFET Qp4的源極區域ps4或汲極區域pd4的金屬栓塞p41。金屬栓塞p41，與n通道型的MISFET Qn4的源極區域ns4或汲極區域nd4或是p通道型的MISFET Qp的源極區域ps4或汲極區域pd4電連接。在層間絶緣膜44上，形成了第1層配線43a。第1層配線43a，與金屬栓塞p41電連接。包含第1層配線43a的表面在內，在層間絶緣膜44上，形成了層間絶緣膜45。
於層間絶緣膜45，形成了貫穿層間絶緣膜45，並到達第1層配線43a的金屬栓塞p42。金屬栓塞p42，與第1層配線43a電連接。在層間絶緣膜45上，形成了第2層配線43b。第2層配線43b，與金屬栓塞p42電連接。包含第2層配線43b的表面在內，在層間絶緣膜45上，形成了層間絶緣膜46。
於層間絶緣膜46，形成了貫穿層間絶緣膜46，並到達第2層配線43b的金屬栓塞p43。金屬栓塞p43，與第2層配線43b電連接。在層間絶緣膜46上，形成了第3層配線43c。第3層配線43c，與金屬栓塞p43電連接。包含第3層配線43c的表面在內，在層間絶緣膜46上，形成了層間絶緣膜47。
同樣地，於層間絶緣膜47，形成了貫穿層間絶緣膜47，到達第3層配線43c，並與第3層配線43c電連接的金屬栓塞p44。在層間絶緣膜47上，形成了與金屬栓塞p44電連接的第4層配線43d。包含第4層配線43d的表面在內，在層間絶緣膜47上，形成了層間絶緣膜48。
另外，於層間絶緣膜48，形成了貫穿層間絶緣膜48，到達第4層配線43d，並與第4層配線43d電連接的金屬栓塞p45。在層間絶緣膜48上，形成了與金屬栓塞p45電連接的第5層配線43e。包含第5層配線43e的表面在內，在層間絶緣膜48上，形成了層間絶緣膜49。於層間絶緣膜49，形成了貫穿層間絶緣膜49，並到達第5層配線43e的金屬栓塞p46。
另外，金屬栓塞p41、p42、p43、p44、p45以及p46，例如由鎢(W)膜所構成。
在層間絶緣膜49上，形成了例如由鋁(Al)所構成的表面電極(端子、電極墊、接合墊)4ap。表面電極4ap，與金屬栓塞p46電連接。如圖10所示的，亦可包含表面電極4ap的表面在內，在層間絶緣膜49上，形成例如氧化矽膜、氮化矽膜等的單層膜，或是由該2層膜所構成的表面保護膜4h，作為最後保護膜。此時，在該表面保護膜4h所形成的墊開口4i的底部，表面電極4ap露出。
另外，在本案說明書中，如圖10所示的，邏輯晶片(半導體晶片)4的表面4a，意指具有多層配線構造的配線層4as的頂面，亦即，層間絶緣膜49的頂面。此時，表面電極4ap，形成於邏輯晶片4的表面4a。
另外，亦可在第5層配線43e與表面電極4ap之間，形成重接線(圖式省略)。重接線，將第5層配線43e與表面電極4ap電連接。藉此，便可在俯視下，在離開金屬栓塞p46的位置，形成表面電極4ap。
本實施態樣1，在周邊電路晶片3中，各半導體元件，根據相對粗糙的製程規則RL1製造，亦即，利用低階處理(傳統製程)製造。另外，在邏輯晶片4中，各半導體元件，根據比製程規則RL1更細微(精細)的製程規則RL2製造，亦即，利用高階處理(先進製程)製造。
另外，某一製造程序為高階處理或是低階處理並無絶對的界線，惟可將例如製程規則在55nm以上的製造程序視為低階處理，並將製程規則未達55nm的製造程序視為高階處理。
在周邊電路晶片3中，MISFET Qn3以及Qp3各自的閘極絶緣膜gi3，宜由氧化矽膜、氮化矽膜或氮氧化矽膜所構成。另外，MISFET Qn3以及Qp3各自的閘極電極ge3，由多晶矽(多結晶矽)所構成。周邊電路晶片3中的由SRAM所構成的記憶體MM1等的各自的電路的運作速度，亦可比邏輯晶片4中的CPU電路PU1等的各自的電路的運作速度更慢。因此，MISFET Qn3以及Qp3各自的閘極絶緣膜gi3以及閘極電極ge3的材料，可使用包含矽，且與半導體基板30S的親和性較高的材料，故可減少製造步驟數，並降低製造成本。
另一方面，在邏輯晶片4中，MISFET Qn4以及Qp4各自的閘極絶緣膜gi4，宜由氧化鉿(HfO2 )膜等的包含鉿的絶緣膜等的介電係數比氮化矽膜更高的所謂高介電係數(High-k)膜所構成。另外，MISFET Qn4以及Qp4各自的閘極電極ge4，由例如氮化鈦(TiN)等的金屬材料所構成。當MISFET細微化，而閘極絶緣膜的厚度變小時，流通經過閘極絶緣膜的漏電流會有變大之虞。然而，藉由使用由上述材料所構成的閘極絶緣膜gi4以及閘極電極ge4，即使在MISFET Qn4以及Qp4細微化的情況下，也能夠降低漏電流，故可減少邏輯晶片4的發熱量。
如前所述的，在本實施態樣1中，周邊電路晶片3，根據相對粗糙的製程規則RL1製造，邏輯晶片4，根據比製程規則RL1更細微(精細)的製程規則RL2製造。因此，當周邊電路晶片3的配線層3as中的最小配線間隔MWS為最小配線間隔MWS1，邏輯晶片4的配線層4as中的最小配線間隔MWS為最小配線間隔MWS 2時，周邊電路晶片3的配線層3as中的最小配線間隔MWS1，比邏輯晶片4的配線層4as中的最小配線間隔MWS2更大。換言之，邏輯晶片4的配線層4as中的最小配線間隔MWS2，比周邊電路晶片3的配線層3as中的最小配線間隔MWS1更小。
在半導體基板的主面上堆疊了複數條配線的配線層，通常，越靠近半導體基板的主面的該側(下層)的配線，膜厚越薄，配線間隔越小。此時，在半導體晶片中，將相鄰的第1層配線之間的中心間距離的最小値，定義為最小配線間隔MWS。換言之，在周邊電路晶片3中，最小配線間隔MWS1，係在半導體基板30S的主面30p上所形成的配線層3as之中，最靠近主面30p的配線，亦即第1層配線33a之間的中心間距離的最小値。另外，在邏輯晶片4中，最小配線間隔MWS2，係在半導體基板40S的主面40p上所形成的配線層4as之中，最靠近主面40p的配線，亦即第1層配線43a之間的中心間距離的最小値。
另外，在半導體基板的主面上堆疊了複數條配線的配線層中，當第1層配線以外之層的配線的配線間隔為最小時，該配線間隔為最小之層的配線之間的中心間距離的最小値，為最小配線間隔MWS。
以下，將周邊電路晶片3中的第1層配線33a，以及，邏輯晶片4中的第1層配線43a統稱為第1層配線M1，並將周邊電路晶片3中的第2層配線33b，以及，邏輯晶片4中的第2層配線43b統稱為第2層配線M2。另外，將製程規則RL1與製程規則RL2統稱為製程規則RL。
例如考慮製程規則RL為65nm的情況。此時，在第2層配線M2以上的配線層的配線中，最小線寬為例如100nm，最小空間寬度為例如100nm，此時的相鄰配線之間的中心間距離的最小値為200nm。另一方面，第1層配線M1的最小線寬相對於第2層以上的配線層的配線的最小線寬的比率為90％，第1層配線M1的最小空間寬度相對於第2層以上的配線層的配線的最小空間寬度的比率為90％。因此，當製程規則RL為65nm時，相鄰的第1層配線M1之間的中心間距離亦即最小配線間隔MWS為180nm。
接著，例如製程規則RL為55nm時的第2層以上的配線層的配線的最小線寬以及最小空間寬度，相對於製程規則RL為65nm時的第2層以上的配線層的配線的最小線寬以及最小空間寬度減少到90％。因此，在第2層以上的配線層的配線中，最小線寬為例如90nm，最小空間寬度為例如90nm，此時的相鄰的配線之間的中心間距離的最小値為180nm。另一方面，第1層配線M1的最小線寬相對於第2層以上的配線層的配線的最小線寬的比率為90％，第1層配線M1的最小空間寬度相對於第2層以上的配線層的配線的最小空間寬度的比率為90％。因此，當製程規則RL為55nm時，相鄰的第1層配線M1之間的中心間距離亦即最小配線間隔MWS為162nm。
再者，當製程規則RL為例如40nm時，亦即未達55nm時，相鄰的第1層配線M1之間的中心間距離，亦即最小配線間隔MWS，比例如製程規則RL為55nm時更小。因此，當製程規則RL為例如40nm時，亦即未達55nm時，相鄰的第1層配線M1之間的中心間距離，亦即最小配線間隔MWS未達162nm。
將邏輯晶片4的CPU電路PU1中的CPU的運作速度定義為CPU的時脈頻率。另外，當將CPU的運作速度亦即時脈頻率提高到例如400Hz左右以上時，製造邏輯晶片4時的製程規則RL2宜未達55nm。因此，如上所述的，較佳的情況為，在邏輯晶片4中，第1層配線43a的最小配線間隔MWS2未達162nm。另一方面，製造周邊電路晶片3時的製程規則RL1宜在55nm以上。因此，較佳的情況為，在周邊電路晶片3中，第1層配線33a的最小配線間隔MWS1為162nm以上。
另外，當製造邏輯晶片4時的製程規則RL2，比製造周邊電路晶片3時的製程規則RL1更小時，圖12所示之邏輯晶片4的n通道型的MISFET Qn4的閘極長GLN2的最小値，比圖11所示之周邊電路晶片3的n通道型的MISFET Qn3的閘極長GLN1的最小値更小。另外，圖式雖省略，惟邏輯晶片4的p通道型的MISFET Qp4的閘極長的最小値，比周邊電路晶片3的p通道型的MISFET Qp3的閘極長的最小値更小。
＜針對半導體晶片的溫度的上升＞ 接著，針對隨著製造半導體裝置時的製程規則的細微化，半導體晶片的溫度更容易持續上升的問題，以及，若根據本實施態樣1，便可防止半導體晶片的溫度的上升的技術內容，用圖13進行説明。
以下，將周邊電路晶片與邏輯晶片一體化為1個半導體晶片的態樣稱為比較例。
圖13，係表示針對比較例的半導體晶片的運作時間與溫度的關係進行模擬的結果圖。在圖13中，軸表示半導體晶片的運作時間，縱軸表示半導體晶片的溫度。在圖13中，針對周圍的溫度(環境溫度)分別為25℃、35℃、45℃、55℃、65℃、75℃、85℃以及95℃的情況，顯示出半導體晶片的運作時間與溫度的關係。
另外，圖13所示的結果，係在製造半導體晶片時的製程規則為40nm、CPU的時脈頻率亦即運作頻率為400MHz、CPU的核心數為1個此等條件之下進行模擬的結果。
如圖13所示的，當周圍的溫度(環境溫度)Ta為25~65℃時，半導體晶片的溫度，在運作開始之後上升。這是因為，在半導體晶片的電子電路上，電流洩漏到本來絶緣而不應流過的部位或路徑，亦即，產生了漏電流(洩漏電流)，當漏電流產生時，半導體晶片本身便會發熱。然而，隨著半導體晶片的運作時間的經過，半導體裝置本身所發熱的發熱量與從半導體裝置散熱到周圍的散熱量互相抵消，故半導體晶片的溫度的上升速度逐漸趨緩。因此，半導體晶片的溫度，隨著半導體晶片的運作時間的經過，會接近一定的溫度。
另一方面，即使在周圍的溫度(環境溫度)Ta為75℃、85℃以及95℃的情況下，半導體晶片的溫度，仍在運作開始之後上升。這是因為，與周圍的溫度Ta為25~65℃的情況同樣，由於產生了上述的漏電流(洩漏電流)，故當漏電流產生時，半導體晶片本身便會發熱。然而，周圍的溫度(環境溫度)Ta為75℃、85℃以及95℃的情況，比起周圍的溫度Ta為25~65℃的情況而言，半導體晶片本身所發熱的發熱量較大，故半導體晶片的溫度在運作開始之後持續上升。若像這樣半導體晶片的溫度持續上升，半導體晶片會有無法正常運作之虞。亦即，隨著周圍的溫度(環境溫度)Ta的上升，半導體晶片變得無法正常運作的可能性會增加。
另外，圖式雖省略，惟針對製造半導體裝置時的製程規則為90nm、65nm以及28nm的情況，也進行與上述同樣的模擬。根據其結果，本案發明人預測隨著半導體裝置製造時的製程規則例如從90nm往65nm、40nm以及28nm細微化發展，上述漏電流會更進一步增加，而且半導體裝置的溫度會更進一步持續上升。
另外，根據本案發明人的檢討，發現上述問題發生的主要原因，亦包含以下之點。
在具有CPU的1個半導體晶片，包含上述CPU在內，形成了區域RAM控制部、RAM以及快閃記憶體等的記憶體、CAN模組、外部介面電路以及電源控制電路等複數電路。
另外，為了實現半導體裝置的高積體化、高速化或低消耗電力化等目的，在上述複數電路之中，至少CPU，有必要根據相對細微(精細)的製程規則製造，亦即，利用高階處理(先進製程)製造。然而，上述複數電路之中的CPU以外的電路之中，亦存在可根據比高階處理的製程規則更不細微(粗糙)的製程規則製造，亦即，可利用低階處理(傳統製程)製造的電路。
然而，利用製程規則彼此相異的複數製造程序製造1個半導體晶片是很困難的。
因此，吾人考慮根據與製造CPU時的製程規則相同的製程規則，亦即利用高階處理，製造上述複數電路之中CPU以外的可利用所謂低階處理製造的電路。然而，雖以利用高階處理製造半導體晶片所包含的全部電路，作為對應利用彼此相異的複數製造程序進行製造很困難這個問題的對策，惟本案發明人發現其為上述的漏電流的問題發生的主要原因之一。
因此，在本實施態樣1中，周邊電路晶片3與邏輯晶片4分割，形成各別的半導體晶片。包含CPU電路PU1的邏輯晶片4，係根據例如未達55nm的細微的製程規則RL2製造，而包含CAN模組PR1等的周邊電路以及電源控制部CU1的周邊電路晶片3，係根據比製程規則RL2更不細微的製程規則RL1製造，亦即，利用傳統製程製造。藉此，在半導體晶片全體所包含的電路之中，可將高速運作的CPU等有必要細微化的電路以外的電路，不經過細微化而形成於周邊電路晶片3，如是便可在形成於周邊電路晶片3的電路中防止或抑制漏電流(洩漏電流)流過。另外，在半導體晶片全體所包含的電路之中，由於可減少根據細微的製程規則RL2所製造的電路的比例，故可使漏電流(洩漏電流)流過半導體晶片全體的總量減少。因此，比起周邊電路晶片3與邏輯晶片4一體化，且經過一體化的半導體晶片全體，係根據例如未達55nm的細微的製程規則RL2製造的情況而言，更可減少因為漏電流所導致的發熱量。藉此，便可防止半導體晶片全體的溫度持續上升，進而一邊確保CPU的運作速度，一邊在較高溫度下令半導體晶片正常運作。因此，可使半導體裝置更容易高積體化，並使半導體裝置更容易高速化，進而使半導體裝置更容易降低消耗電力。
＜關於隨著半導體晶片的溫度上升的電源切斷＞ 接著，針對隨著半導體晶片的溫度上升所實行的電源切斷，用圖14進行説明。
圖14，係表示在比較例中當隨著半導體晶片的溫度上升而實行電源切斷時半導體晶片的運作時間與溫度的關係圖。圖14，係表示在周圍的溫度Ta為75℃的情況下，進行模擬的結果。另外，在圖14中，重疊顯示了不實行電源切斷而溫度從40℃以及75℃上升(升溫)的情況，亦即在圖13中，於周圍的溫度Ta為40℃以及75℃的情況下的結果。
在隨著半導體晶片的溫度上升而實行電源切斷的情況下，當半導體晶片的溫度上升到預定的溫度T1時，便切斷對CPU的電源供給，使CPU的運作停止。藉此，半導體晶片的溫度逐漸下降。之後，當半導體晶片的溫度下降到預定的溫度，亦即比上述溫度T1更低的溫度T2時，便再度開始對CPU供給電源，使CPU的運作重新開始。之後，重複進行控制，在半導體晶片的溫度上升到溫度T1時將電源的供給切斷，並在半導體晶片的溫度下降到溫度T2時重新開始供給電源。藉此，便可防止半導體晶片的溫度持續上升。
如前所述的，在本實施態樣1中，比起周邊電路晶片3與邏輯晶片4一體化的態樣(比較例)而言，更可降低因為漏電流所導致的發熱量。再者，在本實施態樣1中，當邏輯晶片4的溫度，亦即熱感測器TS1所感測到的溫度上升到預定的溫度T1時，便利用電源控制電路CU1將外部電源EP1對CPU電路PU1的電源供給切斷，使CPU電路PU1的運作停止。之後，當邏輯晶片4的溫度下降到預定的溫度，亦即比上述溫度T1更低的溫度T2時，便利用電源控制電路CU1使外部電源EP1再度開始對CPU電路PU1供給電源，進而使CPU電路PU1的運作重新開始。之後，重複進行控制，在邏輯晶片4的溫度上升到溫度T1時，利用電源控制電路CU1將外部電源EP1對CPU電路PU1的電源供給切斷，並在邏輯晶片4的溫度下降到溫度T2時，利用電源控制電路CU1使外部電源EP1再度開始對CPU電路PU1供給電源。藉此，便可防止邏輯晶片4的溫度持續上升。像這樣，藉由進行隨著邏輯晶片4的溫度上升而實行電源切斷的控制，便可防止邏輯晶片4以及周邊電路晶片3的溫度持續上升。
另外，如前所述的，在本實施態樣1中，宜將邏輯晶片4配置在周邊電路晶片3的表面3a之中的電源控制部CU1所形成的區域上。藉此，便可將邏輯晶片4配置在電源控制部CU1所包含之熱感測器(溫度感測器)TS1的正上方，進而利用熱感測器TS1精確地感知(檢出)邏輯晶片4的溫度。藉此，便可更確實地防止邏輯晶片4的溫度持續上升。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣1的半導體裝置的製造步驟進行説明。半導體裝置1，可沿著圖15所示的流程製造。圖15，係表示實施態樣1的半導體裝置的部分製造步驟的製造程序流程圖。圖16~圖28，係表示實施態樣1的半導體裝置的製造步驟圖。圖16、圖18以及圖20，係表示實施態樣1的半導體裝置的製造步驟的俯視圖。圖17、圖19以及圖21~圖28，係表示實施態樣1的半導體裝置的製造步驟的剖面圖。圖16，係表示配線基板50的全體構造的俯視圖。圖17，係1個圖16所示之裝置區域50a的剖面圖。圖22~圖28，係1個圖16所示之裝置區域50a的剖面圖。另外，圖17、圖19以及圖21~圖28，係沿著圖3的A-A線的剖面，亦即與圖4所示之剖面對應的剖面圖。另外，在圖16~圖28中，為了容易檢視，係顯示出較少的端子數，惟端子(接合導線2f、端子區域2g、焊球6以及表面電極3ap、4ap等)的數目，並非僅限於圖16~圖28所示的態樣。
＜準備步驟＞ 首先，準備配線基板(基材)50、周邊電路晶片(半導體晶片)3以及邏輯晶片(半導體晶片)4(圖15的步驟S11)。
在該步驟S11中，首先，準備圖16以及圖17所示的配線基板50。
如圖16所示的，配線基板50具備複數個裝置區域50a。複數個裝置區域50a的各個區域，相當於圖1~圖4所示的配線基板2。配線基板50，係具有複數個裝置區域50a以及在各裝置區域50a之間的切割線(切割區域)50c的所謂多模取基板。像這樣，藉由使用具備複數個裝置區域50a的多模取基板，便可使製造效率提高。
如圖16以及圖17所示的，在各裝置區域50a中，配線基板50具有頂面2a、頂面2a的相反側的底面2b以及將頂面2a側與底面2b側電連接的複數層配線層(在圖17所示的例子中為4層)。於各配線層，形成了使複數條配線2d、複數條配線2d之間以及相鄰的配線層之間絶緣的絶緣層(核心層)2e。另外，配線2d包含：形成於絶緣層2e的頂面或底面的配線2d1，以及以沿著厚度方向貫穿絶緣層2e的方式形成的層間導電線路，亦即介層配線2d2。
另外，如圖16所示的，配線基板50的頂面2a，包含搭載周邊電路晶片3的預定區域，亦即晶片搭載區域(晶片搭載部)2p1。晶片搭載區域2p1在頂面2a中，存在於裝置區域50a的中央部位。另外，在圖16中，裝置區域50a的外周圍以及晶片搭載區域2p1的外周圍以2點鏈線表示。
於配線基板50的頂面2a，形成了複數條接合導線(端子、晶片搭載面側端子、電極)2f。接合導線2f，如用後述的圖26所説明的，係與形成於周邊電路晶片3的表面3a的表面電極3ap1透過導線7電連接的端子。另一方面，於配線基板50的底面2b，形成了複數端子區域2g。
包含複數條接合導線2f在內，配線基板50的頂面2a被絶緣膜(防焊膜)2h所覆蓋。於絶緣膜2h形成了開口部，在該開口部中，複數條接合導線2f的至少一部分(與周邊電路晶片3的接合部位、接合區域)從絶緣膜2h露出。另外，包含複數端子區域2g在內，配線基板50的底面2b被絶緣膜(防焊膜)2k所覆蓋。於絶緣膜2k形成了開口部，在該開口部中，複數端子區域2g的至少一部分(與焊球6的接合部位)，從絶緣膜2k露出。
另外，如圖17所示的，複數條接合導線2f與複數端子區域2g，透過複數條配線2d，分別電連接。該等複數條配線2d、複數條接合導線2f以及複數端子區域2g等的導體圖案，例如，由銅(Cu)為主成分的金屬材料所形成。另外，複數條配線2d、複數條接合導線2f以及複數端子區域2g，可利用例如電解電鍍法形成。另外，如圖17所示的，具有4層以上(在圖17中為4層)的配線層的配線基板50，可利用例如拼裝組合工法形成。
另外，在步驟S11中，準備如圖18以及圖19所示的周邊電路晶片3。如圖18以及圖19所示的，周邊電路晶片3，具備表面(主面、頂面)3a、表面3a的相反側的背面(主面、底面)3b以及位於表面3a與背面3b之間的側面3c，如圖18以及圖19所示的，在俯視下具有四角形的外形形狀。另外，周邊電路晶片3，具有形成於表面3a的複數個表面電極(端子、電極墊、接合墊)3ap。在複數個表面電極3ap之中，與配線基板50的接合導線2f電連接者，為表面電極(基材用電極墊)3ap1，與邏輯晶片4的表面電極4ap電連接者，為表面電極(晶片用電極墊)3ap2。再者，於周邊電路晶片3的表面3a側，形成了配線層3as。
如用圖5在文前所述的，於周邊電路晶片3，形成了CAN模組PR1等的周邊電路、 SRAM等的記憶體MM1、電源控制電路PC1以及熱感測器(溫度感測器)TS1。
另外，如圖18所示的，周邊電路晶片3的表面3a，包含搭載邏輯晶片4的預定區域，亦即晶片搭載區域(晶片搭載部)3p1。在圖18中，晶片搭載區域3p1的外周圍以2點鏈線表示。晶片搭載區域3p1，在表面3a中，存在於周邊電路晶片3的中央部位。在本實施態樣1中，利用使邏輯晶片4的表面4a側與周邊電路晶片3的表面3a對向的所謂倒裝安裝方式，將邏輯晶片4搭載在周邊電路晶片3上。因此，在表面電極3ap之中，與邏輯晶片4的表面電極4ap電連接的表面電極3ap2，形成於晶片搭載區域3p1的內部。
另外，在步驟S11中，準備如圖20以及圖21所示的邏輯晶片4。如圖20以及圖21所示的，邏輯晶片4，具有表面(主面、頂面)4a、表面4a的相反側的背面(主面、底面)4b以及位於表面4a與背面4b之間的側面4c，如圖3所示的，在俯視下具有四角形的外形形狀。另外，邏輯晶片4，具有形成於表面4a的複數個表面電極(端子、電極墊、接合墊)4ap。於邏輯晶片4的表面4a側，形成了配線層4as。
如用圖5在文前所述的，於邏輯晶片4，形成了CPU電路(CPU)PU1、區域RAM控制部(周邊電路)PR3以及記憶體MM3。
另外，在步驟S11中，準備配線基板50的步驟、準備周邊電路晶片3的步驟以及準備邏輯晶片4的步驟，可按照任何順序進行。另外，邏輯晶片4，只要在實行搭載邏輯晶片4的步驟(步驟S13)之前準備好即可。因此，可以在步驟S11中不準備邏輯晶片4，而是在步驟S12之後、步驟S13之前準備好邏輯晶片4。
＜周邊電路晶片搭載步驟＞ 接著，在配線基板(基材)50上搭載周邊電路晶片(半導體晶片)3(圖15的步驟S12)。在該步驟S12中，以周邊電路晶片3的背面3b與配線基板50的頂面2a對向的方式，在配線基板50上搭載周邊電路晶片3。
首先，如圖22所示的，於周邊電路晶片3的背面3b，例如，塗布環氧系的熱硬化性樹脂，亦即晶片接合材料(接合材料、膠材)8。然後，將背面3b塗布了晶片接合材料8的周邊電路晶片3，搭載於配線基板50上。詳而言之，以背面3b與配線基板50的頂面2a對向的方式，於配線基板50的頂面2a的晶片搭載區域2p1，搭載周邊電路晶片3。此時，周邊電路晶片3的背面3b，透過晶片接合材料8，接合於配線基板50的頂面2a。然後，在接合之後，藉由實施例如熱處理，使晶片接合材料8硬化。藉此，如圖23所示的，周邊電路晶片3，透過晶片接合材料8，固定在配線基板50上。
＜邏輯晶片搭載步驟＞ 接著，在周邊電路晶片(半導體晶片)3上搭載邏輯晶片(半導體晶片)4(圖15的步驟S13)。在該步驟S13中，以邏輯晶片4的表面4a與周邊電路晶片3的表面3a對向的方式，利用所謂的倒裝安裝方式(覆晶連接方式)，在周邊電路晶片3上搭載邏輯晶片4。另外，藉由步驟S13，邏輯晶片4與周邊電路晶片3電連接。詳而言之，形成於邏輯晶片4的表面4a的複數個表面電極4ap，與形成於周邊電路晶片3的表面3a的複數個表面電極3ap之中的晶片用電極墊，亦即複數個表面電極3ap 2，透過突起電極(導電性構件、柱狀電極、凸塊)9分別電連接。
首先，如圖24所示的，在邏輯晶片4所形成之表面電極4ap的表面，形成突起電極9。於突起電極9的表面，形成例如焊料膜(圖式省略)。另外，亦可於周邊電路晶片3所形成之表面電極3ap2的接合部位，形成與圖24所示之突起電極9電連接用的接合材料，亦即焊料膜(圖式省略)。
當將邏輯晶片4以倒裝安裝方式(覆晶連接方式)搭載於周邊電路晶片3上時，例如，在將邏輯晶片4與周邊電路晶片3電連接之後，有時會將邏輯晶片4與周邊電路晶片3之間以樹脂封裝(後注入方式)。此時，從配置在邏輯晶片4與周邊電路晶片3的間隙附近的噴嘴供給樹脂，利用毛細管現象使樹脂埋入間隙。
另一方面，在本實施態樣1所説明的例子中，在將邏輯晶片4搭載於周邊電路晶片3上之前，係以將接合材料NCL1配置於晶片搭載區域3p1，並從接合材料NCL1之上推壓邏輯晶片4，使其與周邊電路晶片3電連接的方式(先塗布方式)，搭載邏輯晶片4。若在實行加熱處理之前，接合材料NCL1為硬化前的柔軟狀態。因此，若將邏輯晶片4配置在接合材料NCL1上，突起電極9會埋入接合材料NCL1的內部。
在上述的後注入方式的情況下，由於係利用毛細管現象使樹脂埋入間隙，故對於一個裝置區域50a的處理時間(注入樹脂的時間)會變長。另一方面，在上述的先塗布方式的情況下，在邏輯晶片4的突起電極9的前端(突起電極9的前端所形成的焊料膜)與周邊電路晶片3的表面電極3ap2接觸的時點，接合材料NCL1已埋入邏輯晶片4與周邊電路晶片3之間。因此，比起上述的後注入方式，更可縮短對於一個裝置區域50a的處理時間，進而使製造效率提高，此為較佳的態樣。
其中，作為相對於本實施態樣1的變化實施例，可將配置接合材料NCL1的步驟與配置邏輯晶片4的步驟的順序前後對調，而適用後注入方式。例如，當總括形成的產品形成區域較少時，由於處理時間的差較小，故即使使用後注入方式的態樣，也能夠防止製造效率降低。
另外，先塗布方式所使用的接合材料NCL1，係由絶緣性(非導電性)的材料(例如樹脂材料)所構成。此時，藉由將接合材料NCL1配置在邏輯晶片4的突起電極9的前端與周邊電路晶片3的表面電極3ap2的接合部位，便可使設置於接合部位的複數個導電性構件(表面電極4ap、突起電極9以及表面電極3ap2)之間電性絶緣。
另外，接合材料NCL1，係由藉由施加能量而硬度(軟硬度)變硬(變高)的樹脂材料所構成，在本實施態樣1中，例如包含熱硬化性樹脂。另外，硬化前的接合材料NCL1，很柔軟，會因為吾人推壓邏輯晶片4而變形。
另外，硬化前的接合材料NCL1，根據處理方法的差異，大概可分為以下2種。其中1種，稱為NCP(Non-conductive paste，非導電性膠)，由膠狀的樹脂(絶緣材料膠)所構成。此時，將該膠狀的樹脂，從圖中未顯示的噴嘴塗布到晶片搭載區域3p1。另1種，稱為NCF(Non-conductive film，非導電性薄膜)，係由預先形成薄膜狀的樹脂(絶緣材料薄膜)所構成。此時，將該形成薄膜狀的樹脂，在處於薄膜狀態之下搬運到晶片搭載區域3p1進行貼合。當使用絶緣材料膠(NCP)時，由於不需要像絶緣材料薄膜(NCF)那樣的貼合步驟，故比起使用絶緣材料薄膜的情況而言，更可減少對半導體晶片等所施加的壓力。另一方面，當使用絶緣材料薄膜(NCF)時，由於比起絶緣材料膠(NCP)而言，更容易保持形狀，故更容易控制接合材料NCL1的配置範圍或厚度。
圖24所示的例子，係顯示出將絶緣材料薄膜(NCF)，亦即接合材料NCL1配置在晶片搭載區域3p1(參照圖18)上，以與周邊電路晶片3的頂面3a密合的方式進行貼合的例子。其中，圖式雖省略，惟作為變化實施例，亦可使用絶緣材料膠(NCP)。
接著，如圖24以及圖25所示的，在周邊電路晶片3的晶片搭載區域(晶片搭載部)3p1(參照圖18)上，配置邏輯晶片4。如前所述的，於邏輯晶片4的複數個表面電極4ap，分別形成了突起電極9。於突起電極9的前端，形成了焊料膜(圖式省略)。另外，圖式雖省略，惟亦可於周邊電路晶片3的複數個表面電極3ap2，形成接合材料，亦即焊料膜。此時，以邏輯晶片4的複數個表面電極4ap的各個電極與周邊電路晶片3的複數個表面電極3ap2的各個電極分別互相對向的方式，在周邊電路晶片3上配置邏輯晶片4。
接著，以圖中未顯示的加熱工具壓住邏輯晶片4的背面4b側，向周邊電路晶片3推壓邏輯晶片4。若是在進行加熱處理之前，由於接合材料NCL1為硬化前的柔軟狀態，故當利用加熱工具將邏輯晶片4壓入時，如圖25所示的接合材料NCL1會在周邊電路晶片3的表面3a與邏輯晶片4的表面4a之間擴散。另外，邏輯晶片4的表面電極4ap的表面所形成的複數個突起電極9的前端所形成的焊料膜，會與周邊電路晶片3的表面電極3ap2接觸。
接著，在圖中未顯示的加熱工具推壓邏輯晶片4的狀態下，利用加熱工具將邏輯晶片4以及周邊電路晶片3加熱。在邏輯晶片4與周邊電路晶片3的接合部位，突起電極9的前端所形成的焊料膜熔化，與周邊電路晶片3的表面電極3ap2接合。藉此，如圖25所示的，邏輯晶片4的複數個表面電極4ap，與周邊電路晶片3的複數個表面電極3ap2，透過突起電極9(導電性構件、柱狀電極、凸塊)電連接。
另外，藉由將接合材料NCL1加熱，接合材料NCL1會硬化。藉此，便可獲得在封裝邏輯晶片4與周邊電路晶片3之間的空間的狀態下硬化的接合材料NCL 1。亦即，接合材料NCL1，為封裝周邊電路晶片3與邏輯晶片4之間的封裝材料。
＜周邊電路晶片連接步驟＞ 接著，將配線基板50與周邊電路晶片3電連接(圖15的步驟S14)。在該步驟S14中，如圖26所示的，將周邊電路晶片3的複數個表面電極3ap之中的基材用電極墊，亦即複數個表面電極3ap1，與配線基板50的複數條接合導線2f用導線(導電性構件)7連接(導線接合)。
藉此，配線基板50與周邊電路晶片3電連接，配線基板50與邏輯晶片4，透過周邊電路晶片3電連接。
＜封裝步驟＞ 接著，將周邊電路晶片以及邏輯晶片封裝(圖15的步驟S15)。在該步驟S15中，如圖27所示的，將配線基板50的頂面2a、周邊電路晶片3以及邏輯晶片4用樹脂封裝，形成封裝體5。
在本實施態樣1中，可利用例如在圖中未顯示的成型模具內將加熱軟化的樹脂壓入成形後使樹脂熱硬化的所謂轉移成型方式，形成封裝體5。利用轉移成型方式所形成的封裝體5，比起使液狀樹脂硬化的封裝體而言，耐久性更高，故適合當作保護構件。另外，例如，藉由將二氧化矽(silica、SiO2 )粒子等的填料粒子與熱硬化性樹脂混合，例如，可使其相對於翹曲變形的耐性提高，進而使封裝體5的功能提高。
＜植球步驟＞ 接著，進行植球步驟(圖15的步驟S16)。在該步驟S16中，如圖28所示的，於配線基板50的底面2b所形成的複數端子區域2g，接合作為外部端子的複數焊球6。
例如，將配線基板50的上下翻轉，之後，在配線基板50的底面2b所露出的複數端子區域2g的各個區域之上配置焊球6，之後，利用加熱，將複數焊球6與端子區域2g接合。藉此，複數焊球6，透過配線基板50，與周邊電路晶片3以及邏輯晶片4電連接。
其中，本實施態樣1所説明的技術，並非僅限於適用陣列狀接合焊球6的所謂BGA(Ball grid array，球狀柵格陣列)型的半導體裝置。例如，作為相對於本實施態樣1的變化實施例，亦可適用於不形成焊球6，而是在使端子區域2g露出的狀態下，或是於端子區域2g塗布了比焊球6更薄的焊接膠的狀態下出貨的所謂LGA(Land grid array，端子區域柵格陣列)型的半導體裝置。在LGA型的半導體裝置的情況下，可省略植球步驟。
＜單片化步驟＞ 接著，進行單片化步驟(圖15的步驟S17)。在該步驟S17中，將圖28所示的配線基板50分割成各個裝置區域50a(參照圖16以及圖17)。詳而言之，沿著切割線(切割區域)50c切斷配線基板50以及封裝體5，取得單片化的複數個半導體裝置1(參照圖4)。
進行該單片化步驟時的切斷方法並無特別限定，例如可使用切割刀(電鋸)將接合固定於膠帶材料(切割膠帶)的配線基板50以及封裝體5，從配線基板50的底面2b側進行切削加工，將其切斷。
其中，本實施態樣1所説明的技術，並非僅限適用於使用具備複數個裝置區域50a的多模取基板亦即配線基板50的情況。例如，在相當於1個半導體裝置的配線基板2(參照圖4)之上，可適用堆疊了周邊電路晶片3以及邏輯晶片4的半導體裝置。此時，單片化步驟可省略。
藉由以上的各步驟，便可獲得用圖1~圖12所説明的半導體裝置1。之後，進行外觀檢査或電性試驗等的必要檢査、試驗，便出貨或是安裝於圖中未顯示的安裝基板。
＜半導體裝置的製造方法的變化實施例＞ 另外，作為上述實施態樣1的半導體裝置的製造方法的變化實施例，可作出以下的各種變更。
在上述邏輯晶片搭載步驟(步驟S13)中，係針對透過薄膜狀的接合材料，亦即以絶緣材料薄膜(NCF)作為接合材料NCL1，將邏輯晶片4搭載於周邊電路晶片3上的情況進行説明。然而，在上述邏輯晶片搭載步驟(步驟S13)中，如前所述的，亦可取代薄膜狀的接合材料，透過膠狀的接合材料，亦即以絶緣材料膠(NCP)作為接合材料NCL1，將邏輯晶片4搭載於周邊電路晶片3上。
另外，於周邊電路晶片3與邏輯晶片4之間的接合材料NCL1，容易發生孔隙(空洞)。因此，在上述邏輯晶片搭載步驟(步驟S13)中，亦可將複數個突起電極9與複數個表面電極3ap2以常溫接合，並以上述接合材料NCL1封裝(保護)包含突起電極9以及表面電極3ap2在內的周邊電路晶片3與邏輯晶片4之間的接合部位。
另外，在上述周邊電路晶片連接步驟(步驟S14)中，係針對在周邊電路晶片3上搭載邏輯晶片4，並在將周邊電路晶片3與邏輯晶片4以覆晶方式連接之後，將配線基板50與周邊電路晶片3之間以導線7電連接的情況進行説明。然而，亦可在配線基板50上搭載了周邊電路晶片3之後，且在周邊電路晶片3上搭載邏輯晶片4之前，將配線基板50與周邊電路晶片3之間以導線7電連接。
另外，在上述邏輯晶片搭載步驟(步驟S13)中，係針對在周邊電路晶片3上搭載邏輯晶片4之前，於晶片搭載區域3p1配置接合材料NCL1，並從接合材料NCL1上推壓邏輯晶片4，使其與周邊電路晶片3電連接的方式(先塗布方式)進行説明。然而，在上述邏輯晶片搭載步驟(步驟S13)中，如前所述的，亦可實行，在將邏輯晶片4與周邊電路晶片3電連接之後，將邏輯晶片4與周邊電路晶片3之間以樹脂封裝的方式(後注入方式)。或者，亦可在形成封裝體5之前，不將邏輯晶片4與周邊電路晶片3之間以樹脂封裝，而在形成封裝體5時，將邏輯晶片4與周邊電路晶片3之間以樹脂封裝，藉此使封裝邏輯晶片4與周邊電路晶片3之間的樹脂，與構成封裝體5的樹脂為相同的樹脂。
另外，亦可取代上述準備步驟(步驟S11)~上述邏輯晶片搭載步驟(步驟S 13)，以如下方式為之。換言之，亦可在周邊電路晶片3單片化之前，使用在每個裝置區域形成了成為周邊電路晶片3的部分的晶圓，並在各裝置區域的晶片搭載區域(晶片搭載部)3p1搭載邏輯晶片4，使其以覆晶方式連接，之後切割晶圓，分割成各個裝置區域。詳而言之，亦可沿著切割線切斷晶圓，使其單片化，以取得邏輯晶片4以覆晶方式連接於表面3a的複數個周邊電路晶片3。然後，亦可將邏輯晶片4以覆晶方式連接於表面3a的周邊電路晶片3，整個搭載於配線基板50的頂面2a。
(實施態樣2) 在上述實施態樣1中，係針對將周邊電路晶片以導線接合方式連接於配線基板的實施態樣進行説明，作為將周邊電路晶片連接於配線基板的實施態樣。在本實施態樣2中，係針對將周邊電路晶片以覆晶方式連接於配線基板的實施態樣進行説明。另外，在本實施態樣2中係以其與上述所説明的實施態樣1的相異點為中心進行説明，重複説明原則上省略。
圖29，係實施態樣2的半導體裝置的俯視圖。圖30，係實施態樣2的半導體裝置的剖面圖。圖30，係沿著圖29的A-A線的剖面圖。另外，在圖29以及圖30中，為了容易檢視，係顯示出較少的端子數，惟端子(接合導線2f、端子區域2g、焊球6以及表面電極3ap、4ap等)的數目，並非僅限於圖29以及圖30所示的態樣。
本實施態樣2的半導體裝置(半導體封裝)1，具備配線基板(基材)2、搭載於配線基板2上的周邊電路晶片(半導體晶片)3以及邏輯晶片(半導體晶片)4。另外，在本實施態樣2中，由於配線基板2、周邊電路晶片3以及邏輯晶片4均非利用導線連接，故亦可不具備封裝周邊電路晶片3以及邏輯晶片4的封裝體。
配線基板2，除了在俯視下接合導線2f以及配線2d的位置不同此點以外，其他部分均可與實施態樣1的配線基板2相同。
本實施態樣2，在配線基板2上搭載了周邊電路晶片3，並在周邊電路晶片3上搭載了邏輯晶片4。亦即，邏輯晶片4，透過周邊電路晶片3與配線基板2電連接。
在本實施態樣2中，周邊電路晶片3，以周邊電路晶片3的表面3a與配線基板2的頂面2a對向的方式，搭載於配線基板2上。周邊電路晶片3與配線基板2以覆晶方式連接。另外，邏輯晶片4，以邏輯晶片4的表面4a與周邊電路晶片3的背面3b對向的方式，搭載於周邊電路晶片3上。邏輯晶片4與周邊電路晶片3以覆晶方式連接。
在本實施態樣2中，作為使邏輯晶片4與配線基板2連接的方法，係適用：形成在厚度方向上貫穿周邊電路晶片3的貫穿電極，並透過該貫穿電極將形成於邏輯晶片4的表面的電路或配線與配線基板2連接的技術。周邊電路晶片3，具有形成於表面3a的複數個表面電極(端子、電極墊、接合墊)3ap，以及形成於背面3b的複數個背面電極(端子、電極墊、接合墊)3bp。另外，周邊電路晶片3，具有以從表面3a以及背面3b的其中一方向另一方貫穿的方式形成，並將複數個表面電極3ap與複數個背面電極3bp電連接的複數個貫穿電極3tsv。除了上述的相異點以外，周邊電路晶片3可與實施態樣1的周邊電路晶片3相同。
周邊電路晶片3的複數個表面電極3ap之中的基材用電極墊，亦即複數個表面電極3ap1，與配線基板2的複數條接合導線2f，透過複數個突起電極(導電性構件、柱狀電極、凸塊)10的各個電極，分別電連接。另一方面，周邊電路晶片3的複數個背面電極3bp，透過複數個貫穿電極3tsv的各個電極，與周邊電路晶片3的複數個表面電極3ap之中的晶片用電極墊，亦即複數個表面電極3ap2，分別電連接。另外，邏輯晶片4的複數個表面電極4ap，與周邊電路晶片3的複數個背面電極3bp，透過複數個突起電極9的各個電極，分別電連接。使用突起電極9以及突起電極10的覆晶式連接，可與實施態樣1的使用突起電極9的覆晶式連接相同。
在配線基板2與周邊電路晶片3之間，配置了接合材料(封裝材料、樹脂)NCL 2。接合材料NCL2，以填塞配線基板2的頂面2a與周邊電路晶片3的表面3a之間的空間的方式配置。接合材料NCL2，為將周邊電路晶片3接合固定於配線基板2上的接合材料。設置於周邊電路晶片3與邏輯晶片4之間的接合材料(封裝材料、樹脂)NCL1，以及，接合材料NCL2，可與在實施態樣1中設置於周邊電路晶片3與邏輯晶片4之間的接合材料(封裝材料、樹脂)NCL1相同。
邏輯晶片4，可與實施態樣1的邏輯晶片4相同。另外，周邊電路晶片3的背面電極3bp與邏輯晶片4的表面電極4ap，與實施態樣1同樣，例如以覆晶方式連接。
貫穿電極3tsv，宜形成於電源控制部CU1(參照圖5)所形成之區域的外部。如前所述的，從熱感測器(溫度感測器)TS1可精確地感知(檢出)邏輯晶片4的溫度的觀點來看，電源控制部CU1，可形成於周邊電路晶片3的背面3b之中的搭載邏輯晶片4的預定區域，亦即晶片搭載區域(晶片搭載部)3p1的內部。因此，貫穿電極3tsv，如圖30所示的，宜形成於搭載邏輯晶片4的預定區域亦即晶片搭載區域(晶片搭載部)3p1的外部。
當在電源控制部CU1的電源控制電路PC1(參照圖5)所包含的MISFET的附近形成貫穿電極3tsv時，會有例如成為噪訊的電壓施加於MISFET或是漏電流流過MISFET等電性不良情況發生的疑虞。另一方面，藉由在電源控制部CU1所形成之區域的外部形成貫穿電極3tsv，便可將貫穿電極3tsv形成在離開電源控制部CU1的電源控制電路PC1所包含的MISFET的位置。因此，便可防止或抑制例如成為噪訊的電壓施加於MISFET，並可防止或抑制漏電流流過MISFET。
在本實施態樣2中，取代利用導線連接，將配線基板2與周邊電路晶片3，以覆晶方式電連接。因此，比起利用導線連接而言，可將配線基板2與周邊電路晶片3以更低的電阻連接，進而使半導體裝置的電氣特性更進一步提高。
除了上述的相異點以外，本實施態樣2的半導體裝置與實施態樣1的半導體裝置相同，故重複説明省略。
另外，本實施態樣2的半導體裝置的製造方法，在上述實施態樣1的半導體裝置的製造方法中的周邊電路晶片搭載步驟，將周邊電路晶片3，以周邊電路晶片3的表面3a與配線基板2的頂面2a對向的方式，搭載於配線基板50(參照圖17)上，並以覆晶方式連接，此點與實施態樣1的半導體裝置的製造方法不同。除了上述相異點以外，可適用上述實施態樣1所説明的半導體裝置的製造方法，故重複説明省略。
本實施態樣2的半導體裝置，亦與實施態樣1同樣，半導體晶片分割成周邊電路晶片3與邏輯晶片4，故具有與實施態樣1的半導體裝置同樣的功效。除此之外，如前所述的，由於配線基板2與周邊電路晶片3以覆晶方式電連接，故可使配線基板2與周邊電路晶片3以低電阻連接，並使半導體裝置的電氣特性更進一步提高。
(實施態樣3) 上述實施態樣2，係針對在周邊電路晶片上配置並堆疊邏輯晶片的實施態樣進行説明，作為將周邊電路晶片與邏輯晶片堆疊於配線基板上的實施態樣。本實施態樣3，係針對在邏輯晶片上堆疊周邊電路晶片的實施態樣進行説明。另外，在本實施態樣3中以與上述所説明的實施態樣2以及實施態樣1的相異點為中心進行説明，重複説明原則上省略。
圖31，係實施態樣3的半導體裝置的俯視圖。圖32，係實施態樣3的半導體裝置的剖面圖。圖32，係沿著圖31的A-A線的剖面圖。另外，在圖31以及圖32中，為了容易檢視，係顯示出較少的端子數，惟端子(接合導線2f、端子區域2g、焊球6以及表面電極3ap、4ap等)的數目，並非僅限於圖31以及圖32所示的態樣。
本實施態樣3的半導體裝置(半導體封裝)1，具備配線基板(基材)2、配線基板2上所搭載的周邊電路晶片(半導體晶片)3以及邏輯晶片(半導體晶片)4。另外，在本實施態樣3中，由於配線基板2、周邊電路晶片3以及邏輯晶片4均未利用導線連接，故亦可不具備封裝周邊電路晶片3以及邏輯晶片4的封裝體。
配線基板2，除了在俯視下的接合導線2f以及配線2d的位置不同此點以外，其他部分均可與實施態樣1的配線基板2相同。
本實施態樣3，在配線基板2上搭載了邏輯晶片4，並在邏輯晶片4上搭載了周邊電路晶片3。亦即，周邊電路晶片3，透過邏輯晶片4與配線基板2電連接。
在本實施態樣3中，邏輯晶片4，以邏輯晶片4的表面4a與配線基板2的頂面2a對向的方式，搭載於配線基板2上。邏輯晶片4與配線基板2以覆晶方式連接。另外，周邊電路晶片3，以周邊電路晶片3的表面3a與邏輯晶片4的背面4b對向的方式，搭載於邏輯晶片4上。邏輯晶片4與周邊電路晶片3以覆晶方式連接。
在本實施態樣3中，作為使周邊電路晶片3與配線基板2連接的方法，係適用：形成沿著厚度方向貫穿邏輯晶片4的貫穿電極，並使形成於周邊電路晶片3的表面的電路或配線與配線基板2透過該貫穿電極連接的技術。邏輯晶片4，具有形成於表面4a的複數個表面電極(端子、電極墊、接合墊)4ap，以及形成於背面4b的複數個背面電極(端子、電極墊、接合墊)4bp。另外，邏輯晶片4，具有以從表面4a以及背面4b的其中一方向另一方貫穿的方式形成，並將複數個表面電極4ap與複數個背面電極4bp電連接的複數個貫穿電極4tsv。除了上述的相異點以外，邏輯晶片4可與實施態樣1的邏輯晶片4相同。
邏輯晶片4的複數個表面電極4ap之中的基材用電極墊，亦即複數個表面電極4ap1，與配線基板2的接合導線2f，透過複數個突起電極(導電性構件、柱狀電極、凸塊)10的各個電極，分別電連接。另一方面，邏輯晶片4的複數個背面電極4bp，透過複數個貫穿電極4tsv的各個電極，與邏輯晶片4的複數個表面電極4ap之中的晶片用電極墊，亦即複數個表面電極4ap2，分別電連接。另外，周邊電路晶片3的複數個表面電極3ap，與邏輯晶片4的複數個背面電極4bp，透過複數個突起電極9的各個電極，分別電連接。使用突起電極9以及突起電極10的覆晶式連接，可與實施態樣1的使用突起電極9的覆晶式連接相同。
在配線基板2與邏輯晶片4之間，配置接合材料(封裝材料、樹脂)NCL2。接合材料NCL2，以填塞配線基板2的頂面2a與邏輯晶片4的表面4a之間的空間的方式配置。接合材料NCL2，為將邏輯晶片4接合固定於配線基板2上的接合材料。設置於周邊電路晶片3與邏輯晶片4之間的接合材料(封裝材料、樹脂)NCL1，以及，接合材料NCL2，可與在實施態樣1中設置於周邊電路晶片3與邏輯晶片4之間的接合材料(封裝材料、樹脂)NCL1相同。
周邊電路晶片3，可與實施態樣1的邏輯晶片4相同。另外，周邊電路晶片3的表面電極3ap，與邏輯晶片4的背面電極4bp，與實施態樣1同樣，例如以覆晶方式連接。
在本實施態樣3中，將配線基板2與邏輯晶片4以覆晶方式電連接，並將邏輯晶片4與周邊電路晶片3以覆晶方式電連接。因此，比起利用導線連接的情況而言，可使配線基板2與周邊電路晶片3以更低的電阻連接，並可使半導體裝置的電氣特性提高。
除了上述的相異點以外，由於本實施態樣3的半導體裝置，與實施態樣1的半導體裝置相同，故重複説明省略。
另外，本實施態樣3的半導體裝置的製造方法，係在上述實施態樣1的半導體裝置的製造方法中，將周邊電路晶片搭載步驟與邏輯晶片搭載步驟的順序交換。另外，本實施態樣3的邏輯晶片搭載步驟，在將邏輯晶片4，以邏輯晶片4的表面4a與配線基板2的頂面2a對向的方式，搭載於配線基板2上，並以覆晶方式連接此點，與實施態樣1的半導體裝置的製造方法不同。再者，本實施態樣3的周邊電路晶片搭載步驟，在將周邊電路晶片3，以周邊電路晶片3的表面3a與邏輯晶片4的背面4b對向的方式，搭載於邏輯晶片4上，並以覆晶方式連接此點，與實施態樣1的半導體裝置的製造方法不同。除了上述相異點以外，由於可適用上述實施態樣1所説明的半導體裝置的製造方法，故重複説明省略。
本實施態樣3的半導體裝置，亦與實施態樣1同樣，由於半導體晶片分割成周邊電路晶片3與邏輯晶片4，故具有與實施態樣1的半導體裝置相同的功效。其中，在更容易將外部介面電路與外部LSI電連接此點，比起本實施態樣3的半導體裝置而言，實施態樣1以及實施態樣2的半導體裝置為較佳的態樣。
如前所述的，外部介面電路PR2(參照圖5)，形成於周邊電路晶片3。因此，為了使外部介面電路PR2與外部LSIEL2(參照圖5)電連接，如圖32所示的，有必要透過形成於邏輯晶片4的貫穿電極4tsv使周邊電路晶片3與配線基板2電連接，或是，透過導線使周邊電路晶片3與配線基板2電連接。然而，無論哪一種情況，比起實施態樣1以及實施態樣2而言，均更不容易將外部介面電路PR2與外部LSIEL2電連接。因此，為了使外部介面電路PR2與外部LSIEL2容易電連接，宜如上述實施態樣1以及實施態樣2所示的，在周邊電路晶片3以及邏輯晶片4二者之中，周邊電路晶片3係配置於邏輯晶片4的配線基板2側。
(實施態樣4) 上述實施態樣1，係針對將周邊電路晶片與邏輯晶片堆疊在配線基板上的實施態樣進行説明。本實施態樣4，係針對不將周邊電路晶片與邏輯晶片堆疊，而是在配線基板上將周邊電路晶片與邏輯晶片並排配置的實施態樣進行説明。另外，在本實施態樣4中係以其與上述所説明的實施態樣1的相異點為中心進行説明，重複説明原則上省略。
圖33，係實施態樣4的半導體裝置的俯視圖。圖34，係實施態樣4的半導體裝置的剖面圖。圖34，係沿著圖33的A-A線的剖面圖。另外，在圖33以及圖34中，為了容易檢視，係顯示出較少的端子數，惟端子(接合導線2f、端子區域2g、焊球6以及表面電極3ap、4ap等)的數目，並非僅限於圖33以及圖34所示的態樣。
本實施態樣4的半導體裝置(半導體封裝)1，具備配線基板(基材)2、配線基板2上所搭載的周邊電路晶片(半導體晶片)3以及邏輯晶片(半導體晶片)4。另外，在本實施態樣4中，由於配線基板2、周邊電路晶片3以及邏輯晶片4均非利用導線連接，故亦可不具備封裝周邊電路晶片3以及邏輯晶片4的封裝體。
配線基板2，除了搭載周邊電路晶片3的晶片搭載區域(晶片搭載部)2p1之外，更具有設置在晶片搭載區域2p1的旁邊，用來搭載邏輯晶片4的晶片搭載區域(晶片搭載部)2p2。另外，除了在俯視下接合導線2f以及配線2d的位置不同此點以外，配線基板2可與實施態樣1的配線基板2相同。
本實施態樣4，在配線基板2上搭載了周邊電路晶片3以及邏輯晶片4。另外，邏輯晶片4，不透過周邊電路晶片3，而是與配線基板2直接電連接。
在本實施態樣4中，周邊電路晶片3，以周邊電路晶片3的表面3a與配線基板2的頂面2a對向的方式，搭載在配線基板2的晶片搭載區域2p1上。周邊電路晶片3與配線基板2以覆晶方式連接。另外，邏輯晶片4，以邏輯晶片4的表面4a與配線基板2的頂面2a對向的方式，搭載在配線基板2的晶片搭載區域2p2上。邏輯晶片4與配線基板2以覆晶方式連接。
於配線基板2的頂面2a，作為接合導線2f，形成了接合導線2f31、2f32、2f41以及2f42。另外，於周邊電路晶片3的表面3a，作為表面電極3ap，形成了表面電極3ap1以及3ap2，於邏輯晶片4的表面4a，作為表面電極4ap，形成了表面電極4ap1以及4ap2。
形成於周邊電路晶片3的表面3a的表面電極3ap1，例如透過突起電極10，與形成於配線基板2的頂面2a的接合導線(周邊電路晶片用導線)2f31連接。另外，形成於周邊電路晶片3的表面3a的表面電極3ap2，例如透過突起電極10，與形成於配線基板2的頂面2a的接合導線(周邊電路晶片用導線)2f32連接。另一方面，形成於邏輯晶片4的表面4a的表面電極4ap1，例如透過突起電極9，與形成於配線基板2的頂面2a的接合導線(邏輯晶片用導線)2f41電連接。另外，形成於邏輯晶片4的表面4a的表面電極4ap2，例如透過突起電極9，與形成於配線基板2的頂面2a的接合導線(邏輯晶片用導線)2f42電連接。
形成於配線基板2的頂面2a的接合導線2f31與接合導線2f41，例如利用配線2d或圖中未顯示的重接線互相連接。藉此，周邊電路晶片3的表面電極3ap1與邏輯晶片4的表面電極4ap1，透過配線基板2電連接。
在配線基板2與邏輯晶片4之間，配置了接合材料(封裝材料、樹脂)NCL1，在配線基板2與周邊電路晶片3之間，配置了接合材料(封裝材料、樹脂)NCL2。接合材料NCL1，以填塞配線基板2的頂面2a與邏輯晶片4的表面4a之間的空間的方式配置，接合材料NCL2，以填塞配線基板2的頂面2a與周邊電路晶片3的表面3a之間的空間的方式配置。接合材料NCL1，為將邏輯晶片4接合固定於配線基板2上的接合材料，接合材料NCL2，為將周邊電路晶片3接合固定於配線基板2上的接合材料。接合材料NCL1以及接合材料NCL2，可與在實施態樣1中設置於周邊電路晶片3與邏輯晶片4之間的接合材料(封裝材料、樹脂)NCL1相同。
在本實施態樣4中，由於邏輯晶片4不與周邊電路晶片3互相堆疊，而是與周邊電路晶片3分離配置，故比起實施態樣1而言，形成於周邊電路晶片3的熱感測器(溫度感測器)TS1感知(檢出)邏輯晶片4的溫度的精度較低。
然而，本實施態樣4，亦與實施態樣1同樣，周邊電路晶片3，係根據比製造邏輯晶片4時的製程規則RL2更不細微(粗糙)的製程規則RL1製造。因此，比起周邊電路晶片3與邏輯晶片4一體化，且一體化的半導體晶片整體，係根據例如未達55nm的細微製程規則RL2製造的情況而言，更可減少因為漏電流所導致的整體發熱量。藉此，便可防止半導體晶片整體的溫度持續上升，確保CPU的運作速度，並使半導體晶片在更高的溫度之下正常運作。因此，可使半導體裝置更容易高積體化，並使半導體裝置更容易高速化，進而使半導體裝置更容易降低消耗電力。
或者，亦可在配線基板2上，搭載有別於配線基板2的配線構件，亦即由矽基板、玻璃基板或是有機系樹脂基板所構成的配線構件(中介層)60，並將周邊電路晶片3以及邏輯晶片4，隔著配線構件60搭載於配線基板2上。將該等實施例表示於圖35。圖35，係表示實施態樣4的半導體裝置的另一例的構造的剖面圖。
在圖35所示的例子中，周邊電路晶片3的表面電極3ap1，透過突起電極10、形成於配線構件60的頂面60a的接合墊(端子、電極墊)60f以及突起電極9，與邏輯晶片4的表面電極4ap1電連接。另一方面，周邊電路晶片3的表面電極3ap2，透過突起電極10、形成於配線構件60的頂面60a的接合墊60f、貫穿配線構件60的貫穿電極60tsv、形成於配線構件60的底面60b的端子區域60g以及焊球66，與配線基板2的接合導線2f32電連接。另外，邏輯晶片4的表面電極4ap2，透過突起電極9、接合墊60f、貫穿電極60tsv、端子區域60g以及焊球66，與配線基板2的接合導線2f42電連接。另外，於配線構件60的底面60b，形成了絶緣膜(防焊膜)60h。
在由有機系樹脂基板所構成的配線構件60中，形成於配線構件60的表面的配線(配線圖案)，係利用將形成於配線構件60的表面的銅箔之中的不要的部分除去並留下電路的方法，亦即減去法形成。或者，形成於配線構件60的表面的配線(配線圖案)，係利用在覆蓋形成於配線構件60的表面的種晶層之中的不要的部分的狀態下利用電解銅電鍍形成電路的半加成法形成。
另一方面，在由矽基板或玻璃基板所構成的配線構件60中，配線(配線圖案)，由於可利用例如金屬鑲嵌法形成，故比起由有機系樹脂基板所構成的配線基板或配線構件而言，更可使所形成的配線的線寬以及空間寬度縮小。因此，若考慮到為了將周邊電路晶片3與邏輯晶片4之間連接，形成複數條細微配線有其必要的話，則宜在由有機系樹脂基板所構成的配線基板2與周邊電路晶片3以及邏輯晶片4之間，配置由矽基板或玻璃基板所構成的配線構件。
(其他的變化實施例) 以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於上述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
＜變化實施例1＞ 例如在上述實施態樣1中，係針對使用配線基板作為基材，並在配線基板的背面以陣列狀接合焊球的BGA型的半導體裝置的實施態樣進行説明。然而，本發明的實施態樣，並不限於BGA型的半導體裝置，也不限於使用配線基板作為基材的半導體裝置。因此，作為變化實施例1的半導體裝置，亦可為以電極墊取代焊球在配線基板的背面以陣列狀接合的LGA型的半導體裝置。
再者，作為變化實施例1的半導體裝置，亦可為例如SOP(Small outline package，小輪廓封裝)、QFP(Quad flat package，四面扁平封裝)、QFN(Quad flat   non-leaded  package，四面扁平無引線封裝)、SON(Small  outline  non-leaded               package，小輪廓無引線封裝)等的使用導線框架取代配線基板作為基材的半導體裝置。此時， 形成於導線框架的導線便取代形成於配線基板2的接合導線2f(參照圖4)，透過導線7(參照圖4)與周邊電路晶片3的表面電極3ap1(參照圖4)電連接。
＜變化實施例2＞ 例如上述實施態樣1，係針對快閃記憶體形成於周邊電路晶片的實施態樣進行説明。然而，本發明的實施態樣，並不限於快閃記憶體形成於周邊電路晶片的態樣。因此，作為變化實施例2的半導體裝置，亦可為除了周邊電路晶片3以及邏輯晶片4之外，更具備形成了快閃記憶體的記憶體晶片70的半導體裝置。
圖36，係變化實施例2的半導體裝置的透視俯視圖。圖36，係表示在除去封裝體的狀態下，配線基板上的半導體裝置的內部構造。圖37，係變化實施例2的半導體裝置的剖面圖。圖37，係沿著圖36的A-A線的剖面圖。另外，端子的數目，並非僅限於圖36以及圖37所示的態樣。
如圖36以及圖37所示的，半導體裝置1，除了周邊電路晶片3以及邏輯晶片4之外，更具備記憶體晶片70。記憶體晶片70，具有表面(主面、頂面)70a、表面70a的相反側的背面(主面，底面)70b以及位於表面70a與背面70b之間的側面70c，如圖36所示的，在俯視下具有四角形的外形形狀。另外，記憶體晶片70，具有形成於表面70a的表面電極(端子、電極墊、接合墊)70ap。
記憶體晶片70，以記憶體晶片70的表面70a與周邊電路晶片3的表面3a對向的方式，搭載於周邊電路晶片3上。記憶體晶片70，搭載在周邊電路晶片3的表面3a上，且搭載在邏輯晶片4的旁邊。記憶體晶片70的表面電極70ap，與周邊電路晶片3的表面電極3ap中的表面電極3ap2，透過突起電極10電連接。另外，記憶體晶片70，在表面70a側，具有配線層70as。
在周邊電路晶片3與記憶體晶片70之間，配置了接合材料(封裝材料、樹脂) NCL2。接合材料NCL2，可與設置在周邊電路晶片3與邏輯晶片4之間的接合材料(封裝材料、樹脂)NCL1相同。
如圖36以及圖37所示的，在變化實施例2中，周邊電路晶片3，搭載於配線基板2上，邏輯晶片4以及記憶體晶片70，搭載於周邊電路晶片3上。在圖36所示的例子中，邏輯晶片4以及記憶體晶片70，在俯視下，配置在互相分離的位置。邏輯晶片4，可與上述實施態樣1的邏輯晶片4相同。另外，於記憶體晶片70，形成了快閃記憶體。因此，於周邊電路晶片3，亦可不形成作為記憶體MM2(參照圖5)的快閃記憶體，惟亦可形成具有比實施態樣1的快閃記憶體的容量更小之容量的快閃記憶體。另外，於記憶體晶片70，亦可形成控制記憶體晶片70所形成之快閃記憶體的記憶體控制器，或者，控制記憶體晶片70所形成之快閃記憶體的記憶體控制器，亦可形成於周邊電路晶片3。
在變化實施例2中，便無必要在每次為了因應半導體裝置使用目的或用途，亦即因應顧客或需求，而設計變更快閃記憶體的容量時，便重新準備布局圖案經過變更的遮罩作為製造周邊電路晶片3用的遮罩。藉此，由於製造周邊電路晶片3用的遮罩可在製造複數種半導體裝置的製造程序之間共通使用，故可降低半導體裝置的製造成本。
＜變化實施例3＞ 例如上述實施態樣1，係針對CPU形成於邏輯晶片的實施態樣進行説明。然而，本發明的實施態樣，並不限於CPU僅形成於邏輯晶片的情況。因此，作為變化實施例3的半導體裝置，亦可為除了形成於邏輯晶片的CPU之外，更具備根據比製造邏輯晶片時的製程規則更大的製程規則形成於周邊電路晶片的另一CPU的半導體裝置。
另外，以下，係說明於變化實施例2的半導體裝置具備另一CPU的半導體裝置的例子，惟亦可為於並未設置記憶體晶片70的例如實施態樣1的半導體裝置具備另一CPU的半導體裝置。
圖38，係變化實施例3的半導體裝置的透視俯視圖。圖38，係表示在除去封裝體的狀態下，配線基板上的半導體裝置的內部構造。另外，在圖38中，與透視俯視圖重疊，顯示出半導體裝置的電路構造例。另外，變化實施例3的半導體裝置的沿著圖38的A-A線的剖面的構造，與圖37所示的剖面的構造相同。
如圖5所示的，周邊電路晶片3，與實施態樣1的周邊電路晶片3相同，具有CAN模組(周邊電路)PR1、外部介面電路(周邊電路、介面)PR2、電源控制電路PC1、熱感測器(溫度感測器)TS1以及記憶體MM1。另外，邏輯晶片4，與實施態樣1的邏輯晶片4相同，具有CPU電路PU1、區域RAM控制部PR3以及記憶體MM3。
另一方面，在本變化實施例3中，周邊電路晶片3，具有有別於邏輯晶片4所具備之CPU電路PU1的CPU電路PU2。CPU電路PU2，具有中央運算處理裝置(CPU)U4。中央運算處理裝置(CPU)U4，係根據比製造邏輯晶片4時的製程規則RL2更不細微(粗糙)的製程規則RL1製造於周邊電路晶片3的CPU。另外，在圖38中， CPU電路PU2以及中央運算處理裝置(CPU)U4，由於形成於周邊電路晶片3的內部，故用虛線示意地表示。
本變化實施例3，亦與實施態樣1同樣，電源控制部CU1所包含的電源控制電路PC1(參照圖5)，重複進行控制，在邏輯晶片4的溫度上升到溫度T1時，切斷對邏輯晶片4的CPU電路PU1的電源供給，並在邏輯晶片4的溫度下降到溫度T2時，再度開始對CPU電路PU1的電源供給。
另一方面，在本變化實施例3中，電源控制部CU1所包含的電源控制電路PC1，在切斷對邏輯晶片4的CPU電路PU1的電源供給的期間，對形成於周邊電路晶片3的CPU電路PU2供給電源，使其運作。形成於周邊電路晶片3的CPU電路PU2，比起形成於邏輯晶片4的CPU電路PU1而言，僅具有保持半導體裝置所必須維持之必要最小限度功能這種程度的功能。因此，CPU電路PU2，比起CPU電路PU1而言，消耗電力較小，發熱量也較小。因此，在本變化實施例3中，由於即使在切斷對邏輯晶片4的CPU電路PU1的電源供給的期間，亦可使比CPU電路PU1消耗電力更小、發熱量更小的CPU電路PU2運作，故可在保持必要最小限度的功能的同時，防止邏輯晶片4的溫度持續上升。
＜變化實施例4＞ 再者，在不超出上述實施態樣所説明的技術思想的主要精神的範圍內，可將上述變化實施例1~上述變化實施例3的其中任1個以上的實施例組合應用之。
本發明至少包含以下實施態樣。
〔附註1〕 一種包含以下步驟的半導體裝置的製造方法：(a)準備以下構件的步驟：基材；第1半導體晶片，其具有第1主面、該第1主面上所形成的複數個第1電極墊以及該第1主面的相反側的第1背面；以及第2半導體晶片，其具有第2主面、該第2主面上所形成的複數個第2電極墊以及該第2主面的相反側的第2背面；在此，於該第1半導體晶片，形成了第1周邊電路、電源控制電路、溫度感測器以及第1 RAM；該第1周邊電路以及該第1 RAM，分別係根據第1製程規則製造；於該第2半導體晶片，形成了CPU、第2周邊電路以及第2 RAM；該CPU、該第2周邊電路以及該第2 RAM，分別係根據比該第1製程規則更細微的第2製程規則製造；(b)在該基材的晶片搭載區域上搭載該第1半導體晶片的步驟；(c)以該第2半導體晶片的該第2主面與該第1半導體晶片對向的方式，在該第1半導體晶片的晶片搭載區域上搭載該第2半導體晶片的步驟；(d)將該第1半導體晶片的該複數個第1電極墊之中的複數個基材用電極墊與該基材的複數條導線，利用複數個第1導電性構件分別電連接，並將該第2半導體晶片的該複數個第2電極墊與該第1半導體晶片的該複數個第1電極墊之中的複數個晶片用電極墊，利用複數個第2導電性構件分別電連接的步驟。
〔附註2〕 一種半導體裝置，其特徵為包含：基材；第1半導體晶片，其具有第1主面、該第1主面上所形成的複數個第1電極墊以及該第1主面的相反側的第1背面，並以該第1主面與該基材對向的方式，搭載於該基材的晶片搭載區域上；第2半導體晶片，其具有第2主面、該第2主面上所形成的複數個第2電極墊以及該第2主面的相反側的第2背面，並以該第2主面與該第1半導體晶片的該第1背面對向的方式，搭載於該第1半導體晶片上；複數個第1導電性構件，其將該第1半導體晶片的該複數個第1電極墊之中的複數個基材用電極墊與該基材的複數條導線，分別電連接；複數個第2導電性構件，其將該第2半導體晶片的該複數個第2電極墊與該第1半導體晶片的該複數個第1電極墊之中的複數個晶片用電極墊，分別電連接；第1封裝材料，其封裝該第1半導體晶片與該第2半導體晶片之間；以及第2封裝材料，其封裝該基材與該第1半導體晶片之間；於該第2半導體晶片，形成了第1周邊電路、電源控制電路、溫度感測器以及第1 RAM；於該第1半導體晶片，形成了CPU、第2周邊電路以及第2 RAM；該第1周邊電路以及該第1 RAM，分別根據第1製程規則製造；該CPU、該第2周邊電路以及該第2 RAM，分別根據比該第1製程規則更細微的第2製程規則製造；該第1半導體晶片，具有形成於該第1背面的複數個第3電極墊，以及從該第1主面以及該第1背面的其中一面向另一面貫穿的複數個貫穿電極；該複數個第3電極墊，透過該複數個貫穿電極的各個電極，與該複數個第1電極墊之中的複數個晶片用電極墊分別電連接；該複數個第2導電性構件，將該複數個第3電極墊與該第2半導體晶片的該複數個第2電極墊分別電連接。
〔附註3〕 一種半導體裝置，其特徵為包含：基材，其具有具備第1晶片搭載區域以及設置在該第1晶片搭載區域的旁邊的第2晶片搭載區域的第1面，以及該第1面的相反側的第2面；第1半導體晶片，其具有第1主面、該第1主面上所形成的複數個第1電極墊以及該第1主面的相反側的第1背面，並搭載於該基材的該第1晶片搭載區域上；第2半導體晶片，其具有第2主面、該第2主面上所形成的複數個第2電極墊以及該第2主面的相反側的第2背面，並搭載於該基材的該第2晶片搭載區域上；複數個第1導電性構件，其將該第1半導體晶片的該複數個第1電極墊與該基材的複數條導線之中的複數條第1晶片用導線，分別電連接；複數個第2導電性構件，其將該第2半導體晶片的該複數個第2電極墊與該基材的複數條導線之中的複數條第2晶片用導線，分別電連接；第1封裝材料，其封裝該基材與該第1半導體晶片之間；以及第2封裝材料，其封裝該基材與該第2半導體晶片之間；於該第1半導體晶片，形成了第1周邊電路、電源控制電路、溫度感測器以及第1 RAM；於該第2半導體晶片，形成了CPU、第2周邊電路以及第2 RAM；該第1周邊電路以及該第1 RAM，分別根據第1製程規則製造；該CPU、該第2周邊電路以及該第2 RAM，分別根據比該第1製程規則更細微的第2製程規則製造。
1‧‧‧半導體裝置(半導體封裝、邏輯裝置)
2‧‧‧配線基板(基材)
2a‧‧‧頂面(面、主面、晶片搭載面)
2b‧‧‧底面(面、主面、安裝面)
2c‧‧‧側面
2d、2d1‧‧‧配線
2d2‧‧‧介層配線
2e‧‧‧絕緣層(核心層)
2f、2f31、2f32‧‧‧接合導線(端子、晶片搭載面側端子、電極)
2f41、2f42‧‧‧接合導線(端子、晶片搭載面側端子、電極)
2g‧‧‧端子區域
2h、2k‧‧‧絕緣膜(防焊膜)
2p1、2p2‧‧‧晶片搭載區域(晶片搭載部)
3‧‧‧周邊電路晶片(半導體晶片)
3a‧‧‧表面(主面、頂面)
3ap‧‧‧表面電極(端子、電極墊、接合墊)
3ap1‧‧‧表面電極(基材用電極墊)
3ap2‧‧‧表面電極(晶片用電極墊)
3as‧‧‧配線層
3b‧‧‧背面(主面、底面)
3bp‧‧‧背面電極(端子、電極墊、接合墊)
3c‧‧‧側面
3h‧‧‧表面保護膜
3i‧‧‧墊開口
3p1‧‧‧晶片搭載區域(晶片搭載部)
3tsv‧‧‧貫穿電極
4‧‧‧邏輯晶片(半導體晶片)
4a‧‧‧表面(主面、頂面)
4ap、4ap1、4ap2‧‧‧表面電極(端子、電極墊、接合墊)
4as‧‧‧配線層
4b‧‧‧背面(主面、底面)
4bp‧‧‧背面電極(端子、電極墊、接合墊)
4c‧‧‧側面
4h‧‧‧表面保護膜
4i‧‧‧墊開口
4tsv‧‧‧貫穿電極
5‧‧‧封裝體(封裝材料、樹脂)
5a‧‧‧頂面(面、表面)
5b‧‧‧底面(面、背面)
5c‧‧‧側面
6‧‧‧焊球(外部端子、電極、外部電極)
7‧‧‧導線(導電性構件)
8‧‧‧晶片接合材料(接合材料、膠材)
9、10‧‧‧突起電極(導電性構件、柱狀電極、凸塊)
11‧‧‧系統(半導體系統)
12‧‧‧母板(配線基板)
12a‧‧‧頂面(面、主面)
12b‧‧‧底面(面、主面)
12c‧‧‧側面
12d‧‧‧配線
12e‧‧‧絕緣層
12f‧‧‧接合導線(端子、電極)
12h‧‧‧絕緣膜(防焊膜)
21‧‧‧記憶體裝置
22‧‧‧配線基板
22a‧‧‧頂面(面、主面、晶片搭載面)
22b‧‧‧底面(面、主面、安裝面)
22c‧‧‧側面
22d‧‧‧配線
22e‧‧‧絕緣層
22f‧‧‧接合導線(端子、晶片搭載面側端子、電極)
22g‧‧‧端子區域
22h‧‧‧絕緣膜(防焊膜)
23‧‧‧記憶體晶片
23a‧‧‧表面(主面、頂面)
23ap‧‧‧表面電極(端子、電極墊、接合墊)
23b‧‧‧背面(主面、底面)
23c‧‧‧側面
25‧‧‧封裝體(封裝材料、樹脂)
25a‧‧‧頂面(面、表面)
25b‧‧‧底面(面、背面)
25c‧‧‧側面
26‧‧‧焊球(外部端子、電極、外部電極)
27‧‧‧導線(導電性構件)
28‧‧‧晶片接合材料(接合材料、膠材)
30p、40p‧‧‧主面
30S、40S‧‧‧半導體基板
31a、41a‧‧‧p型井(活性區域)
31b、41b‧‧‧n型井(活性區域)
32、42‧‧‧元件分離溝
33a、43a‧‧‧第1層配線
33b、43b‧‧‧第2層配線
33c、43c‧‧‧第3層配線
33d、43d‧‧‧第4層配線
33e、43e‧‧‧第5層配線
34~39、44~49‧‧‧層間絕緣膜
50‧‧‧配線基板(基材)
50a‧‧‧裝置區域
50c‧‧‧切割線(切割區域)
60‧‧‧配線構件(中介層)
60a‧‧‧頂面
60b‧‧‧底面
60f‧‧‧接合墊(端子、電極墊)
60g‧‧‧端子區域
60h‧‧‧絕緣膜(防焊膜)
60tsv‧‧‧貫穿電極
66‧‧‧焊球
70‧‧‧記憶體晶片
70a‧‧‧表面(主面、頂面)
70ap‧‧‧表面電極(端子、電極墊、接合墊)
70as‧‧‧配線層
70b‧‧‧背面(主面、底面)
70c‧‧‧側面
BS1‧‧‧周邊匯流排
BS2‧‧‧系統匯流排
CC1~CC3‧‧‧控制電路
CU1‧‧‧電源控制部
EL1、EL2‧‧‧外部LSI
EP1‧‧‧外部電源
ge3、ge4‧‧‧閘極電極
gi3、gi4‧‧‧閘極絕緣膜
GLN1、GLN2‧‧‧閘極長
M1‧‧‧第1層配線
M2‧‧‧第2層配線
MM1、MM3‧‧‧記憶體(RAM)
MM2‧‧‧記憶體
MWS、MWS1、MWS2‧‧‧最小配線間隔
NCL1、NCL2‧‧‧接合材料(封裝材料、樹脂)
nd3、nd4、pd3、pd4‧‧‧汲極區域
ns3、ns4、ps3、ps4‧‧‧源極區域
p31~p36、p41~p46‧‧‧金屬栓塞
PC1‧‧‧電源控制電路
PR1‧‧‧CAN模組(周邊電路)
PR2‧‧‧外部介面電路(周邊電路、介面)
PR3‧‧‧區域RAM控制部
PU1、PU2‧‧‧CPU電路
Qn3、Qn4、Qp3、Qp4‧‧‧MISFET(電晶體)
sw3、sw4‧‧‧側壁
TS1‧‧‧熱感測器(溫度感測器)
U1、U4‧‧‧中央運算處理裝置(CPU)
U2‧‧‧浮動小數點運算處理裝置(FPU)
U3‧‧‧微處理器(MPU)
【圖1】係實施態樣1的半導體裝置的立體圖。 【圖2】係實施態樣1的半導體裝置的仰視圖。 【圖3】係實施態樣1的半導體裝置的透視俯視圖。 【圖4】係實施態樣1的半導體裝置的剖面圖。 【圖5】係表示實施態樣1的半導體裝置的電路構造例的方塊圖。 【圖6】係表示實施態樣1的半導體裝置的電路配置的示意立體圖。 【圖7】係搭載了實施態樣1的半導體裝置以及記憶體裝置的系統的透視俯視圖。 【圖8】係搭載了實施態樣1的半導體裝置以及記憶體裝置的系統的剖面圖。 【圖9】係表示實施態樣1的半導體裝置的周邊電路晶片的配線層的構造的一例的剖面圖。 【圖10】係表示實施態樣1的半導體裝置的邏輯晶片的配線層的構造的一例的剖面圖。 【圖11】係表示實施態樣1的半導體裝置的周邊電路晶片的MISFET的構造的一例的剖面圖。 【圖12】係表示實施態樣1的半導體裝置的邏輯晶片的MISFET的構造的一例的剖面圖。 【圖13】係表示針對比較例的半導體晶片的運作時間與溫度的關係進行模擬的結果圖。 【圖14】係表示在比較例中隨著半導體晶片的溫度上升而實行電源切斷時的半導體晶片的運作時間與溫度的關係圖。 【圖15】係表示實施態樣1的半導體裝置的製造步驟的一部分的製造程序流程圖。 【圖16】係表示實施態樣1的半導體裝置的製造步驟的俯視圖。 【圖17】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖18】係表示實施態樣1的半導體裝置的製造步驟的俯視圖。 【圖19】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖20】係表示實施態樣1的半導體裝置的製造步驟的俯視圖。 【圖21】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖22】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖23】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖24】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖25】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖26】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖27】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖28】係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 【圖29】係表示實施態樣2的半導體裝置的俯視圖。 【圖30】係表示實施態樣2的半導體裝置的剖面圖。 【圖31】係表示實施態樣3的半導體裝置的俯視圖。 【圖32】係表示實施態樣3的半導體裝置的剖面圖。 【圖33】係表示實施態樣4的半導體裝置的俯視圖。 【圖34】係表示實施態樣4的半導體裝置的剖面圖。 【圖35】係表示實施態樣4的半導體裝置的另一例的構造的剖面圖。 【圖36】係表示變化實施例2的半導體裝置的透視俯視圖。 【圖37】係表示變化實施例2的半導體裝置的剖面圖。 【圖38】係表示變化實施例3的半導體裝置的透視俯視圖。
1‧‧‧半導體裝置(半導體封裝、邏輯裝置)
2‧‧‧配線基板(基材)
2a‧‧‧頂面(面、主面、晶片搭載面)
2b‧‧‧底面(面、主面、安裝面)
2c‧‧‧側面
2d、2d1‧‧‧配線
2d2‧‧‧介層配線
2e‧‧‧絶緣層(核心層)
2f‧‧‧接合導線(端子、晶片搭載面側端子、電極)
2g‧‧‧端子區域
2h、2k‧‧‧絶緣膜(防焊膜)
2p1‧‧‧晶片搭載區域(晶片搭載部)
3‧‧‧周邊電路晶片(半導體晶片)
3a‧‧‧表面(主面、頂面)
3ap‧‧‧表面電極(端子、電極墊、接合墊)
3ap1‧‧‧表面電極(基材用電極墊)
3ap2‧‧‧表面電極(晶片用電極墊)
3as‧‧‧配線層
3b‧‧‧背面(主面、底面)
3c‧‧‧側面
3p1‧‧‧晶片搭載區域(晶片搭載部)
4‧‧‧邏輯晶片(半導體晶片)
4a‧‧‧表面(主面、頂面)
4ap‧‧‧表面電極(端子、電極墊、接合墊)
4as‧‧‧配線層
4b‧‧‧背面(主面、底面)
4c‧‧‧側面
5‧‧‧封裝體(封裝材料、樹脂)
5a‧‧‧頂面(面、表面)
5b‧‧‧底面(面、背面)
5c‧‧‧側面
6‧‧‧焊球(外部端子、電極、外部電極)
7‧‧‧導線(導電性構件)
8‧‧‧晶片接合材料(接合材料、膠材)
9‧‧‧突起電極(導電性構件、柱狀電極、凸塊)
NCL1‧‧‧接合材料(封裝材料、樹脂)

Claims (20)

  1. 一種半導體裝置，其特徵為包含：基材；第1半導體晶片，其具有第1主面、該第1主面上所形成的複數個第1電極墊以及該第1主面的相反側的第1背面，並搭載於該基材的晶片搭載區域上；第2半導體晶片，其具有第2主面、該第2主面上所形成的複數個第2電極墊以及該第2主面的相反側的第2背面，且以該第2主面與該第1半導體晶片對向的方式，搭載於該第1半導體晶片的晶片搭載區域上；複數個第1導電性構件，其將該第1半導體晶片的該複數個第1電極墊之中的複數個基材用電極墊與該基材的複數條導線，分別電連接；以及複數個第2導電性構件，其將該第2半導體晶片的該複數個第2電極墊與該第1半導體晶片的該複數個第1電極墊之中的複數個晶片用電極墊，分別電連接；於該第1半導體晶片，形成了第1周邊電路、電源控制電路、溫度感測器以及第1 RAM；於該第2半導體晶片，形成了CPU、第2周邊電路以及第2 RAM；該第1周邊電路以及該第1 RAM，分別根據第1製程規則製造；該CPU、該第2周邊電路以及該第2 RAM，分別根據比該第1製程規則更細微的第2製程規則製造。
  2. 如申請專利範圍第1項之半導體裝置，其中，驅動電源，與該電源控制電路電連接，且透過形成於該第1半導體晶片的電源配線，供給到該第2半導體晶片的該CPU。
  3. 如申請專利範圍第2項之半導體裝置，其中，該電源控制電路以及該溫度感測器，分別形成於該第1半導體晶片之中的與該第2半導體晶片重疊的區域。
  4. 如申請專利範圍第1項之半導體裝置，其中，於該第1半導體晶片，更形成了第1快閃記憶體，該第1快閃記憶體的占有面積，比該第1周邊電路、該溫度感測器、該第1 RAM、該第2 RAM、該CPU以及該第2周邊電路各自的占有面積更大。
  5. 如申請專利範圍第1項之半導體裝置，其中，在該第1半導體晶片的該第1主面上，且該第2半導體晶片的旁邊，搭載了第3半導體晶片，於該第3半導體晶片，形成了第2快閃記憶體。
  6. 如申請專利範圍第1項之半導體裝置，其中，該第2 RAM，係由與該第1 RAM相同的構造所構成；該第1 RAM，並非以與該CPU相同的速度運作；該第2 RAM，係以與該CPU相同的速度運作。
  7. 如申請專利範圍第1項之半導體裝置，其中，於該第1半導體晶片，更形成了外部LSI用的介面；該介面，根據該第1製程規則製造；該介面所需要的電壓値，比該第1周邊電路、該溫度感測器、該第1 RAM、該第2 RAM、該CPU以及該第2周邊電路各自所需要的電壓値更高。
  8. 如申請專利範圍第1項之半導體裝置，其中，分別構成該第1周邊電路、該電源控制電路、該溫度感測器以及該第1 RAM的第1電晶體的閘極絶緣膜，係由氧化矽膜或氮氧化矽膜所構成；該第1電晶體的閘極電極，係由多晶矽所構成；分別構成該CPU、該第2周邊電路以及該第2 RAM的第2電晶體的閘極絶緣膜，係由包含鉿的絶緣膜所構成；該第2電晶體的閘極電極，係由金屬材料所構成。
  9. 如申請專利範圍第1項之半導體裝置，其中更包含：第1封裝材料，其封裝該第1半導體晶片與該第2半導體晶片之間；以及第2封裝材料，其封裝該第1半導體晶片、該第2半導體晶片、該第1導電性構件以及該第1封裝材料；該第1半導體晶片，以該第1半導體晶片的該第1背面與該基材對向的方式，搭載於該基材的晶片搭載區域上；該第2半導體晶片，以該第2半導體晶片的該第2主面與該第1半導體晶片的該第1主面對向的方式，搭載於該第1半導體晶片的晶片搭載區域上；該第1半導體晶片，透過第1接合材料搭載於該基材的晶片搭載區域上。
  10. 如申請專利範圍第1項之半導體裝置，其中更包含：第3封裝材料，其封裝該基材與該第1半導體晶片之間；該第1半導體晶片，以該第1半導體晶片的該第1主面與該基材對向的方式，搭載於該基材的晶片搭載區域上；該第2半導體晶片，以該第2半導體晶片的該第2主面與該第1半導體晶片的該第1背面對向的方式，搭載於該第1半導體晶片的晶片搭載區域上；該第1半導體晶片，具有形成於該第1背面的複數個第3電極墊，以及從該第1主面以及該第1背面的其中一面向另一面貫穿的複數個貫穿電極；該複數個第3電極墊，透過該複數個貫穿電極的各個電極，與該複數個第1電極墊之中的複數個晶片用電極墊分別電連接；該複數個第2導電性構件，將該複數個第3電極墊與該第2半導體晶片的該複數個第2電極墊，分別電連接。
  11. 一種半導體裝置，其特徵為：申請專利範圍第1項所記載的該半導體裝置，搭載於配線基板上，且搭載於該配線基板上的該半導體裝置，控制搭載於該配線基板上的另一半導體裝置。
  12. 如申請專利範圍第11項之半導體裝置，其中，該另一半導體裝置，為記憶體裝置。
  13. 一種半導體裝置，其特徵為包含：基材；第1半導體晶片，其具有第1主面、該第1主面上所形成的複數個第1電極墊以及該第1主面的相反側的第1背面，並搭載於該基材的晶片搭載區域上；第2半導體晶片，其具有第2主面、該第2主面上所形成的複數個第2電極墊以及該第2主面的相反側的第2背面，且以該第2主面與該第1半導體晶片對向的方式，搭載於該第1半導體晶片的晶片搭載區域上；複數個第1導電性構件，其將該第1半導體晶片的該複數個第1電極墊之中的複數個基材用電極墊與該基材的複數條導線，分別電連接；以及複數個第2導電性構件，其將該第2半導體晶片的該複數個第2電極墊與該第1半導體晶片的該複數個第1電極墊之中的複數個晶片用電極墊，分別電連接；於該第1半導體晶片，形成了第1周邊電路、電源控制電路、溫度感測器以及第1 RAM；於該第2半導體晶片，形成了CPU、第2周邊電路以及第2 RAM；該第1半導體晶片的配線層中的第1最小配線間隔，比該第2半導體晶片的配線層中的第2最小配線間隔更大。
  14. 如申請專利範圍第13項之半導體裝置，其中，驅動電源，與該電源控制電路電連接，且透過形成於該第1半導體晶片的電源配線，供給到該第2半導體晶片的該CPU。
  15. 如申請專利範圍第14項之半導體裝置，其中，該電源控制電路以及該溫度感測器，分別形成於該第1半導體晶片之中的與該第2半導體晶片重疊的區域。
  16. 如申請專利範圍第13項之半導體裝置，其中，於該第1半導體晶片，更形成了第1快閃記憶體；該第1快閃記憶體的占有面積，比該第1周邊電路、該溫度感測器、該第1 RAM、該第2 RAM、該CPU以及該第2周邊電路各自的占有面積更大。
  17. 如申請專利範圍第13項之半導體裝置，其中，在該第1半導體晶片的該第1主面上，且該第2半導體晶片的旁邊，搭載了第3半導體晶片；於該第3半導體晶片，形成了第2快閃記憶體。
  18. 如申請專利範圍第13項之半導體裝置，其中，該第2 RAM，係由與該第1 RAM相同的構造所構成；該第1 RAM，並非以與該CPU相同的速度運作；該第2 RAM，係以與該CPU相同的速度運作。
  19. 如申請專利範圍第13項之半導體裝置，其中，於該第1半導體晶片，更形成了外部LSI用的介面；該介面所需要的電壓値，比該第1周邊電路、該溫度感測器、該第1 RAM、該第2 RAM、該CPU以及該第2周邊電路各自所需要的電壓値更高。
  20. 如申請專利範圍第13項之半導體裝置，其中，分別構成該第1周邊電路、該電源控制電路、該溫度感測器以及該第1 RAM的第1電晶體的閘極絶緣膜，係由氧化矽膜或氮氧化矽膜所構成；該第1電晶體的閘極電極，係由多晶矽所構成；分別構成該CPU、該第2周邊電路以及該第2 RAM的第2電晶體的閘極絶緣膜，係由包含鉿的絶緣膜所構成；該第2電晶體的閘極電極，係由金屬材料所構成。
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