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JP2022030232A - 半導体装置 - Google Patents

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JP2022030232A
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JP
Japan
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semiconductor
semiconductor device
metal layer
wiring board
sram
Prior art date
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Pending
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JP2020134076A
Other languages
English (en)
Inventor
真司 山下
Shinji Yamashita
聡一郎 茨木
Soichiro Ibaraki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/116,420 priority patent/US11476231B2/en
Priority to TW110104997A priority patent/TWI812922B/zh
Priority to CN202110202505.6A priority patent/CN114068494A/zh
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Abstract

【課題】ＳＲＡＭの微細化とソフトエラー率とを両立させることができる半導体装置を提供する。【解決手段】半導体装置１は、有機材料を用いた樹脂層１１と配線層１２とを含む配線基板１０を備える。半導体装置１は、配線基板１０上に、メモリチップ６０およびコントローラチップ２０を実装して樹脂層８０で封止した半導体パッケージである。コントローラチップ２０は、第１面としての表面と、表面とは反対側の第２面としての裏面とを有する半導体基板を備えている。半導体基板の表面上には、制御回路を構成するＣＭＯＳ回路と、ＣＭＯＳ回路の動作において一時的にデータを格納するＳＲＡＭとを含む半導体素子を有する。半導体基板は、裏面において配線基板１０に接着する。コントローラチップ２０は、半導体素子と配線基板１０との間の半導体基板内に設けられた第１金属層５０を含む。【選択図】図１

Description

本実施形態は、半導体装置に関する。
半導体装置のシステムの大規模化に伴い、一時的にデータを格納するＳＲＡＭ（Static Random Access Memory）は大容量化および低電圧化されている。大容量化および低電圧化のためにＳＲＡＭを微細化すると、ＳＲＡＭの単位セル当たりのソフトエラー率（ＦＩＴ（Failure In Time））が増大する。
米国特許第７３８１６３５号公報 特開平０９－３６３１５号公報
ＳＲＡＭの微細化とソフトエラー率とを両立させることができる半導体装置を提供する。
本実施形態による半導体装置は、有機材料層と配線層とを含む配線基板を備える。半導体チップは、第１面および該第１面とは反対側の第２面を有し、第１面上に半導体素子を有し、第２面において配線基板に接着する。半導体チップは、半導体素子と配線基板との間の半導体基板内に設けられた第１金属層を含む。
本実施形態による半導体装置の構成例を示す断面図。 コントローラチップおよび金属層の構成例を示す断面図。 コントローラチップおよび金属層の構成例を示す平面図。 シリコンおよび銅のα線の飛程を示すグラフ。 本実施形態による半導体装置の製造方法の一例を示す斜視図。 図５に続く、半導体装置の製造方法の一例を示す断面図。 図６に続く、半導体装置の製造方法の一例を示す断面図。 図７に続く、半導体装置の製造方法の一例を示す断面図。 図８に続く、半導体装置の製造方法の一例を示す断面図。 図９に続く、半導体装置の製造方法の一例を示す断面図。 図１０に続く、半導体装置の製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、配線基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、本実施形態による半導体装置１の構成例を示す断面図である。
半導体装置１は、配線基板１０と、コントローラチップ２０と、接着層３０と、金属ワイヤ４０と、金属層５０と、メモリチップ６０と、樹脂層８０と、金属バンプ９０とを備えている。
半導体装置１は、例えば、配線基板１０上に、メモリチップ６０およびコントローラチップ２０を実装して樹脂層８０で封止した半導体パッケージである。半導体パッケージは、例えば、ＢＧＡ（Ball Grid Array）、ＬＧＡ（Land Grid Array）等でよい。
配線基板１０は、複数の樹脂層１１と、複数の配線層１２とを積層して構成されている。有機材料層としての樹脂層１１には、例えば、ガラス材料および樹脂材料が用いられる。例えば、樹脂層１１は、ガラス繊維にエポキシ樹脂を含有させたガラスエポキシ樹脂等でよい。配線層１２には、例えば、銅、タングステン等の低抵抗金属が用いられる。このような有機材料を用いた樹脂層１１からはα線が放射される。α線は、コントローラチップ２０内のＳＲＡＭにラッチされたデータに悪影響を与え、ソフトエラーを引き起こすおそれがある。
メモリチップ６０は、例えば、ＮＡＮＤ型フラッシュメモリを搭載する半導体チップである。コントローラチップ２０は、例えば、メモリチップ６０を制御する半導体チップである。メモリチップ６０およびコントローラチップ２０は、同一配線基板１０上に実装され、樹脂層８０によって封止されている。これにより、半導体装置１は、１つの半導体パッケージとして構成される。尚、配線基板１０上には、他の半導体チップがさらに実装されてもよい。また、半導体装置１は、メモリ以外の他のＬＳＩであってもよい。
コントローラチップ２０およびメモリチップ６０は、接着層３０によって配線基板１０上に接着されている。図１では、２つのメモリチップ６０が積層されており、接着層３０によって互いに接着されている。尚、３つ以上のメモリチップ６０を積層してもよく、１つのメモリチップ６０のみが配線基板１０上に接着されてもよい。本実施形態では、コントローラチップ２０は、メモリチップ６０上には配置されず、配線基板１０上に接着層３０を介して直接接着されている。コントローラチップ２０およびメモリチップ６０は、金属ワイヤ４０を介して配線基板１０の配線層１２のいずれかに電気的に接続されている。接着層３０には、例えば、ＤＡＦ（Die Attachment Film）等の樹脂材料が用いられる。金属ワイヤ４０には、例えば、金等の低抵抗金属が用いられる。
配線基板１０の裏面には、金属バンプ９０が設けられている。金属バンプ９０は、配線層１２のいずれかに接続されており、配線基板１０および金属ワイヤ４０を介してメモリチップ６０またはコントローラチップ２０に電気的に接続される。金属バンプ９０には、例えば、はんだ等の低抵抗金属が用いられる。
コントローラチップ２０には、金属層５０が設けられている。図２および図３を参照して、コントローラチップ２０および金属層５０の構成を後で説明する。
図２は、コントローラチップ２０および金属層５０の構成例を示す断面図である。図３は、コントローラチップ２０および金属層５０の構成例を示す平面図である。図２は、図３のＡ－Ａ線に沿った断面を示す。
図２に示すように、コントローラチップ２０は、第１面としての表面Ｆ１と、表面Ｆ１とは反対側の第２面としての裏面Ｆ２とを有する半導体基板２０ａを備えている。半導体基板２０ａの表面Ｆ１上には、半導体素子が設けられている。半導体素子は、制御回路を構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路２１と、ＣＭＯＳ回路２１の動作において一時的にデータを格納するＳＲＡＭ２２とを含む。コントローラチップ２０は、その他の半導体素子を含んでいてもよい。
半導体基板２０ａの裏面Ｆ２には、凹部９９が設けられている。凹部９９は、半導体基板２０ａにおいて、ＳＲＡＭ２２に接する表面Ｆ１の領域と該領域に対向する裏面Ｆ２の領域との間に形成されている。凹部９９内の半導体基板２０ａの内壁には、絶縁膜５５が被覆されており、絶縁膜５５の一部は表面Ｆ１の一部を形成している。さらに、絶縁膜５５上にバリアメタル５６が設けられている。絶縁膜５５には、例えば、シリコン酸化膜等の絶縁材料が用いられている。第２金属層としてのバリアメタル５６には、例えば、チタン窒化膜（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）等の金属材料が用いられる。
金属層５０は、バリアメタル５６上において凹部９９内を充填している。即ち、絶縁膜５５およびバリアメタル５６が凹部９９内の半導体基板２０ａの内壁を薄く被覆しており、金属層５０は絶縁膜５５およびバリアメタル５６を介して凹部９９内を充填している。金属層５０には、例えば、銅等の金属材料が用いられる。絶縁膜５５およびバリアメタル５６が凹部９９内の内壁を被覆しているので、金属層５０は、半導体基板２０ａ、ＣＭＯＳ回路２１およびＳＲＡＭ２２には直接接触していない。これにより、金属層５０が半導体基板２０ａ、ＣＭＯＳ回路２１およびＳＲＡＭ２２へ拡散することを抑制し、金属汚染を抑制することができる。
金属層５０は、ＳＲＡＭ２２の直下に設けられており、図１及び図２に示すように、ＳＲＡＭ２２と配線基板１０との間の半導体基板２０ａ内に設けられている。金属層５０は、ＳＲＡＭ２２に対応して裏面Ｆ２側に設けられており、半導体基板２０ａ内に裏面Ｆ２から埋め込まれている。
また、コントローラチップ２０は、図１及び図２に示すように、裏面Ｆ２を配線基板１０に向けて接着層３０によって配線基板１０上に接着されている。金属層５０は、半導体基板２０ａの裏面Ｆ２とほぼ面一に構成されているので、接着層３０で配線基板１０上に容易に接着可能である。
図３に示すように、金属層５０は、半導体基板２０ａの表面Ｆ１または裏面Ｆ２に対して略垂直方向から見たときに、ＳＲＡＭの形成領域全体に重複している。平面レイアウトにおいて、金属層５０の形成領域は、ＳＲＡＭの形成領域とほぼ一致していてもよい。この場合、金属層５０の形成領域の外縁は、ＳＲＡＭの形成領域の外縁とほぼ一致する。あるいは、金属層５０の形成領域は、ＳＲＡＭの形成領域からある程度マージンを持って外側まで設けられていてもよい。この場合、金属層５０の形成領域の外縁は、ＳＲＡＭの形成領域の外縁より幾分外側にある。
このように、金属層５０がＳＲＡＭ２２の直下に設けられ、ＳＲＡＭ２２と配線基板１０との間に配置されることによって、配線基板１０の樹脂層１１からのα線からＳＲＡＭ２２を保護することができる。
図４は、シリコンおよび銅のα線の飛程を示すグラフである。
放射性物質から発生するα線は、約９ＭｅＶのエネルギーを有し、ＳＲＡＭのソフトエラーの原因の１つとなっている。このような、α線は、有機材料層としての樹脂層１１から発生しており、このα線はコントローラチップ２０のＳＲＡＭのソフトエラーを引き起こしていることがわかった。
図４に示すように、α線の飛程は、シリコン結晶中においては約５８μｍであり、銅中においては約２３μｍである。このように、α線の飛程は、シリコンよりも、銅において短い。よって、銅からなる金属層５０は、２３μｍ以上の厚みがあれば、樹脂層１１からのα線を吸収し、ＳＲＡＭ２２のソフトエラーを抑制することができる。
もし、金属層５０が設けられていない場合、ＳＲＡＭ２２と配線基板１０との間には、半導体基板（シリコン基板）２０ａが配置されることになる。この場合、樹脂層１１からのα線を吸収するためには、半導体基板２０ａは、５８μｍ以上の厚みを必要とする。即ち、金属層５０を設けることによって、半導体基板２０ａの厚みは半分以下に薄くすることができるということになる。
金属層５０の厚みは、２３μｍ～５８μｍであることが好ましい。これにより、コントローラチップ２０の厚みを薄くしつつ、樹脂層１１からのα線からＳＲＡＭ２２を効果的に保護することができる。
以上のように、本実施形態によれば、コントローラチップ２０は、ＳＲＡＭ２２と配線基板１０との間の半導体基板２０ａ内に金属層５０を有する。これにより、半導体基板２０ａの厚みを薄くしても、配線基板１０からのα線がＳＲＡＭ２２に達することを抑制できる。例えば、金属層５０が銅である場合、半導体基板２０ａの厚みは、２３μｍ～５８μｍまで薄くすることができる。その結果、コントローラチップ２０の厚みを薄くしつつ、コントローラチップ２０のＳＲＡＭのソフトエラーを抑制することができる。
次に、本実施形態による半導体装置の製造方法を説明する。
図５は、本実施形態による半導体装置の製造方法の一例を示す斜視図である。図６～図１１は、本実施形態による半導体装置の製造方法の一例を示す断面図である。
まず、半導体製造工程を用いて、図５に示すウェハ状の半導体基板２０ａ上に半導体素子を形成する。半導体基板２０ａは、例えば、シリコン基板である。図示しないが半導体素子は、例えば、トランジスタ、キャパシタ素子、抵抗素子等である。これにより、図６に示すように、半導体基板２０ａの表面Ｆ１上に、ＣＭＯＳ回路２１およびＳＲＡＭ２２が形成される。
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法等を用いて、半導体基板２０ａの裏面Ｆ２から半導体基板２０ａ内に向かって凹部９９を形成する。凹部９９は、ＳＲＡＭ２２の直下に設けられ、ＳＲＡＭ２２に対応する裏面Ｆ２の領域に設けられている。凹部９９は、図３を参照して説明したように、表面Ｆ１の上方から見たときに、ＳＲＡＭ２２の形成領域全体に重複している。また、凹部９９は、ＣＭＯＳ回路２１およびＳＲＡＭ２２の特性に影響を与えないような深さに形成する。一方、金属層５０の厚みを厚くして半導体チップ２０の厚みをできるだけ薄くするために、凹部９９はできるだけ深く形成するこが好ましい。従って、凹部９９は、ＣＭＯＳ回路２１およびＳＲＡＭ２２の裏面Ｆ２側に薄く半導体基板２０ａが残存する程度に形成する。後述の絶縁膜５５が約０．１μｍ、バリアメタル５６が約０．１μｍと非常に薄い場合、裏面Ｆ２からの凹部９９の深さは、約２３μｍ～約５８μｍである。なお、測定機器によっては、測定する環境条件等により測定誤差を含む場合がある。そのため、本明細書における「約」とは、測定誤差に起因してそれぞれの数値に一致しない場合もあることを示している。
次に、図８に示すように、ＣＶＤ（Chemical Vapor Deposition）法を用いて、凹部９９の内壁および裏面Ｆ２上に絶縁膜（例えば、シリコン酸化膜）５５を堆積する。絶縁膜５５の厚みは、例えば、約０．１μｍである。絶縁膜５５は、金属層５０と半導体基板２０ａとを電気的に絶縁する。
次に、図９に示すように、スパッタ法またはＰＶＤ（Physical Vapor Deposition）法を用いて、凹部９９内および裏面Ｆ２上の絶縁膜５５上にバリアメタル（例えば、チタン窒化膜）５６を堆積する。バリアメタル５６の厚みは、例えば、約０．１μｍである。バリアメタル５６は、金属層５０をめっき法で形成する際にシード層となる。絶縁膜５５およびバリアメタル５６は、凹部９９内を埋め込まないように薄く形成される。
次に、図１０に示すように、電解めっき法等を用いて、金属層５０の材料（例えば、銅）を凹部９９内および半導体基板２０ａの裏面Ｆ２上に堆積する。これにより、金属層５０の材料は、凹部９９内を埋め込むように形成される。金属層５０の厚みは、２３μｍ～５８μｍである。
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、半導体基板２０ａの裏面Ｆ２が露出されるまで、金属層５０、バリアメタル５６および絶縁膜５５を研磨する。これにより、図１１に示す構造が得られる。このとき、金属層５０の厚みは、約２３μｍ～５８μｍであることが好ましい。これにより、金属層５０が配線基板１０からのα線を吸収しつつ、半導体装置１の厚みを極力薄くすることができる。
次に、図示しないが、ブレードダイシング法またはレーザダイシング法を用いて、ウェハ状の半導体基板２０ａをコントローラチップ２０へ個片化する。これにより、コントローラチップ２０が完成する。また、メモリチップ６０も半導体製造工程およびダイシング法を経て形成される。
次に、図１に示すように、コントローラチップ２０の裏面Ｆ２に接着層３０を貼付して、コントローラチップ２０を配線基板１０上に貼付する。また、メモリチップ６０も接着層３０よって配線基板１０上に貼付される。尚、本実施形態では、コントローラチップ２０は、配線基板１０上に接着層３０を介してメモリチップ６０を介さずに直接貼付される。コントローラチップ２０は、配線基板１０の直上に位置し、コントローラチップ２０の裏面Ｆ２は、配線基板１０の上面と対向する。また、このとき、金属層５０は、ＳＲＡＭ２２と配線基板１０との間に位置し、配線基板１０からのα線からＳＲＡＭ２２を保護することができる。
次に、コントローラチップ２０およびメモリチップ６０の電極パッドと配線基板１０の電極パッドとの間を金属ワイヤ４０で接続する。金属ワイヤ４０は、例えば、金ワイヤである。
次に、コントローラチップ２０、メモリチップ６０および金属ワイヤ４０を樹脂層８０で封止する。これにより、樹脂層８０は、コントローラチップ２０、メモリチップ６０および金属ワイヤ４０を被覆して保護することができる。
その後、ブレードダイシング法またはレーザダイシング法を用いて、配線基板１０をダイシングすることによって、半導体装置１を個片化する。これにより、本実施形態による半導体装置１のパッケージが完成する。
以上のように、本実施形態によれば、コントローラチップ２０のＳＲＡＭ２２と配線基板１０との間に金属層５０を形成することができる。これにより、半導体基板２０ａの厚みを薄くしつつ、金属層５０が、配線基板１０の有機材料からなる樹脂層１１からのα線がＳＲＡＭ２２に達することを抑制することができる。即ち、コントローラチップ２０の厚みを薄くしつつ、コントローラチップ２０のＳＲＡＭのソフトエラーを抑制することができる。ＳＲＡＭ２２の微細化とソフトエラー率とを両立させることができる。
本実施形態は、特に、コントローラチップ２０が配線基板１０の近くに配置されている場合に有効である。コントローラチップ２０がメモリチップ６０上に配置され、配線基板１０から離間している場合、コントローラチップ２０と配線基板１０との間にメモリチップ６０が設けられる。従って、配線基板１０からのα線はコントローラチップ２０のＳＲＡＭまで到達しにくいので、この場合には金属層５０が設けられていなくても問題は無い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、２０ コントローラチップ、３０ 接着層、４０ 金属ワイヤ、５０ 金属層、６０ メモリチップ、８０ 樹脂層、９０ 金属バンプ
本実施形態による半導体装置の構成例を示す断面図。 コントローラチップおよび金属層の構成例を示す断面図。 コントローラチップおよび金属層の構成例を示す平面図。 シリコンおよび銅のα粒子の飛程を示すグラフ。 本実施形態による半導体装置の製造方法の一例を示す斜視図。 図５に続く、半導体装置の製造方法の一例を示す断面図。 図６に続く、半導体装置の製造方法の一例を示す断面図。 図７に続く、半導体装置の製造方法の一例を示す断面図。 図８に続く、半導体装置の製造方法の一例を示す断面図。 図９に続く、半導体装置の製造方法の一例を示す断面図。 図１０に続く、半導体装置の製造方法の一例を示す断面図。
図４は、シリコンおよび銅のα粒子の飛程を示すグラフである。
図４に示すように、α粒子の飛程は、シリコン結晶中においては約５８μｍであり、銅中においては約２３μｍである。このように、α粒子の飛程は、シリコンよりも、銅において短い。よって、銅からなる金属層５０は、２３μｍ以上の厚みがあれば、樹脂層１１からのα線を吸収し、ＳＲＡＭ２２のソフトエラーを抑制することができる。

Claims (9)

  1. 有機材料層と配線層とを含む配線基板と、
    第１面および該第１面とは反対側の第２面を有し、前記第１面上に半導体素子を有し、前記第２面において前記配線基板に接着する半導体チップとを備え、
    前記半導体チップは、前記半導体素子と前記配線基板との間の半導体基板内に設けられた第１金属層を含む、半導体装置。
  2. 前記半導体素子は、ＳＲＡＭ（Static Random Access Memory）である、請求項１に記載の半導体装置。
  3. 前記第１金属層には、銅が用いられている、請求項１または請求項２に記載の半導体装置。
  4. 前記第１金属層の厚みは、２３μｍ～５８μｍである、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第２面に対して略垂直方向から見たときに、前記第１金属層は、前記半導体素子の領域全体に重複している、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記有機材料層には、ガラス材料および樹脂材料が用いられる、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記半導体チップと前記配線層は、金属ワイヤによって電気的に接続されている、請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 前記半導体チップは、前記半導体素子に対応する前記第２面の領域から前記半導体基板に設けられた凹部を有し、該凹部の前記半導体基板の内壁を被覆する絶縁膜と、該絶縁膜上に設けられた第２金属層とをさらに備え、
    前記第１金属層は、前記第２金属層上において前記凹部内を充填している、請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記絶縁膜には、シリコン酸化膜が用いられ、
    前記第２金属層には、チタン窒化膜、タンタル、タンタル窒化膜が用いられる、請求項８に記載の半導体装置。
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