KR960003067A - Mos 4상한 멀티플라이어 - Google Patents

Abstract

제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어는 차동 출력을 각각 갖고 있는 제1 및 제2 2상한 멀티플라이어를 갖는다. 제1 및 제2 2상한 멀티플라이어 각각은 서로 공통으로 접속된 소스들을 갖는 제1 및 제2트랜지스터 쌍과, 제1트랜지스터 쌍에 부하로서 제1트랜지스터 쌍에 캐스코드 접속된 제3트랜지스터 쌍을 갖는다. 멀티플라이어 각각에서, 제2트랜지스터 쌍은 제3트랜지스터 쌍의 드레인들에 교차 결합되지 않은 드레인들을 갖고, 제2트랜지스터 쌍은 제1트랜지스터 쌍의 드레인들에 각각 접속된 게이트들을 갖고, 제3트랜지스터 쌍은 한 노드에서 서로 공통으로 접속된 게이트들을 갖는다. 각각의 2상한 멀티플라이어의 차동 출력 전류는 제2트랜지스터 쌍의 드레인 전류를 적어도 포함한다. 두개의 2상한 멀티플라이어의 차동 출력들은 결합된 차동 출력 전류를 출력하도록 서로 교차 결합된다. 제1차동 입력 전압은 제1트랜지스터 쌍의 게이트들 사이에 인가되고, 제2차동 입력 전압은 제1 2상한 멀티플라이어의 노드와 제2 2상한 멀티플라이어의 노드 사이에 인가된다.

Description

MOS 4상한 멀티플라이어

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제6도는 본 발명의 제1실시예를 따르는 MOS 4상한 멀티플라이어의 회로도.

Claims (19)

1. 제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 있어서, 차동 출력을 각각 갖고 있는 제1 및 제2 2상한 멀티플라이어를 포함하고, 상기 제1 및 제2 2상한 멀티플라이어 각각은 서로 공통으로 접속된 소스들을 갖는 제1 및 제2트랜지스터 쌍과, 제1트랜지스터 쌍에 부하로서 제1트랜지스터 쌍에 캐스코드 접속된 제3트랜지스터 쌍을 가지며, 제2트랜지스터 쌍은 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제3트랜지스터 쌍의 드레인에 교차 결합되지 않은 드레인들을 갖고, 제2트랜지스터 쌍은 상기 제1 및 제2 2상한 멀티플라이어의 각각에서 제1트랜지스터 쌍의 드레인들에 각각 접속된 게이트들을 갖고, 상기 제3트랜지스터 쌍은 상기 제1 및 제2 2상한 멀티플라이어의 각각에서 노드에서 서로 공통으로 접속된 게이트들을 가지며, 차동 출력 전류는 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제2트랜지스터 쌍의 드레인 전류를 적어도 포함하고, 상기 제1 및 제2 2상한 멀티플라이어의 상기 차동 출력은 결합된 차동 출력 전류를 출력하도록 서로 교차 결합되고, 제1 차동 입력 전압이 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제1트랜지스터 쌍의 게이트들 사이에 인가되고, 제2 차동 입력 전압이 제1 2상한 멀티플라이어의 노드와 상기 제2 상한 멀티플라이어의 노드 사이에 인가되도록 구성된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
2. 제1항에 있어서, 상기 제2트랜지스터 쌍의 드레인들은 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제3트랜지스터 쌍의 드레인들과 병렬로 접속되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
3. 제1항에 있어서, 전원 전압이 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제3트랜지스터 쌍의 드레인들에 인가되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
4. 제1항에 있어서, 상기 결합된 차동 출력 전류를 싱글 엔디드 출력 전류로 변환시키기 위한 전류 미러를 더 포함하는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
5. 제1 및 제2 차동 입력 전압의 곱에 대응하는 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 있어서, 테일 전류원, 서로 공통으로 접속된 소스들을 갖고 상기 테일 전류원에 의해 구동될 수 있는 제1, 제2, 제3 및 제4트랜지스터 쌍, 및 제1 및 제2트랜지스터 쌍에 각각 부하로서 제1 및 제2트랜지스터 쌍에 캐스코드 접속된 제5 및 제6트랜지스터 쌍을 포함하고, 상기 제3 및 제4트랜지스터 쌍은 제1 및 제2트랜지스터 쌍의 드레인들에 각각 접속된 게이트들을 가지며, 제1 및 제2트랜지스터 쌍은 제1 차동 입력 전압을 자신에 인가하기 위해 서로 병렬로 접속된 게이트들을 가지며, 제5트랜지스터 쌍은 제1노드에서 서로 공통으로 접속된 게이트들을 가지며, 제6트랜지스터 쌍은 제2노드에서 서로 공통으로 접속된 게이트들을 가지며, 제2차동 입력 전압이 상기 제1 노드와 상기 제2 노드 사이에 인가되도록 구성되고, 상기 제3 및 제4트랜지스터 쌍은 서로 교차 결합된 드레인들을 갖고 있고, 차동 출력 전류는 상기 제3 및 제4트랜지스터 쌍의 드레인 전류를 적어도 포함하는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
6. 제5항에 있어서, 제3트랜지스터 쌍의 드레인들은 제5트랜지스터 쌍의 드레인들에 병렬로 접속되고, 제4트랜지스터 쌍의 드레인들은 제6트랜지스터 쌍의 드레인들에 병렬로 접속되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
7. 제5항에 있어서, 제3트랜지스터 쌍의 드레인들은 제5트랜지스터 쌍의 드레인들과 교차 결합되고, 제4트랜지스터 쌍의 드레인들은 제6트랜지스터 쌍의 드레인들과 교차 결합되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
8. 제5항에 있어서, 전원 전압이 제5 및 제6트랜지스터의 드레인들에 인가되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
9. 제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 있어서, 인가된 제1 차동 입력 전압에 응답하여 인가된 동조 전압에 따른 이득으로 차동 출력 전류를 발생하기 위한 제1 및 제2 가변 이득 셀을 포함하고, 상기 제1 및 제2 가변 이득 셀 각각은 테일 전류원, 서로 공통으로 접속된 소스들을 가지며 상기 테일 전류원에 의해 구동될 수 있는 제1 및 제2트랜지스터 쌍, 및 제1트랜지스터 쌍에 부하로서 제1트랜지스터 쌍에 캐스코드 접속된 제3트랜지스터 쌍을 포함하고, 제2트랜지스터 쌍은 상기 제1 및 제2가변 이득 셀 각각에서 제1트랜지스터 쌍의 드레인들에 접속된 게이트들을 가지며, 상기 제1 및 제3트랜지스터 쌍 중의 하나는 상기 제1 및 제2가변 이득 셀 각각에서 자신에 동조 전압을 인가하기 위해 서로 공통으로 접속된 게이트들을 가지고, 제1 및 제3트랜지스터 쌍 중의 다른 하나는 상기 제1 및 제2 가변 이득 셀의 각각에서 제1 차동 입력 전압을 그 사이에 인가하기 위한 게이트들을 가지며, 상기 차동 출력 전류는 적어도 제2트랜지스터 쌍의 드레인 전류를 포함하고, 상기 제1 및 제2 가변 이득 셀은 결합된 차동 출력 전류를 출력하기 위해 교차 결합된 차동 출력들을 갖고, 제2 차동 입력 전압은 상기 제1 가변 이득 셀의 노드와 상기 제2 가변 이득 셀의 노드 사이에 인가되도록 구성된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
10. 제9항에 있어서, 제2트랜지스터 쌍은 상기 제1 및 제2 가변 이득 셀의 각각에서 제3트랜지스터 쌍의 드레인들에 교차 결합된 드레인들을 가지는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
11. 제9항에 있어서, 제2트랜지스터 쌍은 상기 제1 및 제2가변 이득 셀의 각각에서 제3트랜지스터 쌍의 드레인들과 병렬로 접속된 드레인들을 가지는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
12. 제9항에 있어서, 제3트랜지스터 쌍의 드레인 전류는 상기 차동 출력 전류 내에 포함되지 않고, 전원 전압이 상기 제1 및 제2가변 이득 셀 각각에서 제3트랜지스터 쌍의 드레인들에 인가되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
13. 제9항에 있어서, 제1트랜지스터 쌍의 게이트들은 서로 공통으로 접속되고, 상기 제1차동 입력 전압은 상기 제1 및 제2 가변 이득 셀 각각에서 제3트랜지스터 쌍의 게이트들 사이에 인가되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
14. 제9항에 있어서, 상기 제1 차동 입력 전압은 제1트랜지스터 쌍의 게이트들 사이에 인가되고 제3트랜지스터 쌍의 게이트들은 상기 제1 및 제2 가변 이득 셀의 각각에서 서로 공통으로 접속되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
15. 제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 있어서, 테일 전류원 및 서로 공통으로 접속된 소스를 가지며 상기 테일 전류원에 의해 구동될 수 있는, 차동 출력 전류를 발생하기 위해 서로 병렬로 접속된 드레인들을 가지는 제1 및 제2트랜지스터 쌍을 포함하는 멀티플라이어 코어, 및 상기 제1 및 제2트랜지스터 쌍의 게이트들에 인가될 게이트 입력 전압을 발생하기 위한 입력 회로를 포함하고, 상기 입력 회로는 제3, 제4, 제5 및 제6 트랜지스터 쌍을 가지며, 결합된 차동 출력 전류가 상기 멀티플라이어 코어로부터의 차동 출력 전류와 상기 입력 회로로부터의 차동 출력 전류를 가산함으로써 출력되도록 구성된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
16. 제 15항에 있어서, 상기 입력 회로는 제2 테일 전류원을 갖고 있고, 제3 및 제4트랜지스터 쌍은 서로 공통으로 접속된 소스들을 가지며 상기 제2 테일 전류원에 의해 구동될 수 있고, 제5 및 제6트랜지스터 쌍은 상기 제3 및 제4트랜지스터 쌍의 드레인들에 각각 캐스코드 접속된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
17. 제16항에 있어서, 상기 제1 및 제2트랜지스터 쌍의 상기 게이트들은 상기 제3 및 제4트랜지스터 쌍의 상기 드레인들에 각각 접속되고, 상기 제3 및 제4트랜지스터 쌍은 자신에 제1 차동 입력 전압을 인가하기 위해 서로 병렬로 접속된 게이트들을 갖고, 제5트랜지스터 쌍은 제1노드에서 서로 공통으로 접속된 게이트들을 갖고, 제6트랜지스터 쌍은 제2 노드에서 서로 공통으로 접속된 게이트들을 가지며, 제2 차동 입력 전압이 상기 제1 노드와 상기 제2 노드 사이에 인가되도록 구성된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
18. 제17항에 있어서, 상기 제1, 제2, 제5 및 제6트랜지스터 쌍은 서로 병렬로 접속된 드레인들을 갖는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
19. 제18항에 있어서, 상기 결합된 차동 출력 전류를 싱글 엔디드 출력 전류로 변환하기 위한 전류 미러를 더 포함하는 것을 특징으로 하는 MOS 4상한 멀티플라이어.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.