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KR960002064B1 - 반도체 소자의 콘택 제조방법 - Google Patents

반도체 소자의 콘택 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 소자의 콘택 제조방법
제1도는 반도체 소자의 콘택 영역을 도시한 레이아웃트도.
제2a도 내지 제2d도는 종래 기술의 제1실시예에 의해 콘택 형성 단계를 도시한 단면도.
제3a도 내지 제3c도는 종래 기술의 제1실시예에 의해 콘택 형성 단계를 도시한 단면도.
제4a도 내지 제4e도는 본 발명의 제1실시예에 의해 콘택 형성 단계를 도시한 단면도.
제5a도 내지 제5e도는 본 발명의 제2실시예에 의해 콘택 형성 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 불순물 확산영역 2 : 제1절연층
3A : 제2도전층 패턴 4A : 제2절연층 패턴
5 : 제3절연층 5A : 제3절연층 스페이서
6 : 감광막 패턴 7 : 제3도전층
8 : 감광막 패턴 9 : 층간절연층
10 : 콘택홀 11A : 식각베리어층 패턴
12 : 하부절연층 13 : 하부 도전층
100 : 반도체 기판
본 발명은 고집적 반도체 소자의 콘택 형성방법에 관한 것으로, 자기 정렬 콘택 방법에 의해 상부의 도전층을 하부의 도전층과 콘택시킬때 콘택면적을 최소화 하도록 하는 콘택 제조방법에 관한 것이다.
일반적으로 반도체 소자에서 상부에 형성되는 제3도전층을 중간의 제2도전층과는 절연시키면서 하부의 제1도전층에 콘택할때, 콘택영역에서 제2도전층과 제3도전층 사이에는 설계규칙에 따라 소정의 간격을 유지해야 한다. 예를 들어 제3도전층의 콘택 마스크와 제2도전층 패턴 마스크 사이에는 마스크 제작시 인쇄 CD 변화(Critical Dimention Variation), 미스 얼라인먼트 공차, 렌즈 디스토션(lens distortion), CD 변화 및 절연층 두께 등을 고려하여야 하며 이러한 항목이 고려된 만큼 콘택 면적은 증가된다.
따라서, 콘택의 면적을 감소시키기 위하여 자기 정렬 콘택(Self Align Contact)방식을 이용하는데 종래 기술에 의해 콘택을 형성하는 공정을 참조된 도면을 참조하여 설명하면 다음과 같다.
제1도는 반도체 소자의 콘택 영역을 도시한 레이아웃트도로서, 반도체 기판의 액티브 영역(A), 비트라인 영역(B), 콘택영역(C)을 다수개 도시한 것이다. 여기서 주지할 것은 비트라인 영역(B)들의 간격은 최소선폭으로 형성하다는 것이다.
제2a도 내지 제2d도는 종래 기술의 제1실시예에 의해 콘택 형성단계를 제1도의 a-a'를 따라 도시한 단면도이다.
제2a도는 반도체 기판(100)의 소자분리를 위한 필드영역에는 필드산화막(도시안됨)을 형성하고, 액티브영역에는 불순물 확산영역(1 : 제1도전층)을 형성한 다음 제1절연층(2), 제2도전층(3), 및 제2절연층(4)을 적층한 상태의 단면도이다.
제2b도는 예를들어 비트라인용 마스크를 이용하여 상기 제2절연층(4), 제2도전층(3), 제1절연층(2)을 소정부분 식각하여 제1절연층 패턴(2A), 비트라인용 제2도전층 패턴(3A) 및 제2절연층 패턴(4A)을 형성한 다음, 전면에 제3절연층(5)을 형성하고, 제3절연층(5) 상부에 콘택마스크용 제1감광막 패턴(6)을 형성한 상태의 단면도이다.
제2c도는 제2b도의 공정으로 형성된 콘택 마스크용 감광막 패턴(6)에 의해 노출된 제3절연층(5)을 식각하여 제1 및 제2절연층 패턴(2A 및 4A)과 제2도전층 패턴(3A)의 일측벽에 절연층 스페이서(5A)를 형성하는 동시에 불순물 확산영역(1 : 제1도전층)이 노출된 콘택홀(10)을 형성한 후, 상기 제1감광막 패턴(6)을 제거하고, 전면에 제3도전층(7)을 증착하며, 상기 제3도전층(7) 상부에 예를들어 저장전극 마스크용 제2감광막 패턴(8)을 형성한 상태의 단면도이다.
제2d도는 상기 저장전극 마스크용 제2감광막 패턴(8)에 의해 노출된 제3도전층(7)을 식각하여 제3도전층 패턴(7A)을 형성한 후, 감광막 패턴(8)을 제거한 단면도로써, 제3절연층(5) 하부 모서리에 제3도전층 잔유물(7B)이 남는 것을 도시한다. 이것은 콘택 형성공정에서 제3도전층(7)이 수직하게 단차게 형성됨으로 인해 기인하는 것으로, 후속 공정시 제거하여야 하므로 공정이 복잡해지는 문제점이 있다.
제3a도 내지 제3c도는 종래 기술의 제1실시예에서 제3도전층 잔유물이 형성되는 것을 방지하기 위해 종래 기술의 제2실시예에 의해 콘택을 형성하는 공정단계를 도시한 단면도이다.
제3a도는 반도체 기판(100) 일정부분에 불순물 확산영역(1 : 제1도전층)을 형성하고, 전표면에 제1절연층(2)을 형성한 다음, 그 상부에 제2도전층 패턴(3A)을 형성하고, 전면에 층간절연층(9)을 증착한 후, 콘택 마스크용 감광막 패턴(6)을 형성한 단면도이다.
제3b도는 상기 콘택 마스크용 제1감광막 패턴(6)에 의해 노출된 층간 절연층(9)과 제1절연층(2)을 순차적으로 식각하여 불순물 확산영역(1 : 제1도전층)을 노출시키는 콘택홀(10)을 형성한 다음, 상기 감광막 패턴(6)을 제거한 후, 상기 구조의 전표면에 제3절연층(5)을 형성한 단면도이다.
제3c도는 상기 제3절연층(5)을 전면 이방성 식각하여 콘택홀(10) 측벽에 제3절연층 스페이서(5A)를 형성하고, 상기 구조의 전표면에 제3도전층(7)을 증착하고 마스크 패턴 공정으로 제3도전층(7)의 일정부분을 식각하여 반도체 기판(1)에 접속된 제2도전층 패턴(7A)을 형성한 단면도이다.
상기한 종래 기술의 제2실시예는 제2도전층 패턴과 제3도전층 패턴이 "D"부분에서 쇼트될 가능성이 있어 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
따라서, 본 발명은 종래 기술의 문제점인 도전층 잔유물이 남는 것과 쇼트의 가능성을 배제시키기 위해 식각베리어층을 이용하는 반도체 소자의 콘택 제조방법을 제공하는데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제4a도 내지 제4e도는 본 발명의 제1실시예에 의해 반도체 소자의 콘택 형성 단계를 도시한 단면도로써, 종래 기술의 제1실시예에 도시한 제2절연층 패턴 상부에 식각베리어층을 형성하고, 종래 기술의 제2실시예에 도시한 층간절연층을 형성하는 기술을 포함하는 기술이다.
제4a도는 반도체 기판(100)의 일정부분에 불순물 확산영역(1 : 제1도전층)을 형성하고, 제1절연층(2)을 예를 들어 산화막으로 형성하며, 그 상부에 제2도전층(3), 제2절연층(4), 및 식각베리어층(11)을 적층한 후, 도전층 마스크 패턴 공정으로 소정부분의 식각베리어층(11), 제2절연층(4), 제2도전층(3)을 순차적으로 제거하여 식각베리어층 패턴(11A), 제2절연층 패턴(4A) 및 제1도전층 패턴(3A)을 형성한 다음, 상기 구조의 전표면에 층간 절연층(9)을 예를 들어 BPSG(Boro Phospho Silicate-Glass)로 형성하여 평탄화한 상태의 단면도이다.
상기 제2도전층(3)은 예를 들어 폴리실리콘층으로 형성하고, 제2절연층(4)은 산화막으로 형성하며, 식각베리어층(11)은 실리콘층 또는 질화막으로 형성할 수 있고, 상기 층간절연층(9)이 평탄화 됨으로써 이후 공정에서 제3도전층을 식각할때 잔유물이 남지 않도록 할 수 있다.
제4b도는 상기 층간절연층(9)을 식각베리어층 패턴(11A) 상부면이 노출되기까지 소정두께를 전면식각하는 에치백한 다음, 콘택마스크용 감광막 패턴(6)을 형성한단면도이다.
제4c는 상기 콘택 마스크용 감광막 패턴(6)에 의해 노출된 층간절연층(9)과 제1절연층(2)을 순차적으로 식각하여 불순물 확산영역(1)을 노출시키는 콘택홀(10)을 형성한 후, 상기 감광막 패턴(6)을 제거한 단면도이다.
제4d도는 상기 콘택홀(10) 주변의 패턴 측벽에 산화막으로된 제3절연층 스페이서(5A)를 형성한 다음, 상기 구조의 전표면에 제3도전층(7)을 예를 들어 폴리실리콘층으로 증착한 단면도이다.
제4e도는 제3도전층(7)을 패턴 공정으로 소정부분 제거하여 제3도전층 패턴(7A)을 형성하고, 노출된 식각베리어층 패턴(11A)을 제거하여 상하측 도전배선 콘택을 형성한 단면도이다.
제5a도 내지 제5e도는 본 발명의 제2실시예에 의해 콘택을 형성하는 공정단계를 도시한 단면도로써, 본 발명의 제1실시예에서 콘택홀을 형설할때 반도체 기판 표면이 손상되는 것을 방지하기 위하여 반도체 기판의 상부에 하부절연층과 하부 도전층을 형성하는 기술이다.
제5a도는 반도체 기판(100)의 일정부분에 불순물 확산영역(1 : 제1도전층)을 형성하고, 그 상부에 하부절연층(12)과 하부 도전층(13)을 형성한 후, 제4a도와 같은 방법으로 제1절연층(2), 제2도전층 패턴(3A), 제2절연층 패턴(4A), 식각베리어층 패턴(11A), 및 층간절연층(9)을 형성한 단면도이다.
제5b도는 층간절연층(9)을 식각베리어층 패턴(11A)이 노출되기까지 제거한 다음, 상기 구조의 전표면에 콘택마스크용 감광막 패턴(6)을 형성한 단면도이다.
제5c도는 상기 콘택 마스크용 감광막 패턴(6)에 의해 노출되어 있는 층간절연층(9), 제1절연층(2) 및 하부 도전층(13)을 순차적으로 식각하여 콘택홀(10)을 형성하고, 감광막 패턴(6)을 제거한 단면도이다.
제5d도는 콘택홀(10)의 측벽에 제3절연층 스페이서(5A)를 형성하고, 전면에 제3도전층(7)을 증착한 단면도로써, 상기 제3절연층 스페이서(5A)를 형성하는 식각공정에서 제2절연층 패턴(4A) 상부 일정부분이 제거되고, 노출된 하부절연층(12)이 식각되어 불순물 확산영역(1 : 제1도전층)이 노출된 콘택홀(10A)이 형성된다. 상기 제2절연층 패턴(4A) 상부면의 일정부분이 제거되면 제3도전층(7)을 증착하는 면이 수직벽을 갖지 않고 굴곡형상으로 된다.
제5e도는 제3도전층 패턴 공정으로 일정부분 제거하여 제3도전층 패턴(7A)을 형성한 단면도이다. 여기서 주지할 점은 본 발명의 제1실시예의 제4b도 공정에서 노출된 식각베리어층 패턴을 제거할 수도 있고, 본 발명의 제2실시예의 제5b도 공정에서 노출된 식각베리어층 패턴을 제거하지 않고 공정을 진행할 수도 있다.
본 발명은 상부의 제3도전층 패턴을 하부의 제1도전층에 콘택하되 제2도전층 패턴과는 제3절연층 또는 및 제3절연층 스페이서에 의해 절연되어짐을 알 수 있다.
또한, 상기한 바와 같이 본 발명은 종래의 기술에서 문제가 되는 단차를 완화시켜 제3도전층의 불필요한 부분을 용이하게 식각하면서 반도체 소자의 콘택영역 면적을 최소화 할 수 있다.

Claims (7)

  1. 반도체 소자의 콘택 형성방법에 있어서, 반도체 기판의 일정부분에 제1도전층의 불순물 확산영역을 형성하고, 상기 반도체 기판상에 제1절연층과 제2도전층, 제2절연층 및 식각베리어층을 예정된 두께로 순차적으로 각각 적층한 다음, 소정의 마스크 패턴을 이용하여 식각베리어층 패턴, 제2절연층 패턴 및 제2도전층 패턴을 형성하는 단계와, 상기 구조의 전표면에 층간절연층을 형성한 다음, 전체적으로 층간절연층을 식각하되, 식각베리어층 패턴이 노출되기까지 식각한 다음, 콘택 마스크용 감광막 패턴을 형성하는 단계와, 상기 콘택 마스크용 감광막 패턴에 의해 노출되어 있는 층간절연층과 제1절연막을 순차적으로 식각하여 반도체 기판의 불순물 확산영역이 노출된 콘택홀을 형성한 후, 상기 콘택홀의 측벽에 제3절연층 스페이서를 형성하는 단계와, 상기 구조의 전표면에 제3도전층을 증착하여 불순물 확산영역에 접촉시킨 다음, 예정된 전극 마스크를 이용하여, 제3도전층의 소정부분을 식각하여 제3도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
  2. 제1항에 있어서, 상기 층간절연층을 형성한 후 평탄화 공정을 실시하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
  3. 제1항에 있어서, 상기 층간절연층은 BPSG막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
  4. 제1항에 있어서, 상기 제3절연층 스페이서 형성시 하부 반도체 기판이 손상되는 것을 방지하기 위하여, 반도체 기판 상부와 제1절연층 사이에 하부절연층과 하부 도전층을 형성하고, 층간절연층과 제1절연층을 식각하는 공정에서 하부 도전층을 식각하고, 제3절연층 스페이서 형성시 하부절연층을 식각하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
  5. 제1항에 있어서, 상기 콘택영역의 층간절연층을 식각한 다음, 노출된 식각베리어층을 제거하는 공정이 포함되는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
  6. 제1항에 있어서, 상기 식각베리어층은 실리콘층 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
  7. 반도체 소자의 콘택 형성방법에 있어서, 반도체 기판상에 형성된 절연막상에 제1도전층 패턴을 형성하고, 상기 구조의 전표면에 제1절연층과 제2도전층, 제2절연층 및 식각베리어층을 예정된 두께로 순차적으로 각각 적층한 다음, 소정의 마스크 패턴을 이용하여 식각베리어층 패턴, 제2절연층 패턴 및 제2도전층 패턴을 형성하는 단계와, 상기 구조의 전표면에 층간절연층을 형성한 다음, 전체적으로 층간절연층을 식각하되, 식각베리어층 패턴이 노출되기까지 식각한 다음, 콘택마스크용 감광막 패턴을 형성하는 단계와, 상기 콘택 마스크용 감광막 패턴에 의해 노출되어 있는 층간절연층과, 제1절연막을 순차적으로 식각하여 제1도전층 패턴이 노출된 콘택홀을 형성한 후, 콘택홀의 측벽에 제3절연층 스페이서를 형성하는 단계와, 상기 구조의 전표면에 제3도전층을 증착하여 제1도전층에 접속시킨 다음, 예정된 전극 마스크를 이용하여 제3도전층의 소정부분을 식각하여 제3도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
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