KR960001106B1 - 반도체 메모리 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리

제1도는 본 발명이 적용된 이중 포트 메모리의 데이터 레지스터의 1실시예를 도시하는 회로도.

제2도는 제1도의 데이터 레지스터를 포함하는 이중 포트 메모리의 1실시예를 도시한 블록도.

제3도는 제2도의 이중 포트 메모리의 시리얼 출력 모드의 1실시예를 도시하는 타이밍도.

제4도는 종래의 이중 포트 메모리의 1예를 도시하는 블록도.

제5도는 제4도의 이중 포트 메모리의 시리얼 출력 모드의 1예를 도시하는 타이밍도.

제6도는 본 발명이 적용된 이중 포트 메모리의 데이터 레지스터의 다른 실시예를 도시하는 회로도.

제7도는 본 발명을 적용하는 것이 가능한 이중 포트 메모리의 1실시예를 도시하는 블록도.

제8도는 본 발명을 적용하는 것이 가능한 이중 포트 메모리의 다른 1실시예를 도시하는 블록도.

제9도는 상기 제7도에 있어서의 주요한 회로의 구체적 1실시예를 도시하는 회로도.

제10도는 그 동작의 1예를 설명하기 위한 타이밍도.

본 발명은 반도체 메모리에 관한 것으로, 예를들면 랜덤 액세스 포트와 시리얼 액세스 포트를 합쳐서 갖는 이중 포트 메모리등에 이용하여 유효한 기술에 관한 것이다.

문자 또는 도형등을 CRT(음극 선관)의 화면상에 표시하기 위한 화상용 프레임 버퍼 메모리로서 예를들면 이중 포트 메모리가 사용된다. 이 이중 포트 메모리에는 예를 들면 제4도에 도시하는 바와 같이 각각의 비트가 메모리 어레이(M-ARY)의 상보 데이타선에 대응해서 마련되는 데이타 레지스터 DRI과 이 데이타 레지스터 DRI의 각 비트를 택일적으로 시리얼 입출력을 상보 공통 데이타선 MOSFET에는 포인터 PNT에서 대응하는 데이타 레지스터 선택 신호가 각각 공급된다. 이들의 데이타 레지스터 선택 신호는 포인터 PNT에 세트된 논리˝1˝의 시프트 신호가 시리얼 클럭 신호 SC를 기본으로 형성되는 타이밍 신호 øc에 따라서 시프트되는 것에 의하여 순차 형성된다.

이중 포트 메모리에 있어서의 기억 데이타의 시리얼 출력모드는, 제5도에 도시되는 바와 같이, 어드레스 신호 A0∼Ai에 의해 리드해야 하는 워드선 로우 어드레스 r를 지정하여 데이타 전송 제어 신호 DT/OE를 저레벨로한 상태에서 로우 어드레스 스트로브 신호(RAS)를 저레벨로 변화시키는 것에 의해서 개시된다. 로우 어드레스 스트로브 신호 RAS의 하강이 약간 늦어서 어드레스 신호 A0∼Ai로서 시리얼 출력을 개시하는 선두 칼럼 어드레스 c가 지정되고, 칼럼 어드레스 스트로브 신호 CAS가 저레벨로 변환된다. 이것에 의해, 이중 포트 메모리에서는 지정되는 워드선에 결합되는 메모리셀의 기억 데이터가 행단위로 리드되고, 데이타 전송 제어 신호 DT/OE가 저레벨에서 고레벨로 변화되는 것에 의해서 데이타 레지스터 DR1로 전송된다. 그리고, 이들의 리드 데이타는 칼럼 어드레서 c에 대응하는 기억 데이타를 선두로 시리얼 입출력용 상보 공통 데이타선 CDS1를 거쳐서 순차 시리얼로 출력된다.

이와 같은 이중 포트 메모리에 대해서는, 예를들면 니케이 멕그로우힐사 발행의 1986년 3월 24일부터「니케이 일렉트로닉스」p254 및 1985년 5월 20일부「니케이 일렉트로닉스」p209∼211에 기재되어 있다.

상기에 기재되는 이중 포트 메모리에는, 다음과 같은 문제점이 있는 것이 본원 발명자들에 의하여 명백하게 되었다. 즉, 앞서 기술한 바와 같이, 이중 포트 메모리의 시리얼 출력 모드에 있어서의 기억 데이타의 시리얼 출력 동작은 데이타 전송 제어 신호 DT/OE고 고레벨로 되돌려지는 것에 의해 개시된다. 따라서, 이와 같은 시리얼 출력 모드를 연속해서 실행할 경우, 제5도에 도시되는 바와 같이, 전회의 시리얼 출력 모드에 있어서의 기억 데이타의 출력 동작이 최종 칼럼 어드레스 n에 도달하기 직전에 다음의 시리얼 출력 모드를 위한 리드 데이타 전송 사이클를 개시하여 전회의 시리얼 출력 모드에 있어서의 기억 데이타의 출력 동작이 최종 칼럼 어드레스 n에 도달한 것을 검출해서 데이타 전송 제어 신호 DT/OE를 저레벨에서 고레벨로 변환시키지 않으면 안된다. 그리고, 이 데이타 전송 제어 신호 DT/OE를 고레벨로 변화시키는 타이밍은 제5도에 도시된 바와 같이, 그 전후에 시리얼 클릭 신호 SC에 대한 세트업 시간 Tts 및 홀드 Tth를 확보할 수 있는 것이 아니면 안된다. 이 때문에, 이중 포트 메모리의 외부에 시리얼 클럭 신호 SC에 따라서 칼럼 어드레스를 계수하기 위한 카운터 회로와 상기와 같은 비교적 엄격한 타이밍 조건에 따라 데이타 전송 제어 신호 DT/OE등을 형성하기 위한 타이밍 발생 회로를 마련하는 것이 필수적으로 되어 시스템등의 데이타 전송 레이트가 고속화됨에 따라서 상기 데이타 전송 제어 신호 DT/OE를 상기와 같은 엄격한 타이밍 조건에 따라서 형성할 수 없게 되는 염려가 있가.

본 발명의 목적은 시리얼 입출력 동작의 고속화를 도모한 반도체 메모리를 제공하는 것에 있다.

본 발명의 다른 목적은 타이밍 제어를 용이하게 하며 반도체 메모리의 외부에 마련되는 제어 장치의 간략화의 저코스트화를 도모하는 것에 있다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.

본원에 있어서 개시되는 실시예중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. 즉, 이중 포트 메모리에 2조의 데이타 레지스터를 마련하여 한쪽의 데이타 레지스터를 거쳐서 기억 데이타의 시리얼 입출력 동작이 행해지고 있는 동안에, 다른쪽의 데이타 레지스터와 선택된 워드선에 결합되는 여러개의 메모리 셀과의 사이에서 기억 데이타의 패라럴 전송을 행하는 기능을 갖게 하는 것이다.

다시 말하면, 이중 포트 메모리는 선택된 제1의 워드선에 결합되는 여러개의 메모리셀의 기억 데이타를 기억하는 제1의 기억 수단과 선택된 제2의 워드선에 결합되는 여러개의 메모리셀의 기억 데이타를 기억하는 제2의 기억 수단을 마련하고, 상기 제1 및 제2의 기억 수단의 한쪽을 거쳐서 기억 데이타의 시리얼 출력 동작이 실행되고 있는 사이에 상기 제1 및 제2의 기억 수단의 다른쪽과 제1 또는 제2의 워드선중 어느 것인가 한쪽에 결합되는 여러개의 메모리셀사이에서 기억 데이타의 패라럴 전송을 실행하는 것이다.

상기 수단에 의하면, 한쪽의 데이타 레지스터를 거쳐서 기억 데이타의 시리얼 입출력 동작이 행해지고 있는 동안에, 비교적 임의의 타이밍에서 다른쪽의 데이타 레지스터를 거쳐서 기억 데이타의 패라럴 전송을 행할 수 있기 때문에, 비교적 빠른 데이타 전송 레이트로 계속해서 시리얼 입출력 동작을 반복할 수 있음과 동시에, 이중 포트 메모리의 외부에 마련되는 처리 장치 등을 간략화 할 수 있어 가격 성능이 우수한 시스템을 실현할 수 있다.

제2도에는 본 발명이 적용된 이중 포트 메모리의 1실시예의 블럭도가 도시되어 있다. 동일 도면의 각 회로 블럭은 공지의 반도체 집적 회로의 제조 기술에 의해서, 특히 제한되지는 않지만, 단 결정 실리콘과 같은 하나의 반도체 기판상에 있어서 형성된다.

이 실시예의 이중 포트 메모리에서 4조의 메모리 어레이를 포함하는 다이나믹형 RAM를 기본 구성으로하여 4비트 단위로 기억 데이타의 랜덤 입출력 동작을 행하는 랜덤 엑세스 포트 워드선 단위로 기억 데이타의 시리얼 입출력 동작을 행하는 시리얼 엑세스 포트가 마련된다. 이것에 의해, 이중 포트 메모리는 시리얼 액세스 포트에 의한 일련의 시리얼 입출력 동작을 실행하면서 동시에 랜덤 액세스 포트에 의한 랜덤 액세스를 행하는 기능을 갖는다.

시리얼 액세트 포트에는 시리얼 입출력 회로 SIO가 마련되어 통상 4개의 시리얼 입출력 단자 SIO1∼SIO4를 거쳐서 4조의 메모리 어레이에 대응하는 기억 데이타가 동시에 시리얼로 입출력된다. 또, 이 시리얼 액세스 포트는 특정의 동작 모드에 있어서, 4개의 메모리 어레이에 출력되는 리드 데이타를 시리얼 입출력 단자 SIO1를 거쳐서 번갈아 시리얼로 출력하는 소위×1비트 구성의 엑세스 포트로서 사용할 수 있다.

이중 포트 메모리에는 외부의 장치에서 제어 신호로서, 로우 어드레스 스트로브 신호 RAS, 칼럼 어드레스 스트로브 신호 CAS 및 라이트 인에이블 신호 WE가 공급되는 것외에 랜덤 액세스 포트와 시리얼 액세스 포트와의 사이의 데이타 전송 제어에 사용되는 데이타 전송 제어 신호 DT/OE, 시리얼 액세스 포트의 입출력 제어에 사용되는 시리얼 입출력 제어 신호 SOE, 초기 설정을 위한 초기사이클을 지정하는 초기 모드 신호 DSF 및 시리얼 입출력 모드에 있어서 시리얼 입출력 동작을 행하기 위한 동기 신호로 되는 시리얼 클럭 신호 SC가 입력된다. 또, 이 실시예의 이중 모드 메모리에는 2조의 데이타 레지스터 DRA1 및 DRB1이 마련되고, 이들의 데이타 레지스터를 번갈아 거치는 것에 의해서 이 이중 포트 메모리는 계속해서 연속하여 시리얼 입출력 모드를 반복하는 기능을 갖는다. 이 때문에, 이중 포트가 메모리에서 외부의 장치에 대해서, 2조의 데이타 레지스터의 어느것 하나가 비어 있는 상태에 있고, 이중 포트 메모리가 다시 다음의 시리얼 입출력 모드를 받아들일 수 있는 상태에 있는 것을 표시하는 전송 인에이블 신호 QSF가 출력된다.

이 실시예의 이중 포트 메모리의 랜덤 엑세스 포트에는, 특히 제한되지는 않지만, 4개의 메모리 어레이 M-ARY1∼M-ARy4가 마련되고, 각각의 메모리 어레이에 대응해서 센스 앰프 SA1∼SA4, 칼럼 스위치 CSW1∼CSW4가 마련된다. 또 메모리 어레이 M-ARY1∼M-ARY4에 공통으로 랜덤 엑세스 포트용 칼럼 어드레스 디코더 RCD 및 로우 어드레스 디코더 RD가 마련된다. 이들의 어드레스 디코더는 반도체 기판상의 메모리 어레이의 배치에 따라서 여러개 마련되는 일도 있다. 제2도에는 메모리 어레이 M-ARY1 및 그 주변 회로가 예시적으로 도시되어 있다.

제2도에 있어서, 메모리 어레이 M-ARY1은 동일 도면의 수직 방향으로 배치되는 m+1중의 워드선 W0∼Wm과 동일 도면의 수평 방향으로 배치되는 n+1조의 상보 데이타선 D0·Do∼Dn·Dn 및 이들의 워드선과 상보 데이타선의 교차점에 배치되는 (m+1)×(n+1)개의 다이나믹형 메모리셀에 의해 구성된다.

메모리 어레이 M-ARY1을 구성하는 각 워드선은 로우 어드레스 디코더 RD에 결합되고, 그중 X어드레스 신호 AX0∼AXi에 의해서 지정되는 1줄의 워드선이 택일적으로 선택 상태로 된다.

로우 어드레스 디코더 RD는 로우 어드레스 버퍼 RADB에서 공급되는 상보 내부 어드레스 ax0∼axi (여기에서, 예를들면 외부에서 공급되는 X어드레스 신호 AX0과 동상의 내부 어드레스 신호 ax0와 역상의 내부 어드레스 신호 ax0를 합해서 상보 내부 어드레스 신호 ax0과 같이 표시한다. 이하 동일함)를 디코드하여 지정되는 1줄의 워드선을 고레벨의 선택 상태로 한다. 로우 어드레스 디코더 RD에 의한 워드선의 선택 동작은 타이밍 제어 회로 TC에서 공급되는 워드선 선택 타이밍 신호 øx의 고레벨에 동기해서 행하여 진다.

로우 어드레스 버퍼 RADB는 어드레스 멀티 플랙서 AMX에서 공급되는 로우 어드레스 신호를 받아 상기 상보 내부 어드레스 신호 ax0∼axi를 형성하여 로우 어드레스 디코더 RD에 공급한다.

그런데, 이 실시예의 이중 포트 메모리는 로우 어드레스를 지정하기 위한 X어드레스 신호 AX0∼AXi와 칼럼 어드레스를 지정하기 위한 Y어드레스 신호 AY0∼AYi는 같은 외부 단자 A0∼Ai를 거쳐서 시분할되어서 공급되는 소위 어드레스 멀티 플랙스 방식을 채용하고 있다. 따라서 외부에서 제어 신호로서 공급되는 로우 어드레스 스트로브 신호 RAS의 하강에 동기하여 X어드레스 신호 AX0∼AXi가 또 칼럼 어드레스 스트로브 신호 CAS의 하강에 동기하여 Y어드레스 신호 AY0∼AYi가 각각 외부 단자 A0∼Ai에 공급된다. 또 이 실시예의 이중 포트 메모리에는 메모리셀의 기억 데이타를 소정의 주기내에서 리드, 리라이트하기 위한 자동 리프레시 모드가 마련되고, 이 자동 리프레시 모드에 있어서 리프레시해야할 워드선을 지정하기 위한 리프레시 어드레스 카운터 REFC가 마련된다. 그리고, 이 실시예의 이중 포트 메모리에는 상기 리프레시 어드레서 카운터 REFC에 의해서 형성되는 리프레쉬 어드레스 신호 rx0∼rxi와 상기 어드레스 신호 AX0∼AXi를 선택적으로 로우 어드레스 버퍼 RADB에 전달하기 위한 어드레스 멀티 플렉서 AMX가 마련된다.

어드레스 멀티 플렉서 AMX는 타이밍 제어 회로 TC에서 공급되는 내부 제어 신호 ref가 제레벨로 되는 통상의 메모리 액세스 모드에 있어서, 외부 단자 A0∼Ai를 거쳐서 공급되는 X어드레스 신호 AX0∼AXi를 선택하여 로우 어드레스 신호로서 로우 어드레스 버퍼 RADB에 전달한다. 또 상기 내부 제어 ? ref가 로레벨로 되는 자동 리프레시 모드에 있어서, 리프레시 어드레스 카운터 REFC에서 출력되는 리프레시 어드레스 신호 rx0∼rxi를 선택하여 로우 어드레스 신호로서 로우 어드레스 버퍼 RADB에 전달한다.

상기한 바와 같이, X어드레스 신호 AX0∼AXi는 로우 어드레스 스트로브 신호 RAS의 하강에 동기하여 외부 단자 A0∼Ai에 공급되기 때문에 로우 어드레스 버퍼 RADB에 의한 로우 어드레스 신호의 입력은 타이밍 제어 회로 TC에 있어서 로우 어드레스 스트로브 신호 RAS의 하강을 검출하여 형성되는 타이밍 신호 øar에 따라 행하여 진다.

한편, 메모리 어레이 M-ARY1의 상보 데이타선 D0·D0∼Dn·Dn는 그 한쪽에 있어서, 칼럼 스위치 CSW1의 대응하는 스위치 MOSFET에 결합되며, 그리고 이들의 스위치 MOSFET를 거쳐서 선택적으로 상보 공통 데이타선 CD1 (여기에서 예를들면 제1의 상보 공통 데이타선을 구성하는 비반전 신호선 CD1 및 반전 신호선 CD1를 합쳐서 상보 공통 데이타선 CD1과 같이 표시한다. 이하 동일함)에 접속된다.

칼럼 스위치 CSW1은 각각 대응하는 상보 데이타선에 결합되는 n+1쌍의 스위치 MOSFET에 의해서 구성된다. 이들의 스위치 MOSFET의 다른쪽의 단자는 상보 공통 데이타선을 구성하는 비반전 신호선 CD1 또는 반전 신호선 CD1에 각각 공통·결합된다. 이것에 의해, 칼럼 스위치 CSW1은 상보 데이타선 D0·D0∼Dn·Dn과 공통 상보 데이타선 CD1을 선택적으로 접속시킨다. 칼럼 스위치 CSW1을 구성하는 각 쌍의 2개의 스위치 MOSFET의 게이트는 각각 공통 접속되고, 랜덤 액세스 포트용 칼럼 어드레스 디코더 RCD에 의해서 형성되는 데이타선 선택 신호가 공급된다.

랜덤 액세스 포트용 칼럼 어드레서 디코더 RCD는 칼럼 어드레서 버퍼 CADB에서 공급되는 상보 내부 어드레스 신호 ay0∼ayi를 디코드하며, 타이밍 제어 회로 TC에 공급되는 데이타선 선택 타이밍 신호 øyr에 따라서 상기 데이타선 선택 신호를 형성하여 칼럼 스위치 CSW1∼CSW4에 공급한다.

칼럼 어드레스 버퍼 CARB는 타이밍 제어 회로 TC에 있어서 칼럼 어드레스 스트로브 신호 CAS의 하강을 검출해서 형성되는 타이밍 신호 øac에 따라 외부 단자 A0∼Ai에 거쳐서 공급되는 Y어드레스 신호 AY0∼AYi를 페치하여 유지한다. 또 이들의 Y어드레스 신호 AY0∼AYi를 기본으로 상보 내부 어드레스 신호 ay0∼Ayi를 형성하여 랜덤 액세스 포트용 칼럼 어드레스 디코드 RCD에 공급한다. 이들의 상보 내부 어드레스 신호 ay0∼ayi는 다음에 기술하는 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD에도 공급된다.

메모리 어레이 M-ARY1의 상보 데이타선 D0·D0∼Dn·Dn는, 그 다른쪽에 있어서, 센스 앰프 SA1에 대응하는 단위 회로에 결합되고, 그리고 시리얼 액세스 포트에 마련되는 2개의 데이타 레지스터 DRA1 및 DRB1에 대응하는 단위 회로에 결합된다.

센스앰프 SA1의 각 단위 회로는 교차 접속되는 2조의 CMOS인버터 회로로 되는 래치를 그 기본 구성으로 한다. 이들의 센스 앰프 SA1의 단위 회로는 타이밍 제어 회로 TC에서 공급되는 타이밍 신호 ψpa의 고레벨에 의해서 일제히 동작 상태로 되고, 대응하는 상보 데이타선에 출력되는 메모리셀의 미소한 리드 신호를 증폭하여 고레벨/저레벨의 2값 신호로 한다.

칼럼 스위치 CSW1을 거쳐서 지정되는 1조의 상보 데이타선이 선택적으로 접속되는 상보 공통 데이타선 CD1은 랜덤 입출력 회로 RIO에 결합된다. 이 랜덤 입출력 회로 RIO에는 메모리에 어레이 M-ARY2∼M-ARY4에 대응해서 마련되는 상보 공통 데이타선 CD2∼CD4가 마찬가지로 결합된다.

랜덤 입출력 회로 RIO는 이동 포트 메모리의 랜덤 액세스 포트 라이트 동작 모드에 있어서, 타이밍 제어 회로 TC에서 공급되는 타이밍 신호 ψrw의 고레벨에 의해 선택적으로 동작 상태로 되고, 입출력 단자 IO1∼IO4를 거쳐서 외부의 장치에서 공급되는 라이트 데이타를 상보 라이트 신호로 하여 상보 공통 데이타선 CD1˝＜CD4에 전달된다. 또, 이중 포트 메모리의 랜덤 액세스 포트 리드 동작 모드에 있어서, 타이밍 제어 회로 TC에서 공급되는 타이밍 신호 ψrr의 고레벨에 의해 선택적으로 동작 상태로 되고, 상보 공통 데이타선 CD1∼CD4를 거쳐 전달되는 리드 신호를 다시 증폭하여 입출력 단자 IO1∼IO4에 송출된다. 그리고, 이 랜덤 입출력 회로 RIO는 래스터 연산등을 행하기 위한 각종의 연산 기능을 갖는다. 램덤 입출력 회로 RIO에 의해서 행하여지는 연산 모드는 기능 제어 회로 FC에서 공급되는 연산 모드 신호 am0∼am15에 의해서 지정된다.

기능 제어 회로 FC는 외부 단자 A0∼A3을 거쳐서 공급되는 연산 코드를 폐치하여 유지하는 레지스터와 이들의 연산 코드를 디코더하여 상기 연산 모드 신호 am0∼am15를 택일적으로 형성하는 디코더를 포함한다. 연산 코드는 칼럼 어드레스 스트로브 신호 CAS가 로우 어드레스 스트로브 신호 RAS에 앞서서 저레벨로 되며, 동시에 라이트 인에이블 신호 WE가 저레벨로 되는 연산 모드 설정 사이클에 있어서, 외부 단자 A0∼A3을 거쳐서 이중 포트 메모리에 공급된다.

한편, 이 실시예의 이중 포트 메모리의 시리얼 액세스 포트는 각 메모리 어레이의 상보 데이타선에 대응해서 마련되는 n+1비트의 데이타 레지스터 DRAB1∼DRA4 및 DRAB1∼DRB4와 데이타 셀렉터 DSL1∼DSL4 및 이들의 데이타 레지스터와 데이타 셀렉터에 공통으로 마련되는 포인터 PNT, 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD 및 시리얼 입출력 회로 SIO에 의해 구성된다. 또, 포인터 PNT 및 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD는 반도체 기판상에 있어서의 메모리 어레이의 배치의 관계로 여러개 마련되는 것도 있다. 제2도에는 메모리 어레이 M-ARY1에 대응하는 데이타 레지스터 DRA1, DRB1과 데이타 셀렉터 DSL1이 예시적으로 도시되어 있다.

제2도에 있어서, 데이타 레지스터 DRA1 및 DRB1은 다음에 기술하는 바와 같이, 메모리 어레이 M-ARY1의 각 상보 데이타선에 대응해서 마련되는 n+1개의 플립플롭을 각각 포함한다. 이들의 플리플롭의 입출력 노드와 대응하는 상보 데이타선의 비반전 신호선 및 반전 신호선의 사이에는 데이타 전송용의 n+1쌍의 스위치 MOSFET가 각각 마련된다. 이중, 데이타 레지스터 DRA1에 대응하는 데이타 전송용 스위치 MOSFET는 타이밍 제어 회로 TC에서 공급되는 데이타 전송용의 타이밍 신호 ψtra의 고레벨에 의해서, 일제히 온 상태로 된다. 또, 데이타 레지스터 DRB1에 대응하는 데이타 전송용 스위치 MOSFET는 타이밍 제어 회로 TC에서 공급되는 데이타 전송용의 타이밍 신호 ψtrb의 고레벨에 의해서 일제히 온 상태로 된다.

그리고, 데이타 레지스터 DRA1 및 DRB1의 각 비트는 각각 대응해서 마련되는 n+1쌍의 스위치 MOSFET를 거쳐서 데이타 셀렉터 DSL1의 대응하는 스위치 MOSFET에 선택적으로 결합된다. 데이타 레지스터 DRA1 및 DRB1의 이들의 스위치 MOSFET는 타이밍 제어 회로 TC에서 상보적으로 공급되는 내부 제어 신호 drea 또는 dreb에 의해서 각각 일제히 온 상태로 된다.

데이타 레지스터 DRA1 및 DRB1의 구체적인 회로 구성과 그 동작에 대해서는 후에 상세히 설명한다.

데이타 셀렉터 DSL1은 앞서 기술한 칼럼 스위치 CSW1과 마찬가지로 n+1쌍의 스위치 MOSFET에 의해서 구성되고, 데이타 레지스터 DRA1 또는 DRB1의 각 비트와 시리얼 입출력용 상보 공통 데이타선 CDS1을 선택적으로 접속한다. 데이타 셀렉터 DSL1의 각 쌍의 스위치 MOSFET의 게이트는 각각 공통 접속되고, 포인터 PNT에서 대응하는 데이타 레지스터 선택 신호 S0∼Sn이 각각 공급된다.

포인터 PNT는 n+1비트의 시프트 레지스터에 의해 구성되며, 그 최종 비트의 출력 단자 als는 선두 비트의 입력 단자에 결합된다. 포인터 PNT는 이중 포트 메모리의 시리얼 입출력 모드에 있어서, 타이밍 제어 회로 TC에서 공급되는 시프트용 타이밍 신호 ψc에 따라서 루프형상의 시프트 동작을 행한다. 포인터 PNT의 각 비트는 다시 어드레스 래치 AL의 대응하는 비트에 각각 결합된다.

어드레스 래치 AL은 상기 포인터 PNT의 각 비트에 대응해서 마련되는 n+1비트의 래치로 구성된다. 이들의 래치의 입력 단자는 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD의 대응하는 출력 단자에 각각 결합되고, 각각의 래치의 출력 단자는 상기 포인터 PNT의 대응하는 비트의 입력 단자에 결합된다. 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD의 출력 단자중, Y어드레스 신호 AY0∼AYi에 의해 지정되는 선두 칼럼 어드레스에 대응하는 비트의 출력 단자에는 택일적으로 고레벨의 선택 신호가 출력된다. 어드레스 래치 AL은 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD에서 타이밍 신호 ψys에 동기해서 출력되는 상기 선택 신호를 페치해서 유지한다. 또, 어드레스 래치 AL은 타이밍 제어 회로 TC에서 공급되는 타이밍 신호 ψps에 따라서 상기 선택 신호를 포인터 PNT의 대응하는 비트에 출력한다.

시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD는 칼럼 어드레스 버퍼 CARB에서 공급되는 상보 내부 어드레스 신호 ay0∼ayi를 디코드하고, 고레벨의 선택 신호를 택일적으로 형성해서 상기 어드레스 래치 AL의 대응하는 비트에 입력한다.

즉, 이중 포트 메모리의 시리얼 입출력 모드에 있어서는 최초에 출력해야할 기억 데이타의 칼럼 어드레스, 즉 선두 칼럼 어드레스가 Y어드레스 신호 AY0∼AYi, 즉 상보 내부 어드레스 신호 ay0∼ayi에 의해서 지정된다. 이들의 상보 내부 어드레스 신호 ay0∼ayi는 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD에 의해서 디코드되고, 타이밍 신호 ψps에 따라서 어드레스 래치 AL의 선두 칼럼 어드레스에 대응하는 비트에 고레벨의 선택신호가 입력된다. 이 선택 신호는 타이밍 신호 ψps에 따라서 다시 포인터 PNT의 대응하는 비트에 입력되어 논리 ˝1˝의 시프트 신호로 된다.

이중 포트 메모리에 있어서 기억 데이타의 시리얼 입출력 동작이 개시되면, 포인터 PNT에는 시프트용의 타이밍 신호 ψc가 타이밍 제어 신호 회로 TC에서 공급된다. 포인터 PNT의 지정된 비트에 라이트된 논리˝1˝의 시프트 신호는 이 타이밍 신호 ψc의 하강에지에 동기해서 포인터 PNT내를 루프형상으로 시프트된다. 이것에 의해 데이타 셀렉터 DSL1에는 선두 칼럼 어드레스에 대응하는 스위치 MOSFET에서 차례로 고레벨의 데이타 레지스터 선택 신호가 공급되고, 선두 칼럼 어드레스에 대응하는 상보 데이타선에서 차례로 각 상보 데이타선이 시리얼 입출력용 상보 공통 데이타선 CDS1에 접속된다. 즉, 이 실시예의 이중 포트 메모리는 기억 데이타의 시리얼 입출력 동작을 임의의 칼럼 어드레스에서 개시할 수 있다. 특히 제한되지 않지만, 이 실시예의 이중 포트 메모리에 있어서의 기억 데이타의 시리얼 입출력 동작은 최종 칼럼 어드레스 n을 그 종료 칼럼 어드레스로 한다.

시리얼 입출력용 상보 공통 데이타선 CDS1은 시리얼 입출력 회로 SIO에 결합된다. 이 시리얼 입출력 회로 SIO에는 메모리가 어레이 M-ARY2∼M-ARY4에 대응해서 마련되는 시리얼 입출력용 상보 공통 데이타선 CDS2∼CDS4가 마찬가지로 결합된다.

시리얼 입출력용 회로 SIO는 시리얼 입출력용 상보 공통 데이타선 CDS1∼CDS4 및 시리얼 입출력 단자 SIO2∼SIO4에 대응해서 마련되는 4조의 메인 앰프와 데이타 입력 버퍼 및 데이타 출력 버퍼를 포함한다. 이중, 데이타 출력 버퍼는 이중 포트 메모리의 시리얼 출력 모드에 있어서, 타이밍 제어 회로 TC에서 공급되는 타이밍 신호 øsr의 고레벨에 의해서 동작 상태로 되고, 대응하는 시리얼 입출력용 상보 공통 데이타선 CDS1∼CDS4에서 대응하는 메인 앰프를 거쳐서 출력되는 리드 데이타를 타이밍 신호 øc의 상승 에지에 동기해서 대응하는 시리얼 입출력 단자 SIO1∼SIO4에서 송출한다. 또, 시리얼 입출력 회로 SIO의 데이타 입력 버퍼는 이중 포트 메모리의 시리얼 입력 모드에 있어서, 타이밍 제어 회로 TC에서 공급되는 타이밍신호 øsw의 고레벨에 의해서 동작 상태로 되며, 대응하는 시리얼 입출력 단자 SIO1∼SIO4를 거쳐서 외부의 장치에서 공급되는 라이트 데이타를 상보 라이트 신호로 하고, 타이밍 신호 øc의 상승 에지에 동기해서 대응하는 시리얼 입출력용 상보 공통 데이타선 CDS1∼CDS4에 전달한다.

타이밍 제어 회로 TC는 외부에서 제어 신호로서 공급되는 로우 어드레스 스트로브 신호 RAS, 칼럼 어드레스 스트로브 신호 CAS, 라이트 인에이블 신호 WE, 데이타 전송 제어 신호 DT/OE, 시리얼 입출력 제어 신호 SOE 및 초기 모드 신호 DSF를 기본으로 상기 각종의 타이밍 신호 및 내부 제어 신호를 형성하여 각 회로에 공급한다. 또, 외부에서 공급되는 시리얼 클럭 신호 SC를 기본으로 시리얼 액세스 포트의 시리얼 입출력 동작을 동기화하기 위한 타이밍 신호 ψc를 형성하여 포인터 PNT 및 시리얼 입출력 회로 SIO에 공급한다. 그리고, 타이밍 제어 회로 TC는 2조의 데이타 레지스터 DRA1∼DRA4 및 DRB1∼DRB4를 번갈아 사용하기 위한 데이타 레지스터 제어 기능을 갖는다. 이 때문에 제어 회로 TC에는 포인터 PNT의 최종 비트의 출력 신호 als가 공급된다. 타이밍 제어 회로 TC는 상기 각 제어 신호와 포인터 PNT의 출력 신호 als에 따라서 데이타 레지스터를 선택하기 위한 상기 내부 제어 신호 drea,dreb 및 타이밍 신호 øtra 및 øtrb를 형성함과 동시에 전송인에이블 신호 QSF를 형성하여 외부 단자 QSF를 거쳐서 외부의 장치에 출력한다.

제1도에는 제2도의 이중 포트 메모리의 데이타 레지스터 DRA1 및 DRB1의 1실시예의 회로도가 도시되어 있다. 데이타 레지스터DRA2∼DRE4 및 DRB2∼DRB4도 제1도의 데이타 레지스터 DRA1 및 DRB1을 예로 데이타 레지스터의 회로 구성과 그 동작의 개요를 설명한다. 또 동일 도면에 기재되는 MOSFET는 모두 N채널 MOSFET이다.

제1도에서 있어서, 메모리 어레이 M-ARY1을 구성하는 n+1조의 상보 데이타선 D0·D0∼Dn·Dn는 대응하는 데이타 전송용의 스위치 MOSFET Q1·Q2∼Q3·Q4를 거쳐서 데이타 레지스터 DRA1의 대응하는 플립플롭 FF1∼FF2의 각각 결합됨과 동시에, 대응하는 마찬가지의 데이타 전송용 스위치 MOSEFT Q9·Q10∼·Q11·Q12를 거쳐서 데이타 레지스터DRB1의 대응하는 플립플롭 FF3∼FF4에 각각 결합된다. 데이타 레지스터 DRA1의 n+1개의 플립플롭 FF1∼FF2는 다시 대응하는 스위치 MOSFETQ5·Q6∼Q7·Q8을 걸쳐서 데이타 셀렉터 DSL1의 대응하는 스위치 MOSFET Q17·Q18∼Q19·Q20에 각각 결합된다. 마찬가지로 데이타 레지스터 DRB1의 n+1개의 플립플롭 FF3∼FF4는 다시 대응하는 스위치 MOSFET Q13·Q14∼Q15·Q16을 거쳐서 데이타 셀렉터 DSL1의 대응하는 스위치 MOSFET Q17·Q18∼Q19·Q20에 각각 결합된다.

데이타 레지스터 DRA1이 데이타 전송용 스위치 MOSFET Q1·Q2∼Q3·Q4의 게이트는 모두 공통 접속되고, 타이밍 제어 회로 TC에서 데이타 전송용 신호 øtra가 공급된다. 마찬가지로, 데이타 레지스터 DRB1의 데이타 전송용 스위치 MOSFET Q9·Q10∼Q10·Q12의 게이티는 모두 공통 접속되고,타이밍 제어 회로 TC에서 데이타 전송용 신호 øtrb가 공급된다. 이들의 타이밍 신호 øtra 및 øtrb는 통상 저레벨로 되고, 이중 포트 메모리의 시리얼 입출력 모드의 데이타 전송 사이클에 있어서 선택적으로 고레벨로 된다. 타이밍 신호 øtra 및 øtrb가 고레벨로 되는 것에 의해, 스위치 MOSFET Q1·Q2∼Q3·Q4 또는 Q9·Q10∼Q11·Q12가 일제히 온 상태로 되고, 데이타 레지스터 DRA1 또는 DRB1의 n+1개의 플립플롭과 선택된 워드선에 결합되는 n+1개의 메모리셀과의 사이에서 기억 데이타의 패라럴 전송이 행하여 진다.

한편, 데이타 레지스터 DRA1의 스위치 MOSFET Q5·Q6∼Q7·Q8의 게이트는 모두 공통 접속되고, 타이밍 제어 회로 TC에서 내부 제어 신호 drea가 공통으로 공급된다. 마찬가지로, 데이타 레지스터 DRB1의 스위치 MOSFET Q13·Q14∼Q15·Q16의 게이트는 모두 공통 접속되고, 타이밍 제어 회로 TC에서 내부 제어 신호 dreb가 공통으로 공급된다. 이들의 내부 제어 신호 drea 및 dreb는 통상 저레벨로 되고, 이중 포트 메모리의 시리얼 입출력 모드의 시리얼 입출력 동작시에 있어서 텍일적으로 고레벨로 된다. 내부 제어 신호 drea 또는 dreb가 고레벨로 되는 것에 의해서, 스위치 MOSFET Q5·Q6∼Q7·Q8 또는 Q13·Q14∼Q15·Q16이 일제히 온 상태로 되며, 데이타 레지스터 DRA1 또는 DRB1의 플립플롭 FF1∼FF2 또는 FF3∼FF4가 데이타 셀렉터 DSL1의 대응하는 스위치 MOSFET에 각각 접속된다.

데이타 셀렉터 DSL1은 메모리 어레이 M-ARY1의 상보 데이타선 D0·D0∼Dn·Dn에 대응해서 마련되는 n+1쌍의 스위치 MOSFET Q17·Q18∼Q19·Q20에 의해서 구성된다. 이들 스위치 MOSFET의 한쪽은 상기 데이타 레지스터 DRA1 및 DRB1의 대응하는 비트에 각각 결합되고, 그 다른쪽은 시리얼 입출력용 상보 공통 데이타선의 비반전 신호선 CDS1 및 반전 신호선 CDS1에 각각 공통으로 결합된다. 각 쌍의 스위치 MOSFET Q17·Q18∼Q19·Q20의 게이트는 각각 공통 접속되고, 포인터 PNT에서 대응하는 데이타 레지스터 선택 신호 S0∼Sn이 각각 공급된다. 이들의 데이타 레지스터 선택 신호 S0∼Sn은 통상 저레벨로 되고, 이중 포트 메모리의 시리얼 입출력 동작시에 있어서 순차 택일적으로 고레벨로 된다. 데이타 셀렉터 DSL1의 스위치 MOSFET Q17·Q18∼Q19·Q20은 대응하는 데이타 레지스터 선택 신호가 고레벨로 되는 것에 의해서 선택적으로 온 상태로 되고, 데이타 레지스터 DRA1 또는 DRB1의 대응하는 플립플롭을 택일적으로 시리얼 입출력용 상보 공통 데이타선 CDS1·CDS1에 접속된다.

앞서 기술한 바와 같이, 데이타 레지스터 DRA1 및 DRB1의 플립플롭 FF1∼FF2 및 FF3∼FF4는 타이밍 신호 øtra 또는 øtrb에 따라서 선택적으로 대응하는 상보 데이타선 D0·D0˝＜Dn·Dn에 접속된다. 또, 데이타 레지스터 DRA1 및 DRB1의 플립플롭 FF1∼FF2 및 FF3∼FF4는 내부 제어 신호 drea 또는 dreb에 따라서 선택적으로 데이타 셀렉터 DSL1의 대응하는 스위치 MOSFET Q17·Q18∼Q19·Q20에 접속되고, 다시 시리얼 입출력용 상보 공통 데이타선 CDS1·CDS1에 접속된다. 즉, 데이타 레지스터 DRA1 및 DRB1은 그 사용상황에 따라서 교대로 전환해서 사용할 수 있으며, 그 한쪽이 시리얼 입출력용 상보 공통 데이타선 CDS1·CDS1에 접속되어 기억 데이타의 시리얼 입출력 동작이 행하여지고 있을때에는 그 다른쪽을 메모리 어레이 M-ARY1에 결합하여 선택된 워드선에 결합되는 여러개의 메모리셀의 사이에서 기억 데이타의 패러럴 전송을 실행할 수 있다. 바꾸어 말하면 한쪽의 데이타 레지스터를 거쳐서 기억 데이타의 패러럴 전송을 행할 수 있어 다음의 시리얼 입출력 모드를 중복해서 받아들일 수가 있는 것이다.

제6도는 데이타 레지스터 DRA1,DRB1 및 데이타 셀렉터 DSL1의 다른 실시예가 도시되어 있다. 이 실시예에서는 4비트의 정보가 시리얼에 입출력할 수 있도록 구성되어 있다. 데이타 레지스터 DRA1은 여러개의 단위 데이타 레지스터 UA0,UA1,…,UA7등으로 구성되고, 데이타 레지스터 DRB1 및 데이타 셀렉터 DSL1의 일부는 여러개의 단위 데이타 레지스터 UB0,UB2,…,UB7등으로 구성된다. 각 단위 데이타 레지스터는 각 데이타선 쌍 D0·D0,…,D7·D7에 접속된다. 한번에 4비트의 정보를 출력 또는 입력하기 위해서 포인터 PNT에 의한 1개의 선택 신호, 예를들면 S0는 4개의 데이타선 쌍 D0·D0,…,D3·D3에 대해서 공통으로 사용된다. 단위 데이타 레지스터 UAO내에는 MOSFET Q13′∼Q16′로 구성되는 플립플롭, 상기 플롭플롭과 데이타선쌍 D0·D0을 결합하기 위한 스위치 MOSFET Q17′,Q18′, 상기 플립플롭과 데이타 셀렉터 DSL1을 결합하기 위한 스위치 MOSFET Q11′,Q12′가 마련된다. 단위 데이타 레지스터 UBO내에는 MOSFET Q3'∼Q6'로 구선되는 플립플롭, 상기 플립플롭과 데이타선쌍 D0·D0를 결합하기 위한 스위치MOSFET Q1′,Q2′, 상기 플립플롭과 데이타 셀렉터 DSL1을 결합하기 위한 스위치MOSFET Q7′,Q8′,Q9′ 및 Q10′가 마련된다.

제3도에는 제2도의 이중 포트 메모리의 시리얼 출력모드 1실시예의 타이밍도가 도시되어 있다. 동일 도면에는 이중 포트 메모리의 전원 투입직후 또는 시리얼 클럭 신호 SC중단후에 있어서, 연속으로 실행되는 3회의 시리얼 출력 모드가 예시적으로 도시되어 있다. 이 타이밍도에 의해, 이 실시예의 이중 포트 메모리의 시리얼 출력 모드의 개요를 설명한다.

이 실시예의 이중 포트 메모리의 시리얼 출력 모드에서는 우선 리드 데이타 전송 사이클에 의해서 1개의 워드선이 선택되고,그 워드선에 결합되는 n+1개의 메모리셀의 기억 데이타가 데이타 레지스터 DRA1 또는 DRB1에 패라럴 전송된다. 이 리드 데이타 전송 사이클은 전회의 시리얼 출력 모드에 있어서의 리드 데이타의 시리얼 출력 동작이 행하여지고 있는 동안에 실행된다. 이 이중 포트 메모리에서는 리드 데이타 전송 사이클이 종료하며 일단 개방되고, 전회의 시리얼 출력 모드를 위한 시리얼 출력 동작을 계속한다. 이 시리얼 출력 동작이 종료하면, 이중 포트 메모리는 이 사이에 리드 데이타 전송 사이클에 의해서 리드되고, 또 1개의 데이타 레지스터에 페치된 기억 데이타의 시리얼 출력 동작을 개시한다.

이 이중 모드 메모리에서는 시리얼 출력 동작이 개시된 시점에서 전송 인에이블 신호 QSF를 고레벨로 하여 다음의 시리얼 출력 모드를 수리할 수 있는 것을 외부의 장치에 표시한다. 또, 이것에 의해서 다음의 시리얼 출력 모드를 위한 리드 데이타 전송 사이클이 실행되면, 이중 포트 메모리는 전송 인에이블 신호 QSF를 저레벨로 한다. 이 리드 데이타 전송 사이클이 개시되고나서 전회의 시리얼 출력 모드에 있어서의 시리얼 출력 동작이 종료할때까지의 동안은 전송 인에이블 신호 QSF가 저레벨로 되고, 새로운 시리얼 출력 모드는 수리되지 않는다. 이중 포트 메모리의 전원 투입시 및 시리얼 클럭 신호 SC의 중단후에 있어서는 전송 인에이블 신호 QSF의 레지스터가 고정되지 않고, 또 이중 포트 메모리의 내부 상태가 불안정으로 된다. 이 때문에, 이 실시예의 이중 포트 메모리에서는 초기 모드 신로 DSF를 마련하고, 이 초기 모드 신호 DSF가 저레벨로 되는 경우, 이중 포트 메모리는 전송 인에이블 신호 QSF에 관계없이 리드 데이타 전송 모드를 수리하고, 그 내부상태를 초기화하여 정상화하는 기능을 갖는다.

제3도에 있어서, 이중 포트 메모리는 제어 제어 신호로서 공급되는 로우 어드레스 스트로브 신호 RAS가 고레벨에서 저레벨로 변화되는 것에 의해서 기동된다. 제1회째의 리드 데이타 전송 사이클 Ct. 1에서는 이 로우 어드레스 스트로브 신호 RAS의 하강에 앞서서, 라이트 인에이블 신호 WE가 고레벨로 되어 데이타 전송 제어 신호 DT/OE가 저레벨로됨과 동시에, 초기 모드 신호 DSF가 저레벨로 된다. 또 외부 단자 A0∼Ai에는 X어드레스 신호 AX0∼AXi로서 선택해야 할 워드선의 로우 어드레스 r1이 공급된다.

이 이중 포트 메모리에서는 로우 어드레스 스트로브 신호 RAS의 하강 에지에 있어서 초기 모드 신호 DSF가 저레벨로 되어 있는 것 때문에 리드 데이타 전송 사이클 Ct. 1이 전송 인에이블 신호 QSF의 상태에 관계없이 무조건 수리된다. 이것에 의해, 우선 타이밍 제어 회로 TC내의 소정의 제어용 플립플롭이 제3도에 점선으로 도시되는 것과 같이 일제히 리세트되어 이중 포트 메모리의 내부 상태가 초기화 된다.

이 이중 포트 메모리에서는 로우 어드레스 스트로브 신호 RAS 의 하강에 의해서 도시되지 않는 타이밍 신호 øar이 일시적으로 고레벨로 된다. 이때, 내부 제어 신호 ref는 저레벨로 된다. 이것에 의해, X어드레스 신호 AX0∼AXi가 로우 어드레스 버퍼 RADB에 페치되고, 상보 내부 어드레스 신호 ax0∼axi로서 로우 어드레스 디코더 RD에 공급되어 디코드된다. 또, 상기 타이밍 신로 øar에 약간 늦어서 타이밍 신호 øx가 고레벨로 되고, 로우 어드레스 r1에 대응하는 워드선 Wr1이 고레벨의 선택 상태로 된다.

그리고, 상기 타이밍 신호 øx에 약간 늦어서 도시되지 않는 타이밍 신호 øpa가 고레벨로 되어 선택된 워드선 Wr1에 결합되는 n+1개의 메모리셀에서 출력되는 미소한 리드 신호가 센스엠프 SA1의 대응하는 단위 회로에 의해서 각각 증폭된다. 센스앰프 SA1에 의한 증폭 동작이 종료하는 타이밍에서 데이타 전송용의 타이밍 신호 øtra가 일시적으로 고레벨로 된다. 이것에 의해, 메모리 어레이 M-ARY1의 상보 데이타선 D0·D0∼Dn·Dn에 출력되어 센스앰프 SA1대응하는 단위 회로에 의해서 증폭된 리드 데이타가 데이타 레지스터 DRA1의 대응하는 비트의 플립플롭 FF1∼FF2에 페치되어 유지된다.

다음에, 칼럼 어드레스 스트로브 신호 CAS가 고레벨에서 저레벨로 변화된다. 또, 이 럼 어드레스 스트로브 신호 CAS의 하강 변화에 앞서서, 외부 단자 A0∼Ai에는 Y어드레스 신호 AY0∼AYi로서 선두 칼럼 어드레스 c1이 공급된다.

이 이중 포트 메모리에서는 칼럼 어드레스 스트로브 신호 CAS가 저레벨로 되는 것에 의해서 도시되지 않는 타이밍 신호 øac가 일시적으로 고레벨로 된다. 이것에 의해 Y어드레스 신호 AY1∼AYi가 칼럼 어드레스 버퍼 CADB에 페치되어 유지된다. 또, 칼럼 어드레스 스트로브 신호 CAS의 하강 에지에 있어서 데이타 전송 제어 신호 DT/OE가 저레벨로 되는 것 때문에, 상보 내부 어드레스 신호 ay0∼ayi는 시리얼 엑세스 포트용 칼럼 어드레스 디코더 SCD에 보애져 디코드된다. 이 타이밍 신호 øac에 약간 늦어서 타이밍 신호 øys 및 øps가 동시에 일시적으로 고레벨로 되고, 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD에서 어드래치 AL을 거쳐서 포인터 PNT의 선두 칼럼 어드레스 c1에 대응하는 비트에 논리 ˝1˝의 시프트 신호가 세트된다.

다음에, 로우 어드레스 스트로브 신호 RAS가 고레벨로 되돌려져 소정의 시간을 두고 시리얼 클럭 신호 SC가 공급된다.

이 이중 포트 메모리에서는 로우 어드레스 스트로브 신호 RAS의 상승에 의해서 1회째의 시리얼 출력 모드의 리드 데이타 전송 사이클 Ct. 1이 종결됨과 동시에, 내부 제어 신호 drea 및 타이밍 신호øsr이 함께 고레벨로 된다. 이것에 의해 데이타 레지스터 DR1A의 각 비트가 데이터 셀렉터 DSL1의 대응하는 스위치 M0SFET에 접속됨과 동시에, 시리얼 입출력 회로 SIO가 동작 상태로 된다. 이 때문에, 선두 칼럼 어드레스에 대응하는 리드 데이타가 시리얼 입출력용 상보 공통 데이타선 CDS1을 거쳐서 시리얼 입출력 회로 SIO내의 데이타 버퍼에 페치된다. 또 로우 어드레스 스트로브 신호 RAS의 상승에 의해서 전송 인에이블 신호 QSF가 고레벨로 되고, 이중 포트 메모리가 다음의 리드 데이타 전송사이클을 받아들일 수 있는 상태에 있는 것이 외부의 장치에 표시된다. 이후 연속해서 행하여지는 시리얼 출력 모드에 있어서 초기 모드 신호 DSF는 고레벨로 되며, 리드 데이타 전송 사이클은 전송 인에이블 신호 QSF가 고레벨로 될 때 한하여 이중 포트 메모리에 수리된다.

이중 포트 메모리에서는 다시 시리얼 클럭 신호 SC에 동기해서 타이밍 신호 øc가 형성되고, 이 타이밍 신호 øc의 최초의 상승 에지에 있어서, 최초의 리드 데이타, 즉 워드선 Wr1의 칼럼 어드레스 c1에 대응하는 메모리셀의 리드 데이타(r1·c1)이 시리얼 입출력 회로 SIO의 데이타 래치에 페치되어 시리얼 입출력 단자 SIO1에서 송출된다. 이하, 타이밍 신호 øc의 하강 에지에 동기해서 포인터 PNT내의 시프트 신호가 시프트되어 데이타 레지스터 DRA1의 각 비트가 순차 시리얼 입출력용 상보 공통 데이타선 CDS1에 접속된다. 또 데이타 레지스터 DRA1의 각 비트에서 출력되는 리드 데이타는 타이밍 신호 øc의 상승 에지에 동기해서 시리얼 입출력 회로 SIO의 데이타 래치에 페치된다. 이것에 의해 시리얼 입출력 단자 SIO1에는 후에 계속하는 메모리셀의 리드 데이타(r1·c1+1) 내지 (r1·n)이 차례로 송출된다.

1회째의 시리얼 출력 모드에 이어서의 리드 데이타의 시리얼 출력 동작이 행하여지고 있는 동안에 전송 인에이블 신호 QSF가 고레벨로 되는 것에 의해, 로우 어드레스 스트로브 신호 RAS가 저레벨로 된고, 2회째의 시리얼 출력모드를 지시하기 위한 히드 데이타 전송 사이클 Ct. 2가 개시된다. 로우 어드레스 스트로브 신호 RAS의 하강에 앞서서 데이타 전송 제어 신호 DT/OF가 저레벨로 되어 외부 단자 A0·Ai에는 2회째의 선택해야할 워드선의 로우 어드레스 r2가 공급된다.

이중 포트 메모리에서는 로우 어드레스 스트로브 신호 RAS의 하강에 의해서, 우선 전송 인에이블 신호 QSF가 저레벨로 된다. 이 전송 인에이블 신호 QSF는 1회째의 시리얼 출력 모드가 종료하기까지 저레벨로 되고, 이 동안 새로운 리드 데이타 전송 사이클은 수리되지 않는다. 이중 포트 메모리에서는 다시 1회째의 리드 데이터 전송 사이클 Ct. 1과 마찬가지로 워드선 선태 동작이 진행되며, 워드선 Wr2에 결합되는 n+1개의 메모리셀의 기억 데이타에 따른 리드 신호가 센스 앰프 SA1의 대응하는 단위 회로에 의해서 증폭된다. 이 증폭 동작이 종료하는 시점에서 데이타 전송용 타이밍 신호 øtrb가 일시적으로 고레벨로 되고, 센스앰프 SA1에 의해서 증폭된 n+1비트의 리드 신호가 또하나의 데이타 레지스터 DRB1에 페치된다.

다음에, 칼럼 어드레스 스트로브 신호 CAS가 고레벨에서 저레벨로 변화된다. 또, 이 칼럼 어드레스 스트로브 신호 CAS의 하강 변화에 앞서서 외부 단자 A0∼Ai에는 선두 칼럼 어드레스 c2가 공급된다.

이중 포트 메모리에서는 칼럼 어드레스 스트로브 신호 CAS의 하강에 의해서, 선두 칼럼 어드레스 c2가 칼럼 어드레스 버퍼 CADB에 입력하고, 시리얼 액세스 포트용 칼럼 어드레스 티코더 SCD에 의해 디코드 된다. 이 디코드 동작이 종료하는 시점에서 타이밍 신호 øys만이 일시적으로 고레벨로 되고, 어드레스 래치 AL의 선두 칼럼 어드레스 c2에 대응하는 비트에 고레벨의 선택 신호가 입력되어 유지된다. 이 선택 신호는 다음의 데이타 전송 사이클에 있어서 칼럼 어드레스 스트로브 신호 CAS가 저레벨로 되고, 새로운 칼럼 어드레스가 디코드된후, 상기 타이밍 신호 ys가 재차 일시적으로 고레벨로 될 때까지 어드레스 래치 AL에 유지된다. 이것에 의해 어드레스 래치 AL은 다음의 데이타 전송 사이클에 있어서 선두 칼럼 어드레스가 변경되지 않았을 경우에, 선두 칼럼 어드레스를 위한 레지스터로서 기능한다.

다음에, 로우 어드레스 스트로브 신호 RAS, 칼럼 어드레스 스트로브 신호 CAS 및 데이타 전송 제어 신호 DT/OE가 고레벨로 되돌려져, 이중 포트 메모리는 2회째의 시리얼 출력 모드를 의한 리드 데이타 전송 사이클 Ct. 2를 종결한다. 이 리드 데이타 전송 사이클 Ct. 2의 동안에 1회째의 시리얼 출력모드에 관한 리드 데이타의 시리얼 출력 동작은 정지되는 일이 없이 계속된다.

1회째의 시리얼 출력 모드에 있어서의 시리얼 출력 동작이 진행하여 데이타 레지스터 DRA1의 최종 칼럼 어드레스 n에 대응하는 비트가 선택되면, 포인터 PNT의 최종 비트의 출력 신호 als가 고레벨로 된다. 이 때문에, 시리얼 클럭 신호 SC의 다음의 하강에지에 동기해서 타이밍 신호 øps가 일시적으로 고레벨로 된다. 또, 내부 제어 신호 drea가 저레벨로 되고, 개신에 소정의 지명시간을 경과한 후, 내부 제어 신호 dreb가 고레벨로 된다. 이것에 의해 어드레스 래치 AL에 유지되는 고레벨의 선택 신호가 논리 ˝1˝의 시프트 신호로서 포인터 PNT의 대응하는 비트에 세트되고, 선두 칼럼 어드레스 c2에 대응하는 데이타 레지스터 선택 신호가 택일적으로 고레벨로 된다. 또, 데이타 레지스터 DRA1의 스위치 MOSFET Q5∼Q8이 오프 상태로 됨과 동시에 데이타 레지스터 DRB1의 스위치 MOSFET Q13∼Q16이 일제히 온상태로 되어 데이타 레지스터 DRB1의 각 비트가 데이타 셀렉터 DSL1의 대응하는 스위치 MOSFET에 접속된다. 이 때문에, 데이타 레지스터 DRB1에 유지되는 리드 데이타중 선두 칼럼 어드레스 c2에 대응하는 리드 데이타가 시리얼 입출력용 상보 공통 데이타선 CDS1을 거쳐서 시리얼 입출력 회로 SIO내의 데이타 버퍼에 페치된다. 그리고, 이중 포트 메모리에서는 타이밍 신호 øps의 하강에지에 있어서 전송 인에이블 신호 QSF가고레벨로 되고, 이중 포트 메모리가 다음의 리드 데이타 전송 사이클을 받아들일 수 있는 상태인 것이 외부의 장치에 표시된다.

이중 포트 메모리에서는 계속 공급되는 시리얼 클럭 신호 SC에 의해서 형성되는 타이밍 신호 øc의 다음의 상승 에지에 있어서, 2회째 시리얼 출력 모드에 있어서의 최초의 리드 데이터 즉 워드선 Wr2의 칼럼 어드레스 c2에 대응하는 메모리셀의 리드 데이터(r2·c2)가 시리얼 입출력 회로 SIO의 데이타 래치에 페치되어 시리얼 입출력 단자 SIO1에서 송출된다. 이하, 타이밍 신호 øc의 하강 에지에 동기해서 포인터 PNT내의 시프트 신호가 시프트되고, 데이타 레지스터 DRB1의 각 비트가 순차 시리얼 입출력용 상보 공통 데이타선 CDS1에 접속된다. 또, 데이타 레지스터 DRB1의 각 비트에서 출력되는 리드 데이타는 타이밍 신호 øc의 상승에지에 동기해서 시리얼 입출력 회로 SIO의 데이타 래치에 페치된다. 이것에 의해, 시리얼 입출력 단자 SIO1에는 후에 계속하는 메모리셀의 리드 데이타(r2·c2+1) 내지 (r2+n)이 순차 송출된다.

전송 인에이블 신호 QSF가 고레벨로 되는 것에 의해 로우 어드레스 스트로브 신호 RAS가 저레벨로 변화되면, 3회째의 시리얼 출력모드를 지시하기 위한 리드 데이타 전송 사이클 Ct. 3이 개시된다. 로우 어드레스 스트로브 신호 RAS의 하강에 앞서서 데이타 전송 제어 신호 DT/OE가 저레벨로 되고, 외부 단자 A0∼Ai에는 3회째에 선택해야할 워드선의 로우 어드레스 r3이 공급된다.

이 이중 포트 메모리에서는 로우 어드레스 스트로브 신호 RAS의 하강 에지에서 이번회의 시리얼 출력 모드가 종료할 때까지의 동안에 전송 인에이블 신호 QSF가 저레벨로 되고, 새로운 리드 전송 사이클의 받아들이는 것이 금지된다. 그리고, 전회까지의 리드 데이타 전송 사이클과 마찬가지로 워드선의 선택 동작이 행하여져, 워드선 Wr3에 결합되는 n+1개의 메모리셀의 리드 데이타가 센스앰프 SA1에 의해서 증폭된다. 이 증폭 동작이 종료하는 시점에서 데이타가 1회째의 시리얼 출력 동작에 사용된 데이타 레지스터 DRA1에 페지된다.

다음에 칼럼 어드레스 스트로브 신호 CAS가 고레벨에서 저레벨로 변화되는 것에 의해, 외부 단자 A0∼Ai를 거쳐서 공급되는 선두칼럼 어드레스 c3이 페치되어 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD에 의해서 디코드된다. 그리고 타이밍 신호 øys만이 일시적으로 고레벨로 되고, 어드레스 래치 AL의 선두 칼럼 어드레스 c3에 대응하는 비트에 고레벨의 선택 신호가 입력되어 유지된다.

로우 어드레스 스트로브 신호 RAS, 칼럼 어드레스 스트로브 신호 CAS 및 데이타 전송 제어 신호 DT/OE가 고레벨로 되돌려지면, 이중 포트 메모리는 리드 데이타 전송 사이클 Ct.2를 종결한다.

2회째의 시리얼 출력 모드에 있어서의 기억 데이타의 시리얼 출력 동작이 진행하여 최종 칼럼 어드레스 n에 도달하면, 포인터 PNT의 최종 비트의 출력 신호 als가 고레벨로 된다. 이것에 의해, 타이밍 신호 øps가 일시적으로 고레벨로 되며, 어드레스 래치 AL에 유지되는 선택 신호에 의해서, 포인터 PNT의 대응하는 비트에 논리 ˝1˝의 출력 신호가 세트된다. 또, 내부 제어 신호 dreb가 저레벨로 되고, 대신에 소정의 지연 시간을 경과한 후 내부 제어 신호 drea가 고레벨로 되어서, 데이타 레지스터 DRA1의 각 비트가 데이타 셀렉터 DSL1의 대응하는 스위치 MOSFET에 접속된다. 이 때문에 데이타 레지스터 DRA1에 유지되는 리드 데이타중 선두 칼럼 어드레스 c3에 대응하는 리드 데이타가 시리얼 입출력용 상보 공통 데이타선 CDS1을 거쳐서 시리얼 입출력 회로 SIO내의 데이타 버퍼에 페치된다. 그리고, 타이밍 신호øps의 하강 에지에 있어서 전송 인에이블 신호 QSF가 고레벨로 되고, 이중 포트 메모리가 다음의 리드 데이타 전송 사이클을 받아들일 수 있는 상태인 것이 외부의 장치에 표시된다.

이 이중 포트 메모리에서는 이하, 계속 공급되는 시리얼 클럭 신호 SC에 따라서 타이밍 신호 øc가 형성되고, 이 타이밍 신호 øc의 하강 에지에 동기해서 포인터 PNT내의 시프트 신호가 시프트되고, 또 이 타이밍 신호 øc의 상승 에지에 동기해서 리드 데이타(r3·c3) 내지 (r3·n)이 순차 시리얼 입출력 단자 SIO1에서 송출된다.

이후, 이중 포트 메모리에서는 마찬가지의 시리얼 출력 모드가 반복 실행되고, 예를들면 CRT 디스플레이를 위한 일련의 화상 데이타가 형성된다. 또, 이상의 설명에서 이해할 수 있는 바와 같이, 시리얼 출력 모드를 지시하기 위한 리드 데이타 전송 사이클은 데이타 레지스터 DRA1 또는 DRB1의 한쪽 또는 양쪽이 비어 있는 상태일때에 받아들여진다. 전송 인에이블 신호 QSF는 이 리드 데이타 전송 사이클이 수리된 시점에서 저레벨로 되고, 전회의 시리얼 출력 동작이 종료한 시점, 즉 칼럼 어드레스가 최종 칼럼 어드레스 n으로된 시점에서 고레벨로 된다. 따라서 이 전송 인에이블 신호 QSF는 이중 포트 메모리의 외부에 마련되는 처리 장치 등에 대해서 시리얼 출력 동작의 워드선 전환 타이밍을 표시하는 동기 신호로서 이용할 수 있다.

한편, 이중 포트 메모리의 시리얼 입력 모드의 경우, 우선 한쪽의 데이타 레지스터를 거쳐서 라이트 데이타의 시리얼 입력 동작을 행한 후, 계속 다른쪽의 데이타 레지스터를 거쳐서 다음의 시리얼 입력 모드를 위한 시리얼 입력 동작을 행한다. 이 시리얼 입력 동작이 행하여지고 있는 동안에, 전회의 시리얼 입력 모드를 위한 라이트 데이타 전송 사이클이 수리되고, 한쪽의 데이타 레지스터에 유지되는 라이트 데이타가 선택된 워드선에 결합되는 여러개의 메모리셀에 일제히 입력된다. 또, 이 라이트 데이타 전송 사이클에서는 동시에 다음 다음회의 시리얼 입력 모드의 선두 칼럼 어드레스가 입력되고, 어드레스 래치 AL의 상기 선두 칼럼 어드레스에 대응하는 비트에 고레벨의 선택 신호가 유지된다.

또, 이 실시예의 이중 포트 메모리에서의 상기와 같은 시리얼 출력 모드와 시리얼 입력 모드를 임의의 순서로 반복하는 것도 가능하다. 이 때문에 이 실시예의 이중 포트 메모리의 타이밍 제어회로 TC에는 2조의 데이타 레지스터에 대응해서 도시되지 않는 2개의 제어 플립플롭이 마련되고, 이들의 제어 플립플롭을 각 리드데이타 전송 사이클 또는 라이트 데이타 전송 사이클의 개시 시점에서 전이시키는 것에 의해서, 상기의 내부 제어 신호 drea, dreb 및 데이타 전송용 타이밍 신호 øtra, øtrb의 전환 제어가 행하여 진다.

이상과 같이, 이 실시예의 이중 포트 메모리에는 각 메모리 어레이에 대응해서 2조의 데이타 레지스터 DRA1∼DRA4 및 DRB1∼DRB4가 마련된다. 이들의 데이타 레지스터는 소정의 제어순서에 따라서 교대로 시리얼 입출력 동작이 행하여지고 있는 동안에, 다른쪽의 데이타 레지스터를 거쳐서 리드 데이타 또는 라이트 데이타의 패라럴 전송 사이클은 행할 수 있다. 따라서 시리얼 입출력 모드를 지시하기 위한 리드 데이타 전송 사이클 또는 라이트 데이타 전송 사이클을 전회의 시리얼 입출력 모드의 시리얼 입출력 동작이 행하여지는 비교적 긴 시간내에 임의의 타이밍으로 실행하면 좋고, 이중 포트 메모리의 칼럼 어드레스를 괸리할 필요도 없다. 이 때문에, 비교적 용이하게 시스템의 데이타 전송 속도를 고속화할 수 있음과 동시에 시스템 구성을 간략화하여 그의 저코스트화를 도모할 수 있는 것이다.

이상의 본 실시예의 명시된 바와 같이, 본 발명을 이중 포트 메모리등의 반도체 기억 장치에 적용한 경우, 다음과 같은 효과가 얻어진다.

즉, (1) 이중 포트 메모리에 2조의 데이타 레지스터를 마련하는 것에 의해, 한쪽의 데이타 레지스터를 거쳐서 기억 데이타의 시리얼 입출력 동작이 행하여지고 있는 동안에 다른쪽의 데이타 레지스터와 선택된 워드선에 결합되는 여러개의 메리셀과의 사이에서 기억 데이타의 패라럴 전송을 행할 수 있다는 효과가 얻어진다.

(2) 2개의 데이타 레지스터의 적어도 한쪽이 비어 있는 상태에 있으며 이중 포트 메모리가 또 시리얼 입출력 모드를 받아들일 수 있는 것을 나타내기 위한 전송 인에이블 신호를 마련하는 것으로 이중 포트 메모리의 외부에 마련되는 처리 장치 등에 대해서 이중 포트 메모리의 동작 상태를 표시할 수 있음과 동시에 이 전송 인에이블 신호를 최종 칼럼 어드레스에 있어서 천이시키는 것에 의해서 전송 인에이블 신호를 이중 포트 메모리와 외부의 처리장치 등과의 상이의 동기 신호로서 이용할 수 있다는 효과가 얻어진다.

(3) 이중 포트 메모리에 소정의 제어 신호(초기 모드 신호DSF)에 따라서 전송 인에이블 신호의 상태에 관계없이 데이타 전송 사이클을 받아들여 그 내부 동작을 초기화하는 기능을 갖게 하는 것으로 전원 투입시나 시리얼 클럭신호 중단후에 있어서의 이중 포트 메모리의 동작을 초기화하여 동작의 정상화를 도모할 수 있다는 효과가 얻어진다.

(4) 시리얼 입출력 모드의 최종 칼럼 어드레스를 상보 데이타선의 최종 칼럼 어드레스로 하고, 포인터의 최종 비트의 출력 신호를 시리얼 입출력 동작의 최종 칼럼 어드레스 검출 신호로서 사용하는 것으로 이중 포트 메모리의 칼럼 어드레스 카운터 회로 등을 생략할 수 있어, 그 구성을 간략화할 수 있다는 효과가 얻어진다.

(5) 상기 (1)항∼(4)항에 의해, 이중 포트 메모리의 외부에 마련되는 처리 장치 등은 이중 포트 메모리에 대하여, 전회의 시리얼 입출력 동작이 행하여지고 있는 동안의 임의의 타이밍에서 다음의 시리얼 입출력 모드를 위한 데이타 전송 사이클을 실행할 수 있으므로, 시스템의 데이타 전송 속도를 고속화하여 그 처리 능력을 향상할 수 있다는 효과가 얻어진다.

(6) 상기 (1)항∼(4)항에 의해, 이중 포트 메모리의 외부에 예를들면 칼럼 어드레스를 계수하기 위한 카운터 회로 등이 불필요하게 되어 이중 포트 메모리의 외부에 마련되는 처리 장치 등의 구성을 간략화하여, 시스템의 저코스트화를 도모할 수 있다는 효과가 얻어진다.

이상 본 발명에 의해서 이루어진 발명은 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다. 예를 들면, 제1도의 실시예에서는 데이타 레지스터 DRA1 또는 DRB1을 선택적으로 데이타 셀렉터 DSL1에 접속하는 것으로 데이타 레지스터를 선택하고 있지만, 데이타 레지스터 DRA1 및 DRB1에 대해서 각각 데이타 셀렉터를 마련하여 택일적으로 동작시키도록 하여도 좋다. 또, 이 경우, 시리얼 입출력용 상보 공통 데이타선을 각각의 데이타 셀렉터에 대응해서 2조 마련하여 시리얼 입출력 회로 SIO에 있어서 택일적으로 기억 데이타를 전달하도록 하여도 좋다. 데이타 레지스터 DRA1 및 DRB1을 구성하는 플립플롭은 다이나믹형의 래치라도 좋다. 제2도에 도시되는 이중포트 메모리는 1조 또는 8조 이상의 메모리 어레이에 의해서 구성되는 것이라도 좋고, 랜덤 엑세스 포트는 마련되지 않아도 좋다. 또, 포인터 PNT, 어드레스 래치 AL 및 시리얼 액세스 포트용 칼럼 어드레스 디코더 SCD로 되는 칼럼계 선택 회로는, 에를들면 칼럼 어드레스를 계수하기 위한 바이너리 카운터 회로와 이것을 디코드하는 어드레스 디코더에 의해서 구성되는 것이라도 좋다. 그리고, 마찬가지의 어드레스 카운터를 로우계에도 마련하여 이중 포트 메모리내에 있어서 워드선을 자율적으로 순차 지정할 수 있도록 하여도 좋다.

다음에, 본 발명을 적용하는 것이 가능한 이중 포트 RAM의 다른 실시예를 설명한다.

본 실시예의 개요를 간단히 설명하면 다음과 같다. 즉 한쌍의 메모리 어레이에서의 기억 정보를 선택적으로 받아서 센스 동작을 행하는 공유형 센스 방식의 다이나믹형 RAM에 있어서, 상기 한쪽의 메모리 어레이의 데이타선에 상기 양메모리 어레이에 대해서 공통으로 사용하는 시리얼 입출력 회로를 배치한다.

상기한 구성에 의하면, 1개의 시리얼 입출력 회로에 대해서 좌우 대칭적으로 2조의 메모리 어레이 및 공유형 센스 앰프를 배치할 수 있으므로 RAM의 고집적화가 실현될 수 있다.

제7도에는 상기 1실시예의 블럭도가 도시되어 있다. 동일 도면에 있어서의 메모리 어레이나 센스 앰프 및 칼럼 디코더 등의 주요한 각 회로 블럭은 반도체칩에 의해서, 특히 제한되지 않지만, 1개의 단결정 실리콘으로 되는 것과 같은 반도체 기판상에 형성된다.

이 실시예는 공유 센스 방식을 채용함과 동시에 시리얼 입출력 기능을 부가한 다이나믹형 RAM에 향해지고 있다. RAM을 구성하는 여러가지의 회로는 다음의 설명에서 명백하게 되는 바와 같이, 타이밍 제어 회로 TC에서 각각 발생되는 여러가지의 타이밍 신호에 의해서 각각의 동작이 제어된다. 그러나 제7도에 있어서는, 도면이 복잡하게 되는 것을 방지하기 위해서 타이밍 제어 회로 TC와 여러가지의 회로와의 사이에 마련되어야할 신호선은 생략되어 있다.

이 실시예의 다이나믹형 RAM은, 특히 제한되지 않지만, 8개의 메모리 어레이 M1 내지 M8을 갖는다. 메모리 어레이 M1 내지 M8의 각각은 폴디드 비트선(데이타선) 방식을 갖고 구성된다.

그러기 때문에, 각 메모리 어레이 M1 내지 M8은 각각 쌍으로 되어야할 여러개의 데이타선, 즉 여러개의 상보 데이타선과 각각의 데이타 입출력 단자가 각각에 대응된 데이타선에 결합되는 여러개의 다이나믹형 메모리셀과 각각 다이나믹형 메모리셀의 선택 단자가 결합되는 여러개의 워드선을 갖는다.데이타선은 제7도에 있어서의 도시되어 있지 않지만, 동일 도면의 가로 방향으로 연장된다. 워드선은 동일 도면의 세로 방향으로 연장된다.

메모리 어레이 M1과M2,M3과M4의 각각의 상호 및 메모리어레이 M5와M6,M7과M8의 상호는 각각 쌍으로 되어 있다. 이 실시예에 따르면, 쌍의 메모리 어레이의 각각의 데이타선은 서로 실질적으로 같은 데이타선 용량을 갖도록 된다. 데이타선 용량을 서로 실질적으로 길게 하기 위해, 특히 제한되지는 않지만, 메모리어레이 M1과M2 내지 M7과 M8의 상호는 서로 같은 구성, 즉 서로 같은 수의 데이타선, 메모리셀 및 워드선을 갖도록 된다.

쌍의 메모리 어레이 M1과 M2의 사이에는 이들의 메모리 어레이에 의해서 선택적으로 이용되는 센스 앰프(공유형 센스 앰프) SA가 마련되어 있다. 또, 이 센스 앰프 SA가 배치되는 반도체 영역에는 상기 2개의 메모리 어레이 M1과 M2에 의해서 선택적으로 이용되는 랜덤 입출력용의 칼럼 스위치 CW 및 입출력선 I/O가 배치된다. 다른 쌍으로 된 메모리 어레이 M3과 M4, M5와 M6 및 M7과 M8의 사이에도 상기와 마찬가지의 구성의 센스 앰프 SA, 칼럼 스위치 CW 및 입출력선 I/O가 각각 배치된다.

상기 메모리 어레이 M1과 그것에 대응한 센스 앰프 SA의 사이에는 그들의 상호를 선택적으로 결합시키기 위한 스위치 회로 S1이 마련되고, 마찬가지로 메모리 어레이 M2와 상기 센스 앰프 SA와의 사이에는 그들의 상호를 선택적으로 결합시키기 위한 스위치 회로 S2가 마련되어 있다. 다른쌍의 메모리 어레이 M3과 M4, M5와M6 및 M7과 M8과, 각각에 대응한 센스 앰프 SA의 사이에도, 상기와 마찬가지의 스위치 회로 S3과 S4, S5와 S6 및 S7과 S8이 마련되어 있다.

상기 쌍으로 된 스위치 회로 S1과 S2 내지 S7과 S8은 센스앰프 SA가 동작을 게시할 때에는 원칙적으로서 후에 기술하는 것과 같이 로우계의 타이밍 신호에 의해서 상보적으로 스위치 제어된다. 1개의 센스 앰프 SA에 대응된 2개의 스위치 회로 S1과 S2는 원칙적으로 메모리의 액세스의 개시에 있어서, 그 한쪽이 오프상태로 된다. 이것에 의해서, 1쌍의 메모리 어레이 M1과 M2중의 한쪽이 센스 앰프 SA에서 떨어지고, 다른쪽이 센스 앰프 SA와 결합된 상태로 된다. 바꾸어 말하면, 한쪽의 메모리 어레이에 있어서의 각 쌍의 데이타선이 센스 앰프 SA에서 떨어지고, 다른쪽의 메모리어레이에 있어서의 각 쌍의 데이타선이 센스 앰프 SA에 결합된 상태로 된다. 이것은 다른 메모리 어레이 M3 과 M4 내지 M7과M8에 대응한 센스 앰프 SA 및 스위치 회로 S3과 S4 내지 S7과 S8과의 관계에 있어서도 마찬가지이다.

상기 각 센스 앰프 SA는 후에 기술하는 것과 같은 로우계 타이밍 신호에 의해서 각각의 동작이 제어된다.

또, 제 7도의 회로 블럭으로서의 센스앰프 SA에는 후에 기술하는 것과 더미셀 및 액티브 리스토어 회로 등이 포함되어 있는 것이다. 또 특히 제한되지 않지만, 각 메모리 어레이 M1 내지 M8에는 프리차지 회로가 마련되는 것이다.

도시하는 RAM은 각 메모리 어레이에 있어서의 여러개의 메모리셀중의 바라는 메모리셀 및 여러개의 더미셀중의 바라는 더미셀을 선택하기 위한 어드레스 선택 회로룰 갖는다. 어드레스 선택 회로는 로우 어드레스 버퍼 R-ADB, 칼럼 어드레스 버퍼 C-ADB, 로우 어드레스 출력 회로 R-DRV, 칼럼 어드레스 출력 회로 C-DRV, 로우 어드레스 디코더 RDCR1 내지 RDCR8, 칼럼 어드레스 디코더 CDCR1,DEC2 및 상기 센스 앰프 SA에 대응해서 마련되는 칼럼 스위치 회로 CW 등으로 구성된다.

어드레스 선택 회로를 구성하는 각 회로는 각각의 동작이 타이밍 제어 회로 TC에서 발생되는 타이밍 신호에 의해서 제어된다.

로우 및 칼럼 어드레스 버퍼 R, C-ADB의 입력 단자가 결합된 RAM의 여러개로 되는 외부 단자에는 어드레스 멀티 플렉스 방식에 따라서 여러개 비트로 되는 외부 로우 어드레스 신호 AX 및 칼럼 어드레스 신호 AY가 시분할적으로 공급된다.

로우 어드레스 버퍼 R-ADB는 로우 어드레스 스트로브 신호 RAS의 발생에 동기해서 어드레스 신호 AX의 페치 제어를 위한 타이밍 신호가 타이밍 제어 회로 TC에서 발생되면, 그것에 응답해서 외부 로우 어드레스 신호 AX를 페치한다. 그 결과로서 로우 어드레스 디코더 RDCR1 내지 RDCR8에 공급되어야 할 로우계의 내부 상보 어드레스 신호가 어드레스 버퍼 R-ADB에서 어드레스 출력회로 R-DRV를 거쳐서 출력된다. 칼럼 어드레스 버퍼 C-ADB는 칼럼 어드레스 스트로브 신호 CAS의 발생에 동기해서 타이밍 제어 회로 TC에서 마찬가지의 타이밍 신호가 발생되면, 그것에 응답해서 외부 칼럼 어드레스 신호 AY를 페치하여 어드레스 출력 회로 C-DRV를 거쳐서 칼럼 어드레스 디코더 CDCRD1,DEC2에 공급되어야할 칼럼계의 내부 상보 어드레스 신호를 출력한다.

로우 어드레스 디코더 RDCR1 내지 RDCR8은 제7도에 있어서 메모리 어레이 M1 내지 M8의 아래쪽에 배치되고, 각각의 출력단자가 대응하는 메모리 어레이의 워드선에 결합되어 있다. 이들 로우 어드레스 디코더 RDCR1 내지 RDCR8은 각각의 동작이 타이밍 제어 회로 TC에서 발생되는 워드선 선택 타이밍 신호에 의해서 제어되고, 그 타이밍 신호에 동기해서 워드선 선택 신호 및 더미 워드선 선택 신호를 출력한다.

따라서, 각 메모리 어레이 M1 내지 M8의 워드선은 로우 어드레스 디코더 RDCR1 내지 RDCR8에 의해서 형성된 워드선 선택 신호가 각각 공급되는 것에 의해서 선택된다. 이 경우, 로우 어드레스 디코더 RDCR1과 RDCR2 내지 RDCR7과 RDCR8이 적당한 구성으로 되는 것에 의해서, 쌍으로 되는 것에 의해서, 쌍으로 되는 메모리 어레이 M1과 M2 내지 M7과 M8중의 홀수번째의 메모리 어레이 M1 내지 M7의 하나의 워드선이 선택될 때에는 짝수번째의 메모리 어레이 M2 내지 M8의 워드선은 모두 비선택 상태로 되고, 반대로 짝수번째의 메모리 어레이 M2 내지 M8의 하나의 워드선이 선택될 때에는 홀수번째의 메모리 어레이 M1 내지 M7의 워드선은 모두 비선택 상태로 된다.

칼럼 어드레스 디코더 CDCR1은 타이밍 제어 회로 TC에서 출력되는 데이타선 선택 타이밍 신호 또는 칼럼 선택 타이밍 신호에 의해서 그 동작이 제어되고, 그 타이밍 신호에 동기해서 데이타선 선택 신호 또는 칼럼 선택 신호를 출력한다. 칼럼 어드레스 디코더 CDCR1은 도시하는 것과 같이 메모리 매트의 중앙에 배치되어 있다. 따라서 칼럼 어드레스 디코더 CDCR1의 출력선, 즉 데이타선 선택선은 좌측의 메모리 어레이 M4와 M3과 M2 및 우측의 메모리 어레이 M5와 M6과 M7상에 연장되어 칼럼 스위치 회로 CW에 결합되어 있다. 또, 상기 칼럼 어드레스 디코더 CDCR1의 출력선은 후에 기술하는 바와 같은 시리얼 입출력 회로 SAM1과 SAM2에 있어서의 시리얼 입출력을 위한 선두 어드레스를 지정하는 포인터에도 결합되는 것이다. 칼럼 어드레스 디코더 CDCR1은 각 데이타선 선택선에 각각 출력을 부여하는 여러개의 단위 회로로 이루어진다.

상기 공유형 센스 앰프 SA와 함께 배치되는 칼럼 스위치 회로 CW는 메모리 어레이 M1과 M2 내지 M7과 M8에 각각 대응해서 마련되는 랜덤 입출력용의 입출력선 I/O와 센스 앰프 SA의 입출력 단자와의 사이에 마련되고, 각각 칼럼 어드레스 디코더 CDCR1에 의해서 형성된 데이타선 선택 신호가 공통으로 공급된다. 즉, 상기 각 칼럼 스위치 회로 CW는 상기 칼럼 어드레스 디코더 CDCR1에 의해서 형성된 선택 신호를 받아서 상기 센스 앰프 SA의 입출력 단자와 도시하지 않지만 세로 방향으로 주행하는 입출력선 I/O를 각각 결합시킨다.

여기에서 칼럼 어드레스 디코더 CDCR1을 구성하는 단위 회로는, 그것이 반도체 집적 회로 기술에 따라서 반도체 기판상에 형성되 있을 때 비교적 큰 피치를 갖도록 된다. 이 실시예에 따르면, 칼럼 스위치 회로 CW의 각각은 특히 제한되지 않지만, 상기 칼럼 어드레스 디코더 회로 CDCR1을 구성하는 단위 회로이 실현 가능한 피치를 고려해서 하나의 데이타선 선택 신호에 따라서 서로 인접하는 4쌍의 상보 데이타선을 4쌍의 상보 공통 데이타선에 각각 동시에 결합시키도록 구성된다. 이것에 의해, 칼럼 어드레스 디코더 CDCR1의 각 단위 회로는 그 피치가 합계 8개의 데이타선으로 되는 피치와 일치시키게 된다. 이 구성의 경우, 합계로 16비트의 신호, 즉 메모리 어레이 M1 또는 M2의 4비트 신호, 메모리 어레이 M3 또는 M4의 4비트신호, 메모리 어레이 M5 또는 M6의 4비트 신호 및 메모리 어레이 M7가 M8의 4비트 신호가 칼럼 어드레스 디코더 CDCR1과 칼럼 스위치 회로 CW1로 되는 칼럼 선택 회로에 의해서 동시에 선택된다. 특히 제한되지 않지만, 이 실시예에 따르면, 합계 16비트의 신호중에서 8비트의 신호의 선택을 행하기 위해, 메모리 어레이 M1과 M2 내지 M7과 M8에 대응된 4조의 입출력선 I/0와 랜덤 입출력용의 입출력 회로 IOBR의 사이에 제2의 칼럼 스위치 회로 CW12,CW34,CW56, 및 CF78이 마련되어 있다. 이들의 제2의 칼럼 스위치 회로 CWF12 내지 CW78은 각각의 동작이 제2의 칼럼 어드레스 디코더 회로 DEC2에 의해서 형성되는 선택신호에 의해서 제어된다. 또 4비트의 단위에서의 입출력을 행하는 경우, 상기 4개의 칼럼 스위치 회로 CWF12 내지 CW78을 택일적으로 동작시키면 좋다. 이 경우에는, 주로 상기 제2의 칼럼 어드레스 디코더 회로 DEC2의 간단한 변경과 어드레스 발생 회로를 부가하는 것에 의해 4비트의 단위에서의 니블 모드에 의한 입출력이 가능하게 된다.

이 실시예에서는, 상기 메모리 어레이 M2와 M3의 사이 및 메모리 어레이 M6과 M7의 사이에 시리얼 입출력 회로 SAM1과 SAM2가 각각 배치된다. 특히 제한되지 않지만, 시리얼 입출력 회로 SAM1과 SAM2는 후에 기술하는 바와 같이 상기 쌍으로된 데이타선에 대응한 데이타 기억 회로와 이들의 데이타 기억 회로의 입출력 단자를 시리얼 입출력선에 결합시키는 스위치 회로 및 이 스위치 회로의 선택 동작을 형성하기 위한 시프트 레지스터 및 상기 칼럼 디코더 회로 CDCR1의 디코더 출력을 받아서 상기 시프트 레지스터의 초기값을 기억하는 어드레스 포인터 등을 포함하는 것이다.

또, 도시하지 않지만, 상기 시리얼 입출력 회로 SAM1에는 상기 메모리 어레이 M2를 서로 선택적으로 결합시키기 위한 스위치 회로가 마련되고, 메모리 어레이 M3을 서로 선택적으로 결합하기 위한 스위치 회로가 마련되어 있다. 상기 메모리 어레이 M6과 M7의 사이에 마련되는 시리얼 입출력 회로 SAM2에도 상기와 마찬가지의 스위치 회로가 마련된다.

상기 쌍으로 된 스위치 회로는 시리얼 입출력 회로 SAM1 및 SAM2와 메모리 어레이와의 데이타 전송 동작에 있어서는 상보적으로 스위치 제어 된다. 예를들면 시리얼 입출력 회로 SAM1과 그것을 기준으로 해서 좌측에 배치되는 메모리 어레이 M1과 M2의 사이에서의 데이타 전송을 행하는 경우, 그것에 대응한 스위치 회로가 온상태로 되고, 우측의 메머리 어레이 M3과 M4에 대응하는 스위치 회로는 오프 상태로 된다. 또, 역으로 시리얼 입출력 회로 SAM1과 그것을 기준으로 해서 우측에 배치된 메모리 어레이 M3과 M4의 사이에서의 데이타 전송을 행하는 경우, 그것에 대응한 스위치 회로가 온 상태로 되고, 좌측의 메모리 어레이 M1과 M2에 대응한 스위치 회로는 오프 상태로 된다. 이러한 것은 다른 시리얼 입출력 회로 SAM2와 메모리 어레이 M5와 M6 도는 M7과 M8의 사이에서의 데이타 전송에 있어서도 마찬가지이다.

상기 시리얼 입출력 회로 SAM1과 SAM2의 입출력선은 시리얼 입출력 회로 IOBS에 결합된다. 이 시리얼 입출력 회로 IOBS는 외부 단자 Ds와의 사이에서 시리얼로 데이타의 주고 받음을 행한다.

정보의 리드/라이트 동작을 제어하기 위한 타이밍 제어 회로 TC는 외부 단자에서 공급되는 로우 어드레스 스트로브 신호 RAS, 칼럼 어드레스 스트로브 신호 CAS, 라이트 인에이블 신호 WE 및 시리얼 입출력 동작을 위한 데이타 전송 신호 DT 및 클럭 신호 CLK를 받는 것에 의해 랜덤 입출력 동작 또는 시리얼 입출력 동작을 위한 각종 타이밍 신호를 발생한다.

또, 리프레시 제어 회로 REFC는 칼럼 어드레스 스트로브 CAS가 저레벨로 된 후에 어드레스 스트로브 신호 RAS가 저레벨로 되었을 때, RAS신호를 클럭으로서 리프레시 동작을 위한 어드레스 신호를 발생시키는(DAS before RAS 리프레시)것이다. 상기 리프레시용의 어드레스 신호는 로우 어드레스 버퍼 R-ADB를 거쳐서 페치된다. 그러므로, 로우 어드레스 버퍼 R-ADB는 상기 리프레시 동작일 때에 형성되는 제어 신호에 의해 전환되는 멀티 플랙서 기능을 갖는 것이다.

제9도에는 상기 제7도에 도시한 다이나믹형 RAM에 있어서의 주요부 1실시예의 구체적 회로도가 도시되어 있다. 메모리 어레이 M3과 M4 및 시리얼 입출력 회로 SAM1이 예시적으로 도시되어 있다.

메모리 어레이 M3은 여러개의 상보 데이타선 DL,DL, 여러개의 워드선 WL 및 여러개의 다이나믹형 메모리셀로 된다. 메모리 어레이 M3은 폴디드 비트선(디지트선 또는 데이타선)방식으로 된다.

그러므로 메모리셀은 1개의 상보 데이타선과 1개의 워드선에 의해서 구성되는 2개의 교차점중의 한쪽에 배치된다. 메모리 어레이 M4는 상기 메모리 어레이 M3과 마찬가지의 구성으로 된다.

1비트의 메모리셀 MC는 도시되어 있는 것과 같이, 정보 기억 캐패시터 Cs와 어드레스 선택용 MOSFET Qm으로 되고, 논리 ˝1˝,˝0˝의 정보는 캐패시터 Cs에 전하가 있는가 없는가의 형으로 기억된다. 정보의 리드는 MOSFET Qm을 온 상태로 해서 캐패시터 Cs를 상보 데이타선의 한쪽에 결합시키고, 그 데이타선의 전위의 캐패시터 Cs에 축척된 전하량에 따라서 어떠한 변화가 일어나는가를 센스하는 것에 의해서 행하여 진다.

메모리 어레이 M3과 M4의 각각에 있어서, 앞서 기술한 바와 같이 메모리셀 MC는 작게 형성되며, 또 평행으로 배치된 상보 데이타선에 많은 메모리셀이 결합된다. 그러므로, 캐패시터 Cs와 데이타선 DL의 부유용량 Co(도시하지 않음)의 비는 대단히 작은 값으로 된다. 따라서, 상기 캐패시터 Cs에 축적된 전하량에 의한 데이타선 DL의 전위 변화는 대단히 미소한 신호로 되어 있다. 그러나, 이 실시예에서는, 상기와 같이 데이타선을 분할하는 것에 의해, 하나의 데이타선 길이 및 결합되는 메모리셀의 수가 반감되므로, 데이타선의 부유용량 Co(도시하지 않음)를 감소시킬 수 있다. 그 결과, 데이타선에 나타나는 메모리셀로부터의 리드 신호 레벨을 비교적 크게 할 수 있다.

이와 같은 미소한 신호를 검출하는 센스 앰프 SA의 센스 동작을 위한 기준 전위를 형성하는 회로로서, 더미셀 DC가 마련되어 있다. 이 더미셀 DC는 메모리셀 MC와 같은 제조 조건, 같은 설계 정수로 만들어진 스위치 MOSFET Qd와 캐패시터 Cs의 약 절반의 용량값을 갖도록 된 캐패시터 Cd에 의해 구성된다. 이 더미셀 DC의 캐패시터 Cd는 대기시에 리세트용 MOSFET Qd'에 의해 회로의 접지 전위가 저장된다.

센스 앰프 SA는 각각 래치 형태로 된 증폭 MOSFET Q1, Q2로 구성딘 여러개의 단위 회로로 구성되어 있다. 이 센스 앰프 SA는 어드레싱에 있어서 각 상보 데이타선에 부여되는 미소한 전위 변화의 차를 타이밍 신호(센스 앰프 제어 신호) øpal,øpa2로 결정되는 센스 기간에 확대시킨다(그 동작은 후에 기술한다).

샌스 앰프 SA의 하나의 단위 회로(Q1,Q2)는 도시하는 바와 같이 그 입출력 단자가 메모리 어레이 M3측의 1쌍의 평행으로 배치된 상보 데이타선 DL, DL에 각각 상기 스위치 회로 S3을 구성하는 스위치 MOSFET Q3, Q4를 거쳐 결합되고, 또 메모리 어레이 M4측의 1쌍의 평행으로 배치된 상보 데이타선 DL, DL에 각각 상기 스위치 회로 S4를 구성하는 스위치 MOSFET Q11, Q12를 거쳐서 결합되어 있다. 상기 스위치 MOSFET Q3, Q4는 메모리 어레이 M3이 선택 상태로 되었을때, 타이밍 신호 SL3에 의해 온 상태로 유지된다. 또, 상기 스위치 MOSFET Q11, Q12는 메모리 어레이 M4가 선택 상태로 되었을때, 타이밍 신호 SL4에 의해 온 상태로 유지된다. 이와 같은 타이밍 신호 SL3, SL4는 타이밍 발생 회로 SL3G, SL4G에 의해 형성된다.

상기 분할된 좌우의 양쪽 상보 데이타선의 각각에 결합되는 메모리셀의 수는 검출 정밀도를 높이기 위해 서로 같게 된다. 센스 앰프 SA의 단위 회로의 1쌍의 입출력 노드에는 각각에 1개씩의 더미셀 DC가 결합되어 있다.

상기 어드레싱에 있어서, 메모리 어레이 M3 또는 M4의 상보 데이타선쌍의 한쪽의 결합된 메모리셀 MC가 선택되는 경우, 센스 앰프 SA의 단위 회로의 1쌍의 입출력 노드중의 한쪽의 데이타선에 스위치 MOSFET를 거쳐서 결합되는 하나의 입출력 노드에 결합된 더미셀 DC가 선택되도록, 1쌍의 더미 워드선 DWL, DWL중의 한쪽이 선택된다

상기 센스 앰프 SA는 그 단위 회로가 상기한 바와 같이 1쌍의 교차 결선된 MOSFET Q1, Q2에 의해 구성되고, 이들의 정귀환 작용에 의해, 상보 데이타선 사이에 나타난 미소한 신호를 차동적으로 증폭한다. 이 정귀한 동작은 타이밍 신호 øpa1에 의해 MOSFET Q27이 온 상태로 되었을때 개시된다. 이 MOSFET Q27은 그것이 도통 상태로 되었을때, 비교적 작은 콘덕턴스를 표시하도록 되어 있다. 상기 타이밍 신호øpa1에 의해서 센스 앰프 SA1의 동작이 개시되면, 어드레싱에 의해서 사전에 상보 데이타선 사이에 부여되어 있던 전위차가 증폭된다. 즉, 높은쪽의 데이타선 전위는 늦은 속도로서 하강되고, 또 낮은쪽의 데이타선 전위는 빠른 속도로서 하강된다. 그리고, 상기 전압차가 어느 정도 크게된 타이밍에 있어서 발생되는 타이밍 신호 øpa2에 의해서, MOSFET Q28이 도통 상태로 된다. MOSFET Q28은 그것이 도통되었을때 비교적 큰 콘덕턴스를 갖도록 되어 있다. MOSFET Q28의 도통 개시에 의해서, 상기 낮은쪽의 데이타선 전위가 급속히 저하된다. 이와 같이 2단계로 나누어서 센스 앰프 SA1의 동작을 행하게 하는 것에 의해서, 상기 높은쪽의 전위의 대폭적인 하락이 방지된다. 이렇게 해서 낮은쪽의 전위가 교차결합 MOSFET의 스레쉬홀드 전압 이하로 저하했을때 정귀한 동작이 종료하고, 높은쪽의 전위의 하강는 전원 전압 Vcc 보다 낮고 또한 상기 스레쉬홀드 전압보다 높은 전위로 남아 있음과 동시에, 낮은쪽의 전위는 최종적으로 접지 전위(OV)에 도달한다.

또, 각 메모리 어레이에 있어서, 각 데이타선과 각 워드선의 사이에 무시할 수 없는 결합 용량이 형성되어 버리다. 그러므로, 하나의 레벨이 변화되면, 실질적으로 잡음으로 간주되는 바라지 않는 전위 변동이 각 데이타선에 부여되어 버린다. 그러나 폴디드 비트선 방식의 메모리 어레이에 있어서, 각 워드선 WL은 상보 데이타선의 양쪽과 교차되어 있다. 그러므로, 워드선 WL에 레벨 변화에 따라서 상보 데이타선에 주어지는 잡음은 공통 모드 잡음으로 간주된다. 차동형의 센스 앰프 SA는 이와 같은 공통 모드 잡음에 대해서 실질적으로 감지하지 못한다.

상기의 어드레싱일 때, 일단 파괴되기 시작한 메모리셀 MC의 기억정보는, 이 센스 동작에 의해서 얻어진 고레벨 또는 저레벨의 전위를 그대로 받아들이는 것에 의해서 회복된다. 그러나, 앞서 기술한 바와 같이 고레벨이 전원 전압 Vcc에 대해서 일정 이상으로 하락하면, 몇번인가의 리드, 리라이트를 반복하고 있는중에 논리 ˝0˝으로서 리드되는 오동작이 생긴다. 그리하여, 본 방명에는 직접 관계가 없으므로 도시하지 않지만, 이 오동작을 방지하기 위해서 액티브 리스토어 회로가 마련된다. 이 액티브 리스토어 회로는 저레벨의 신호에 대하여 하등의 영향을 주지 않고 고레벨의 신호에만 선택적으로 전원 전압 Vcc의 전위로 부스트하는 기능이 있다.

특히 제한되지 않지만, 프리차지 회로는 상기 양쪽 메모리 어레이 M3과 M4에 대해서 각각 마련된다. 즉 메모리 어레이 M3에 있어서, 그 하나의 회로가 대표로서 예시적으로 도시되어 있는 것과 같이, 상보 데이타선 DL, DL와 전원 전압 Vcc 사이에 각각 접속된 프리차지 MOSFET Q29, Q30으로 된다. 다른 상보 데이타선에도 상기와 마찬가지의 프리차지 MOSFET로 되는 단위 회로 PC가 마련된다. 이들의 프리차지 회로는 타이밍 발생 회로 PC3에 의해 형성되는 프리차지 신호에 의해 제어된다. 메모리 어레이 M4에 있어서, 상기와 마찬가지로 예시적으로 도시되어 있는 것과 같은 MOSFET Q47, Q48로 되는 프리차지 MOSFET가 마련된다. 다른 상보 데이타선에도 상기와 마찬가지의 프리차지 MOSFET로 되는 단위 회로 PC가 마련된다. 이들의 프리차지 회로는 타이밍 발생 회로 PC4에 의해 형성되는 프리차지 신호에 의해 제어된다.

상기 타이밍 발생 회로 PC3, PC4의 동작은 RAM의 비액세스 기간, 즉 RAS 신호가 고레벨로 되어 있을때, 그것에 따라서 고레벨로 된다. 이것에 의해서, 각 상보 데이타선은 전원 전압 Vcc의 레벨에 가까운 고레벨에 프리차지된다. 또, 상기 프리차지 회로에 있어서의 각 단위 회로는 프리차지 신호에 응답해서 상보 데이타선의 상호를 단락하는 이퀼라이즈용 MOSFET를 포함하여도 좋다.

동일 도면에 있어서, 특히 제한되지는 않지만 센스 앰프 SA를 구성하는 하나의 단위 회로의 입출력 노드는 칼럼 스위치 회로를 구성하는 MOSFET Q19, Q20을 거쳐서 공통 상보 데이타선쌍 CD1, CD1에 접속되고, 그것과 인속하는 다른 단위 회로의 입출력 노드는 MOSFET Q21, Q22를 거쳐서 공통 상보 데이타선 CD2, CD2에 접속된다. 다른 단위 회로의 각각도 마찬가지의 MOSFET Q23, Q24 및 Q25, Q26을 거쳐서 각각의 공통 상보 테이선쌍 CD1, CD1 및 CD2, CD2에 접속된다. 이들의 공통 상보 테이선 CD1, CD1 및 CD2, CD2는 상기 입출력선 I/O를 구성한다. 이 실시예에서는 도면이 복잡화되기 때문에, 이와 같이 1쌍의 메모리 어레이 M3과 M4에서 2비트의 단위에서의 메모리 액세스를 행하도록 도시하고 있지만, 상기한 바와 같이, 4비트의 단위에서 메모리 액세스를 행하는 경우에는, 4쌍의 상보 데이타선에 대해서 4쌍의 공통 상보 데이타선이 마련되는 것이다.

이와 같이 2조의 공통 상보 테이선 CD1, CD1 및 CD2, CD2를 마련하는 것에 의해, 컬럼 스위치 MOSFET Q19∼Q22의 게이트는 공통화된다. 이 공통 게이트는 칼럼 어드레스 디코더를 구성하는 단위 회로에 의해 형성된 데이타선 선택 힌호 Y1이 공급된다. 이것에 의해, 합계로 4개분으로 되는 데이타선의 피치에 칼럼 어드레스 디코더를 구성하는 단위 회로를 배치할 수 있어, 양자의 피치를 일치시키는 것에 의해서 반도체 기판상에 필요없는 공간이 생기지 않게 된다.

또, 도시한지 않지만, 이 실시예의 RAM은 상기 제7도에 도시하는 바와 같이, 상기 메모리 어레이 M3과 M4와 유사한 메모리 어레이 M1과 M2 및 M5, M7과 M8이 배치되어 소위 8매트 구성으로 된다. 상기 칼럼 선택 신호 Y1 등은 상기 도시하지 않는 다른 메모리 어레이의 칼럼 선택용 MOSFET의 게이트에도 공통으로 공급된다. 이 때문에, 상기 칼럼 선택선은 이들의 메모리 어레이를 향해서 연장되어 있다.

이 실시예에 있어서, 메모리 어레이 M3에 있어서의 상부 데이타선 CL, CL이 왼쪽끝에는 다음과 같은 시리얼 입출력 회로 SAM1이 배치된다. 즉, 상기 메모리 어레이 M3에 있어서의 상보 데이타선 CL, CL의 신호는 그 왼쪽끝에 마련되는 스위치 MOSFET Q31 내지 Q38 등을 거쳐서, 각각에 대응해서 마련되는 단위의 데이타 레치 회로 UDFF로 전송된다. 상기 스위치 MOSFET Q31 내지 Q38은 전송용의 타이밍 신호 TF3,4에 의해서는 온 상태로 되고, 상기 메모리 어레이 M3의 각각의 상보 데이타선의 신호를 래치 회로 UDFF로 전달하는 것이다. 래치 회로 UDFF는, 제2도에 도시한 데이타 레지스터 DRA1, DRB1과 대응한다. 이들의 래치 회로 UDFF는 롱 사이클에서의 시리얼 출력 동작도 가능하게 하기 위해서 CMOS(상보형 MOS) 회로에 의해 구성된 스테이틱형 플립플롭 회로가 사용된다. 또, 이 실시예에 있어서, 래치 회로 UDFF는 반드시 여러개의 데이타 래지스터로 구성될 필요는 없다. 단지 여러개의 데이타 레지스터를 마련하는 것에 의해서 시리얼 입출력 동작의 고속화 등 제2도에 도시한 실시예와 마찬가지의 효과를 얻는 것이 가능하다.

상기 데이타 래치 회로 UDFF에 유지된 신호를 시리얼로 출력시키기 위해, 또는 외부에서 시리얼로 공급된 라이트 신호를 각 데이타 래치 회로 UDFF에 입력하기 위해, 데이타 래치 회로 UDFF의 입출력 단자는 상기 칼럼 스위치 MOSFET Q19, Q20 등과 마찬가지의 1쌍의 스위치 MOSFET로 되는 단위의 스위치 회로 USW를 거쳐서 시리얼 입출력선 IOS에 결합된다. 스위치 회로 USW는 제2도에 도시한 데이타 셀렉터 DSL1과 대응한다. 또, 시리얼 입출력선 IOS는 제2도에 도시한 시리얼 입출력용 상보 공통 데이타선 CDS1과 대응한다. 상기 각 스위치 회로 USW는 상기 한 바와 같은 2비트의 랜덤 액세스에 대응해서 2조의 상보 데이타선에 대응한 2개의 단위 회로에 대해서 시프트 레지스터를 구성하는 각 단위 회로 USR1, USR2에 의해서 각각 형성된 택일적인 선택 신호가 공통으로 공급되는 것에 의해서 스위치 제어된다. 시프트 레지스터를 구성하는 회로 USR1, USR2는 제2도에 도시한 포인터 PNT와 대응한다. 이 실시예에서는, 임의의 비트(어드레스)에서의 시리얼 출력을 가능하게 하기 위해, 도시하지 않지만 시프트 레지스터의 최종단의 출력 신호는 초단 회로측에 귀환시키도록 된다. 이것에 의해서 시프트 레지스터는 링형상의 시프트 동작을 행하는 것으로 된다. 상기 시프트 레지스터는 특히 제한되지는 않지만, 후에 기술하는 시리얼 전송 모드시에 공급되는 칼럼 어드레스 신호의 디코드 신호를 받는 어드레스 포인터를 구성하는 각 단위 회로 UP1, UP2 등에서 그 초기값(논리 ˝1˝ 또는 논리 ˝0˝)이 설정된다. 바꾸어 말하면, 시프트 레지스터에는 상기 포인터를 거쳐서 상기 칼럼 어드레스 신호에 의해서 지시된 RAM의 상보 데이타선에 대응된 비트에 논리 ˝1˝의 선택신호가 설정된다. 어드레스 포인터를 구성하는 회로 UP1, UP2 등은 제2도에 도시한 어드레스 래치 AL과 대응한다. 상기한 바와 같이 어드레스 포인터를 마련하는 구성에 있어서는, 같은 Y계의 어드레스에서 반복하여 기억 데이타를 시리얼로 리드할 경우, 그때마다 상기 레지스터에 대하는 초기값의 설정을 생략할 수 있다.

상기 시프트 레지스터는 외부 단자 CLX에서 공급된 클럭 신호에 따라서, 타이밍 제어 회로 TC에 의해 형성된 시프트 클럭 신호 ø를 받아서 상기 선택 신호(논리 ˝1˝)의 시프트 동작을 행한다. 이것에 의해서, 최대 1개의 워드선에 결합된 메모리셀의 기억 정보를 시리얼로 리드하는 것, 또는 상기 1워드선에 대응한 메모리셀로의 라이트 정보를 시리얼로 공급할 수 있다.

상기 데이타 래치 회로 UDFF의 1쌍의 입출력 단자는 스위치 MOSFET Q39 내지 Q46을 거쳐서 도시하지 않는 메모리 어레이 M2의 상보 데이타선 CL, DL에도 결합된다. 이들의 스위치 MOSFET Q39 내지 Q46의 게이트에는 전송 타이밍 신호 TF1,2가 공통으로 공급된다.

이 실시예에서는, 상기 시리얼 입출력 회로 SAM1(SAM2)에 대해서, 2개씩의 메모리 어레이 M1과 M2 및 M3과 M4(M5와 M6 및 M7 및 M8)과의 사이에서 데이타의 전송을 행하는 구성을 취하고 있으므로, 적은 회로 규모에 의한 시리얼 입출력 동작이 가능하게 된다. 이것에 의해서, 칩사이즈의 소형화를 도모하면서 RAM의 다기능화가 가능하게 된다.

상기한 바와 같이 하나의 시리얼 입출력 회로 SAM1(SAM2)에 대해서, 2개씩의 메모리 어레이 M1과 M2 및 M3과 M4(M5와 M6 및 M7 및 M8)과의 사이에서 데이타의 전송을 실현하기 위해, 예를 들면 메모리 어레이 M1과 M4(M5와 M8)과의 데이타 전송을 행하기 위해, 메모리 어레이 M2와 M3(M6 및 M7)의 상보 데이타선의 신호선으로서 이용된다. 그러므로, 메모리 어레이 M1 또는 M4(M5 또는 M8)을 엑세스할때, 스위치 회로 S2 또는 S3(S6 또는 S7)은 앞서 기술한 바와 같이 센스 앰프 SA의 동작 개시시에 일단 오프 상태로 되지만 데이타의 전송 동작일 때에는 또다시 온 상태로 전환된다. 이것에 의해서, 메모리 어레이 M1 또는 M4(M5 또는 M8)과 시리얼 입출력 회로 SAM1(SAM2)과의 사이의 신호 경로가 형성된다.

이러한 것은 제10도에 도시한 타이밍 도면을 참조해서 상세히 설명한다.

로우 어드레스 스트로브 신호 RAS가 고레벨에서 저레벨로 변화하기 전에 데이타 전송 신호 DT를 저레벨로 하면, 타이밍 제어 회로 TC로 이것을 검출해서 데이타 전송 모드로 판정한다 상기 로우 어드레스 스트로브 신호 RAS의 저레벨에 동기해서 프라치지 신호 PC가 고레벨에서 저레벨로 변화하여 프리차지 MOSFET를 오프 상태로 함과 동시에, 도시하지 않는 어드레스 신호 AX의 페치가 행하여지고, RAM의 로우계의 선택 동작, 즉 하나의 워드선 선택동작과 센스 앰프의 증폭 동작이 행하여지며, RAM의 각 상보 데이타선에는 선택된 메모리셀의 기억 정보에 따라서 신호가 나타난다. 이 경우, 예를 들면 메모리 어레이 M2,M4,M6,M8과 같이 짝수번째의 메모리 어레이에 있어서의 1개씩의 워드선 WL이 선택 상태로 될때, 상기 메모리 어레이 M2 내지 M8의 선택 동작에 따라서 짝수번째의 스위치 회로 S2 내지 S8이 온 상태를 유지하고, 홀수번째의 스위치 회로 S1 내지 S7은 온 상태에서 오프 상태로 전환된다. 동일 도면에 있어서는, 스위치 회로 S3과 S4에 대응한 제어 신호 SL3과 SL4가 예시적으로 도시되어 있다.

상기 홀수번째의 스위치 회로 S1 내지 S7이 오프 상태로 된후, 짝수번째의 메모리 어레이 M2 내지 M8에 있어서의 1개의 워드선 WL이 각각 선택 상태로 된다.

이 워드선 WL의 선택 상태에 의해서, 상기 메모리 어레이 M2 내지 M8의 상보 데이타선에는 선택된 메모리셀의 기억 정보에 따른 미소한 신호가 나타난다. 이 미소한 리드 신호는 타이밍 신호 øpa1,øpa2가 발생되는 것에 의해서, 센스 앰프 SA가 증폭 동작을 개시하는 것에 의해서 증폭된다.

칼럼 어드레스 스트로브 신호 CAS를 저레벨로 하면, 이것에 동기해서 어드레서 신호 AY의 페치이 행하여진다. 이 동작 모드에서는 칼럼계의 선택 동작에 대신해서 포인터에 대한 초기값 설정이 행하여진다. 즉, 상기 어드레서 신호 AY의 디코드 출력에 의해서 지시된 1개의 단위 포인터 UPi에 논리 ˝1˝이, 나머지 전부의 단위의 포인터 UP에는 논리 ˝0˝의 세트된다. 이들의 포인터 UP의 유지 정보는 시프트 레지스터에 그대로 전송된다. 이것에 의해서 시프트 레지스터에 대한 초기 설정이 행하여진다.

예를 들면, 메모리 어레이 M4와 M8의 기억 정보를 시리얼로 리드할 경우, 특히 제한되지는 않지만, 상기 신호 CAS의 저레벨로의 변화 타이밍에서 상기 오프 상태로 된 홀수번의 스위치 회로중 데이타 전송에 필요로 되는 스위치 회로 S3과 S7에 대응된 제어 신호 SL3과 SL7이 제차 고레벨로 된다. 이것에 의해서, 상기 메모리 어레이 M4와 M8의 선택된 워드선에 결합된 메모리셀의 기억정보가 센스 앰프 SA의 동작에 의해서 증폭되어 있으므로, 상기 비선택 상태의 메모리 어레이 M3과 M7의 상보 데이타선을 통해서 시리얼 입출력 회로 SAM1과 SAM2의 각 데이타 래치 회로에 전송시킬 수 있다. 이 경우, 시리얼 입출력 회로 SAM1과 SAM2에는 그 우측에 배치된 스위치 MOSFET에 대응한 전송 타이밍 신호 TF3,4(TF7,8)이 형성되는 것이다.

또, 메모리 어레이 M1과 M5의 기억 정보를 시리얼로 리드할 경우, 일단 오프 상태로 된 짝수번의 스위치 회로중 데이타 전송에 필요로 되는 스위치 회로 S2와 S6에 대응된 제어 신호 SL2와 SL6(도시하지 않음)이 재차 고레벨로 된다. 이것에 의해서, 상기 메모리 어레이 M1과 M5의 선택된 워드선에 결합된 메모리셀의 기억 정보가 센스 앰프 SA의 동작에 의해서 증폭되어 있으므로, 상기 비선택 상태의 메모리 어레이 M2와 M6의 상보 데이타선을 통해서 시리얼 입출력 회로 SAM1과 SAM2에는 그 좌측에 배치된 스위치 MOSFET에 대응한 전송 타이밍 신호 TF1,2(TF5,6)이 형성되는 것이다.

또, 상기 시리얼 입출력 SAM1,SAM2에 인접한 메모리 어레이 M2 또는 M3,M6 또는 M7과의 사이에서의 데이타 전송의 경우, 이들의 시리얼 입출력 회로 SAM1, SAM2는 상기 메모리 어레이 M2 또는 M3, M6 또는 M7에 직접 접속되는 것이기 때문에, 이때 비선택 상태로 되는 메모리 어레이 M1 또는 M4,M5 또는 M8에 대응된 스위치 회로 S1 또는 S4,S5 또는 S8은 오프 상태인채로 된다.

이후, 상기 데이타 전송 신호 DT를 저레벨에서 고레벨로 변화시키면, 시프트 레지스터에 시프트 클럭 신호 ø의 공급이 개시되어 앞서 기술한 바와 같이 시프트 동작이 행하여진다. 이것에 의해서, 클럭 신호 ø의 저레벨에 동기해서 상기 칼럼계의 어드레스 신호 AY에 의해서 지시된 시프트 레지스터의 비트에 대응된 데이타 래치 회로 FF의 유지 정보가 외부 단자 Ds에서 시리얼로 출력된다.

이후, 상기 시리얼 출력 동작과 병행해서 신호 RAS,CAS를 일단 고레벨로 하고, 재차 저레벨로 하면, 8비트(4비트)의 단위에서의 랜덤 액세스에 의한 라이트/리드를 행할 수 있다.

또, 라이트 동작할 때에는 사전에 시리얼 동작에 의해서, 상기 데이타 래치 회로에 라이트 정보를 전달해 놓고, 상기 전송 동작에 의해서 선택된 메모리 어레이에 라이트 데이타를 전달하는 것에 의해서 1워드선분의 라이트를 일제히 행할 수 있다.

제8도에는, 본 발명을 적용할 수 있는 다이나믹형 RAM의 다른 1실시예의 블럭도가 도시되어 있다. 동일 도면에 있어서의 메모리 어레이나 센스 앰프 및 칼럼 디코더 등의 주요한 각 회로 블럭은, 상기 제7도와 마찬가지로 반도체칩에 있어서의 실제의 기하학적인 배치에 거의 맞추어져 그려져 있다.

이 실시예는 공유 센스 방식을 채용함과 동시에, 특히 제한되지는 않지만, 시리얼 입출력 기능을 부가한 다아니믹형 RAM에 향해지고 있다. RAM을 구성하는 여러가지의 회로는 후의 설명에서 명백하게 되는 것과 같이, 타이밍 제어 회로 TC에서 각각 발생되는 여러가지의 타이밍 신호에 의해서 각각의 동작이 제어된다. 그러나 제8도에 있어서는, 상기와 마찬가지로 도면이 복잡하게 되는 것을 방지하기 위해서 타이밍 제어 회로 TC와 여러 종류의 회로의 사이에 마련되어야 할 신호선은 생략되어 있다.

이 실시예의 다이나믹형 RAM은, 특히 제한되지는 않지만, 4개의 메모리 어레이 M1 내지 M4를 갖는다. 메모리 어레이 M1 내지 M4는 각각 폴디드 비트선(데이타선) 방식으로서 구성된다. 그러므로, 각 메모리 어레이 M1 내지 M4는 각각 쌍으로 되어야할 여러개의 데이타선, 즉 여러개의 상보 데이타선과 각각의 데이타 입출력 단자가 각각에 대응된 데이타선에 결합된 여러개의 다이나믹형 메모리셀과 각각 다이나믹형 메모리셀의 선택 단자가 결합된 여러개의 워드선을 갖는다. 데이타선은 제8도에 있어서 도시되어 있지 않지만, 동일 도면의 가로방향에 연장된다. 워드선은 동일 도면의 세로 방향으로 연장된다.

메모리 어레이 M1과 M2,M3과 M4의 각각의 상호는 각각 쌍으로 되어 있다. 이 실시예에 따르면, 쌍의 메모리 어레이의 각각의 데이타선은 서로 실질적으로 같은 데이타선 용량을 갖도록 된다. 데이타선 용량을 서로 실질적으로 같게 하기 위해서, 특히 제한되지는 않지만, 메모리 어레이 M1과 M2,M3과 M4의 상호는 서로 같은 구성, 즉 서로 같은 수의 데이타선, 메모리셀 및 워드선을 갖도록 된다.

이 실시예에서는, 상기 제7도의 실시예와 달리, 쌍의 메모리 어레이 M1과 M2에는 상기 센스 앰프 SA만이 배치되고, 상기 2개의 메모리 어레이 M1과 M2에 의해서 선택적으로 이용되는 랜덤 입출력용의 칼럼 스위치 CW 및 입출력선 I/O는 배치되지 않는다. 다른 쌍으로 된 메모리 어레이 M3과 M4의 사이에도, 상기와 마찬가지의 구성의 센스 앰프 SA가 배치된다.

상기 메모리 어레이 M1과 그것에 대응한 센스 앰프 SA의 사이에는 그들의 상호를 선택적으로 결합시키기 위한 스위치 회로 S1이 마련되고, 마찬가지로 메모리 어레이 M2와 상기 센스 앰프 SA의 사이에는 그들의 상호를 선택적으로 결합시키기 위한 스위치 회로 S2가 마련되어 있다. 다른 쌍의 메모리 어레이 M3과 M4와 그것에 대응한 센스 앰프 SA와의 사이에도 상기와 마찬가지의 스위치 회로 S3과 S4가 마련되어 있다.

상기 쌍으로 된 스위치 회로 S1과 S2,S3과 S4는 센스 앰프 SA가 동작을 개시할 때에는 원칙으로서 후에 기술하는 바와 같이 로우계의 타이밍 신호에 의해서 상보적으로 스위치 제어된다. 하나의 센스 앰프 SA에 대응된 2개의 스위치 회로 S1과 S2는 원칙적으로는 메모리의 액세스의 개시에 있어서, 그 한쪽의 오프 상태로 된다. 이것에 의해서, 1쌍의 메모리 어레이 M1과 M2중의 한쪽의 센스 앰프 SA에 분리되고, 다른쪽이 센스 앰프 SA와 결합된 채로 된다. 바꾸어 말하면, 한쪽의 메모리 어레이에 있어서의 각 쌍의 데이타선이 센스 앰프 SA에서 분리되고, 다른쪽의 메모리 어레이에 있어서의 각 쌍의 데이타선이 센스 앰프 SA에 결합된 채로 된다. 이러한 것은, 다른 메모리 어레이 M3과 M4에 대응한 센스 앰프 SA 및 스위치 회로 S3과 S4의 관계에 있어서도 마찬가지이다.

도시한 RAM은 각 메모리 어레이에 있어서의 여러개의 메모리셀 중의 바라는 메모리셀 및 여러개의 더미셀중의 바라는 더미셀을 선택하기 위한 어드레스 선택 회로를 갖는다. 어드레스 선택 회로는 로우 어드레스 버퍼 R-ADB, 칼럼 어드레스 버퍼 C-ADB, 로우 어드레스 출력 회로 R-DRV, 칼럼 어드레스 출력회로 C-DRV, 로우 어드레스 디코더 RDCR1 내지 RDCR4, 칼럼 어드레스 디코더 CDCR 및 이 디코더 CDCR에 대응해서 마련되는 칼럼 스위치 회로 CW 등으로 구성된다.

어드레스 선택 회로를 구성하는 각 회의로 구성 및 그 동작은 가본적으로는 상기 제7도의 그것과 마찬가지이므로, 그 설명은 생략한다.

이 실시예에서는, 상기한 바와 같이 칼럼 어드레스 디코더 CDCR이 배치되는 영역에 상기 칼럼 스위치 회로 CW 및 랜덤 입출력선 I/O가 배치된다. 이것에 의해서, 메모리 어레이 M1 내지 M4에 대해서 상기 칼럼 디코더 CDCR 및 칼럼 스위치 회로 CW 및 입출력선 I/O를 집중해서 배치할 수 있으므로 고집적하가 가능하게 된다. 즉 칼럼 스위치와 칼럼 디코더가 근접해서 배치되는 것에 의해서, 그 신호선을 최단 거리로서 형성할 수 있다. 이 실시예에 있어서는, 메모리 어레이 M1과 M4의 리드 또는 라이트 동작에 있어서, 비선택으로 되는 메모리 어레이 M2 또는 M3의 상보 데이타선을 신호선으로서 사용한다. 그러므로,상기와 마찬가지로 스위치 회로 S2 또는 S3은 상기 메모리 어레이 M1 또는 M4에 대한 액세스일 때, 센스 앰프 SA가 동작을 개시하는 시점에서는 일단 오프 상태로 되지만, 데이타의 리드 또는 라이트일 때에는, 재차 온 상태로 되는 것이다.

이 실시예에서는, 시리얼 입출력 기능이 부가된다. 시리얼 입출력 회로 SAM1과 SAM2는 상기 메모리 어레이 M1과 M4에 인접해서 배치된다. 이 실시예에서는, 특히 제한되지는 않지만, 상기 칼럼 디코더 CDCR의 출력선을 최단 거리로 배치하기 위해서, 바꾸어 말하면, 그 출력선이 메모리 어레이 M2 및 M3을 통해서 연장되는 것에 의한 칼럼 선택선과 상보 데이타선의 사이에서 생기는 커플링 노이즈의 발생을 방지하기 위해서 상기 시리얼 입출력을 위한 초기 어드레스를 설정하기 위한 디코더 CDCR1 및 CDCR2가 각각 마련되는 것이다.

이 구성에 있어서는, 상기한 바와 같이 센스 앰프 SA가 2조 마련됨에도 불구하고, 랜덤 입출력을 위한 칼럼 스위치 CW와 그것에 대응한 입출력선 I/O를 칼럼 어드레스 디코더 CDCR에 대응시켜서 1개만으로 구성할 수 있으므로, 고집적화가 가능하게 된다.

또, 상기 시리얼 입출력 회로 SAM1과 SAM2는 상기 센스 앰프 SA와 같은 위치에 배치하는 것도 불가능한 것은 아니다. 그러나 시리얼 입출력 회로 SAM1 및 SAM2내에는 여러개의 데이타선쌍에 대해서 1개의 비율로 배치되는 단위 회로 USR1, USR2 등이 마련되어 있다. 따라서 데이타선쌍에 접속되는 기생 용량의 밸런스를 유지하여 센스 앰프 SA의 오동작을 방지하기 위해서 센스 앰프 SA에서 떨어진 위치에 배치하는 것이 바람직하다. 또, 시리얼 입출력의 선두 어드레스를 지정하기 위한 디코더는 상기 디코더 CDCR1과 CDCR2를 생략해서 상기 랜덤 입출력용의 칼럼 어드레스 디코더 CDCR의 출력 신호를 이용하는 것이어도 좋다.

상기의 실시예에서 얻어지는 작용 효과는 다음과 같다.

즉, (1) 1쌍의 메모리 어레이에서의 기억 정보를 선택적으로 받아서 센스 동작을 행하는 고유형 센스 방식의 다이나믹형 RAM에 있어서, 상기 한쪽의 메모리 어레이의 데이타선에 상기 양메모리 어레이에 대해서 공통으로 사용되는 시리얼 입출력 회로를 배치하는 것에 의해, 1개의 시리얼 입출력 회로에 대하여 좌우 대칭적으로 2조의 메모리 어레이 및 공유형 센스 앰프를 배치할 수 있으므로, 대기억 용량화를 도모한 RAM의 고집적화를 실현할 수 있다는 효과가 얻어진다.

(2) 상기 한쪽의 메모리 어레의 데이타선에 상기 양메모리 어레이에 대하여 공통으로 사용되는 시리얼 입출력 회로가 형성되는 구성에 있어서, 상기 공유형 센스 앰프에 인접해서 랜덤 입출력용의 칼럼 스위치 및 입출력선을 배치하고, 상기 시리얼 입출력 회로를 중심으로서 좌우 대칭적으로 상기 구성의 공유형 센스 앰프 및 메모리 어레이를 배치함과 동시에 칼럼 어드레스 디코더를 중심으로하여 상기 구성의 메모리 어레이, 센스 앰프 및 시리얼 입출력 회로를 좌우 대칭적으로 배치하는 것에 의해서 회로 규모를 그다지 증가시키는 일없이, 시리얼 입출력 기능을 부가한 대기억 용량의 RAM을 얻을 수 있다는 효과가 얻어진다.

(3) 상기 한쪽의 메모리 어레이의 데이타선에 상기 양메모리 어레이에 대하여 공통으로 사용되는 랜덤 입출력용의 칼럼 스위치와 칼럼 디코더가 형성되는 구성에 있어서, 상기 칼럼 어드레스 디코더 및 랜덤 입출력 회로를 중심으로 좌우 대칭적으로 상기 구성의 공유형 센스 앰프와 그것에 대응한 메모리 어레이를 배치하는것에 의해서 공유형 센스 앰프 방식의 다이나믹형 RAM의 고집적화를 실현할 수 있다는 효과가 얻어진다.

이상 본 발명자에 이루어진 발명을 실시예와 함께 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 종류로 변경 가능한 것은 물론이다. 예를 들면, 제7도에 있어서, 칼럼 어드레스 디코더 CDCR1에 대하여 우측 또는 좌측의 메모리 매트를 생략하는 것이라도 좋다. 바꾸어 말하면, 칼럼 어드레스 디코더 CDCR에 의해 4개의 메모리 어레이에 대하여 선택 신호를 형성하는 것으로도 좋다. 또 입출력의 비트수는 상기와 같이 8비트 또는 4비트 구성 이외에 1비트로하는 것이라도 좋다.

또, 시리얼 입출력 회로는 포인터를 생략해서 시프트 레지스터에 직접 칼럼 어드레스 디코더의 출력 신호를 공급하는 것으로도 좋다. 또 시프트 레지스터를 시리얼/패라럴 변환 동작을 위한 데이타 전송 레지스트로서 사용하는 것이라 좋다. 또, 랜덤 입출력 회로 IOBR에는 연산 기능을 부가하는 것이라도 좋다. 즉, 예를 들면 외부 제어 신호 RAS,CAS 및 WE 등의 조합에서 연산 제어 신호의 설정 모드를 지정하여 어드레스 단자 또는 입출력 단자에서 연산 모드 신호를 공급함과 동시에 메모리 어레이에서 리드한 신호와 외부 단자에서 공급되는 입출력을 그 연산 모드에 따른 논리 연산을 행하여 라이트 신호를 형성하는 것이라도 좋다.

상기 제9도의 실시예에 있어서, 프리차지 회로는 센스 앰프의 입출력 단자측에 마련하는 것이라도 좋다. 이 경우, 프리차지 회로를 구성하는 MOSFET의 수 및 그 제어 신호선을 반감시킬 수 있다. 또, 센스 앰프는 CMOS 래치 회로를 이용하는 것이라도 좋다. 즉 입력과 출력이 교차 결합된 CMOS 인버어터 회로에 의해 단위 회로를 구성하고, 그것에 센스 앰프의 동작 타이밍 신호에 따라서 전원 전압 및 회로의 접지 전위를 각각 공급하는 것이라도 좋다.

본 발명은 상기한 바와 같은 시리얼 입출력 기능을 부가한 이중 포트 RAM 이외에 공유형 센스 앰프를 사용한 다이나믹형 RAM에 널리 이용할 수 있는 것이다.

Claims (9)

1. 여러개의 워드선, 여러개의 데이타선, 상기 워드선에 결합되는 제어 단자와 상기 데이타선에 결합되는 데이타 입출력 단자를 갖고, 상기 워드선과 상기 데이타선의 교차점에 결합되는 여러개의 메모리셀을 포함하는 메모리셀 어레이(M-ARY1), 외부 단자(A0∼Ai)에서 공급되는 어드레스에 따라서 상기 메모리셀 어레이를 랜덤으로 액세스하는 랜덤 엑세스 입출력 회로(RIO), 상기 데이타선에 결합된 제1의 시리얼 액세스 데이타 레지스터(DRA1), 상기 데이타선에 결합된 제2의 시리얼 엑세스 데이타 레지스터(DRB1), 상기 데이타선과 상기 제1 및 제2의 시리얼 액세스 데이타 레지스타중 어느것인가 한쪽사이에서 데이타의 전송을 하기 위한 수단, 시리얼 입출력 회로(SIO), 상기 시리얼 입출력 회로에 상기 제1 및 제2의 시리얼 액세스 데이타 레지스터를 결합하기 위한 수단과 상기 제1 또는 제2의 시리얼 액세스 데이타 레지스터의 한쪽과 상기 데이타선 사이에서 정보를 전송하고 있는 동안, 상기 제1 또는 제2의 시리얼 액세스 데이타 레지스터의 다른쪽에 사전 전송되어 있는 데이타를 상기 시리얼 입출력 회로로 전송하도록 제어하기 위한 제어 수단을 갖는 반도체 메모리.
2. 특허청구의 범위 제1항에 있어서, 상기 제어 수단은 상기 여러개의 데이타선과 상기 제1 및 제2의 시리얼 엑세스 데이타 레지스터 사이에 결합되는 여러개의 제1스위치 수단(Q1∼Q4,Q9∼Q12,Q1',Q2',Q17',Q18'). 상기 제1 및 제2의 시리얼 액세스 데이타 레지스터와 상기 시리얼 입출력 회로(SIO) 사이에 결합되는 여러개의 제2스위치 수단(Q5∼Q8, Q13∼Q420, Q7'∼Q12')를 갖는 반도체 메모리.
3. 특허청구의 범위 제1항에 있어서, 각각의 상기 제1 및 제2의 시리얼 액세스 데이타 레지스터(DRA1,DRB1)은 여러개의 데이타선쌍에 각각 결합되는 여러개의 단위 데이타 레지스터(UA0∼UA7, UB0∼UB7)을 포함하는 반도체 메모리.
4. 제1의 워드선, 제2의 워드선, 상기 제1의 워드선에 각각의 선택 단자가 공통으로 결합된 여러개의 제1메모리셀, 상기 여러개의 제1메모리셀의 각 입출력 단자가 각각 결합된 여러개의 데이타선에 각각 결합된 여러개의 제2메모리셀을 포함하는 메모리 어레이, 상기 제1의 워드선에 결합되는 상기 제1메모리 셀의 리드 정보를 기억하기 위한 제1의 기억 수단(DRA1), 상기 제2의 워드선에 결합되는 상기 제2메모리 셀의 리드 정보를 기억하기 위한 제2의 기억 수단(DRB1), 상기 여러개의 데이타선과 상기 제1 및 제2의 기억 수단중 어느 것인가 한쪽사이에서 데이타의 전송을 하기 위해 상기 제1 및 제2의 기억 수단에 결합되는 수단, 시리얼 출력 회로(SI0), 상기 시리얼 출력 회로에 제1 또는 제2의 기억 수단(DRA1,DRB1)를 결합하기 위한 수단(DSL1,PNT), 상기 제1 또는 제2의 기억 수단의 한쪽과 상기 데이타선 사이에서 정보를 전송하고 있는 동안, 상기 제1 또는 제2의 기억 수단의 다른쪽에 사전에 전송되어 있는 데이타를 상기 시리얼 출력 회로로 전송하도록 제어하기 위한 제어 수단을 갖는 반도체 메모리.
5. 특허청구의 범위 제4항에 있어서, 상기 제어 수단은 상기 여러개의 데이타선과 상기 제1 및 제2의 기억 수단사이에 결합되는 여러개의 제1스위치 수단(Q1∼Q4,Q9∼Q12,Q1',Q2',Q17',Q18'), 상기 제1 및 제2의 기억 수단과 상기 시리얼 출력 회로(SIO) 사이에 결합되는 여러개의 제2스위치 수단(Q5∼Q8,Q13∼Q20,Q7'∼Q12')를 포함하는 반도체 메모리.
6. 특허청구의 범위 제5항에 있어서, 상기 각 메모리셀은 스위칭 MISFET와 기억 용량이 직렬 접속으로 되어 이루어지는 다이니믹 메모리셀인 반도체 메모리.
7. 특허청구의 범위 제4항에 있어서, 각각 상기 제1 및 제2의 기억 수단(DRA1,DRB1)은 여러개의 데이타선쌍의 소정의 데이타선에 각각 결합되는 여러개의 단위 데이타 레지스터(UA0∼UA7,UB0∼UB7)로 구성되고, 상기 제어 수단은 선택된 상기 단위 데이타 레지스터와 소정의 데이타선쌍 사이에 데이타를 전송하기 위한 소정의 상기 단위 데이타 레지스터의 하나를 선택하기 위한 수단을 포함하는 반도체 메모리.
8. 제1의 워드선, 제2의 워드선, 상기 제1의 워드선에 각각의 선택 단자가 공통으로 결합된 여러개의 제1메모리셀, 상기 여러개의 제1메모리셀의 각 입출력 단자가 각각 결합된 여러개의 데이타선, 상기 제1의 워드선에 각각의 선택 단자가 공통으로 결합되고, 각 입출력 단자가 상기 여러개의 데이타선에 각각 결합된 여러개의 제2메모리셀을 포함하는 한쌍의 메모리 어레이, 상기 제1의 워드선에 결합되는 상기 제1메모리셀의 리드 정보를 기억하기 위한 제1의 기억 수단(DRA1), 상기 제2의 워드선에 결합되는 상기 제2메모리셀의 리드 정보를 기억하기 위한 제2의 기억 수단(DRB1), 상기 여러개의 데이타선과 상기 제1 및 제2의 기억 수단중 어느 것인가 한쪽사이에 데이타의 전송을 하기 위해 상기 제1 및 제2의 기억 수단에 결합되는 수단, 시리얼 출력 회로(SIO), 상기 시리얼 출력 회로에 제1 또는 제2의 기억 수단을 결합하기 위한 수단, 상기 제1 또는 제2의 기억 수단의 한쪽과 상기 데이타선 사이에서 정보를 전송하고 있는 동안, 상기 제1 또는 제2의 기억 수단의 다른쪽에 사전에 전송되어 있는 데이타를 상기 시리얼 출력 회로로 전송하도록 제어하기 위한 제어 수단, 상기 한쌍의 메모리 어레이 상이에 결합되는 센스 앰프(SA1)과 상기 한쌍의 메모리 어레이의 한쪽의 메모리 어레이에 상기 센스 앰프를 선택적으로 결합시키기 위한 수단을 포함하는 반도체 메모리.
9. 여러개의 워드선, 여러개의 데이타선, 상기 워드선에 결합되는 제어 단자와 상기 데이타선에 결합되는 데이타 입출력 단자을 갖고, 상기 워드선과 상기 데이타선의 교차점에 결합되는 여러개의 메모리셀을 각각 구비하는 한쌍의 메모리셀 어레이, 외부단자(A0∼Ai)에서 공급되는 어드레스에 따라 상기 메모리셀 어레이를 랜덤 액세스하는 랜덤 액세스 입출력 회로(RI0), 상기 데이타선에 결합된 제1의 시리얼 액세스 데이타 레지스터(DRA1), 상기 데이타선에 결합된 제2의 시리얼 액세스 데이타 레지스터(DRB1), 상기 데이타선과 상기 제1 및 제2의 시리얼 액세스 데이타 레지스터중 어느것인가 한쪽사이에서 데이타의 전송을 하기 위한 수단, 시리얼 입출력 회로(SI0), 상기 시리얼 입출력 회로에 상기 제1 및 제2의 시리얼 액세스 데이타 레지스터를 결합하기 위한 수단, 상기 제1 또는 제2의 시리얼 액세스 데이타 레지스터의 한쪽과 상기 데이타선 사이에서 정보를 전송하고 있는 동안, 상기 제1 또는 제2의 기억 수단의 다른쪽에 사전에 전송되어 있는 데이타를 상기 시리얼 입출력 회로로 전송하도록 제어하기 위한 제어 수단, 상기 한쌍의 메모리 어레이 사이에 결합되는 센스 앰프(SA1), 상기 한쌍의 메모리 어레의 한쪽의 메모리 어레이에 상기 센스 앰프를 선택적으로 결합시키기 위한 수단을 포함하는 반도체 메모리.

Images