JPH05274862A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【構成】 改善されたビデオＲＡＭ３００であって、メ
モリセルアレイ１内の各行のデータを保持する２つのデ
ータレジスタ１２１，１２２を備える。転送ゲート回路
１１は、メモリセルアレイ１内の各行のデータを２つの
データレジスタに交互に転送する。その一方、スイッチ
ング回路１９が交互にオンするので、２つのデータレジ
スタ内に保持されたデータが、交互にかつシリアルに出
力される。これに加えて、出力されるべきデータ長さ
が、外部的に制御され得る。 【効果】 たとえば斜め読出しのような特殊な高速デー
タ読出しが要求されるとき、外部的に与えられる制御信
号のタイミング制御が簡単化され得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、簡単化された制御の下で必要なデー
タを融通性よく出力できる半導体メモリ装置に関する。

【０００２】

【背景の技術】近年、半導体メモリが様々な電子機器に
おいて用いられるようになり、様々な機能が要求される
ようになった。すなわち、半導体メモリは、基本的に、
与えられた（または予め定められた）データをストア
し、かつストアされたデータを読出すための機能を有す
るのであるが、これに加えて、アクセスのための追加の
機能が必要となった。特に、映像信号または画像信号処
理を高速で行なうため、シリアルアクセス、すなわちデ
ータ信号のシリアル読出しおよび／またはシリアル書込
みが必要となった。

【０００３】シリアルアクセス機能を有するランダムア
クセスメモリ（ＲＡＭ）として、たとえばビデオＲＡＭ
およびフィールドメモリが知られる。ビデオＲＡＭは、
ランダムアクセスポートおよびシリアルアクセスポート
を有する。ランダムアクセスポートを介して、与えられ
たデータ信号が外部的に指定されたメモリセルにストア
され、ストアされたデータ信号が外部的に指定されたメ
モリセルから読出される。一方、シリアルアクセスポー
トを介して与えられたデータ信号が、外部的に指定され
たメモリセル行にシリアルにストアされ、ストアされた
データ信号が外部的に指定されたメモリセル行からシリ
アルに読出される。画像信号処理を高速に実行するた
め、ランダムアクセスポートは頻繁に使用され、一方、
シリアルアクセスポートは、処理された、すなわちスト
アされた画素信号をＣＲＴのような画像表示装置に高速
で供給するために使用される。

【０００４】この発明は、シリアルアクセス機能を有す
る半導体メモリに一般に適用可能であるが、以下の記載
では、説明を簡単にするため、この発明がビデオＲＡＭ
に適用される例について説明する。

【０００５】図１３は、この発明の背景を示すビデオＲ
ＡＭのブロック図である。図１３を参照して、ビデオＲ
ＡＭ６００は、行および列に配設された多数のメモリセ
ル（図示せず）を備えたメモリセルアレイ１と、外部か
ら与えられる行アドレス信号に応答してメモリセル行を
選択する行デコーダ５と、外部から与えられる列アドレ
ス信号に応答してメモリセル列を選択する列デコーダ６
と、メモリセルアレイ１から読出されたデータ信号を増
幅するセンスアンプ２とを含む。行アドレスバッファ４
ａは、外部から与えられるアドレス信号Ａ０ないしＡｎ
に含まれる行アドレス信号を行デコーダ５に与える。列
アドレスバッファ４ｂは、アドレス信号Ａ０ないしＡｎ
に含まれる列アドレス信号を列デコーダ６に与える。

【０００６】ランダムアクセス動作は次のとおりであ
る。読出し動作において、行デコーダ５により選択され
た行内のメモリセルにストアされたデータ信号が、セン
スアンプ２により増幅される。列デコーダ６はＩＯゲー
ト回路３を介して１つの列を選択し、選択された列の増
幅されたデータ信号がプリアンプ７ａに与えられる。プ
リアンプ７ａによって増幅されたデータ信号は、メイン
アンプ７ｂを介して出力データＤＱとして出力される。

【０００７】書込み動作において、入力データＤＱがＤ
ＩＮバッファ（データインバッファ）７ｃに与えられ
る。書込み回路７ｄは、入力データ信号を増幅し、増幅
された信号をＩＯゲート回路３を介してメモリセルアレ
イ１に与える。列デコーダ６はＩＯゲート回路３を介し
て１つの列を選択し、かつ行デコーダ５が１つのメモリ
セル行を選択する。したがって、行デコーダ５および列
デコーダ６によって指定されたメモリセル中に、入力デ
ータ信号がストアされる。

【０００８】次に、シリアルアクセス動作は次のように
行なわれる。読出し動作において、行デコーダ５が１つ
のメモリセル行を選択し、選択された行内のメモリセル
にストアされたデータ信号がセンスアンプ２により増幅
される。転送ゲート回路１１は、タイミング制御回路４
４から発生される転送制御信号φｒに応答してオンする
ので、１つの選択された行のデータ信号がデータレジス
タ１２に与えられる。シリアルセレクタ１３は、シリア
ルカウンタ１００からの出力信号に応答して、データレ
ジスタ１２において保持されたデータを順次に選択す
る。したがって、保持されたデータ信号が、プリアンプ
１４ａおよびメインアンプ１４ｂにより増幅されたあ
と、シリアル出力データＳＱとして出力される。

【０００９】タイミング制御回路４４は、外部から与え
られる様々な制御信号／ＲＡＳ，／ＣＡＳ，／ＤＴ，／
ＯＥ，／ＷＢ，／ＷＥおよび／ＳＥならびにシリアルク
ロック信号ＳＣを受ける。信号／ＲＡＳは、ロウアドレ
スストローブ信号に相当する。信号／ＣＡＳは、カラム
アドレスストローブ信号に相当する。タイミング制御回
路４４は、シリアルクロック信号ＳＣに応答して、シリ
アルカウンタ１００を駆動するためのクロック信号φｓ
ｃを出力する。これに加えて、タイミング制御回路４４
は、状態制御信号である信号／ＲＡＳに応答して、転送
制御信号φｒを出力する。

【００１０】図１４は、図１３に示したビデオＲＡＭの
シリアル読出し動作を説明するためのタイミングチャー
トである。図１４を参照して、信号／ＤＴが低レベルで
あるときに信号／ＲＡＳが立下がることにより、転送サ
イクルＴＣ１が開始される。

【００１１】外部から与えられるアドレス信号Ａ０ない
しＡｎは、行Ｒ１を示す行アドレス信号と列Ｉを示す列
アドレス信号とを含む。転送サイクルＴＣ１が開始され
るとき、行アドレス信号Ｒ１が行アドレスバッファ４ａ
において保持される。行デコーダ５は、保持された行ア
ドレス信号Ｒ１をデコードすることにより、メモリセル
アレイ１内の１つの行を選択する。選択された行内のメ
モリセルにストアされたデータ信号は、センスアンプ２
により増幅される。

【００１２】信号／ＣＡＳが立下がったあと、列アドレ
ス信号Ｉが列アドレスバッファ４ｂにおいて保持され
る。信号／ＤＴが立上がったあと、転送ゲート回路１１
が、転送制御信号φｒに応答してオンするので、センス
アンプ２により増幅されたデータ信号がデータレジスタ
１２内に転送され、そこで保持される。これと同時に、
列アドレスバッファ４ｂ内に保持された列アドレス信号
Ｉがシリアルカウンタ１００に初期値として与えられ
る。シリアルカウンタ１００は、タイミング制御回路４
４から与えられるクロック信号φｓｃに応答して、カウ
ントを開始し、出力信号をシリアルセレクタ１３に与え
る。

【００１３】シリアルセレクタ１３は、データレジスタ
１２内に保持されている１行のデータ信号のうち、列ア
ドレス信号Ｉにより指定されるデータを最初のデータと
して順次に保持されたデータを選択する。選択されたデ
ータは、プリアンプ１４ａおよびメインアンプ１４ｂに
より増幅された後、順次にシリアル出力データＳＱとし
て出力される。その結果、シリアルクロック信号ＳＣに
応答して、メモリセルアレイ１の選択された行Ｒ１にス
トアされたデータのうち、Ｉ番目以後のデータがシリア
ル出力データＳＱとして出力されたことになる。

【００１４】同様にして、次の転送サイクルＴＣ２にお
ける動作も続けられる。転送サイクルＴＣ２では、メモ
リセルアレイ１の行Ｒ２においてストアされたデータが
データレジスタ１２に転送され、Ｊ番目以後のデータが
シリアルに読出される。

【００１５】転送サイクルＴＣ１とＴＣ２との間の期間
では、前述のようにシリアルデータ出力が行なわれてい
るのであるが、その一方、シリアル読出し動作とは独立
して、すなわち非同期のランダムアクセス動作が行なわ
れ得る。すなわち、転送ゲート回路１１がこの期間にお
いてオフしているので、ランダムアクセスポートＤＱを
介してランダムアクセスが行なわれ得る。

【００１６】図１５は、ビデオＲＡＭにおける斜め読出
しの概念を説明するためのメモリマトリクス図である。
図１５に示したメモリマトリクスは、画像表示における
１つの画面の一部に相当する。すなわち、メモリマトリ
クスを構成する各要素は、１つの画面を構成する各画素
信号ｐ０ないしｐ７，ｐ１０ないしｐ１７，…などに相
当する。

【００１７】ビデオＲＡＭへのアクセスにおいて、図１
５に示したような「斜め読出し」が必要となることがあ
る。斜め読出しでは、たとえば、メモリセルアレイ内の
行Ｒ１内にストアされた８個の画素データｐ０ないしｐ
７が読出された後、次の行Ｒ２内にストアされた８個の
画素信号ｐ１０ないしｐ１７が読出される。他の行にお
いても類似の読出しが要求され、斜め読出しが行なわれ
る。図１５に示したような斜め読出しは、たとえば次の
ような画像処理において利用される。

【００１８】図１６（ａ）は、画像「Ａ」を表示するた
めの画素信号をストアしているメモリマトリクスを示し
ている。メモリマトリクス内にストアされたデータが、
各行に沿って順次に読出され、読出されたデータにより
図１６（ｂ）に示した画像が得られる。したがって、図
１６（ａ）および（ｂ）は、通常の水平読出しの例を示
している。

【００１９】斜め読出しは、図１６（ｃ）に示すよう
に、メモリマトリクスにストアされたデータが斜め方向
からの順序で読出される。読出されたデータを用いて、
図１６（ｄ）に示した画像が得られる。図１６（ｂ）お
よび（ｄ）を比較してわかるように、斜め読出しの実行
により、回転された画像が得られる。言換えると、斜め
読出しは、一例として、画像処理における回転処理に有
用である。図１６（ｃ）に示した斜め読出しは、たとえ
ば図１５に示されるように実行される。

【００２０】上記のように、斜め読出しは画像処理にお
いて有用であるが、外部から与えられる制御信号のタイ
ミング制御が難しいという問題がある。すなわち、図１
４を参照して、シリアル読出しが行なわれている行Ｒ１
が次の新しい行Ｒ２に変更されるとき、制御信号／ＤＴ
およびシリアルクロック信号ＳＣの同期が必要となり、
この同期制御が難しい。特に、画像処理においては高速
処理が要求されるので、タイミング制御が難しいことが
指摘される。

【００２１】図１７は、この発明の背景を示すもう１つ
のビデオＲＡＭのブロック図である。図１７に示したビ
デオＲＡＭ７００は、「スプリット機能」を有してい
る。「スプリット機能」に関する説明は、たとえば米国
特許番号４，８５５，９５９に記載されている。スプリ
ット機能を有する半導体メモリでは、メモリセルアレイ
の１つの行においてストアされたデータのうち、上位ビ
ットデータを保持するデータレジスタと下位ビットデー
タを保持するデータレジスタとが設けられる。２つのデ
ータレジスタのうち一方へメモリセルアレイからデータ
の転送が行なわれ、その一方、他方のデータレジスタか
らシリアルデータが出力される。２つのデータレジスタ
から、データの転送およびシリアル出力が交互に行なわ
れる。

【００２２】図１７を参照して、ビデオＲＡＭ７００
は、スプリット機能を実現するための分割された転送ゲ
ート回路１１ａ，１１ｂ、分割されたデータレジスタ１
２ａ，１２ｂおよび分割されたシリアルセレクタ１３
ａ，１３ｂを備えている。アドレスバッファ４は、行ア
ドレスバッファおよび列アドレスバッファを含む。転送
ゲート回路１１ａおよび１１ｂは、転送制御回路１０か
ら与えられる制御信号に応答して動作される。

【００２３】シリアルセレクタ１３ａおよび１３ｂを制
御するためのシリアルセレクタ制御回路５３は、アドレ
スポインタ１６と、シリアルカウンタ１７と、スイッチ
ング回路３１および３２と、最終判定回路４０とを含
む。タイミング制御回路４５は、ビデオＲＡＭ７００に
おける様々な動作を制御するための制御信号ＤＳＦ，Ａ
ＴＷＬ，ＳＰＷＬおよびＳＰＬなどを出力する。

【００２４】図１８は、図１７に示したビデオＲＡＭの
転送サイクルにおける動作を説明するためのタイミング
チャートである。図１７および図１８を参照して、転送
サイクルにおける動作について説明する。信号／ＤＴが
立下がった後、信号／ＲＡＳが立下がることにより、転
送サイクルが開始され、ランダムアクセスポートを介し
ての入出力が禁止される。行デコーダ５によって選択さ
れた行においてストアされたデータ信号がセンスアンプ
２によって増幅された後、転送ゲート回路１１ａおよび
１１ｂが信号／ＤＴの立上がりに応答してオンする。し
たがって、１行分のデータがデータレジスタ１２ａおよ
び１２ｂに与えられ、そこで保持される。一方、シリア
ル読出しにおける開始アドレスを示す列アドレス信号Ｉ
がアドレスバッファ４を介して外部から与えられる。列
アドレス信号Ｉは、スイッチング回路３１を介してアド
レスポインタ１６に与えられ、かつスイッチング回路３
２を介してシリアルカウンタ１７に転送される。

【００２５】シリアルカウンタ１７は、タイミング制御
回路４５から与えられるクロック信号ＳＣに応答して、
開始アドレスＩからカウント動作を開始する。シリアル
セレクタ１３ａおよび１３ｂは、シリアルカウンタ１７
からの出力信号に応答して、データレジスタ１２ａおよ
び１２ｂ内に保持されたデータをＩ番目から順次に選択
する。したがって、シリアル入出力バッファ１４を介し
て、行Ｒ１内のデータのうち、Ｉ番目以後のデータがシ
リアル出力データＳＱとして順次に出力される。データ
のシリアル出力が行なわれている間において、ランダム
アクセスポートを介してのデータの読出しおよび書込み
は非同期に実行され得ることが指摘される。

【００２６】図１９は、図１７に示したビデオＲＡＭの
スプリット機能における動作を説明するためのタイミン
グチャートである。図１９を参照して、期間Ｔ３０にお
いて、イニシャル転送がノーマル転送モードを用いて行
なわれる。したがって、行デコーダ５によって選択され
た行Ｒ１内のデータが、転送ゲート回路１１ａおよび１
１ｂを介してデータレジスタ１２ａおよび１２ｂに転送
される。これに加えて、開始アドレスを示す列アドレス
信号Ｉも、パルス信号ＡＴＷＬおよびＳＰＷＬに応答し
てシリアルカウンタ１７に与えられる。

【００２７】期間Ｔ３１において、スプリット転送が行
なわれる。この期間においてシリアルカウンタ１７が低
レベルの信号ＱＳＦを出力するので、行デコーダ５によ
って選択された行にストアされたデータのうち、後半の
データが転送ゲート回路１１ｂを介してデータレジスタ
１２ｂに転送される。一方、この期間において、データ
レジスタ１２ａにおいて保持されたデータのうち、Ｉ番
目以後のデータが、シリアルクロック信号ＳＣに応答し
て、シリアル出力データＳＱとして外部に出力され
る。、さらには、この期間Ｔ３１において、次の期間Ｔ
３２におけるスプリット転送のための行アドレス信号Ｒ
１および列アドレス信号Ｊがアドレスバッファ４に与え
られる。列アドレス信号Ｊは、次のスプリット転送期間
Ｔ３２における開始アドレスとして使用される。列アド
レス信号Ｊは、パルス信号ＡＴＷＬに応答して、スイッ
チング回路３１を介してアドレスポインタ１６に与えら
れ、そこで保持される。

【００２８】期間Ｔ３２において、次のスプリット転送
が行なわれる。この期間Ｔ３２において、シリアルカウ
ンタ１７から高レベルの信号ＱＳＦが出力されるので、
先の期間Ｔ３１において指定された行Ｒ１の前半のデー
タが転送ゲート回路１１ａを介してデータレジスタ１２
ａに与えられる。一方、データレジスタ１２ｂにおいて
保持されたデータのうち、Ｊ番目以後のデータが、シリ
アルクロック信号ＳＣに応答して外部に順次出力され
る。

【００２９】なお、図１９に示した期間Ｔ４１およびＴ
４２において、ランダムアクセスポートを介してのラン
ダムアクセス、すなわちランダム読出しおよび書込みが
実行され得ることが指摘される。

【００３０】図１１は、図１９に示したスプリット転送
におけるデータレジスタ１２ａおよび１２ｂの入出力を
示す概念図である。図１１を参照して、イニシャル転送
期間Ｔ３０において、次の期間Ｔ３１におけるスプリッ
ト転送のための行アドレス信号Ｒ１および列アドレス信
号Ｉ（図示せず）が入力される。期間Ｔ３１において、
データレジスタ１２ａにおいて保持されたデータのう
ち、Ｉ番目以後のデータがシリアル入出力バッファ１４
を介して出力される。一方、この期間Ｔ３１において、
行Ｒ１のデータがデータレジスタ１２ｂに転送される。

【００３１】次のスプリット転送期間Ｔ３２において、
行Ｒ２のデータがデータレジスタ１２ａに転送される。
一方、この期間Ｔ３２において、データレジスタ１２ｂ
において保持されたデータのうちＪ番目以後のデータが
出力される。

【００３２】さらには、期間Ｔ３３において、データレ
ジスタ１２ａにおいて保持されたデータのうちＫ番目以
後のデータが出力され、一方、データレジスタ１２ｂに
さらに新しい行のデータが転送される。

【００３３】図１１からわかるように、データレジスタ
１２ａおよび１２ｂにおいて保持されたデータのうち、
出力されるべき最初のデータの列アドレスＩ，Ｊ，Ｋ…
などは外部的に指定されるのであるが、各データレジス
タ１２ａおよび１２ｂにおける、出力されるべき最後の
アドレスは外部的に指定され得ない。したがって、たと
えば期間Ｔ３１において、データレジスタ１２ａにおい
て保持されたデータのうち、Ｉ番目以後のすべてのデー
タが、必要の有無にかかわらず読出されることになる。

【００３４】図２０を参照して、たとえば、画面ＳＣＲ
内のエリアＡＲ１およびＡＲ２を表示するための画素デ
ータが必要とされるものと仮定する。画面ＳＣＲは、理
解の容易のために、ビデオＲＡＭにおける１つのメモリ
セルアレイに対応すると考えることができる。そのよう
な場合において、図１７に示したビデオＲＡＭ７００
は、図１１に示したスプリット転送を行なうので、ビデ
オＲＡＭ７００が図２１に示した画素データを出力する
ことになる。

【００３５】図２１を参照して、ビデオＲＡＭ７００
は、スクリーンＳＣＲ上のエリアＡＲ３およびＡＲ４を
表示するための画素データを出力する。すなわち、ビデ
オＲＡＭ７００は、実際には必要でないデータを出力す
るので、不必要なアクセスのために動作時間が消費され
ていた。

【００３６】

【発明が解決しようとする課題】すでに説明したよう
に、図１３に示したビデオＲＡＭ６００は、斜め読出し
を実行するのに、信号／ＤＴおよびシリアルクロック信
号ＳＣを同期させる必要があり、高速動作の要求の下
で、同期制御が難しいという問題があった。

【００３７】これに加えて、図１７に示したビデオＲＡ
Ｍ７００は、図２０および図２１を比較してわかるよう
に、不必要なデータを出力するのにアクセス時間が消費
され、画像処理における高速動作が妨げられるという問
題があった。

【００３８】この発明は上記のような課題を解決するた
めになされたもので、その１つの目的は、半導体メモリ
装置の高速読出しにおいて必要な外部的に与えられるタ
イミング制御信号のタイミング制御を簡単化することで
ある。

【００３９】この発明のもう１つの目的は、必要なデー
タのみをシリアル出力することができ、高速動作に適し
た半導体メモリ装置を提供することである。

【００４０】

【課題を解決するための手段】請求項１の発明にかかる
半導体メモリ装置は、行および列に配設された複数のメ
モリセルを備えたメモリセルアレイと、各々がメモリセ
ルアレイ内の１本の行内にストアされたデータを保持す
る第１および第２のデータ保持手段と、外部から与えら
れる状態制御信号に応答して、メモリセルアレイの行内
にストアされたデータを交互に第１および第２のデータ
保持手段に転送する交互データ転送手段と、外部から与
えられるシリアルクロック信号に応答して、第１および
第２のデータ保持手段内に保持されたデータを交互に出
力する交互データ出力手段とを含む。

【００４１】請求項３の発明にかかる半導体メモリ装置
は、行および列に配設された複数のメモリセルを備えた
メモリセルアレイと、外部から与えられる状態制御信号
に応答して、メモリセルアレイ内の１本の行内にストア
されたデータを保持するデータ保持手段と、外部から与
えられる開始アドレスを保持する開始アドレス保持手段
と、外部から与えられる終了アドレスを保持する終了ア
ドレス保持手段と、外部から与えられるシリアルクロッ
ク信号に応答して、開始および終了アドレスによって規
定されたデータをデータ保持手段からシリアルに出力す
るデータ出力手段とを含む。

【００４２】

【作用】請求項１の発明における半導体メモリ装置で
は、第１および第２のデータ保持手段に、メモリセルア
レイからのデータが交互に転送される。転送されたデー
タは第１および第２のデータ保持手段内に保持され、保
持されたデータが交互に出力される。このように、外部
から与えられる状態制御信号に応答して動作する交互デ
ータ転送手段および交互データ出力手段が設けられてい
るので、必要なデータのみを出力するのに必要なタイミ
ング制御信号のタイミング制御を簡単化することができ
る。

【００４３】請求項３の発明における半導体メモリ装置
では、開始アドレス保持手段に加えて、終了アドレス保
持手段が設けられているので、必要なデータ、すなわち
開始および終了アドレスによって規定された所望のデー
タだけが出力され得る。したがって、不必要なデータを
出力するのにアクセス時間が浪費されず、高速動作が達
成され得る。

【００４４】

【実施例】図１は、この発明の一実施例を示すビデオＲ
ＡＭのブロック図である。図１を参照して、ビデオＲＡ
Ｍ３００は、図１３に示したビデオＲＡＭ６００と比較
すると、改善された転送ゲート回路１１と、２つのデー
タレジスタ１２１および１２２と、データレジスタ１２
１および１２２の出力に接続されたスイッチング回路１
９とを含む。転送ゲート回路１１は、タイミング制御回
路４１から出力された転送制御信号φｒ１およびφｒ２
に応答して動作する。スイッチング回路１９は、カウン
タ２００から出力されるスイッチング制御信号φｓｗに
応答して制御される。タイミング制御回路４１は、制御
信号φａｔ，φｓｔおよびφｓｃをシリアルカウンタ１
００に与える。タイミング制御回路４１は、制御信号φ
ｓｐ，φｓｔおよびφｓｃをカウンタ回路２００に与え
る。他の回路構成は、図１３に示したビデオＲＡＭ６０
０と同様であるので説明が省略される。

【００４５】図２は、図１に示したビデオＲＡＭ６００
における主要な回路の回路図である。図２は、メモリセ
ルアレイ１における１つの列に関係する回路だけを示し
ているが、他の列についても類似の回路が設けられる。

【００４６】図２を参照して、メモリセルアレイ１は、
ビット線ＢＬとワード線ＷＬに接続されたメモリセルＭ
Ｃと、ビット線ＢＬと／ＢＬとの間に接続されたイコラ
イズ回路ＥＱとを備える。イコライズ回路ＥＱは、イコ
ライズ制御信号φ_EQに応答して、ビット線対ＢＬ，／Ｂ
Ｌをイコライズする。センスアンプ回路２は、活性化信
号φｓａ１およびφｓａ２に応答して活性化されるセン
スアンプＳＡを含む。センスアンプＳＡは、ビット線間
ＢＬ，／ＢＬに現われた微小な電位差を増幅する。

【００４７】ＩＯゲート回路３は、列デコーダ６から出
力される列選択信号に応答してオンされる２つのＮＭＯ
Ｓトランジスタを含む。ＩＯゲート回路３がオンされる
とき、センスアンプＳＡによって増幅されたデータ信号
がＩＯ線対７を介してプリアンプ７ａに転送される。

【００４８】転送ゲート回路１１は、ビット線ＢＬに接
続されたＮＭＯＳトランジスタ１１２と、ビット線／Ｂ
Ｌに接続されたＮＭＯＳトランジスタ１１１とを備え
る。トランジスタ１１１および１１２は、タイミング制
御回路４１から与えられる転送制御信号φｒ１およびφ
ｒ２に応答してそれぞれオンされる。各データレジスタ
１２１および１２２は、図２において示されるように同
じ回路構成を有している。データレジスタ１２１は、出
力信号線８１を介して図１に示したスイッチング回路１
９に接続される。データレジスタ１２２は、出力信号線
８２を介してスイッチング回路１９に接続される。シリ
アルセレクタ１３は、シリアルカウンタ１００から出力
される出力信号に応答して、データレジスタ１２１およ
び１２２を選択する。

【００４９】図３は、図１に示したカウンタ回路１００
および２００の回路ブロック図である。図３を参照し
て、シリアルカウンタ回路１００は、信号φａｔに応答
して動作するスイッチング回路１０１と、トップアドレ
スポインタラッチ回路（以下「ＴＡＰラッチ回路」とい
う）１０２と、信号φｓｔに応答して動作するスイッチ
ング回路１０３と、信号φｓｃに応答して駆動されるシ
リアルカウンタ１０４とを含む。カウンタ回路２００
は、信号φｓｐに応答して動作するスイッチング回路２
０１と、ラッチ回路２０２と、インバータ回路２０３
と、信号φｓｔに応答して動作するスイッチング回路２
０４と、信号φｓｃにより駆動されるカウンタ２０５と
を含む。

【００５０】次に、図１に示したビデオＲＡＭ３００に
おける斜め読出し動作について説明する。以下の説明で
は、図１５に示した斜め読出し、すなわち各行について
８つのデータ信号が読出される例について説明する。

【００５１】図４は、図１に示したビデオＲＡＭ３００
における読出しビット長さ設定モードのタイミングチャ
ートである。まず、ビデオＲＡＭ３００において、斜め
読出しにおける１つの行の読出しビット長さが設定され
る。図４を参照して、信号／ＣＡＳが立下がった後、信
号／ＲＡＳも立下がる。このとき外部から与えられる信
号ＤＳＦが高レベルであるので、読出しビット長さ設定
モードが開始される。このとき外部から与えられるアド
レス信号Ａ０ないしＡｎは、読出しビット長さを規定す
るデータＲＢＬを含んでいる。データＲＢＬは、列アド
レスバッファ４ｂを介してカウンタ回路２００に与えら
れる。

【００５２】図３に示したスイッチング回路２０１は、
タイミング制御回路４１から与えられる信号φｓｐに応
答してオンするので、読出しビット長さデータＲＢＬが
ラッチ回路２０２においてラッチされる。ラッチされた
データＲＢＬは、後で説明するように、斜め読出しにお
ける１つの行のビット長さを決定する。

【００５３】図５は、図１に示したビデオＲＡＭ３００
における特殊転送モードの動作を説明するためのタイミ
ングチャートである。まず最初に、期間Ｔ０においてノ
ーマル転送動作により、メモリセルアレイ１内の行Ｒ１
においてストアされたデータがデータレジスタ１２１に
転送される。これと同時に、シリアル読出しのための開
始アドレスＡ（外部から与えられるアドレス信号Ａ０な
いしＡｎに含まれる）が、列アドレスバッファ４ｂを介
してシリアルカウンタ１００に与えられる。

【００５４】期間Ｔ１において、シリアルセレクタ１３
がシリアルクロック信号ＳＣに応答してデータレジスタ
１２１内のＡ番目以後のデータを順次に選択する。した
がって、データレジスタ１２１内に保持されたデータａ
０ないしａ７（このデータ長さは前述のデータＲＢＬに
より決定されている）が順次に出力される。この期間Ｔ
１においては、スイッチング制御信号φｓｗが低レベル
であるので、データレジスタ１２１の出力信号線８１が
スイッチング回路１９を介してプリアンプ１４ａに接続
されている。したがって、ストアされた画素信号ａ０な
いしａ７が出力データＳＱとして外部に出力される。

【００５５】期間Ｔ２において、特殊転送モードが開始
される。期間Ｔ２において、外部から行アドレス信号Ｒ
２が与えられ、行Ｒ２内にストアされたデータがデータ
レジスタ１２２に転送される。これに加えて、この期間
Ｔ２において、次の開始アドレスＢが列アドレス信号の
タイミングで与えられ、データＢが図３に示したＴＡＰ
ラッチ回路１０２に与えられる。

【００５６】合計８個の画素信号ａ０ないしａ７が出力
されたあと、図３に示したカウンタ２０５がキャリー信
号をスイッチング制御信号φｓｗとして出力する。スイ
ッチング回路１９は、信号φｓｗに応答して、データレ
ジスタ１２２の出力信号線８２をプリアンプ１４ａに接
続する。したがって、期間Ｔ３の途中から、新しい行Ｒ
２内にストアされたＢ番目以後の８つのデータｆ０ない
しｆ７が順次に出力される。

【００５７】上記の動作を順次に繰返すことにより、ビ
デオＲＡＭ３００における斜め読出しが行なわれる。な
お、図５に示した期間Ｔ２，Ｔ４およびＴ６が特殊転送
モード期間をそれぞれ示している。他の期間Ｔ１，Ｔ
３，Ｔ５およびＴ７は、データのシリアル出力期間を示
しているが、これらの期間において、ランダムアクセス
ポートを用いた読出しおよび書込みが行なわれ得ること
が指摘される。

【００５８】図６は、図１に示したビデオＲＡＭ３００
における斜め読出しを説明するための概念図である。図
６を参照して、メモリマトリクスは、説明を簡単にする
ために４つの行Ｒ１ないしＲ４を備えている。各行Ｒ１
ないしＲ４は、４つのデータ領域を備えている。たとえ
ば、１つの行Ｒ１は、４つのデータ領域ａないしｄを備
えている。各データ領域、たとえばデータ領域ａは、８
つの画素信号ａ０ないしａ７をストアできる。

【００５９】データレジスタ１２１および１２２は、１
つの行のデータを保持する。各期間において、二重のラ
インで囲まれたデータレジスタ１２１または１２２から
保持されたデータが順次に出力される。したがって、斜
め読出しの機能により、データ領域ａ，ｆ，ｋ，ｐの順
でメモリマトリクス内のデータが読出される。なお、記
号Ａ，Ｂ，Ｃ，Ｄは、メモリマトリクスにおける各デー
タ領域についての開始アドレスの位置を示している。

【００６０】図７は、図３に示したカウンタ回路１００
および２００の特殊転送モードにおける動作を説明する
ためのタイミングチャートである。特殊転送モードにお
いて、特殊転送モードが開始されたことを示す内部信号
φｓｐｔが活性化される。このとき、信号φｓｔが低レ
ベルであるので、１つのパルス信号φａｔが出力され
る。したがって、外部的に与えられた列アドレス信号に
含まれている開始アドレスは、シリアルカウンタ回路１
００内のＴＡＰラッチ回路１０２に与えられる。

【００６１】一方、シリアルクロック信号ＳＣに応答し
て、タイミング制御回路４１がカウンタ１０４および２
０５を駆動するためのクロック信号φｓｃを出力する。
シリアルカウンタ１０４およびカウンタ２０５は、信号
φｓｃに応答して駆動され、それぞれの所定のカウント
値までカウント動作が続けられる。

【００６２】カウンタ２０５のカウント動作により、キ
ャリー信号がスイッチング制御信号φｓｗとしてスイッ
チング回路１９に与えられる。スイッチング制御信号φ
ｓｗが変化した後、特殊転送モードが終了し、内部信号
φｓｐｔがリセットされる。

【００６３】図５からわかるように、特殊転送サイクル
は、８つのデータ、たとえばａ０ないしａ７が順次に出
力されている期間において実行されれば何ら問題が生じ
ないので、シリアルクロック信号ＳＣとの同期が必要と
されず、したがって外部から与えられる信号／ＲＡＳお
よび信号／ＤＴのタイミング制御が容易になる。

【００６４】この発明のもう１つの実施例を示すビデオ
ＲＡＭのブロック図である。図８を参照して、ビデオＲ
ＡＭ４００は、図１７に示したビデオＲＡＭ７００と比
較すると、改善されたシリアルセレクタ制御回路５１
と、シリアルセレクタ制御回路５１を制御するためのタ
イミング信号を発生する改善されたタイミング制御回路
４２とを備えている。他の回路構成は、図１７に示した
ビデオＲＡＭ７００と同様であるので説明が省略され
る。

【００６５】シリアルセレクタ制御回路５１は、アドレ
スポインタ１６と、シリアルカウンタ１７と、比較回路
２０と、ラッチ回路２１および２２と、ストップレジス
タ２３と、加算回路２４と、スイッチング回路３１ない
し３６とを含む。スイッチング回路３１ないし３６は、
タイミング制御回路４３から発生されるスイッチング制
御信号ＡＴＷＬ，ＳＰＷＬ，ＡＴＷＬ′，ＲＳＷＬ，Ｄ
ＲＳおよびＲＳＷＬ′に応答してそれぞれ制御される。

【００６６】図９は、図８に示したビデオＲＡＭ４００
のスプリット機能における動作を説明するためのタイミ
ングチャートである。図８および図９を参照して、ビデ
オＲＡＭ４００の動作について説明する。

【００６７】期間Ｔ１０において、イニシャル転送とし
てノーマル転送モードが実行される。すなわち、この期
間Ｔ１０において、開始アドレスＩを示す列アドレス信
号がアドレスバッファ４に与えられ、開始アドレスＩが
スイッチング制御信号ＡＴＷＬ，ＳＰＷＬ，ＡＴＷＬ′
に応答して、アドレスポインタ１６，シリアルカウンタ
１７およびラッチ回路２１にそれぞれ転送される。

【００６８】期間Ｔ１２において、最終アドレス設定動
作が実行される。この期間Ｔ１２において、最初のシリ
アル読出しのためのビット長さを規定するデータＢＬ１
を含むアドレス信号Ａ０ないしＡｎがアドレスバッファ
４に与えられる。これに加えて、スイッチング回路３４
は、信号ＲＳＷＬに応答してオンし、ビット長さデータ
ＢＬ１がラッチ回路２２においてラッチされる。

【００６９】期間Ｔ１４において、スプリット転送が実
行される。この期間Ｔ１４において、外部から与えられ
る信号ＤＳＦの立上がりに応答して、タイミング制御回
路４１が信号ＳＰＬを立上げる。高レベルの信号ＳＰＬ
に応答して、転送ゲート回路１１ａおよび１１ｂのうち
の一方がオンし、メモリセルアレイ１内の１つの行にお
いてストアされたデータのうちの前半または後半がデー
タレジスタ１２ａまたは１２ｂに選択的に与えられる。

【００７０】これに加えて、この期間Ｔ１４において、
開始アドレスＪを含むアドレス信号Ａ０ないしＡｎがア
ドレスバッファ４に与えられる。スイッチング回路３１
は、信号ＡＴＷＬに応答してオンするので、アドレスポ
インタ１６に開始アドレスＪが与えられる。これと同時
に、スイッチング回路３６は、信号ＲＳＷＬ′に応答し
て、ラッチ回路２２においてラッチされていたデータ、
すなわちビット長さデータＢＬ１をストップレジスタ２
３に与える。したがって、ラッチ回路２１においてラッ
チされていた開始アドレスＩとストップレジスタ２３内
のビット長さデータＢＬ１とが加算回路２４により加算
され、最終アドレスデータＦＡが出力される。最終アド
レスデータＦＡは、比較回路２０に与えられそこで保持
される。

【００７１】もし、ストップレジスタ２３内に保持され
たデータを変更する必要がある場合は、次のような動作
が実行される。期間Ｔ１５において、信号ＤＲＳが立上
がり、スイッチング回路３５がオンする。したがって、
この期間においてアドレスバッファ４に与えられたビッ
ト長さデータＢＬ２が、スイッチング回路３５を介して
ラッチ回路２２およびストップレジスタ２３に与えられ
それぞれ保持される。加算回路２４は、ラッチ回路２１
において保持されたデータとストップレジスタ２３内に
保持されたデータとを加算する。加算により得られるデ
ータ、すなわちシリアルアドレスは、最終的に決定され
る総ビット数よりも小さな値に選ばれなければならな
い。

【００７２】比較回路２０は、シリアルカウンタ１７か
ら出力されたデータ、すなわちシリアル増加データを加
算回路２４から与えられた最終アドレスと比較する。シ
リアル増加データを最終アドレスＦＡとが一致すると
き、信号ＳＰＬがリセットされる。すなわち、期間Ｔ１
６において、信号ＳＰＬのリセットに応答して、信号Ｓ
ＰＷＬおよびＡＴＷＬ′が立上がり、スイッチング回路
３２および３３がオンする。言換えると、シリアルカウ
ンタ１７の内容およびラッチ回路２１の内容がアドレス
ポインタ１６において保持されていたデータ、すなわち
次の開始アドレスＪに書換えられる。シリアルカウンタ
１７は、信号ＳＣに応答して、新しい開始アドレスＪか
らカウント動作を開始する。加算回路２４は、ラッチ回
路２１においてラッチされた新しい開始アドレスとスト
ップレジスタ２３内に保持されたビット長さデータとを
加算し、新しい最終アドレスＦＡを比較回路２０に与え
る。シリアルカウンタ１７によるカウント動作は、前述
と同様に、比較回路２０において一致が検出されるまで
続けられ、シリアル増加データがシリアルセレクタ１３
ａおよび１３ｂに与えられる。

【００７３】図１０は、図９に示したスプリット転送に
おけるデータレジスタ１２ａおよび１２ｂの入出力を示
す概念図である。図１０に示した期間Ｔ３０ないしＴ３
３は、図１１に示した期間Ｔ３０ないしＴ３３に対応す
る。図１０を参照して、期間Ｔ３０においてノーマル転
送モードが実行される（図９に示した期間Ｔ１０に相当
する）。期間Ｔ３１において、データレジスタ１２ａ内
に保持されたデータのうち、Ｉ番目から（Ｉ＋ＢＬ１）
番目までのデータが出力される。

【００７４】期間Ｔ３２において、データレジスタ１２
ｂ内に保持されたデータの内、Ｊ番目から（Ｊ＋ＢＬ
３）番目までのデータが出力される。期間Ｔ３３におい
て、データレジスタ１２ａにおいて保持されたデータの
うち、Ｋ番目から（Ｋ＋ＢＬ４）番目までのデータが出
力される。図１０と図１１とを比較してわかるように、
図８に示したビデオＲＡＭ４００によると、各データレ
ジスタ１２ａおよび１２ｂから出力されるデータのう
ち、最終のデータを制御することができる。言換える
と、ビット長さデータＢＬ１，ＢＬ３，ＢＬ４などを外
部から選択的に与えることにより、必要なデータだけを
各データレジスタ１２ａおよび１２ｂから出力すること
ができる。これに対し、図１７に示したビデオＲＡＭ７
００では、図１１に示すように、出力データの必要の有
無にかかわらず、各データレジスタ１２ａおよび１２ｂ
において保持されたすべてのデータが出力されていた。
したがって、図８に示したビデオＲＡＭ４００を用いる
ことにより、不必要なデータを出力するのにアクセス時
間が消費されるのが防がれる。

【００７５】図１２は、この発明のさらにもう１つの実
施例を示すビデオＲＡＭのブロック図である。図１２を
参照して、ビデオＲＡＭ５００は、図８に示したビデオ
ＲＡＭ４００と比較すると、シリアルセレクタ制御回路
５２において図８に示したスイッチング回路３６が省か
れている。他の回路構成は図８に示したビデオＲＡＭ４
００と同様であり、かつ同様に動作するので説明が省略
される。

【００７６】図８に示したスイッチング回路３６を省く
ことにより、ビット長さ設定期間（たとえば図９に示し
た期間Ｔ１２，Ｔ１６など）における制御信号のタイミ
ング制御が難しくなるが、ビデオＲＡＭ５００も、図８
に示したビデオＲＡＭ４００と同様の利点をもたらすこ
とができる。

【００７７】このように、図１に示したビデオＲＡＭ３
００は、メモリセルアレイ１内の各行のデータが交互に
転送されかつそれらを保持し得るデータレジスタ１２１
および１２２を備えているので、たとえば斜め読出しの
ような複雑なデータ読出しが要求される場合でも、外部
から与えられる信号／ＤＴおよびＳＣなどのような制御
信号のタイミング制御が簡単化され得る。したがって、
高速のデータ読出しが要求される映像信号処理において
有用なビデオＲＡＭが得られた。

【００７８】一方、図８および図１２に示したビデオＲ
ＡＭ４００および５００では、図１０からわかるよう
に、各データレジスタ１２ａおよび１２ｂから読出され
る最終データを指定し得るので、必要なデータだけを外
部に出力することができる。すなわち、たとえば映像表
示において、図２０に示したエリアＡＲ１およびＡＲ２
内の画素データが要求されるとき、図２１に示したエリ
アＡＲ３およびＡＲ４内のすべてのデータが出力される
のが防がれ、言換えると、所望のデータだけを外部に出
力することができる。したがって、不必要なデータを出
力するのにアクセス時間が消費されるのが防がれ、たと
えば映像信号処理において要求される高速動作が達成さ
れ得る。

【００７９】

【発明の効果】以上のように、請求項１の発明によれ
ば、各々がメモリセルアレイ内の１本の行内にストアさ
れたデータを保持する第１および第２のデータ保持手段
を設け、交互データ転送手段と交互データ出力手段とを
設けたので、高速読出しにおいて外部から与えられる制
御信号のタイミング制御が簡単化され得る半導体メモリ
装置が得られた。

【００８０】また、請求項３の発明によれば、外部から
与えられる開始および終了アドレスによって規定された
データをデータ保持手段からシリアルに出力するデータ
出力手段を設けたので、必要なデータのみをシリアルに
出力でき、したがって、高速動作に適した半導体メモリ
装置が得られた。

【図面の簡単な説明】

【図１】この発明の一実施例を示すビデオＲＡＭのブロ
ック図である。

【図２】図１に示したビデオＲＡＭにおける主要な回路
の回路図である。

【図３】図１に示したカウンタ回路１００および２００
の回路ブロック図である。

【図４】図１に示したビデオＲＡＭにおける読出しビッ
ト長さ設定モードのタイミングチャートである。

【図５】図１に示したビデオＲＡＭにおける特殊転送モ
ードの動作を説明するためのタイミングチャートであ
る。

【図６】図１に示したビデオＲＡＭにおける斜め読出し
を説明するための概念図である。

【図７】図３に示したカウンタ回路１００および２００
の特殊転送モードにおける動作を説明するためのタイミ
ングチャートである。

【図８】この発明のもう１つの実施例を示すビデオＲＡ
Ｍのブロック図である。

【図９】図８に示したビデオＲＡＭのスプリット機能に
おける動作を説明するためのタイミングチャートであ
る。

【図１０】図９に示したスプリット転送におけるデータ
レジスタの入出力を説明するための概念図である。

【図１１】図１９に示したスプリット転送におけるデー
タレジスタの入出力を説明するための概念図である。

【図１２】この発明のさらにもう１つの実施例を示すビ
デオＲＡＭのブロック図である。

【図１３】この発明の背景を示すビデオＲＡＭのブロッ
ク図である。

【図１４】図１３に示したビデオＲＡＭのシリアル読出
し動作を説明するためのタイミングチャートである。

【図１５】ビデオＲＡＭにおける斜め読出しの概念を説
明するためのメモリマトリクス図である。

【図１６】通常の水平読出しと斜め読出しとを説明する
ための概念図である。

【図１７】この発明の背景を示すもう１つのビデオＲＡ
Ｍのブロック図である。

【図１８】図１７に示したビデオＲＡＭの転送サイクル
における動作を説明するためのタイミングチャートであ
る。

【図１９】図１７に示したビデオＲＡＭのスプリット機
能における動作を説明するためのタイミングチャートで
ある。

【図２０】図８に示したビデオＲＡＭのスクリーン上の
画素データエリアを説明するための概念図である。

【図２１】図１７に示したビデオＲＡＭのスクリーン上
の画素データエリアを説明するための概念図である。

【符号の説明】 １ メモリセルアレイ １１ 転送ゲート回路 １３ シリアルセレクタ １９ スイッチング回路 ４１ タイミング制御回路 １００ シリアルカウンタ １２１，１２２ データレジスタ ２００ カウンタ ３００ ビデオＲＡＭ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 行および列に配設された複数のメモリセ
   ルを備えたメモリセルアレイと、 各々が前記メモリセルアレイ内の１本の行内にストアさ
   れたデータを保持する第１および第２のデータ保持手段
   と、 外部から与えられる状態制御信号に応答して、前記メモ
   リセルアレイの行内にストアされたデータを交互に前記
   第１および第２のデータ保持手段に転送する交互データ
   転送手段と、 外部から与えられるシリアルクロック信号に応答して、
   前記第１および第２のデータ保持手段内に保持されたデ
   ータを交互に出力する交互データ出力手段とを含む、半
   導体メモリ装置。
2. 【請求項２】 さらに、 前記第１および第２のデータ保持手段内に保持されたデ
   ータの内、前記交互データ出力手段によって交互に出力
   されるべきデータを部分的に選択する部分データ選択手
   段を含む、請求項１に記載の半導体メモリ装置。
3. 【請求項３】 行および列に配設された複数のメモリセ
   ルを備えたメモリセルアレイと、 外部から与えられる状態制御信号に応答して、前記メモ
   リセルアレイ内の１本の行内にストアされたデータを保
   持するデータ保持手段と、 外部から与えられる開始アドレスを保持する開始アドレ
   ス保持手段と、 外部から与えられる終了アドレスを保持する終了アドレ
   ス保持手段と、 外部から与えられるシリアルクロック信号に応答して、
   前記開始および終了アドレスによって規定されたデータ
   を前記データ保持手段からシリアルに出力するデータ出
   力手段とを含む、半導体メモリ装置。
4. 【請求項４】 前記データ保持手段は、 外部から与えられる状態制御信号に応答して、前記メモ
   リセルアレイ内の前記１本の行内にストアされた前半の
   データを保持する第１のデータ保持手段と、 外部から与えられる状態制御信号に応答して、前記メモ
   リセルアレイ内の前記１本の行内にストアされた後半の
   データを保持する第２のデータ保持手段とを含み、 前記シリアル出力手段は、外部から与えられるシリアル
   クロック信号に応答して、前記開始および終了アドレス
   によって規定されたデータを前記第１および第２のデー
   タ保持手段から交互に出力する交互データ出力手段を含
   む、請求項３に記載の半導体メモリ装置。