Nothing Special   »   [go: up one dir, main page]

KR940009365B1 - 트랜치를 이용한 cmos 제조방법 - Google Patents

트랜치를 이용한 cmos 제조방법 Download PDF

Info

Publication number
KR940009365B1
KR940009365B1 KR1019910007704A KR910007704A KR940009365B1 KR 940009365 B1 KR940009365 B1 KR 940009365B1 KR 1019910007704 A KR1019910007704 A KR 1019910007704A KR 910007704 A KR910007704 A KR 910007704A KR 940009365 B1 KR940009365 B1 KR 940009365B1
Authority
KR
South Korea
Prior art keywords
trench
polysilicon
oxide film
forming
type
Prior art date
Application number
KR1019910007704A
Other languages
English (en)
Other versions
KR920022550A (ko
Inventor
김성진
장성진
Original Assignee
금성일렉트론주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론주식회사, 문정환 filed Critical 금성일렉트론주식회사
Priority to KR1019910007704A priority Critical patent/KR940009365B1/ko
Publication of KR920022550A publication Critical patent/KR920022550A/ko
Application granted granted Critical
Publication of KR940009365B1 publication Critical patent/KR940009365B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0195—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0191—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

트랜치를 이용한 CMOS 제조방법
제1도는 종래의 CMOS(Complementary Metal Oxide Semiconductor)의 단면도.
제2a도-c도는 본 발명에 따른 트랜치를 이용한 CMOS의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : n형 반도체기판 12 : p형웰
13 : n형웰 14 : 절연용산화막
15 : n형 채널의 소오스 및 드레인 영역
16 : p형 채널의 소오스 및 드레인 영역
17 : 게이트산화막 18,22 : 폴리실리콘
19,21 : 산화막 20 : 노드폴리실리콘
23 : 금속
본 발명은 CMOS 제조방법에 관한 것으로, 특히 래치업의 방지 및 집적도 향상을 도모한 트랜치를 이용한 CMOS 제조방법에 관한 것이다.
제1도는 종래의 CMOS의 단면도로서 n형 기판(1)상의 일측에 p형웰(2)을 형성하고 그 위의 평면상에 소자를 형성하여 제조하였다.
3은 p+형 불순물층, 4는 n+형 불순물층, 5는 게이트를 나타낸다.
그러나, 이러한 구조의 CMOS는 기생적인 바이폴라에 의해 래치업 현상이 발생될 뿐만아니라 집적도가 낮은 단점이 있었다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 반도체 기판상에 p형웰과 n형웰을 형성하고 트랜치를 형성하여 트랜치에 소자를 형성하는 트랜치를 이용한 CMOS 제조방법을 제공하는 것이다.
이하, 본 발명은 첨부 도면을 참조하여 상세히 설명한다.
제2a도-c도는 본 발명에 따른 제조공정도로서, 우선 제2a도에 도시한 바와같이 n형 반도체 기판(11)의 일정 부분에 위쪽 트랜치가 아래쪽 트랜치보다 넓은 일체형의 이중 트랜치를 형성한다. 이때 아래쪽 트랜치는 윗쪽 트랜치의 중앙부분에 형성한다.
그리고 아래쪽 트랜치내에 절연용 산화막(14)으로 채원 웰격리용 절연층을 형성한다.
이온주입 및 확산공정으로 이중트랜치의 중앙부를 중심으로 일측에는 p형웰(12)을 다른 일측에는 n형웰(13)을 각각 형성하고 p형웰(12)영역의 위쪽 트랜치의 아래 표면과 p형웰(12)의 위쪽 트랜치에 인접한 모서리 부분의 상부 표면에 n+형 불순물을 이온 주입하여 n형 채널의 소오스 및 드레인영역(15)을 형성하고, n형웰(13)의 위쪽 트랜치의 아래 표면과 n형웰(13)의 위쪽 트랜치에 인접한 모서리 부분의 상부 표면에 p+형 불순물을 이온 주입하여 p형 채널의 소오스 및 드레인 영역(16)을 각각 형성한다.
그후, 제2b도에 도시한 바와같이 전면에 게이트 산화막(17)을 도포하고 폴리실리콘(18)을 도포한후, 폴리실리콘(18)을 동방성 식각하여 위쪽 트랜치의 양측면에 측벽형상의 게이트를 각각 형성한후 전면에 산화막(19)을 도포시킨다.
그리고 상기 양게이트사이의 산화막(19)을 선택적으로 제거하여 위쪽 트랜치의 밑면을 노출시킨 다음 일정 두께의 노드폴리실리콘(20)을 산화막(19)이 제거된 부위에 형성한다.
이때, n형 채널의 드레인와 p형 채널의 소오스가 노드폴리실리콘(20)에 의해 연결된다.
그 다음, 제2c도에 도시한 바와같이 위쪽 트랜치내의 노드폴리실리콘(20)상에 산화막(21)을 형성하고 게이트 상측의 산화막(19) 소정 부분을 제거한 후, 산화막(21)위에 폴리실리콘(22)을 도포해서 트랜치를 완전히 메운다. 이때, 양게이트는 노드폴리실리콘(20)에 의해 연결된다.
그후, 소정 부분에 콘택을 내고 금속(23)을 배선하면 본 발명에 따른 트랜치를 이용한 CMOS를 제조할 수 있게 된다.
이상 설명한 바와같이, 본 발명에 따르면 이중 트랜치를 만든후 산화막으로 n형웰과 p형웰을 격리시키므로 래치업을 방지할 수 있으며, 또한 트랜치 내부에 소자를 형성시키므로 집적도 향상에 현저한 효과를 기대할 수 있다.

Claims (1)

  1. 제1도전형의 반도체 기판의 일정부분에 위쪽 트랜치가 아래쪽 트랜치보다 넓은 일체형의 이중 트랜치를 형성하고 상기 아래쪽 트랜치를 산화막으로 메워 웰격리용 절연막을 형성하는 공정과, 상기 웰격리용 절연막을 중심으로 기판의 일측에는 제1도전형의 웰을, 다른 일측에는 상기 제1도전형과 반대도전형인 제2도전형의 웰을 각각 형성하고, 상기 각각의 웰의 위쪽 트랜치의 밑면과 위쪽 모서리 부분 표면에 웰과 반대도전형인 소오스 및 드레인 영역을 형성하는 공정과, 전면에 게이트 산화막과 폴리실리콘을 차례로 도포하고 상기 폴리실리콘을 등방성 식각하여 위쪽 트랜치 양측벽에 측벽 형상의 게이트를 형성하는 공정과, 전면에 제1산화막을 도포하고 상기 양게이트 사이에 도포된 제1산화막을 선택적으로 제거하며 상기 위쪽 트랜치의 밑면을 노출시키고 제1산화막이 제거된 부위에 노드폴리실리콘을 형성하는 공정과, 상기 노드폴리실리콘상에 제2산화막을 형성하고 상기 게이트상의 제1산화막의 일부를 식각한 후 상기 위쪽 트랜치를 폴리실리콘으로 메우고 배선을 실시하는 공정으로 이루어진 트랜치를 이용한 CMOS 제조방법.
KR1019910007704A 1991-05-13 1991-05-13 트랜치를 이용한 cmos 제조방법 KR940009365B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910007704A KR940009365B1 (ko) 1991-05-13 1991-05-13 트랜치를 이용한 cmos 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910007704A KR940009365B1 (ko) 1991-05-13 1991-05-13 트랜치를 이용한 cmos 제조방법

Publications (2)

Publication Number Publication Date
KR920022550A KR920022550A (ko) 1992-12-19
KR940009365B1 true KR940009365B1 (ko) 1994-10-07

Family

ID=19314366

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910007704A KR940009365B1 (ko) 1991-05-13 1991-05-13 트랜치를 이용한 cmos 제조방법

Country Status (1)

Country Link
KR (1) KR940009365B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6790781B2 (en) 2001-07-13 2004-09-14 Micron Technology, Inc. Dual depth trench isolation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6790781B2 (en) 2001-07-13 2004-09-14 Micron Technology, Inc. Dual depth trench isolation
US6875697B2 (en) 2001-07-13 2005-04-05 Micron Technology, Inc. Dual depth trench isolation

Also Published As

Publication number Publication date
KR920022550A (ko) 1992-12-19

Similar Documents

Publication Publication Date Title
KR0176202B1 (ko) 에스.오.아이형 트랜지스터 및 그 제조방법
KR100420534B1 (ko) 얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계전압을 갖는 모스 트랜지스터 제조 방법
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
US4980306A (en) Method of making a CMOS device with trench isolation device
US6693325B1 (en) Semiconductor device having silicon on insulator and fabricating method therefor
KR100233286B1 (ko) 반도체 장치 및 그 제조방법
JP2945961B2 (ja) Ｍｏｓｆｅｔの製造方法
KR940009365B1 (ko) 트랜치를 이용한 cmos 제조방법
KR100671633B1 (ko) 반도체 소자 및 그의 제조방법
KR100263475B1 (ko) 반도체 소자의 구조 및 제조 방법
KR0161737B1 (ko) 모스 전계 효과 트랜지스터의 제조방법
KR100649813B1 (ko) 반도체소자의제조방법
KR100264877B1 (ko) Soi형 소자 분리 영역을 가지는 반도체 장치의 제조 방법
KR100239421B1 (ko) 반도체 소자의 제조 방법
KR0166506B1 (ko) 반도체 소자의 제조방법
KR100192470B1 (ko) 씨엠오에스 인버터 구조 및 제조방법
KR100434715B1 (ko) 반도체소자및그제조방법
JPH0481339B2 (ko)
KR0136919B1 (ko) 다이나믹 램 셀 및 그의 제조방법
KR930005507B1 (ko) 반도체장치의 제조방법
KR0135718B1 (ko) 반도체 소자의 제조방법
JPH02105576A (ja) 電界効果トランジスタ
JPH021377B2 (ko)
KR100304947B1 (ko) 반도체메모리장치및그제조방법
KR100562330B1 (ko) 소자 분리막으로서의 수직 산화막을 갖는 모스 트랜지스터및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19910513

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19910513

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19940528

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19940912

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19941222

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19950117

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19950117

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19970930

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19980929

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19990930

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20000919

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20010918

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20020918

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20030919

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20040920

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20050922

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20050922

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee