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KR100671633B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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KR100671633B1
KR100671633B1 KR1020000048935A KR20000048935A KR100671633B1 KR 100671633 B1 KR100671633 B1 KR 100671633B1 KR 1020000048935 A KR1020000048935 A KR 1020000048935A KR 20000048935 A KR20000048935 A KR 20000048935A KR 100671633 B1 KR100671633 B1 KR 100671633B1
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Abstract

본 발명은 콘택 형성을 용이하게 함과 동시에 콘택간 숏트를 방지하도록 한 반도체 소자 및 그의 제조방법에 관한 것으로서, 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 형성되는 소자 격리막과, 상기 반도체 기판의 액티브 영역에 일정한 간격을 갖고 소정깊이로 형성되는 복수개의 트랜치와, 상기 각 트랜치 사이의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 트랜치의 양측면에 형성되는 절연막 측벽과, 상기 트랜치의 저면에 형성되는 게이트 산화막과, 상기 트랜치 내부의 게이트 산화막상에 형성되는 게이트 전극과, 상기 소오스/드레인 불순물 영역의 표면이 소정부분 노출되도록 콘택홀을 갖고 반도체 기판상에 형성되는 층간 절연막과, 상기 콘택홀의 내부에 형성되는 폴리 실리콘 플러그를 포함하여 구성됨을 특징으로 한다.
트랜치, 콘택

Description

반도체 소자 및 그의 제조방법{semiconductor device and method for manufacturing the same}
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 저농도 n형 불순물 영역 24 : 고농도 n형 불순물 영역
25 : 산화막 26 : 트랜치
27 : 질화막 측벽 28 : 게이트 산화막
29 : 게이트 전극 30 : 층간 절연막
31 : 폴리 실리콘 플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택(Contact) 형성 이 용이하고 콘택간 격리를 완벽하게 하는데 적당한 반도체 소자 및 그의 제조방법에 관한 것이다.
현재 DRAM 칩(Chip) 제조시 가장 많이 사용하는 워드 라인(Word Line)과 비트 라인(Bit Line) 및 스토리지 노드(Storage Node)의 콘택(Contact) 형성 공정이 매우 중요하다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역에 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(12)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 게이트 산화막(13), 게이트 전극용 폴리 실리콘막, 질화막을 차례로 형성한다.
그리고 포토 및 식각공정을 통해 상기 질화막, 폴리 실리콘막, 게이트 산화막(13)을 선택적으로 제거하여 일정한 간격을 갖는 게이트 캡 질화막(15) 및 게이트 전극(14)을 형성한다.
이어, 상기 게이트 캡 질화막(15)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 불순물 이온을 주입하여 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(16)을 형성한다.
그리고 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 질화막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 캡 질화막(15) 및 게이트 전극(14)의 양측면에 질화막 측벽(17)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 층간 절연막(18)을 형성한다.
여기서 미설명한 A, B는 층간 절연막(18)의 형성시 소자의 집적도가 향상됨에 따라 게이트 전극(14)간이 간격이 좁아져 발생하기 쉬운 보이드(Void)의 발생 영역을 나타낸다.
도 1c에 도시한 바와 같이, 상기 층간 절연막(18)이 형성된 반도체 기판(11)의 전면에 CMP 공정을 이용하여 표면을 평탄화한다.
이어, 포토 및 식각공정을 통해 상기 게이트 전극(14) 사이의 반도체 기판(11) 표면 즉, 소오스/드레인 불순물 영역(16)이 소정부분 노출되도록 상기 층간 절연막(18)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 전면에 폴리 실리콘막을 형성한 후 상기 콘택홀의 내부에만 남도록 상기 폴리 실리콘막을 선택적으로 제거하여 폴리 실리콘 플러그(19)를 형성한다.
이후 공정은 도면에 도시되지 않았지만, 상기 폴리 실리콘 플러그(19)에 연결되는 비트 라인(B/L)과 스토리지 노드(SN)와 연결하는 등의 DRAM 칩(chip) 제조시 필요한 공정을 실시한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 소자가 고집적화됨에 따라 워드 라인(게이트)간의 간격이 좁아져서 층간 절연막이 워드 라인 사이를 완전히 채우지 못하여 보이드(Void)가 발생한다.
둘째, 플러그 형성을 위하여 폴리 실리콘 등의 증착시 보이드에도 폴리 실리콘 등이 증착되어 플러그간에 숏트(Short)가 발생한다.
셋째, 콘택 저항을 낮추기 위하여 비트 라인과 스토리지 노드의 농도를 높이는 것이 좋으나 셀 트랜지스터의 특성 저하를 유발하므로 적용이 불가능하다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 콘택 형성을 용이하게 함과 동시에 콘택간 숏트를 방지하도록 한 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 형성되는 소자 격리막과, 상기 반도체 기판의 액티브 영역에 일정한 간격을 갖고 소정깊이로 형성되는 복수개의 트랜치와, 상기 각 트랜치 사이의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 트랜치의 양측면에 형성되는 절연막 측벽과, 상기 트랜치의 저면에 형성되는 게이트 산화막과, 상기 트랜치 내부의 게이트 산화막상에 형성되는 게이트 전극과, 상기 소오스/드레인 불순물 영역의 표면이 소정부분 노출되도록 콘택홀을 갖고 반도체 기판상에 형성되는 층간 절연막과, 상기 콘택홀의 내부 에 형성되는 폴리 실리콘 플러그를 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 반도체 기판을 선택적으로 제거하여 상기 소오스/드레인 불순물 영역보다 깊은 일정한 간격을 갖는 복수개의 트랜치를 형성하는 단계와, 상기 트랜치의 양측면에 절연막 측벽을 형성하는 단계와, 상기 트랜치의 저면에 게이트 산화막을 형성하는 단계와, 상기 트랜치 내부의 게이트 산화막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 게이트 전극 사이의 고농도 불순물 영역의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 전도성 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그의 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(21)의 필드 영역에 형성되는 소자 격리막(22)과, 상기 반도체 기판(21)의 액티브 영역에 일정한 간격을 갖고 소정깊이로 형성되는 복수개의 트랜치(26)와, 상기 각 트랜치(26) 사이의 반도체 기판(21) 표면내에 형성되는 저농도 n형 불순물 영역(23)과 고농도 n형 불순물 영역(24)으로 이루어진 소오스/드레인 불순물 영역과, 상기 트랜치(26)의 양측면에 형성되는 질화막 측벽(27)과, 상기 트랜치(26)의 저면에 형성되는 게이트 산화막(28)과, 상기 트랜치(26) 내부의 게이트 산화막(28)상에 형성되는 게이트 전극(29)과, 상기 고농도 n형 불순물 영역(24)의 표면이 소정부분 노출되도록 콘택홀을 갖고 반도체 기판(21)상에 형성되는 층간 절연막(30)과, 상기 콘택홀의 내부에 형성되는 폴리 실리콘 플러그(31)를 포함하여 구성된다.
여기서, 게이트 전극(29)의 일측에 형성된 (23 및 24)는 드레인이 되고, 타측에 형성된 (23 및 24)는 소오스가 된다. 또한, 게이트 전극(29)에 전압이 인가되면, 게이트 전극(29) 하부의 반도체 기판에 전자가 모여 채널영역(21a)이형성된다. 따라서, 게이트 전극(29)에 전압이 인가되면 일측의 (23 및 24)로부터 채널영역(21a)을 통과하여 타측의 (23 및 24)로 전류가 흐르게 된다.
여기서 상기 게이트 전극(29)의 하부는 저농도 n형 불순물 영역(23)보다 깊게 형성되며, 상기 게이트 전극(29)의 상부는 반도체 기판(21)의 상부 표면과 동일 높이로 형성된다.
또한, 상기 저농도 n형 불순물 영역(23)은 고농도 n형 불순물 영역(24)보다 깊게 형성되어 있다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(21)의 필드 영역에 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(22)을 형성한다.
여기서 상기 소자 격리막(22)은 반도체 기판(21)의 필드 영역을 소정깊이로 제거하여 트랜치를 형성한 후, 상기 트랜치 내부에 절연 물질을 매립하여 형성한다.
이어, 상기 반도체 기판(21)의 전면에 저농도 n형 불순물 이온과 고농도 n형 불순물 이온을 각각 주입하여 반도체 기판(21) 표면내에 저농도 n형 불순물 영역(23)과 고농도 n형 불순물 영역(24)을 각각 형성한다.
여기서 상기 저농도 n형 불순물 영역(23)과 고농도 n형 불순물 영역(24)은 소오스/드레인 불순물 영역이다.
도 3b에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 산화막(25)을 형성하고, 포토 및 식각공정을 통해 상기 산화막(25)을 선택적으로 제거하여 게이트 영역을 정의한다.
이어, 상기 산화막(25)을 마스크로 이용하여 상기 노출된 반도체 기판(21) 즉, 게이트 영역을 선택적으로 제거하여 소정깊이를 갖는 복수개의 트랜치(26)를 형성한다.
도 3c에 도시한 바와 같이, 상기 트랜치(26)를 포함한 반도체 기판(21)의 전면에 질화막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 트랜치(26)의 양측면에 질화막 측벽(27)을 형성한다.
여기서 상기 질화막 측벽(27)을 형성하기 전에 문턱전압 조절을 위한 이온을 주입한다.
도 3d에 도시한 바와 같이, 상기 반도체 기판(21)에 산화 공정을 실시하여 상기 트랜치(26)의 저면에 게이트 산화막(28)을 형성한다.
이어, 상기 트랜치(26)를 포함한 반도체 기판(21)의 전면에 게이트 전극용 폴리 실리콘막을 형성한 후, 에치백 및 CMP 공정을 실시하여 상기 트랜치(26)내의 게이트 산화막(28)상에 게이트 전극(29)을 형성한다.
도 3e에 도시한 바와 같이, 상기 고농도 n형 불순물 영역(24)의 표면을 앤드 포인트(End Point)로 하여 반도체 기판(21)의 전면에 CMP 공정을 실시하여 표면을 평탄화한다.
즉, 상기 CMP 공정에 의해 산화막(25) 및 질화막 측벽(27)의 일부가 선택적으로 제거되어 상기 게이트 전극(29)은 반도체 기판(21)의 상부 표면과 동일 높이가 된다.
도 3f에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 층간 절연막(30)을 형성하고, 포토 및 식각 공정을 통해 상기 고농도 n형 불순물 영역(24)의 표면이 소정부분 노출되도록 상기 층간 절연막(30)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(21)의 전면에 폴리 실리콘막을 형성한 후 선택적으로 제거하여 폴리 실리콘 플러그(31)를 형성한다.
이후 공정은 도면에 도시되지 않았지만, 상기 폴리 실리콘 플러그(31)에 연결되는 비트 라인(B/L)과 스토리지 노드(SN)와 연결하는 등의 DRAM 칩(chip) 제조시 필요한 공정을 실시한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 소오스/드레인 영역을 먼저 형성시킴으로서 이온주입후 충분한 열처리를 실시하는 것이 가능하여 소오스/드레인 저항을 작게 할 수 있고, 문턱전압 조절 을 위한 이온과 게이트 형성후 고온공정이 필요하지 않아 트랜지스터 특성을 향상시킬 수 있다.
둘째, 트랜지스터에 영향을 미치지 않고 소오스/드레인 영역의 농도를 높임으로서 콘택저항을 줄일 수 있다.
셋째, 비트 라인과 스토리지 노드 콘택간의 격리를 위한 절연막 증착시 기판 전면에 평평하여 절연막에 보이드 등이 발생하지 않아 콘택간의 격리 특성을 향상할 수 있다.
넷째, 기판의 전면에 평평하여 이후 배선 공정 등이 용이하다.

Claims (5)

  1. 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 형성되는 소자 격리막과,
    상기 반도체 기판의 액티브 영역에 일정한 간격을 갖고 소정깊이로 형성되는 복수개의 트랜치와,
    상기 각 트랜치 사이의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과,
    상기 트랜치의 양측면에 형성되는 절연막 측벽과,
    상기 트랜치의 저면에 형성되는 게이트 산화막과,
    상기 트랜치 내부의 게이트 산화막상에 형성되는 게이트 전극과,
    상기 소오스/드레인 불순물 영역의 표면이 소정부분 노출되도록 콘택홀을 갖고 반도체 기판상에 형성되는 층간 절연막과,
    상기 콘택홀의 내부에 형성되는 폴리 실리콘 플러그를 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 소오스/드레인 불순물 영역은 저농도 n형 불순물 영역과 고농도 n형 불순물 영역으로 이루어짐을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 게이트 전극의 저면은 소오스/드레인 불순물 영역보 다 깊게 형성됨을 특징으로 하는 반도체 소자.
  4. 액티브 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계;
    상기 반도체 기판의 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;
    상기 반도체 기판을 선택적으로 제거하여 상기 소오스/드레인 불순물 영역보다 깊은 일정한 간격을 갖는 복수개의 트랜치를 형성하는 단계;
    상기 트랜치의 양측면에 절연막 측벽을 형성하는 단계;
    상기 트랜치의 저면에 게이트 산화막을 형성하는 단계;
    상기 트랜치 내부의 게이트 산화막상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 게이트 전극 사이의 고농도 불순물 영역의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 전도성 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 트랜치는 반도체 기판상에 산화막을 형성하고, 포토 및 식각공정을 통해 상기 산화막을 선택적으로 제거한 후, 상기 선택적으로 제거된 산화막을 마스크로 이용하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
KR1020000048935A 2000-08-23 2000-08-23 반도체 소자 및 그의 제조방법 KR100671633B1 (ko)

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