KR930006973B1 - 디램의 스택 트렌치 커패시터 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 239000002019 doping agent Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000001039 wet etching Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims description 14
- 238000003860 storage Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000007796 conventional method Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Abstract
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Description
제1도의 (a) 내지 (d)는 (f)의 B-B선 단면도로 나타낸 종래의 공정도.
(e)는 (f)의 A-A선 단면도.
(f)는 일반적인 디램셀의 평면도.
제2도의 (a) 내지 (d)는 제1도 (f)의 B-B선 단면도로 나타낸 본 발명의 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 2 : 트렌치
3 : 열적산화막 3a : 측벽 산화막
4 : 실리콘층 4a : 측벽 실리콘층
5 : 스토리지노드 실리콘층 6 : 유전체
7 : 커패시터 플레이트
본 발명은 디램(DRAM)의 스택 트렌치 커패시터(Stacked Trench Capacitor) 제조방법에 관한 것으로 특히 트렌치간의 전기적 격리에 적당하도록 한 것으로 트렌치의 벽에 격리용 산화막을 형성하도록 열적산화막과 CVD 실리콘을 입힌다음 방향상 건식각(Anisotropic dry etch)에 의해 측벽 실리콘층(Side-Spacer Silicon layer)을 남기고 노출된 열적 산화막만을 습식 식각하여 트렌치의 벽에만 산화막/CVD 실리콘 2중층이 덮히도록 함은 물론 트렌치의 바닥부분은 도펀트 이온주입에 의해 전기적 격리가 이루어지도록 한 뿐 아니라 그 구조가 완만한 오목형(Smoothly concave shape)으로 되어있고 날카로운 모서리가 없어서 커패시터의 전기적 약점(electrical weak spots)을 배제시킬 수 있도록 한 것이다.
일반적으로 고집적 디램 셀에서 적용되는 적층구조 커패시터는 용량을 배가하기 위하여 실리콘 기판의 얕은 트렌치(Shallow trench)를 형성하여 면적효과를 늘릴 수 있도록 하고 있으며 이의 공정순서는 다음과 같다.
즉, 제1도의 (a)에 도시된 바와같이 한정된 게이트(1) 위에 CVD 산화막(10)과 CVD 실리콘(11)을 증착시키고, (b)와 같이 RIE(Reactive Ion Etch)방식으로 접촉창(Contact Window)을 열고 실리콘기판(9)까지 에치하여 트렌치(2)를 형성하였으며, (c)와 같이 스토리지 노드(Storage node)용 CVD 실리콘층(4)을 증착한 후 이온주입에 의해 혹은 도펀트 소오스 베이퍼(dopant source vapor)로 부터의 도펀트 확산에 의해 도핑하여 커패시터 영역을 관례적인 포토(Conventional photo) 및 에치방법으로 한정하였다.
또한, (d)와 같이 엷은 유전체(6)를 형성시킨 후 다결정 실리콘으로 커패시터 플레이트(7)를 형성하였다.
또한, 종래에는 CVD 실리콘층(4)을 도핑하면 이후 고온공정을 거칠 때 트렌치(2) 주위에 자동으로 불순물 확산영역(12)이 형성되어 커패시터와 트랜지스터의 정션(junction)간에 접촉면적이 증가되었다.
그러나, 상기와 같은 종래의 기술에 있어서는 제1도 (f)의 A-A단면도인 (e)와 같이 바로 옆에 형성되는 트렌치의 확산영역과 전기적 상호작용에 의한 누설전류를 발생시킬 수 있으며 이는 트렌치 간격이 좁을수록, 깊이가 깊을수록 더욱 증가하게 되는결점이 있었다.
그리고 스토리지 노드인 CVD 실리콘층(4) 증착 후에 수직 트렌치 모양을 유지하므로 이후 형성되는 엷은 유전체(6)는 트렌치 바닥의 날카로운 모서리에서 전기적 약점을 갖게되어 신뢰성 있는 커패시터 역할을 할 수 없는 결점이 있었다.
본 발명은 이와같은 종래의 결점을 감안하여 안출한 것으로 이를 첨부된 도면 제2도에 의하여 상세히 설명하면 다음과 같다.
즉, 본 발명은 종래의 얕은 트렌치를 이용한 적층 커패시터 구조의 트렌치간 누설 특성 및 엷은 유전체의 신뢰성을 향상시키기 위해 공정방법을 개선한 것으로 이의 공정순서를 N-MOS 형성을 예로서 설명하고자 한다.
먼저, 제2도의 (a)와 같이 사진인쇄기술(Photolithography)과 RIE 방법으로 트랜지스터의 게이트(1) 사이에 트렌치(2)를 형성하고 수백 Å 두께로 열적산화막(3)을 성장시킨다.
다음, 트렌치(2) 바닥부분의 격리를 위해 P형 도펀트(5a)를 이온 주입하며 이때, 이온주입의 양(dose) 및 에너지는 열적산화막(3)의 두께 그리고 이후에 (d)와 같이 씌워질 실리콘층(5)의 N형 도펀트 농도 및 이온주입의 손상등을 고려하여 결정한다.
또한, 이온주입후 양호한 커버리지(coverage)를 얻기위해 도핑되지 않은 다결정(또는 비정질) 실리콘층(4)을 약 1500~3000Å 정도 증착시키고 (c)와 같이 방향성 RIE 방식으로 에치하여 트렌치(2)의 측면둘레에 측벽 실리콘층(4a)을 남겨둔다.
단, 실리콘층(4)이 트랜지스터의 N+확산영역(8) 깊이 이하로 완전히 식각되어야 한다.
이후, 트랜지스터 N+확산영역의 측면이 열리도록 열적산화막(3)을 습식 식각한다.
이때, 측면에 형성된 측벽 실리콘층(4a)의 차단효과로 트렌치(2) 주위의 측벽둘레에 위치한 측벽산화막(3a)은 그대로 남게 된다.
또, (d)와 같이 커패시터 스트리지 노드가 될 실리콘층(5)을 약 1000~3000Å 정도 증착시킨 다음 포토와 에치에 따라 한정하고 통상의 방법에 따라 엷은 유전체(6) 및 커패시터 플레이트(7)를 형성한다.
상기와 같은 공정에 의해 제조되는 본 발명은 게이트(1) 사이에 트렌치(2) 형성후 성장시킨 열적산화막(3)이 측벽 실리콘층(4a)의 차단때문에 습식식각 후에도 그대로 남게되고 이렇게 남은 측벽산화막(3a)은 측면의 트렌치간 격리를 양호하게 유지시키게 된다.
또한, 열적산화막(3)이 제거되는 트렌치(2)의 바닥부분은 이전 공정에서 이온 주입된 P형 도펀트(5a)에 의해 전기적 격리가 이루어진다.
그리고 N+확산영역과의 접촉이 잘 이루어지려면 트랜지스터 M+확산영역의 측면 산화층이 충분히 에치되어야 하며 이후 증착되는 스토리지 노드 실리콘층(5)의 커버리지가 좋아야 한다.
상기에서 설명한 바와 같은 본 발명은 트랜지스터의 확산영역 측면(Side Space)만이 스토리지 노드와 접촉되고 트렌치(2)의 측면둘레를 감싸는 열적산화막() 형성과 트렌치(2) 바닥부분에 이온 주입으로 확산영역의 도펀트와 상반형인 P형 도펀트(5a)가 도핑되게 하여 기존의 동일형의 도펀트 확산영역으로 둘러싸인 트렌치 커패시터에 비해 효율적인 트렌치(2)간 전기적 격리를 얻을 수 있으며, 이에 따라 트렌치(2)간 간격을 더 좁힐 수 있으므로 고집적 소자에 적용 가능하고 트렌치(2)를 더욱 깊이 형성할 수 있으므로 커패시턴스를 효과적으로 늘릴 수 있을 뿐만 아니라 측벽에 남은 측벽 산화막(3a)에 의해 이후 증착된 스토리지 노드 실리콘층(5)이 경사진 프로파일(profile)을 가지므로 그위에 형성되는 엷은 유전체(6) 역시 완만한 토포로지(topology)를 갖게 되어 전기적 약점을 배제하는 신뢰성 있는 커패시터를 얻을 수 있는 특징을 지닌 것이다.
Claims (5)
- 트렌치간의 측면 전기적 격리를 위하여 트랜지스터의 게이트(1) 사이에 트렌치(2) 형성후 열적산화막(3)을 성장시키고 트렌치(2) 바닥부분의 전기적 격리를 위해 트랜지스터 확산영역의 도펀트와 상반형인 P형 도펀트(5a)를 이온주입한 다음 전기적 약점을 배제하는 커버리지가 좋은 엷은 유전체막을 형성하기 위해 실리콘층(4)을 증착시켜 이를 방향성 RIE하여 트렌치 벽에 측벽 실리콘층(4a)을 형성하고 열적산화막(3)을 습식 식각하여 트렌치 측벽둘레에 측벽산화막(3a)을 남긴 후 커패시터 스토리지 노드가 될 실리콘층(5)을 증착시키고 통상의 방법에 의해 엷은 유전체(8)와 커패시터 플레이트(7)를 형성함을 특징으로 하는 디램의 스택 트렌치 커패시터 제조방법.
- 제1항에 있어서, 트렌치(2) 형성후 열적산화막(3)은 통상의 확산로(diffusion furnace)에서 수백 Å정도 성장시킴을 특징으로 하는 디램의 스택 트렌치 커패시터 제조방법.
- 제1항에 있어서, 이온 주입후 양호한 커버리지를 얻기 위해 도핑되지 않은 실리콘(비정질 혹은 다결정)층(4)으로 약 1500~3000Å 정도 증착시킴을 특징으로 하는 디램의 스택 트렌치 커패시터 제조방법.
- 제1항에 있어서, 스토리지 노드로서 실리콘층(5)을 약 1000~3000Å 정도 증착시켜 산화막 습식각에 의해 열려진 트랜지스터의 확산영역의 측면과 접촉되게 함을 특징으로 하는 디램의 스택 트렌치 커패시터 제조방법.
- 제1항에 있어서, 실리콘층(4) 방향성 RIE 식각시 트랜지스터의 확산영역(8) 깊이 이하로 실리콘등(4)을 식각함을 특징으로 하는 디램의 스택 트렌치 커패시터 제조방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890012019A KR930006973B1 (ko) | 1989-08-23 | 1989-08-23 | 디램의 스택 트렌치 커패시터 제조방법 |
| DE4010720A DE4010720C2 (de) | 1989-08-23 | 1990-04-03 | Verfahren zur Herstellung eines geschichteten Grabenkondensators zur Verwendung in einem dynamischen Speicher |
| JP2110678A JPH0724282B2 (ja) | 1989-08-23 | 1990-04-27 | ダイナミックｒａｍの積層溝型キャパシタの製造方法 |
| FR909006733A FR2651368B1 (fr) | 1989-08-23 | 1990-05-30 | Procede de fabrication de condensateurs a tranchee en pile pour memoire vive dynamique. |
| GB9017025A GB2235335B (en) | 1989-08-23 | 1990-08-03 | Process for fabricating trench capacitors |
| NL9001849A NL193765C (nl) | 1989-08-23 | 1990-08-21 | Werkwijze voor de vervaardiging van gestapelde sleufcondensatoren voor DRAM's. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890012019A KR930006973B1 (ko) | 1989-08-23 | 1989-08-23 | 디램의 스택 트렌치 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910005297A KR910005297A (ko) | 1991-03-30 |
| KR930006973B1 true KR930006973B1 (ko) | 1993-07-24 |
Family
ID=19289171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890012019A KR930006973B1 (ko) | 1989-08-23 | 1989-08-23 | 디램의 스택 트렌치 커패시터 제조방법 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH0724282B2 (ko) |
| KR (1) | KR930006973B1 (ko) |
| DE (1) | DE4010720C2 (ko) |
| FR (1) | FR2651368B1 (ko) |
| GB (1) | GB2235335B (ko) |
| NL (1) | NL193765C (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000058506A (ko) * | 2000-06-07 | 2000-10-05 | 이순환 | 열기관 압축링에 삽입하여 열효율을 높이는 황동핀 |
| GB201617276D0 (en) | 2016-10-11 | 2016-11-23 | Big Solar Limited | Energy storage |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPH01101664A (ja) * | 1987-10-15 | 1989-04-19 | Nec Corp | 半導体集積回路装置 |
| JPH01179450A (ja) * | 1988-01-08 | 1989-07-17 | Oki Electric Ind Co Ltd | Ｍｏｓ型ダイナミックメモリ集積回路とその製造方法 |
| KR900019227A (ko) * | 1988-05-18 | 1990-12-24 | 아오이 죠이치 | 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 |
| JPH02177359A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
| JP4093614B2 (ja) * | 1997-06-11 | 2008-06-04 | 旭化成ケミカルズ株式会社 | 固着剤組成物 |
| JPH1179450A (ja) * | 1997-09-12 | 1999-03-23 | Mita Ind Co Ltd | 自動原稿搬送装置の原稿分離機構 |
-
1989
- 1989-08-23 KR KR1019890012019A patent/KR930006973B1/ko not_active IP Right Cessation
-
1990
- 1990-04-03 DE DE4010720A patent/DE4010720C2/de not_active Expired - Fee Related
- 1990-04-27 JP JP2110678A patent/JPH0724282B2/ja not_active Expired - Fee Related
- 1990-05-30 FR FR909006733A patent/FR2651368B1/fr not_active Expired - Lifetime
- 1990-08-03 GB GB9017025A patent/GB2235335B/en not_active Expired - Fee Related
- 1990-08-21 NL NL9001849A patent/NL193765C/nl not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| NL193765B (nl) | 2000-05-01 |
| JPH0724282B2 (ja) | 1995-03-15 |
| DE4010720A1 (de) | 1991-02-28 |
| FR2651368B1 (fr) | 1991-11-29 |
| JPH0385757A (ja) | 1991-04-10 |
| KR910005297A (ko) | 1991-03-30 |
| NL9001849A (nl) | 1991-03-18 |
| NL193765C (nl) | 2000-09-04 |
| GB9017025D0 (en) | 1990-09-19 |
| DE4010720C2 (de) | 1994-05-05 |
| FR2651368A1 (fr) | 1991-03-01 |
| GB2235335B (en) | 1994-03-02 |
| GB2235335A (en) | 1991-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070622 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |