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KR20240106371A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR20240106371A
KR20240106371A KR1020220189162A KR20220189162A KR20240106371A KR 20240106371 A KR20240106371 A KR 20240106371A KR 1020220189162 A KR1020220189162 A KR 1020220189162A KR 20220189162 A KR20220189162 A KR 20220189162A KR 20240106371 A KR20240106371 A KR 20240106371A
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KR
South Korea
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redistribution
area
redistribution structure
layer
vias
Prior art date
Application number
KR1020220189162A
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English (en)
Inventor
조명도
고영찬
김경호
김병호
이용군
이정호
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

일 실시예에 따른 반도체 패키지는, 제1 재배선 구조체; 상기 제1 재배선 구조체 상의 브릿지 구조체; 상기 제1 재배선 구조체 상에 그리고 상기 브릿지 구조체와 나란히(side by side) 배치되는 복수의 도전성 필라들(Pillars); 상기 제1 재배선 구조체 상에서, 상기 브릿지 구조체 및 상기 복수의 도전성 필라들을 몰딩하는 봉지재; 상기 봉지재 상의 제2 재배선 구조체 - 상기 브릿지 구조체 상에 위치한 상기 제2 재배선 구조체의 영역은 제1 영역으로, 그리고 상기 제1 영역 외의 영역은 제2 영역으로 규정(define)됨 -; 및 상기 제1 영역 상의 복수의 본딩 패드들을 포함하고, 상기 제1 영역의 수직 두께는 상기 제2 영역의 수직 두께보다 얇을 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGES AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지 기술 분야는 2D 패키지에서 2.5D 패키지로, 2.5D 패키지에서 3D 패키지로 점차 발전해 나아가고 있다. 2.5D 패키지 및 3D 패키지에서는 3D 스택으로 반도체 칩들을 수직 적층(stacking)하는 것이 필수적인데, 수직으로 배열된 반도체 칩들은 미세 공정이 적용된 마이크로 범프(Micro Bump)에 의해 연결된다.
미세 공정이 적용된 마이크로 범프에 의해 연결되는 반도체 칩들의 3D 스택은 다른 반도체 칩들과 신호를 주고받기 위해 반도체 기판과 전기적으로 커플링되어야 한다. 그러나, 미세 공정이 적용된 마이크로 범프와 비교하여 반도체 기판은 상대적으로 큰 회로 선폭을 갖기 때문에, 마이크로 범프를 사용한 3D 스택과 큰 회로 선폭을 갖는 반도체 기판을 연결하기 위해서는 3D 스택과 반도체 기판의 선폭 차이를 완화시켜줄 수 있는 중간 매개체가 필요하다.
이와 같은 중간 매개체로서, 미세 공정이 적용된 실리콘 브릿지(Silicon Bridge)가 잘 알려져 있다. 이러한 실리콘 브릿지는 반도체 기판에 내재(embeded)되며, 실리콘 브릿지가 내재된 반도체 기판 위에 재배선(Redistribution layer; RDL) 구조체(인터포저(Interposer))를 형성하고, 그 위에 3D 스택을 실장하여 실리콘 브릿지와 3D 스택의 연결 구조를 형성한다.
여기서, 미세 공정이 적용된 실리콘 브릿지의 이웃하는 단자들의 피치(Pitch)를 고려하면, 재배선 구조체에 형성되는 이웃하는 마이크로 본딩 패드들은 20um 내지 50um의 피치를 가져야 한다. 하지만, 재배선 구조체의 비아 사이즈 및 비아 오버레이 등의 제약 때문에, 재배선 구조체의 비아들 상에 20um 내지 50um의 피치를 갖는 마이크로 본딩 패드들을 형성하기 어렵다.
또한, 재배선 구조체의 비아들 상에 20um 내지 50um의 피치를 갖는 마이크로 본딩 패드들을 형성하기 위해서는, 고 해상도 PID(High Resolution Photo Imageable Dielectric)가 필요하고 새로운 설비를 도입해야 하는 문제점이 존재한다.
따라서, 재배선 구조체의 비아 사이즈 및 비아 오버레이 등의 제약을 고려하지 않고, 종래 소재 및 설비를 사용할 수 있으며, 미세 공정이 적용된 실리콘 브릿지의 단자들의 피치와 매칭되도록 마이크로 본딩 패드들 간의 피치를 설정할 수 있도록 하는 새로운 반도체 패키지 기술의 개발이 필요하다.
일 실시예는, 재배선 구조체의 비아 사이즈 및 비아 오버레이 등의 제약을 극복하고, 미세 공정이 적용된 실리콘 브릿지의 단자들의 피치를 고려하여 재배선 구조체 상에 마이크로 본딩 패드들을 형성하기 위해, 실리콘 브릿지 바로 위에 위치한 재배선 구조체의 영역의 최상부 층에서 비아를 삭제할 수 있다.
일 실시예는, 작은 사이즈의 비아를 형성할 때 포토 레지스트 패턴으로부터 발생하는 잔여물(Residue) 문제를 해결하기 위하여, 실리콘 브릿지 바로 위에 위치한 재배선 구조체의 영역의 최상부 층에, 작은 사이즈의 비아를 형성하는 포토 레지스트 패턴을 형성하지 않고, 전면 개구(Opening)를 형성하는 포토 레지스트 패턴을 형성할 수 있다.
일 실시예는, 마이크로 본딩 패드들에서의 구리(Cu) 소모(Consumption)로 인한 공극(Void)을 방지하기 위해, 구리 패드들 상에 전면 도금층을 형성할 수 있다.
일 실시예에 따른 반도체 패키지는, 제1 재배선 구조체; 상기 제1 재배선 구조체 상의 브릿지 구조체; 상기 제1 재배선 구조체 상에 그리고 상기 브릿지 구조체와 나란히(side by side) 배치되는 복수의 도전성 필라들(Pillars); 상기 제1 재배선 구조체 상에서, 상기 브릿지 구조체 및 상기 복수의 도전성 필라들을 몰딩하는 봉지재; 상기 봉지재 상의 제2 재배선 구조체 - 상기 브릿지 구조체 상에 위치한 상기 제2 재배선 구조체의 영역은 제1 영역으로, 그리고 상기 제1 영역 외의 영역은 제2 영역으로 규정(define)됨 -; 및 상기 제1 영역 상의 복수의 본딩 패드들을 포함하고, 상기 제1 영역의 수직 두께는 상기 제2 영역의 수직 두께보다 얇을 수 있다.
상기 제2 재배선 구조체는 제1 영역에서 복수의 제1 비아들을 포함하고, 상기 복수의 제1 비아들 중 각각의 제1 비아의 일단(one end)은 상기 브릿지 구조체에 직접 본딩되고, 타단(the other end)은 상기 복수의 제1 본딩 패드들 중 각각의 제1 본딩 패드에 직접 본딩될 수 있다.
상기 복수의 제1 본딩 패드들 중 이웃하는 제1 본딩 패드들은 20um 내지 50um의 피치(pitch)를 갖고 배치될 수 있다.
상기 브릿지 구조체는 실리콘 브릿지를 포함할 수 있다.
상기 브릿지 구조체는 관통 실리콘 비아(TSV)를 포함할 수 있다.
일 실시예에 따른 반도체 패키지는, 제1 재배선 구조체; 상기 제1 재배선 구조체 상의 브릿지 구조체; 상기 제1 재배선 구조체 상에 그리고 상기 브릿지 구조체와 나란히(side by side) 배치되는 복수의 도전성 필라들(Pillars); 상기 제1 재배선 구조체 상에서, 상기 브릿지 구조체 및 상기 복수의 도전성 필라들을 몰딩하는 제1 봉지재; 상기 제1 봉지재 상의 제2 재배선 구조체 - 상기 브릿지 구조체 상에 위치한 상기 제2 재배선 구조체의 영역은 제1 영역으로, 그리고 상기 제1 영역 외의 영역은 제2 영역으로 규정(define)됨 -; 상기 제1 영역 상의 복수의 제1 본딩 패드들; 상기 제2 영역 상의 복수의 제2 본딩 패드들; 상기 복수의 제1 본딩 패드들 및 상기 복수의 제2 본딩 패드들 상의 제1 반도체 칩 및 제2 반도체 칩; 및 상기 제2 재배선 구조체 상에서, 상기 복수의 제1 본딩 패드들, 상기 복수의 제2 본딩 패드들, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 몰딩하는 제2 봉지재를 포함하고, 상기 제1 영역의 수직 두께는 상기 제2 영역의 수직 두께보다 얇을 수 있다.
상기 제1 영역에서, 상기 제2 재배선 구조체는 복수의 제1 비아들을 포함하고, 상기 제2 영역에서, 상기 제2 재배선 구조체는 복수의 제2 비아들, 복수의 재배선 라인들 및 복수의 제3 비아들을 포함할 수 있다.
상기 제2 재배선 구조체는 유전체 층을 더 포함하고, 상기 복수의 제1 비아들 및 상기 복수의 제2 비아들의 측면을 둘러싸는 유전체 층의 영역은 제1 레벨 층으로, 복수의 재배선 라인들의 측면을 둘러싸는 유전체 층의 영역은 제2 레벨 층으로, 그리고 복수의 제3 비아들의 측면을 둘러싸는 유전체 층의 영역은 제3 레벨 층으로 규정(define)될 수 있다.
상기 유전체 층은 PID(Photo Imageable Dielectric)를 포함할 수 있다.
상기 제1 레벨 층의 수직 두께는 상기 제3 레벨 층의 수직 두께보다 두꺼울 수 있다.
상기 복수의 제1 본딩 패드들 중 각각의 제1 본딩 패드는, 금속 패드; 상기 금속 패드들의 상부면 및 측면을 따라 컨포멀(conformal)하게 연장되는 제1 금속 층; 및 상기 제1 금속 층의 상부면 및 측면을 따라 컨포멀하게 연장되는 제2 금속 층을 포함할 수 있다.
상기 금속 패드는 구리(Cu)을 포함하고, 상기 제1 금속 층은 니켈(Ni)을 포함하고, 상기 제2 금속 층은 금(Au)을 포함할 수 있다.
상기 복수의 제2 본딩 패드들 중 각각의 제2 본딩 패드는, 금속 패드; 상기 금속 패드들의 상부면 상의 제1 금속 층; 및 상기 제1 금속 층의 상부면 상의 제2 금속 층을 포함할 수 있다.
일 실시예에 따른 반도체 패키지 제조 방법은, 재배선 구조체 상에 브릿지 구조체를 실장하고, 그리고 복수의 도전성 필라들을 형성하는 단계; 상기 브릿지 구조체 및 상기 복수의 도전성 필라들을 봉지재로 몰딩하는 단계; 및 상기 봉지재 상에 제2 재배선 구조체를 형성하는 단계 - 상기 브릿지 구조체 상에 위치한 상기 제2 재배선 구조체의 영역은 제1 영역으로, 그리고 상기 제1 영역 외의 영역은 제2 영역으로 규정(define)되고, 상기 제1 영역의 수직 두께는 상기 제2 영역의 수직 두께보다 얇음 -;를 포함할 수 있다.
상기 봉지재 상에 상기 제2 재배선 구조체를 형성하는 단계는, 상기 브릿지 구조체 상에 제1 유전체 층을 형성하는 단계; 상기 제1 영역에서, 상기 제1 유전체 층 내에 복수의 제1 비아들을 형성함과 동시에, 상기 제2 영역에서, 상기 제1 유전체 층 내에 복수의 제2 비아들을 형성하는 단계; 상기 복수의 제1 비아들, 상기 복수의 제2 비아들 및 상기 제1 유전체 층 상에 제2 유전체 층을 형성하는 단계; 상기 제2 영역에서, 상기 제2 유전체 층 내에 복수의 재배선 라인들을 형성하는 단계; 상기 복수의 재배선 라인들 및 상기 제2 유전체 층 상에 제3 유전체 층을 형성하는 단계; 상기 제1 영역에서, 상기 복수의 제1 비아들의 상부면이 노출되도록 개구를 형성함과 동시에, 상기 제2 영역에서, 상기 제3 유전체 층 내에 복수의 제3 비아홀들을 형성하는 단계; 및 상기 제1 영역에서, 복수의 제1 금속 패드들을 형성함과 동시에 상기 제2 영역에서, 복수의 제3 비아들 및 복수의 제2 금속 패드들을 형성하는 단계를 포함할 수 있다.
상기 제1 영역에서, 상기 복수의 제1 비아들의 상부면이 노출되도록 개구를 형성함과 동시에, 상기 제2 영역에서, 상기 제3 유전체 층 내에 복수의 제3 비아홀들을 형성하는 단계 이후에, 상기 제1 영역의 개구 및 상기 제2 영역의 복수의 비아홀들 상에 금속 시드 층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 영역에서, 복수의 제1 금속 패드들을 형성함과 동시에 상기 제2 영역에서, 복수의 제3 비아들 및 복수의 제2 금속 패드들을 형성하는 단계는, 전해 도금에 의해 수행될 수 있다.
상기 제1 영역에서, 복수의 제1 금속 패드들을 형성함과 동시에 상기 제2 영역에서, 복수의 제3 비아들 및 복수의 제2 금속 패드들을 형성하는 단계 이전에, 상기 복수의 제1 금속 패드들, 복수의 제3 비아들 및 복수의 제2 금속 패드들을 형성하기 위한 포토 레지스트 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 포토 레지스트 패턴을 형성하는 단계는, 상기 제3 유전체 층의 최상단의 표면에 초점(focus)을 맞춰, 상기 제1 영역 및 상기 제2 영역에 대한 제1 노광을 수행하는 단계; 및 상기 복수의 제1 비아들의 최상단의 표면에 초점을 맞춰, 상기 제1 영역에 대한 제2 노광을 수행하는 단계를 포함할 수 있다.
상기 제1 영역에서, 복수의 제1 금속 패드들을 형성함과 동시에 상기 제2 영역에서, 복수의 제3 비아들 및 복수의 제2 금속 패드들을 형성하는 단계 이후에, 상기 복수의 제1 금속 패드들 중 각각의 제1 금속 패드 둘레에 그리고, 상기 복수의 제2 금속 패드들 중 각각의 제2 금속 패드 상에 하나 이상의 금속층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 실리콘 브릿지를 사용하는 반도체 패키지에 있어서, 실리콘 브릿지 바로 위에 위치한 재배선 구조체의 영역의 최상부 층에서 비아를 삭제하는 것과 같은, 재배선 구조체의 구조 변경을 통하여, 고 해상도 PID의 필요, 새로운 설비의 필요 및 오버레이 마진 부족 등의 제약에 기인한 재배선 구조체 상에 마이크로 본딩 패드들을 형성하기 어려운 문제를 해결할 수 있다.
일 실시예에 따르면, 실리콘 브릿지 바로 위에 위치한 재배선 구조체의 영역의 최상부 층에 작은 사이즈의 비아를 형성하지 않고, 전면 개구를 형성하여, 작은 사이즈의 비아를 형성할 때 발생하는 잔여물 문제를 해결할 수 있다.
일 실시예에 따르면, 마이크로 본딩 패드의 구리 패드 상에 전면 도금층을 형성하여, 마이크로 본딩 패드들에서의 구리(Cu) 소모로 인한 공극 형성을 방지할 수 있다.
도 1은 일 실시예의 브릿지 구조체와 제1 반도체 칩, 및 브릿지 구조체와 제2 반도체 칩을 전기적으로 커플링하는 제2 재배선 구조체에 있어서, 제2 재배선 구조체가 수평 방향에서 제1 영역 및 제2 영역을 포함하고, 수직 방향에서 제1 레벨 층, 제2 레벨 층 및 제3 레벨 층을 포함하는 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 일 실시예의 반도체 패키지에 있어서, 제1 영역에서의 제1 본딩 패드를 도시한 단면도이다.
도 3은 도 1의 일 실시예의 반도체 패키지에 있어서, 제2 영역에서의 제2 본딩 패드를 도시한 단계를 도시한 단면도이다.
도 4는 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 캐리어 상에 제1 재배선 구조체가 형성되는 단계를 도시한 단면도이다.
도 5는 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 재배선 구조체 상에 복수의 도전성 필라들이 형성되는 단계를 도시한 단면도이다.
도 6은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 재배선 구조체 상에 브릿지 구조체가 실장되는 단계를 도시한 단면도이다.
도 7은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 재배선 구조체 상에서, 복수의 도전성 필라들 및 브릿지 구조체를 제1 봉지재로 몰딩하는 단계를 도시한 단면도이다.
도 8은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 봉지재 상에 제2 재배선 구조체 중 제3 재배선 비아들 및 제5 재배선 비아들을 형성하는 단계를 도시한 단면도이다.
도 9는 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체 중 제2 재배선 라인들을 형성하는 단계를 도시한 단면도이다.
도 10은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체의 제1 영역에 개구를 형성하고, 제2 영역에 복수의 비아홀들을 형성하는 단계를 도시한 단면도이다.
도 11은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체의 노출된 표면 상에 시드 금속 층을 형성하는 단계를 도시한 단면도이다.
도 12는 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제3 재배선 비아들, 제1 본딩 패드, 및 제2 본딩 패드를 형성하기 위해, 시드 금속 층상에 제1 포토 레지스트를 도포하고 제1 노광을 수행하여 제1 포토 레지스트의 제1 패턴을 형성하는 단계를 도시한 단면도이다.
도 13은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 노광 후 제2 노광을 수행하는 단계를 도시한 단면도이다.
도 14은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체의 제1 영역에 제1 금속 패드들을 형성하고, 제2 영역에 제4 재배선 비아들 및 제2 금속 패드들을 형성하는 단계를 도시한 단면도이다.
도 15는 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 영역의 제1 금속 패드들 둘레에 제1 금속 층 및 제2 금속 층을 형성하고, 제2 영역의 제2 금속 패드들 상에 제3 금속 층 및 제4 금속 층을 형성하기 위해, 제2 포토 레지스트 패턴을 형성하는 단계를 도시한 단면도이다.
도 16은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 영역의 제1 금속 패드들 둘레에 제1 금속 층 및 제2 금속 층을 형성하고, 제2 영역의 제2 금속 패드들 상에 제3 금속 층 및 제4 금속 층을 형성하는 단계를 도시한 단면도이다.
도 17은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체 상에 제1 반도체 칩 및 제2 반도체 칩을 실장하는 단계를 도시한 단면도이다.
도 18은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체 상에서, 제1 반도체 칩 및 제2 반도체 칩을 제2 봉지재로 몰딩하는 단계를 도시한 단면도이다.
도 19는 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 재배선 구조체로부터 캐리어를 제거하고, 제1 재배선 구조체 하부면에 외부 접속 단자를 형성하는 단계를 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 만 아니라, 다른 부재를 사이에 두고 "간접적으로 연결"된 것도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하, 도면을 참조하여 일 실시예의 반도체 패키지 및 반도체 패키지 제조 방법을 설명한다.
도 1은 일 실시예의 브릿지 구조체(120)와 제1 반도체 칩(170), 및 브릿지 구조체(120)와 제2 반도체 칩(180)을 전기적으로 커플링하는 제2 재배선 구조체(150)에 있어서, 제2 재배선 구조체가 수평 방향에서 제1 영역(10) 및 제2 영역(20)을 포함하고, 수직 방향에서 제1 레벨 층(30), 제2 레벨 층(40) 및 제3 레벨 층(50)을 포함하는 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 제1 영역(10)은 제1 레벨 층(30)에서 제5 재배선 라인들(Redistribution Line; 154) 및 제2 유전체 층(155)을 포함하고, 제2 레벨 층(40)에서 재배선 라인들 및 유전체 층을 포함하지 않으며, 제3 레벨 층(50)에서 재배선 비아들 및 유전체 층을 포함하지 않는다. 대신, 제1 영역(10)의 제2 레벨 층(40) 및 제3 레벨 층(50)은 제1 본딩 패드들(160)을 포함한다.
제2 영역(20)은 제1 레벨(30)에서 제3 재배선 비아들(151) 및 제2 유전체 층(155)을 포함하고, 제2 레벨(40)에서 제2 재배선 라인들(152) 및 제2 유전체 층(155)을 포함하며, 제3 레벨(50)에서 제4 재배선 비아들(153) 및 제2 유전체 층(155)을 포함한다.
반도체 패키지(100)는 제1 재배선 구조체(110), 브릿지 구조체(120), 복수의 도전성 필라들(130), 제1 봉지재(140), 제2 재배선 구조체(150), 복수의 제1 본딩 패드들(160), 복수의 제2 본딩 패드들(165), 제1 반도체 칩(170), 제2 반도체 칩(180) 및 제2 봉지재(190)를 포함할 수 있다.
제1 재배선 구조체(110)는 제1 유전체 층(115), 제1 유전체 층(115) 내에 있는 제1 재배선 비아들(112), 제1 재배선 라인들(113) 및 제2 재배선 비아들(114), 본딩 패드들(116, 117), 및 절연층(118)을 포함할 수 있다. 다른 실시예에서, 더 적거나 더 많은 수의 재배선 라인, 재배선 비아, 본딩 패드 및 절연층을 포함하는 재배선 구조체가 본 개시의 범위에 포함된다.
제1 재배선 비아(112)는 제1 재배선 라인(113)과 본딩 패드(191) 사이에 배치되고, 수직 방향에서 제1 재배선 라인(113)과 본딩 패드(191)를 통한 외부 접속 단자(195)를 전기적으로 커플링시킨다. 제1 재배선 라인(113)은 제1 재배선 비아(112)와 제2 재배선 비아(114) 사이에 배치되고, 수평 방향에서 제1 재배선 비아(112)와 제2 재배선 비아(114)를 전기적으로 커플링시킨다. 제2 재배선 비아(114)는 제1 재배선 라인(113)과 본딩 패드(116, 117) 사이에 배치되고, 수직 방향에서 제1 재배선 라인(113)과 본딩 패드(116, 117)를 전기적으로 커플링시킨다.
본딩 패드(116)는 도전성 필라(130)와 제2 재배선 비아(114) 사이에 배치되고, 도전성 필라(130)와 제2 재배선 비아(114)를 전기적으로 커플링시킨다. 본딩 패드(117)는 브릿지 구조체(120)의 접속 부재(125)와 제2 재배선 비아(114) 사이에 배치되고, 접속 부재(125)와 제2 재배선 비아(114)를 전기적으로 커플링시킨다. 절연층(118)은 본딩 패드들(117)을 격리시키는 기능을 한다.
브릿지 구조체(120)는 복수의 관통 실리콘 비아들(Through Silicon Via; TSV; 122), 도전성 라인(123), 복수의 도전성 패드들(124), 복수의 절연층들(121), 복수의 접속 부재(125) 및 연결 단자(126)를 포함할 수 있다. 일 실시예에서, 브릿지 구조체(120)는 실리콘 브릿지를 포함할 수 있다. 브릿지 구조체(120)는 제1 봉지재(140)에 내장된다. 브릿지 구조체(120)에 포함된 관통 실리콘 비아(TSV; 122)는 데이터를 수직으로 빠르게 이동시키며, 전력 소모를 감소시켜 반도체 패키지의 성능을 향상시킬수 있다.
관통 실리콘 비아(TSV; 122)는 복수의 도전성 패드들(124) 중 일부 도전성 패드와 접속 부재(125) 사이에 배치되고, 수직 방향에서 제1 재배선 구조체(110)와 제2 재배선 구조체(150)를 전기적으로 커플링시킨다. 도전성 라인(123)은 복수의 도전성 패드들(124) 중 다른 도전성 패드들 사이에 배치되고, 수평 방향에서 제1 반도체 칩(170)과 제2 반도체 칩(180)을 전기적으로 커플링시킨다.
연결 단자(126)는 도전성 패드(124)와 제2 재배선 구조체(150)의 제5 재배선 비아(154) 사이에 배치되고, 도전성 패드(124)와 제5 재배선 비아(154)를 전기적으로 커플링시킨다.
도전성 필라(130)는 제1 재배선 구조체(110)와 제2 재배선 구조체(150) 사이에 배치되고, 제1 재배선 구조체(110)와 제2 재배선 구조체(150)를 전기적으로 커플링시킨다.
제1 봉지재(140)는 제1 재배선 구조체(110) 상에서, 브릿지 구조체(120) 및 복수의 도전성 필라들(130)을 몰딩한다.
제2 재배선 구조체(150)는 제2 유전체 층(155), 제2 유전체 층(155) 내에 있는 제3 재배선 비아들(151), 제2 재배선 라인들(152), 제4 재배선 비아들(153) 및, 제5 재배선 비아들(154)을 포함할 수 있다. 다른 실시예에서, 더 적거나 더 많은 수의 재배선 비아 및 재배선 라인을 포함하는 재배선 구조체가 본 개시의 범위에 포함된다.
제2 유전체 층(155)은, 제1 영역(10)에서 제5 재배선 비아들(154)의 측면을 둘러싸고, 제2 영역(20)에서 제3 재배선 비아들(151), 제2 재배선 라인들(152), 제4 재배선 비아들(153)을 둘러싼다.
제2 유전체 층(155)은 감광성 폴리머층일 수 있다. 감광성 폴리머는 포토리소그래피 공정을 적용하여 미세 패턴을 형성할 수 있는 소재이다. 감광성 폴리머는 포토이미지어블 절연체(photoimageable dielectric, PID) 소재를 포함할 수 있다. 일 실시예로서, PID는 폴리이미드계 감광성 폴리머, 노보락계 감광성 폴리머, 폴리벤즈옥사졸, 실리콘(silicone)계 폴리머, 아크릴레이트계 폴리머, 또는 에폭시계 폴리머를 포함할 수 있다. PID는 유전체 층에 사용하는 다른 재료들에 비교하여 상대적으로 낮은 재료 비용과 제조 용이성의 이점들을 갖는다.
제1 영역(10)에서 제5 재배선 비아들(154)은 제2 유전체 층(155)에 의해 둘러싸인다. 제1 영역(10)에서 제5 재배선 비아들(154)의 측면을 둘러싸는 제2 유전체 층(155)은 제1 레벨 층(30)으로서 규정(define)된다.
제5 재배선 비아(154)는 제1 본딩 패드(160)와 브릿지 구조체(120)의 연결 단자(126) 사이에 배치되고, 제1 본딩 패드(160)와 연결 단자(126)를 전기적으로 커플링시킨다. 제5 재배선 비아(154)의 일단(one end)은 브릿지 구조체(120)의 연결 단자(126)에 직접 본딩되고, 타단(the other end)은 제1 본딩 패드(160)에 직접 본딩된다.
제2 영역(20)에서 제3 재배선 비아들(151), 제2 재배선 라인들(152) 및 제4 재배선 비아들(153)은 제2 유전체 층(155)에 의해 둘러싸인다. 제3 재배선 비아들(151)의 측면을 둘러싸는 제2 유전체 층(155)은 제1 레벨 층(30)으로서 규정되고, 제2 재배선 라인들(152)의 측면을 둘러싸는 제2 유전체 층(155)은 제2 레벨 층(40)으로서 규정되며, 제4 재배선 비아들(153)의 측면을 둘러싸는 제2 유전체 층(155)은 제3 레벨 층(50)으로서 규정된다.
제3 재배선 비아(151)는 제2 재배선 라인(152)과 도전성 필라(130) 사이에 배치되고, 수직 방향에서 제2 재배선 라인(152)과 도전성 필라(130)를 전기적으로 커플링시킨다. 제2 재배선 라인(152)은 제3 재배선 비아(151)와 제4 재배선 비아(153) 사이에 배치되고, 수평 방향에서 제3 재배선 비아(151)와 제4 재배선 비아(153)를 전기적으로 커플링시킨다. 제4 재배선 비아(153)는 제2 재배선 라인(152)과 제2 본딩 패드(165) 사이에 배치되고, 수직 방향에서 제2 재배선 라인(152)과 제2 본딩 패드(165)를 전기적으로 커플링시킨다.
제1 본딩 패드들(160) 및 제2 본딩 패드들(165)은 제2 재배선 구조체(150) 상에 배치된다.
제1 본딩 패드들(160)은 제5 재배선 비아(154)와 제1 반도체 칩(170)의 접속 부재(175), 및 제5 재배선 비아(154)와 제2 반도체 칩(180)의 접속 부재(185) 사이에 배치되고, 제5 재배선 비아(154)와 제1 반도체 칩(170), 및 제5 재배선 비아(154)와 제2 반도체 칩(180)을 전기적으로 커플링시킨다. 제1 본딩 패드들(160)은 제2 레벨 층(40)의 최하단에서부터 제3 레벨 층(50)을 넘어 제3 레벨 층(50) 위로 돌출된 수직 두께를 갖는다.
제2 본딩 패드(165)는 제4 재배선 비아(153)와 접속 부재(175, 185) 사이에 배치되고, 제4 재배선 비아(153)와 접속 부재(175, 185)를 전기적으로 커플링시킨다. 절연층(156)은 제2 본딩 패드들(165)을 격리시키는 기능을 한다.
제1 반도체 칩(170)은 제2 재배선 구조체(150) 상에 배치된다. 제1 반도체 칩(170)의 접속 부재들(175) 중 일부 접속 부재는 제2 재배선 구조체(150)의 제1 영역(10)의 제1 본딩 패드(160)와 본딩되고, 제1 반도체 칩(170)의 접속 부재들(175) 중 다른 접속 부재는 제2 재배선 구조체(150)의 제2 영역(20)의 제2 본딩 패드(165)와 본딩된다. 일 실시예에서, 제1 반도체 칩(170)은 복수의 메모리 다이가 적층된 고대역폭 메모리(high bandwidth memory, HBM)를 포함할 수 있다.
제2 반도체 칩(180)은 제2 재배선 구조체(150) 상에 배치된다. 제2 반도체 칩(180)의 접속 부재들(185) 중 일부 접속 부재는 제2 재배선 구조체(150)의 제1 영역(10)의 제1 본딩 패드(160)와 본딩되고, 제2 반도체 칩(180)의 접속 부재들(185) 중 다른 접속 부재는 제2 재배선 구조체(150)의 제2 영역(20)의 제2 본딩 패드(165)와 본딩된다. 일 실시예에서, 제2 반도체 칩(180)은 중앙 처리 유닛(Central Processing Unit:　CPU) 또는 그래픽 처리 유닛(Graphic Processing Unit: GPU)을 포함할 수 있다.
제2 봉지재(190)는 제2 재배선 구조체(150) 상에서, 제1 반도체 칩(170), 제2 반도체 칩(180), 제1 본딩 패드들(160) 및 제2 본딩 패드들(165)을 몰딩하고, 유전체 층이 형성되지 않은 제2 재배선 구조체(150)의 제1 영역(10) 상의 제2 레벨 층(40)과 제3 레벨 층(50)의 공간을 채운다.
도 2는 도 1의 일 실시예의 반도체 패키지(100)에 있어서, 제1 영역(10)에서의 제1 본딩 패드(160)를 도시한 단면도이다.
도 2를 참조하면, 제1 본딩 패드(160)는 제1 금속 패드(161), 제1 금속 층(162) 및 제2 금속 층(163)을 포함할 수 있다. 일 실시예에서, 제1 금속 패드(161)는 구리(Cu)를 포함할 수 있다. 제1 금속 층(162)은 제1 금속 패드(161)의 상부면 및 측면을 따라 컨포멀(Conformal)하게 연장되고, 제2 금속 층(163)은 제1 금속 층(162)의 상부면 및 측면을 따라 컨포멀하게 연장된다.
제1 금속 층(162)은 니켈(Ni)을 포함할 수 있다. 구리를 포함하는 제1 금속 패드(161)만으로 솔더링 공정을 수행한다면, 구리가 솔더볼 방향으로 확산 이동하여 공극(Void)이 발생할 수 있다. 따라서, 니켈을 포함하는 제1 금속 층(162)으로 제1 금속 패드(161)의 상부면 및 측면 전체를 덮어서 구리의 확신 이동을 막아 공극의 발생을 방지할 수 있고, 이로써, 브릿지 구조체(120)와 제1 반도체 칩(170) 또는 브릿지 구조체(120)와 제2 반도체 칩(180)의 접속 신뢰성을 확보할 수 있다.
제2 금속 층(163)은 금(Au)을 포함할 수 있다. 금을 포함하는 제2 금속 층(163)은 전도성 및 산화 안정성 측면에서 신뢰성을 확보할 수 있다.
미세 공정이 적용된 브릿지 구조체(120)의 연결 단자들(126)의 피치를 고려하여, 제2 재배선 구조체(150)에 형성되는 제1 본딩 패드들(160)은 최소 20um 내지 50um의 피치를 가질 수 있다. 일반적인 재배선 비아의 폭(직경; W1)이 5um 내지 20um이고, 재배선 비아의 오버레이(Overlay)가 3um 내지 15um인 점을 가정하면, 제2 재배선 구조체(150)의 제1 영역(10)의 제3 레벨 층(50)에 오버레이를 갖는 재배선 비아(154a)를 형성하는 경우, 가정할 수 있는 재배선 비아(154a)의 반지름의 최대값 10um와 재배선 비아(154a)의 오버레이(Overlay) 최대값 12.5um을 합한 값은 22.5um가 된다. 이것을 이웃하는 재배선 비아들(154a)에 적용할 경우, 제1 본딩 패드들(160) 사이에 요구되는 피치(Pitch) 20um 내지 50um 중 이웃하는 재배선 비아들(154a)이 점유하는 간격은 45um가 된다.
이처럼, 비아 사이즈 및 비아 오버레이 등을 고려하면, 제2 재배선 구조체(150) 내에 상술한 피치를 갖는 재배선 비아들을 제1 레벨 층(30) 및 제3 레벨 층(50)에 연속적으로 형성하기 어려우며, 이러한 조건에 대응하기 위해서는 고 해상도 PID가 필요하고 새로운 설비를 도입해야 하는 문제점이 존재한다.
따라서, 본 발명에 따르면, 브릿지 구조체(120)와 직접 연결되는 제2 재배선 구조체(150)의 제1 영역(10)에서, 제1 레벨 층(30)은 재배선 비아(154)를 형성하고, 제2 레벨 층(40) 및 제3 레벨 층(50)에는 제1 본딩 패드들(160)을 배치하여, 상술한 문제점들을 해결할 수 있다.
도 3은 도 1의 일 실시예의 반도체 패키지에 있어서, 제2 영역(20)에서의 제2 본딩 패드(165)를 도시한 단계를 도시한 단면도이다.
도 3을 참조하면, 제2 본딩 패드(165)는 제2 금속 패드(166), 제3 금속 층(167) 및 제4 금속 층(168)을 포함할 수 있다.
도 2에서, 제1 금속 층(162)이 제1 금속 패드(161)의 상부면 및 측면을 따라 컨포멀(Conformal)하게 연장되고, 제2 금속 층(163)이 제1 금속 층(162)의 상부면 및 측면을 따라 컨포멀하게 연장된 것과 비교하여, 도 3에서, 제3 금속 층(167)은 제2 금속 패드(166)의 상부면을 따라 연장되고, 제4 금속 층(168)은 제3 금속 층(167)의 상부면을 따라 연장된다.
이 외에, 제2 금속 패드(166), 제3 금속 층(167) 및 제4 금속 층(168) 각각에 대한 내용은 도 2에서 상술한 제1 금속 패드(161), 제1 금속 층(162) 및 제2 금속 층(163) 각각에 대해 기재한 내용을 동일하게 적용할 수 있다.
도 4는 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 캐리어(210) 상에 제1 재배선 구조체(110)가 형성되는 단계를 도시한 단면도이다.
도 4를 참조하면, 캐리어(210) 상에 제1 재배선 구조체(110)가 형성된다. 캐리어(210)는 예를 들어, 유리 또는 실리콘 산화물과 같은 실리콘계 재료, 유기 재료, 또는 알루미늄 산화물과 같은 다른 재료, 또는 이들 재료의 조합을 포함할 수 있다.
제1 재배선 구조체(110)의 형성 공정은 다음과 같다.
우선, 캐리어(210) 상에 제1 유전체 층(115)을 형성한다. 일 실시예에서, 제1 유전체 층(115)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 다른 실시예에서, 제1 유전체 층(115)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 유전체 재료로 형성된다. 일 실시예에서, 제1 유전체 층(115)은 CVD, ALD, 또는 PECVD 공정으로 형성될 수 있다.
제1 유전체 층(115)을 형성한 후, 제1 유전체 층(115)을 선택적으로 식각하여 비아 홀들을 형성하고, 비아 홀들에 도전 물질을 채워 제1 재배선 비아들(112)을 형성한다. 그 다음, 제1 재배선 비아들(112) 및 제1 유전체 층(115) 상에 제1 유전체 층(115)을 추가 증착하고, 추가 증착된 제1 유전체 층(115)을 선택적으로 식각하여 개구를 형성하고, 개구에 도전 물질을 채워 제1 재배선 라인들(113)을 형성한다. 그 다음, 제1 재배선 라인들(113) 및 제1 유전체 층(115) 상에 제1 유전체 층(115)을 추가 증착하고, 추가 증착된 제1 유전체 층(115)을 선택적으로 식각하여 비아 홀들을 형성하고, 비아 홀들에 도전 물질을 채워 제2 재배선 비아들(114)을 형성한다.
일 실시예에서, 제1 재배선 비아들(112), 제1 재배선 라인들(113) 및 제2 재배선 비아들(114)은 구리, 알루미늄, 텅스텐, 니켈, 금, 주석, 티타늄 및 이들의 합금, 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 제1 재배선 비아들(112), 제1 재배선 라인들(113) 및 제2 재배선 비아들(114)은 스퍼터링(Sputtering) 공정을 수행하여 형성될 수 있다. 다른 실시예에서, 제1 재배선 비아들(112), 제1 재배선 라인들(113) 및 제2 재배선 비아들(114)은 시드 금속 층을 형성한 후 전해 도금 공정을 수행하여 형성될 수 있다.
그 다음, 제1 재배선 구조체(110)의 제1 유전체 층(115) 상에 절연층(118)을 형성하고, 제2 재배선 비아(114) 상에 본딩 패드(116, 117)를 형성할 수 있다. 일 실시예에서, 절연층(118)은 솔더 레지스트일 수 있다. 절연층(118)은 솔더링을 위한 복수의 개구들을 포함할 수 있다. 일 실시예에서, 본딩 패드(116, 118)는 구리, 니켈, 아연, 금, 은, 백금, 팔라듐, 크롬, 티타늄 및 이들의 합금, 중 적어도 하나를 포함할 수 있다.
도 5는 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제1 재배선 구조체(110) 상에 복수의 도전성 필라들(130)이 형성되는 단계를 도시한 단면도이다.
도 5를 참조하면, 도전성 필라들(130)은 제1 재배선 구조체(110)의 본딩 패드(116)에 본딩되어 수직 방향으로 형성된다. 일 실시예에서, 도전성 필라들(130)은 스퍼터링(Sputtering) 공정을 수행하여 형성될 수 있다. 다른 실시예에서, 도전성 필라(130)는 시드 금속 층을 형성한 후 전해 도금 공정을 수행하여 형성될 수 있다. 일 실시예에서, 도전성 필라(130)는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 및 이들의 합금, 중 적어도 하나일 수 있다.
도 6은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제1 재배선 구조체(110) 상에 브릿지 구조체(120)가 실장되는 단계를 도시한 단면도이다.
도 6을 참조하면, 브릿지 구조체(120)가 제1 재배선 구조체(110) 상에 실장된다. 솔더링 공정을 수행하여, 브릿지 구조체(120)의 접속 부재(125)를 제1 재배선 구조체(110)의 본딩 패드(117)에 본딩시킬 수 있다.
도 7은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제1 재배선 구조체(110) 상에서, 복수의 도전성 필라들(130) 및 브릿지 구조체(120)를 제1 봉지재(140)로 몰딩하는 단계를 도시한 단면도이다.
도 7을 참조하면, 제1 봉지재(140)로 제1 재배선 구조체(110) 상에서 도전성 필라들(130) 및 브릿지 구조체(120)를 몰딩한다. 일 실시예에서, 제1 봉지재(140)는 에폭시 수지(Epoxy resin)와 같은 열경화성 수지로 형성될 수 있다. 다른 실시예에서, 제1 봉지재(140)는 에폭시 수지에 무기 필러(Inorganic Filler)와 같은 보강재가 균일하게 분산되어 있는 필름(예를 들어, ABF(Ajinomoto Build-up Film))으로 형성될 수 있다. 다른 실시예에서, 제1 봉지재(140)는 에폭시　몰딩 컴파운드(Epoxy Molding Compound; EMC)일 수 있다.
제1 봉지재(140)로 몰딩하는 공정은 압축 몰딩(Compression molding) 또는 트랜스퍼 몰딩(Transfer molding) 공정을 포함할 수 있다. 제1 봉지재(140)로 몰딩한 후에, 도전성 필라들(130)의 상부면 및 연결 단자(126)의 상부면이 노출되도록, 제1 봉지재(140)의 상부면에 CMP 공정을 수행할 수 있다.
도 8은 일 실시예의 반도체 패키지의 제조 방법의 단계 중에 제공되는, 제1 봉지재(140) 상에 제2 재배선 구조체(150) 중 제3 재배선 비아들(151) 및 제5 재배선 비아들(154)을 형성하는 단계를 도시한 단면도이다.
도 8을 참조하면, 제1 봉지재(140) 상의 제2 재배선 구조체(150)의 제1 레벨 층(30)에 제2 유전체 층(155)이 형성된다. 일 실시예에서, 제2 유전체 층(155)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 다른 실시예에서, 제2 유전체 층(155)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 유전체 재료로 형성된다. 일 실시예에서, 제2 유전체 층(155)은 CVD, ALD, 또는 PECVD 공정으로 형성될 수 있다.
제2 유전체 층(155)을 형성한 후, 제2 유전체 층(155)을 선택적으로 식각하여 비아 홀들을 형성하고, 비아 홀들에 도전 물질을 채워, 제1 레벨 층(30)에서, 제1 영역(10)에 제5 재배선 비아들(154)을 형성하면서, 제2 영역(20)에 제3 재배선 비아들(151)을 형성한다.
도 9는 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체(150) 중 제2 재배선 라인들(152)을 형성하는 단계를 도시한 단면도이다.
도 9를 참조하면, 제1 레벨 층(30)의 제3 재배선 비아들(151), 제5 재배선 비아들(154) 및 제2 유전체 층(155) 상에, 제2 레벨 층(40)의 제2 유전체 층(155)이 추가 증착된다. 그 다음에, 제2 영역(20)에서는 추가 증착된 제2 유전체 층(155)을 선택적으로 식각하여 개구를 형성하고, 개구에 도전 물질을 채워 제2 재배선 라인들(152)을 형성한다. 그 다음에, 제2 레벨 층(40)의 제2 재배선 라인들(152) 및 추가 증착된 제2 유전체 층(155) 상에, 제3 레벨 층(50)의 제2 유전체 층(155)이 추가 증착된다.
도 10은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체(150)의 제1 영역(10)에 개구를 형성하고, 제2 영역(20)에 복수의 비아홀들을 형성하는 단계를 도시한 단면도이다.
도 10을 참조하면, 제2 재배선 구조체(150)의 제2 레벨 층(40) 및 제3 레벨 층(50)의 제1 영역(10)에 개구를 형성하면서, 제2 재배선 구조체(150)의 제3 레벨 층(50)의 제2 영역(20)에서 제2 유전체 층(155)을 선택적으로 식각하여 비아홀들을 형성한다. 개구 및 비아홀들은 포토 레지스트 증착, 포토 마스크 증착, 노광, 현상 및 에칭을 거쳐 형성된다.
본 발명에 따르면, 제2 재배선 구조체(150)의 제1 영역(10)의 제2 레벨 층(40) 및 제3 레벨 층(50)에 비아들을 형성하지 않고 전면 개구를 형성함에 따라, 미세 피치를 갖는 비아들을 형성하기 위해 포토 레지스트 패턴을 형성할 때 발생하는 잔여물이 생성되지 않게 된다.
제2 재배선 구조체(150)의 제2 영역(20)에서, 제3 레벨 층(50)의 수직 두께(H3)는 제1 레벨 층(30)의 수직 두께(H1)보다 작기 때문에, 제3 레벨 층(50)에 형성되는 제4 재배선 비아들(153)의 크기는 제3 재배선 비아들(151)의 크기보다 축소된다. 일 실시예에서, 제1 레벨 층(30)의 수직 두께(H1)는 약 5um 내지 10um일 수 있다. 일 실시예에서, 제2 레벨 층(40)의 수직 두께(H2)는 약 2um 내지 5um일 수 있다. 일 실시예에서, 제3 레벨 층(50)의 수직 두께(H3)는 약 3um 내지 5um일 수 있다.
도 11은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체(150)의 노출된 표면 상에 시드 금속 층(161a)을 형성하는 단계를 도시한 단면도이다.
도 11을 참조하면, 제2 재배선 구조체(150)의 노출된 표면, 개구 및 비아홀들 상에 시드 금속 층(161a)이 형성된다. 일 실시예에서, 시드 금속 층(161a)은 구리, 알루미늄, 티타늄, 팔라듐, 은 및 금, 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 금속 시드 층(161a)은 무전해도금에 의해 형성된다. 일 실시예에서, 무전해도금에 앞서 세정 공정 또는 금속 촉매 활성화 전처리 공정이 진행될 수 있다. 일 실시예에서, 무전해도금 이후에 후 공정을 위한 평탄화(CMP) 공정이 진행될 수 있다. 다른 실시예에서, 시드 금속 층(161a)은 스퍼터링에 의해 형성된다.
도 12는 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제4 재배선 비아들(153), 제1 본딩 패드(160), 및 제2 본딩 패드(165)를 형성하기 위해, 시드 금속 층(161a) 상에 제1 포토 레지스트를 도포하고 제1 노광을 수행하여 제1 포토 레지스트의 제1 패턴(220a)을 형성하는 단계를 도시한 단면도이다.
도 12를 참조하면, 우선, 시드 금속 층(161a) 상에 제1 포토 레지스트를 도포한다. 제1 영역(10)에서, 제1 포토 레지스트는 제1 영역(10)에서 시드 금속 층(161a) 위에서부터 제2 레벨 층(40)과 제3 레벨 층(50)을 거쳐 제3 레벨 층(50) 위까지 형성되고, 제2 영역(20)에서, 제1 포토 레지스트는 시드 금속 층(161a) 위에 형성된다. 그 다음에, 제2 재배선 구조체(150)의 제2 영역(20)의 제3 레벨 층(50)에는 비아홀이 형성되어 있으므로, 제3 레벨 층(50)의 최상단(제2 유전체 층(155)의 최상단의 표면)에 초점(Focus)을 맞춰 제1 노광을 수행한다.
제1 노광을 수행하고 나면, 제1 영역(10)의 제1 포토 레지스트는 제3 레벨 층(50)의 최상단까지의 높이와 동일한 높이 까지만 현상되고, 제3 레벨 층(50)의 최상단 높이와 동일한 높이 이하 부분은 현상되지 않는다. 또한, 제1 영역(10)에서, 시드 금속 층(161a)이 제1 노광의 초점이 맞춰진 제3 레벨 층(50)의 최상단보다 아래에 위치하므로, 제1 포토 레지스트의 제1 패턴(220a)은 시드 금속 층(161a)까지 형성되지 않아, 시드 금속 층(161a)가 노출되지 않는다. 제2 영역(20)의 제1 포토 레지스트는 제3 레벨 층(50)의 최상단의 높이와 동일한 높이까지 현상된다. 제2 재배선 구조체(150)의 제2 영역(20)의 제3 레벨 층(50)에는 비아홀이 형성되어 있으므로, 하부의 시드 금속 층(161a)이 노출된다.
도 13은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제1 노광 후 제2 노광을 수행하는 단계를 도시한 단면도이다.
도 13을 참조하면, 제1 영역(10)에서, 제1 레벨 층(30)의 최상단(제5 재배선 비아들의 최상단의 표면)에 초점(Focus)을 맞춰 제2 노광을 수행한다.
제2 노광을 수행하고 나면, 제1 영역(10)에서, 제1 노광 시 현상되지 않은 제1 포토 레지스트의 제1 레벨 층(30)의 최상단에서 제3 레벨 층(50)의 최상단까지의 부분이 추가 현상되고, 제1 포토 레지스트의 제2 패턴(220b)은 시드 금속 층(161a)까지 형성되어, 하부의 시드 금속 층(161a)이 노출된다.
도 14은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체(150)의 제1 영역(10)에 제1 금속 패드들(161)을 형성하고, 제2 영역(20)에 제4 재배선 비아들(153) 및 제2 금속 패드들(166)을 형성하는 단계를 도시한 단면도이다.
도 14를 참조하면, 제2 재배선 구조체(150)의 제1 영역(10)에 제1 금속 패드들(161)이 형성되고, 제2 영역(20)에 제4 재배선 비아들(153) 및 제2 금속 패드들(166)이 형성된다. 제1 영역(10)의 제1 금속 패드들(161) 및 제2 영역(20)의 제4 재배선 비아들(153) 및 제2 금속 패드들(166)은 시드 금속 층(161a)으로부터의 전해도금에 의해 금속막을 성장시켜 형성된다. 일 실시예에서, 제1 영역(10)의 제1 금속 패드들(161) 및 제2 영역(20)의 제4 재배선 비아들(153) 및 제2 금속 패드들(166)이 형성된 후 어닐링(annealing) 공정이 수행될 수 있다. 일 실시예에서, 제1 영역(10)의 제1 금속 패드들(161) 및 제2 영역(20)의 제4 재배선 비아들(153) 및 제2 금속 패드들(166)은 구리, 알루미늄, 티타늄, 팔라듐, 은 및 금, 중 적어도 하나를 포함할 수 있다.
도 15는 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제1 영역(10)의 제1 금속 패드들(161) 둘레에 제1 금속 층(162) 및 제2 금속 층(163)을 형성하고, 제2 영역(20)의 제2 금속 패드들(166) 상에 제3 금속 층(167) 및 제4 금속 층(168)을 형성하기 위해, 제2 포토 레지스트 패턴(230)을 형성하는 단계를 도시한 단면도이다.
도 15를 참조하면, 제2 재배선 구조체(150) 상에 제2 포토 레지스트 패턴(230)이 형성된다. 제2 포토 레지스트 패턴(230)은 포토 레지스트 도포, 포토 마스크 증착, 노광 및 현상의 공정을 거쳐 형성된다. 제1 영역(10)에서 제2 포토 레지스트 패턴(230) 내의 개구는 제1 금속 패드(161)의 폭보다 큰 폭을 갖고, 개구의 하부면에서 제2 유전체 층(155)의 상부면이 노출된다. 제2 영역(20)에서 제2 포토 레지스트 패턴(230) 내의 개구는 제2 금속 패드(166)의 폭과 동일한 폭을 갖는다.
도 16은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제1 영역(10)의 제1 금속 패드들(161) 둘레에 제1 금속 층(162) 및 제2 금속 층(163)을 형성하고, 제2 영역(20)의 제2 금속 패드들(166) 상에 제3 금속 층(167) 및 제4 금속 층(168)을 형성하는 단계를 도시한 단면도이다.
도 16을 참조하면, 제1 영역(10)에서 제1 금속 패드(161) 둘레에 제1 금속 층(162) 및 제2 금속 층(163)이 형성된다. 도금에 의해 제1 금속 층(162)은 제1 금속 패드(161)의 상부면 및 측면을 따라 컨포멀(Conformal)하게 연장되도록 형성되고, 제2 금속 층(163)은 제1 금속 층(162)의 상부면 및 측면을 따라 컨포멀하게 연장되도록 형성된다.
제2 영역(20)에서 제2 금속 패드(166) 상에 제3 금속 층(167) 및 제4 금속 층(168)이 형성된다. 도금에 의해 제3 금속 층(167)은 제2 금속 패드(166)의 상부면을 따라 연장되도록 형성되고, 제4 금속 층(168)은 제3 금속 층(167)의 상부면을 따라 연장되도록 형성된다.
도 17은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체(150) 상에 제1 반도체 칩(170) 및 제2 반도체 칩(180)을 실장하는 단계를 도시한 단면도이다.
도 17을 참조하면, 제1 반도체 칩(170) 및 제2 반도체 칩(180)이 제2 재배선 구조체(150) 상에 실장된다. 제1 반도체 칩(170)은 제1 반도체 칩(170)의 하부면에 형성된 접속 부재(175)에 의해 제2 재배선 구조체(150)의 상부면 위에 배치되는 제1 본딩 패드들(160) 및 제2 본딩 패드들(165)과 본딩된다. 제2 반도체 칩(180)은 제2 반도체 칩(180)의 하부면에 형성된 접속 부재(185)에 의해 제2 재배선 구조체(150)의 상부면 위에 배치되는 제1 본딩 패드들(160) 및 제2 본딩 패드들(165)과 본딩된다.
도 18은 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제2 재배선 구조체(150) 상에서, 제1 반도체 칩(170) 및 제2 반도체 칩(180)을 제2 봉지재(190)로 몰딩하는 단계를 도시한 단면도이다.
도 18을 참조하면, 제2 봉지재(190)로 제2 재배선 구조체(150) 상에서, 제1 반도체 칩(170) 및 제2 반도체 칩(180)을 몰딩한다. 일부 실시예로서, 제2 봉지재(190)로 몰딩하는 공정은 압축 몰딩(Compression molding) 또는 트랜스퍼 몰딩(Transfer molding) 공정을 포함할 수 있다. 제2 봉지재(190)로 몰딩한 후에, 제2 봉지재(190)의 상부면에 CMP 공정을 수행할 수 있다.
도 19는 일 실시예의 반도체 패키지(100)의 제조 방법의 단계 중에 제공되는, 제1 재배선 구조체(110)로부터 캐리어(210)를 제거하고, 제1 재배선 구조체(110) 하부면에 외부 접속 단자(195)를 형성하는 단계를 도시한 단면도이다.
도 19를 참조하면, 제1 재배선 구조체(110)로부터 캐리어(210)를 제거(debonding)하고, 제1 재배선 구조체(110)의 하부면 아래에 본딩 패드(191), 절연층(192) 및 외부 접속 단자(195)를 형성한다. 일 실시예에서, 외부 접속 단자(195)는 주석(Sn), 은(Ag), 납, 니켈, 구리(Cu) 또는 이들의 합금, 중 적어도 하나를 포함할 수 있다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
10 제1 영역
20 제2 영역
30 제1 레벨 층
40 제2 레벨 층
50 제3 레벨 층
100 반도체 패키지
110 제1 재배선 구조체
112 제1 재배선 비아
113 제1 재배선 라인
114 제2 재배선 비아
115 제1 유전체 층
116 본딩 패드
117 본딩 패드
118 절연층
120 브릿지 구조체
121 절연층
122 TSV
123 도전성 라인
124 도전성 패드
125 접속 부재
126 연결 단자
130 도전성 필라
140 제1 봉지재
150 제2 재배선 구조체
151 제3 재배선 비아
152 제2 재배선 라인
153 제4 재배선 비아
154 제5 재배선 비아
155 제2 유전체 층
156 절연층
160 제1 본딩 패드
161 제1 금속 패드
161a 시드 금속 층
162 제1 금속 층
163 제2 금속 층
165 제2 본딩 패드
166 제2 금속 패드
167 제3 금속 층
168 제4 금속 층
170 제1 반도체 칩
171 절연층
175 접속 부재
180 제2 반도체 칩
181 절연층
185 접속 부재
191 본딩 패드
192 절연층
195 외부 접속 단자
210 캐리어
220a 제1 포토 레지스트 제1 패턴
220b 제1 포토 레지스트 제2 패턴
230 제2 포토 레지스트 패턴

Claims (10)

  1. 제1 재배선 구조체;
    상기 제1 재배선 구조체 상의 브릿지 구조체;
    상기 제1 재배선 구조체 상에 그리고 상기 브릿지 구조체와 나란히(side by side) 배치되는 복수의 도전성 필라들(Pillars);
    상기 제1 재배선 구조체 상에서, 상기 브릿지 구조체 및 상기 복수의 도전성 필라들을 몰딩하는 봉지재;
    상기 봉지재 상의 제2 재배선 구조체 - 상기 브릿지 구조체 상에 위치한 상기 제2 재배선 구조체의 영역은 제1 영역으로, 그리고 상기 제1 영역 외의 영역은 제2 영역으로 규정(define)됨 -; 및
    상기 제1 영역 상의 복수의 본딩 패드들
    을 포함하고,
    상기 제1 영역의 수직 두께는 상기 제2 영역의 수직 두께보다 얇은, 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 재배선 구조체는 제1 영역에서 복수의 제1 비아들을 포함하고,
    상기 복수의 제1 비아들 중 각각의 제1 비아의 일단(one end)은 상기 브릿지 구조체에 직접 본딩되고, 타단(the other end)은 상기 복수의 본딩 패드들 중 각각의 본딩 패드에 직접 본딩되는, 반도체 패키지.
  3. 제1항에 있어서,
    상기 복수의 본딩 패드들 중 이웃하는 본딩 패드들은 20um 내지 50um의 피치(pitch)를 갖고 배치되는, 반도체 패키지.
  4. 제1항에 있어서,
    상기 브릿지 구조체는 관통 실리콘 비아(TSV)를 포함하는, 반도체 패키지.
  5. 제1 재배선 구조체;
    상기 제1 재배선 구조체 상의 브릿지 구조체;
    상기 제1 재배선 구조체 상에 그리고 상기 브릿지 구조체와 나란히(side by side) 배치되는 복수의 도전성 필라들(Pillars);
    상기 제1 재배선 구조체 상에서, 상기 브릿지 구조체 및 상기 복수의 도전성 필라들을 몰딩하는 제1 봉지재;
    상기 제1 봉지재 상의 제2 재배선 구조체 - 상기 브릿지 구조체 상에 위치한 상기 제2 재배선 구조체의 영역은 제1 영역으로, 그리고 상기 제1 영역 외의 영역은 제2 영역으로 규정(define)됨 -;
    상기 제1 영역 상의 복수의 제1 본딩 패드들;
    상기 제2 영역 상의 복수의 제2 본딩 패드들;
    상기 복수의 제1 본딩 패드들 및 상기 복수의 제2 본딩 패드들 상의 제1 반도체 칩 및 제2 반도체 칩; 및
    상기 제2 재배선 구조체 상에서, 상기 복수의 제1 본딩 패드들, 상기 복수의 제2 본딩 패드들, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 몰딩하는 제2 봉지재
    를 포함하고,
    상기 제1 영역의 수직 두께는 상기 제2 영역의 수직 두께보다 얇은, 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 영역에서, 상기 제2 재배선 구조체는 복수의 제1 비아들을 포함하고,
    상기 제2 영역에서, 상기 제2 재배선 구조체는 복수의 제2 비아들, 복수의 재배선 라인들 및 복수의 제3 비아들을 포함하는, 반도체 패키지.
  7. 제6항에 있어서,
    상기 제2 재배선 구조체는 유전체 층을 더 포함하고,
    상기 복수의 제1 비아들 및 상기 복수의 제2 비아들의 측면을 둘러싸는 유전체 층의 영역은 제1 레벨 층으로,
    복수의 재배선 라인들의 측면을 둘러싸는 유전체 층의 영역은 제2 레벨 층으로, 그리고
    복수의 제3 비아들의 측면을 둘러싸는 유전체 층의 영역은 제3 레벨 층으로 규정(define)되는, 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 레벨 층의 수직 두께는 상기 제3 레벨 층의 수직 두께보다 두꺼운, 반도체 패키지.
  9. 제5항에 있어서,
    상기 복수의 제1 본딩 패드들 중 각각의 제1 본딩 패드는,
    금속 패드;
    상기 금속 패드들의 상부면 및 측면을 따라 컨포멀(conformal)하게 연장되는 제1 금속 층; 및
    상기 제1 금속 층의 상부면 및 측면을 따라 컨포멀하게 연장되는 제2 금속 층
    을 포함하는, 반도체 패키지.
  10. 제1 재배선 구조체 상에 브릿지 구조체를 실장하고, 그리고 복수의 도전성 필라들을 형성하는 단계;
    상기 브릿지 구조체 및 상기 복수의 도전성 필라들을 봉지재로 몰딩하는 단계; 및
    상기 봉지재 상에 제2 재배선 구조체를 형성하는 단계 - 상기 브릿지 구조체 상에 위치한 상기 제2 재배선 구조체의 영역은 제1 영역으로, 그리고 상기 제1 영역 외의 영역은 제2 영역으로 규정(define)되고, 상기 제1 영역의 수직 두께는 상기 제2 영역의 수직 두께보다 얇음 -;
    를 포함하는, 반도체 패키지 제조 방법.
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