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KR20240050907A - 반도체 패키지 - Google Patents

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KR20240050907A
KR20240050907A KR1020220130895A KR20220130895A KR20240050907A KR 20240050907 A KR20240050907 A KR 20240050907A KR 1020220130895 A KR1020220130895 A KR 1020220130895A KR 20220130895 A KR20220130895 A KR 20220130895A KR 20240050907 A KR20240050907 A KR 20240050907A
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KR
South Korea
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semiconductor
package
redistribution layer
redistribution
substrate
Prior art date
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KR1020220130895A
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English (en)
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안석근
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삼성전자주식회사
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Publication date
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Priority to TW112137739A priority patent/TW202431579A/zh
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Abstract

소자 영역 및 가장자리 영역을 갖는 제 1 반도체 기판, 상기 소자 영역 상에서 상기 제 1 반도체 기판의 활성면에 형성되는 제 1 반도체 소자, 상기 제 1 반도체 기판의 상기 활성면 상에 배치되는 제 1 회로층, 상기 제 1 회로층 상에 배치되는 제 1 재배선층, 및 상기 가장자리 영역에서 상기 제 1 반도체 기판 및 상기 제 1 회로층을 수직으로 관통하여 상기 제 1 재배선층에 연결되는 제 1 관통 비아들을 포함하는 반도체 패키지를 제공하되, 상기 제 1 회로층은 상기 제 1 반도체 기판의 상기 활성면을 덮는 제 1 소자 층간 절연막, 및 상기 소자 영역 상에서 상기 제 1 소자 층간 절연막 내에 제공되고 상기 제 1 반도체 소자와 연결되는 제 1 회로 배선 패턴을 포함하고, 상기 제 1 회로 배선 패턴과 상기 제 1 관통 비아들은 상기 제 1 재배선층을 통해 전기적으로 연결되고, 상기 제 1 관통 비아들은 상기 제 1 반도체 기판의 측면을 따라 연장되고 상기 소자 영역으로부터 상기 제 1 반도체 기판의 상기 측면을 향하는 방향으로 상호 이격되는 적어도 둘 이상의 열을 갖도록 배열될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 팬 아웃(fan-out) 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 기술의 지속적인 발전에 따라 반도체 칩들은 점점 소형화되고 있다. 반면에 여러 다양한 기능들이 하나의 반도체 칩에 집적되고 있다. 따라서 반도체 칩들은 작은 면적에 많은 수의 입출력 패드들을 가지고 있다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 패턴의 형상 이상(pattern abnormality)이 없고, 구조적 안정성과 전기적 특성의 개선을 위한 다양한 연구가 진행되고 있다.
반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 반도체 칩이 작아짐에 따라, 원하는 수의 솔더 볼의 부착이 어려워졌으며, 솔더 볼의 핸들링 및 테스트도 어려워진다. 더불어 반도체 칩의 크기에 따라 실장되는 보드를 다원화해야 하는 문제점이 있다. 이를 해결하기 위해 팬 아웃- 패키지(fan-out package)가 제안되었다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 방열 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 집적도가 향상되고 전기적 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 소자 영역 및 가장자리 영역을 갖는 제 1 반도체 기판, 상기 소자 영역 상에서 상기 제 1 반도체 기판의 활성면에 형성되는 제 1 반도체 소자, 상기 제 1 반도체 기판의 상기 활성면 상에 배치되는 제 1 회로층, 상기 제 1 회로층 상에 배치되는 제 1 재배선층, 및 상기 가장자리 영역에서 상기 제 1 반도체 기판 및 상기 제 1 회로층을 수직으로 관통하여 상기 제 1 재배선층에 연결되는 제 1 관통 비아들을 포함할 수 있다. 상기 제 1 회로층은 상기 제 1 반도체 기판의 상기 활성면을 덮는 제 1 소자 층간 절연막, 및 상기 소자 영역 상에서 상기 제 1 소자 층간 절연막 내에 제공되고 상기 제 1 반도체 소자와 연결되는 제 1 회로 배선 패턴을 포함할 수 있다. 상기 제 1 회로 배선 패턴과 상기 제 1 관통 비아들은 상기 제 1 재배선층을 통해 전기적으로 연결될 수 있다. 상기 제 1 관통 비아들은 상기 제 1 반도체 기판의 측면을 따라 연장되고 상기 소자 영역으로부터 상기 제 1 반도체 기판의 상기 측면을 향하는 방향으로 상호 이격되는 적어도 둘 이상의 열을 갖도록 배열될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 실리콘 기판, 상기 제 1 실리콘 기판의 활성면에 형성되는 제 1 반도체 소자, 및 상기 제 1 실리콘 기판의 상기 활성면 상에 배치되는 제 1 회로층을 포함하는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상기 활성면 상에 배치되고 상기 제 1 회로층에 접속되는 제 1 재배선층, 상기 제 1 반도체 칩의 비활성면 상에 배치되는 제 2 재배선층, 상기 제 1 반도체 칩을 수직으로 관통하여 상기 제 1 재배선층 및 상기 제 2 재배선층을 연결하는 제 1 관통 비아, 및 상기 제 1 재배선층 상에 배치되는 패드들을 포함할 수 있다. 상기 제 1 회로층은 상기 제 1 실리콘 기판의 상기 활성면을 덮는 제 1 소자 층간 절연막, 및 상기 제 1 소자 층간 절연막 내에 제공되는 제 1 회로 배선 패턴을 포함할 수 있다. 상기 제 1 관통 비아는 상기 제 1 회로 배선 패턴과 이격되어 배치될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 및 상기 패키지 기판 상에 실장되는 칩 패키지를 포함할 수 있다. 상기 칩 패키지는 활성면에 반도체 소자가 형성되는 실리콘 기판, 및 상기 실리콘 기판 상에서 상기 반도체 소자와 연결되는 회로 배선 패턴을 포함하는 반도체 칩, 상기 패키지 기판을 향하는 상기 반도체 칩의 제 1 면 상에 배치되는 제 1 재배선층, 상기 제 1 면과 대향하는 상기 반도체 칩의 제 2 면 상에 배치되는 제 2 재배선층, 및 상기 반도체 칩을 수직으로 관통하여 상기 제 1 재배선층과 상기 제 2 재배선층을 연결하는 관통 비아들을 포함할 수 있다. 관통 비아들은 상기 회로 배선 패턴과 상기 실리콘 기판의 외측면 사이에 위치할 수 있다. 상기 실리콘 기판의 상기 외측면으로부터 상기 제 1 재배선층의 도전 패턴까지의 거리는 상기 실리콘 기판의 상기 외측면으로부터 상기 회로 배선 패턴까지의 거리보다 작을 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩의 상면 및 하면 상에 재배선층들이 제공될 수 있다. 또한, 재배선층들이 반도체 칩의 일측에 제공되는 별도의 연결 부재를 이용하여 연결되는 것이 아니라, 반도체 칩을 직접 관통하는 관통 비아들을 이용하여 재배선층들이 연결될 수 있다. 즉, 재배선층들의 연결을 위한 연결 부재가 반도체 칩 내에 제공됨에 따라 반도체 패키지의 평면적이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
또한, 재배선층들이 반도체 칩의 일측에 제공되는 별도의 연결 부재를 이용하여 연결되는 것이 아니며, 상기 별도의 연결 부재를 매립하기 위한 몰딩 부재가 필요하지 않다. 따라서, 반도체 칩에서 발생되는 열이 열전도도가 높은 실리콘(Si)으로 이루어진 반도체 칩을 통해 반도체 패키지 외부로 방출될 수 있다. 즉, 상기 열이 상기 몰딩 부재에 의해 단열되지 않고 반도체 칩의 측면, 상부면 또는 하부면을 통해서 외부로 전달될 수 있으며, 방열 특성이 향상된 반도체 패키지가 제공될 수 있다.
더욱이, 반도체 칩의 반도체 소자 및 회로 배선 패턴이 제공되는 소자 영역 상에는 관통 비아들이 제공되지 않을 수 있다. 이에 따라, 반도체 소자의 레이아웃 자유도 및 회로 배선 패턴의 배선 자유도가 높을 수 있다. 따라서, 반도체 소자 및 회로 배선 패턴의 집적도가 향상될 수 있으며, 반도체 소자 내에서의 전기적 연결의 거리가 짧을 수 있다. 즉, 집적도가 향상되고 소형화되며 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 반도체 패키지의 일부를 확대 도시한 도면이다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 패키지의 평면도들이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 8은 도 7의 반도체 패키지의 일부를 확대 도시한 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10은 도 9의 반도체 패키지의 일부를 확대 도시한 도면이다.
도 11 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 15a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 15b 내지 도 20b는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 1에서는 설명의 편의를 위해 일부 구성을 생략하여 도시하였다. 도 2는 도 1의 반도체 패키지의 일부를 확대 도시한 도면이다. 도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 패키지의 평면도들이다. 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하여, 반도체 칩(100)이 제공될 수 있다. 반도체 칩(100)은 반도체 기판(110) 및 회로층(120)을 포함할 수 있다.
반도체 기판(110)이 제공될 수 있다. 반도체 기판(110)의 폭(w)은 3mm 내지 50mm일 수 있다. 일 예로, 반도체 기판(110)의 면적은 9mm2 내지 2500mm2일 수 있다. 반도체 기판(110)은 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 기판(110)은 실리콘(Si) 단결정 기판일 수 있다.
반도체 기판(110)은 소자 영역(DR) 및 가장자리 영역(ER)을 가질 수 있다. 평면적 관점에서, 도 3에 도시된 바와 같이, 소자 영역(DR)은 반도체 기판(110)의 중심부에 위치할 수 있으며, 가장자리 영역(ER)은 반도체 기판(110)의 외각에 인접할 수 있다. 예를 들어, 가장자리 영역(ER)은 소자 영역(DR)을 둘러쌀 수 있다. 가장자리 영역(ER)은 반도체 기판(110)의 측면들과 소자 영역(DR) 사이에 위치할 수 있다. 소자 영역(DR)은 반도체 기판(110)의 중심부 상에서 반도체 칩(100)의 반도체 소자들이 제공되는 영역일 수 있다. 가장자리 영역(ER)은 반도체 기판(110)의 외각에서 상기 반도체 소자들이 제공되지 않는 영역일 수 있다. 평면적 관점에서, 소자 영역(DR)의 제 1 면적과 가장자리 영역(ER)의 제 2 면적의 비는 5:95 내지 95:5일 수 있다.
반도체 기판(110)은 서로 대향하는 제 1 면(110a) 및 제 2 면(110b)을 가질 수 있다. 반도체 기판(110)의 제 1 면(110a)은 반도체 기판(110)의 전면이고, 제 2 면(110b)은 반도체 기판(110)의 후면일 수 있다. 여기서, 반도체 기판(110)의 전면(110a)이라 함은 반도체 기판(110)에서 반도체 소자들이 형성 또는 실장되거나, 배선, 패드 등이 형성되는 측의 일면으로 정의되고, 반도체 기판(110)의 후면(110b)이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 반도체 기판(110)의 제 1 면(110a)은 전면(110a)일 수 있다. 즉, 반도체 기판(110)의 하부면은 활성면(active surface)일 수 있다.
반도체 칩(100)은 제 1 면(110a) 상의 회로층(120)을 가질 수 있다. 회로층(120)은 반도체 소자(122) 및 회로 배선 패턴(124)을 포함할 수 있다.
반도체 소자(122)는 반도체 기판(110)의 소자 영역(DR)에서 제 1 면(110a)에 제공되는 트랜지스터들(TR)을 포함할 수 있다. 일 예로, 트랜지스터들(TR)은 반도체 기판(110)의 하부에 형성된 소오스(source) 및 드레인(drain), 반도체 기판(110)의 제 1 면(110a) 상에 배치되는 게이트(gate) 전극, 및 반도체 기판(110)과 상기 게이트 전극 사이에 개재되는 게이트 절연막을 포함할 수 있다. 도 2에서는 하나의 트랜지스터(TR)가 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 소자(122)는 복수의 트랜지스터들(TR)을 포함할 수 있다. 반도체 소자(122)는 로직 회로(logic circuit)를 포함할 수 있다. 일 예로, 반도체 소자(122)는, 도시하지는 않았지만, 소자 영역(DR)에서 제 1 면(100a) 상에는 얕은 소자 분리 패턴, 로직 셀(logic cell) 또는 메모리 셀(memory cell) 등으로 구성될 수 있다. 이와는 다르게, 반도체 소자(122)는 커패시터(capacitor) 등과 같은 수동 소자를 포함할 수 있다. 반도체 소자(122)는 반도체 기판(110)의 가장자리 영역(ER) 상에는 배치되지 않을 수 있다.
반도체 기판(110)의 제 1 면(110a)은 소자 층간 절연막(126)으로 덮일 수 있다. 소자 층간 절연막(126)은 소자 영역(DR) 상에서 반도체 소자(122)를 매립할 수 있다. 즉, 소자 층간 절연막(126)은 반도체 소자(122)를 덮는 소자 층간 절연막에 해당할 수 있다. 이때, 소자 층간 절연막(126)은 반도체 소자(122)를 위에서부터 덮을 수 있다. 즉, 반도체 소자(122)는 소자 층간 절연막(126)에 의해 노출되지 않을 수 있다. 소자 층간 절연막(126)의 측면은 반도체 기판(110)의 측면과 정렬될 수 있다. 소자 층간 절연막(126)은, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 및 실리콘 산화질화물(SiON) 중 적어도 하나를 포함할 수 있다. 또는, 소자 층간 절연막(126)은 저유전(low-k) 물질을 가질 수 있다. 소자 층간 절연막(126)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다. 소자 층간 절연막(126)이 상기 다중막(multi-layer) 구조로 제공되는 경우, 후술되는 배선층들이 각각 하나의 절연막 내에 제공될 수 있으며, 상기 절연막들 사이에 식각 저지막이 개재될 수 있다. 예를 들어, 상기 식각 저지막은 상기 절연막들의 하부면 상에 제공될 수 있다. 상기 식각 저지막은, 예를 들어, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다.
소자 영역(DR) 상에서 소자 층간 절연막(126) 내에는 트랜지스터들(TR)과 연결되는 회로 배선 패턴(124)이 제공될 수 있다. 회로 배선 패턴(124)은 가장자리 영역(ER) 상에는 제공되지 않을 수 있다. 즉, 회로층(120)은 가장자리 영역(ER) 상에서는 소자 층간 절연막(126)만 포함할 수 있으며, 소자 영역(DR) 상에서는 소자 층간 절연막(126)과 회로 배선 패턴(124)을 함께 포함할 수 있다. 회로 배선 패턴(124)은 수평 배선을 위한 배선 패턴들 및 수직 배선을 위한 연결 콘택들을 포함할 수 있다.
상기 배선 패턴들의 일부(124a, 이하 노출 배선 패턴)는 소자 층간 절연막(126)의 하부면으로 노출될 수 있다. 즉, 노출 배선 패턴(124a)은 소자 층간 절연막(126) 내에 제공되는 회로 배선 패턴(124) 중 최하단에 제공되는 배선 패턴일 수 있다. 노출 배선 패턴(124a)의 하부면은 소자 층간 절연막(126)의 하부면과 공면(coplanar)을 이룰 수 있다. 상기 배선 패턴들의 다른 일부는 소자 층간 절연막(126)의 상부면과 하부면 사이에 위치할 수 있다. 도 2에서는 반도체 기판(110)과 노출 배선 패턴(124a) 사이에 한 개의 배선층, 상기 배선 패턴들의 다른 일부가 한 개 층으로 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 상기 배선 패턴들의 다른 일부가 복수의 배선층들로 제공될 수 있다. 이하, 도 2의 실시예를 기준으로 계속 설명하도록 한다. 상기 배선 패턴들은 예를 들어, 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
상기 연결 콘택들은 상기 배선 패턴들을 서로 연결하거나, 또는 상기 배선 패턴들과 반도체 소자(122) 또는 반도체 기판(110)을 연결할 수 있다. 일 예로, 상기 연결 콘택들의 일부는 소자 층간 절연막(126)을 수직으로 관통하여 트랜지스터들(TR)의 소오스(source) 전극, 드레인(drain) 전극 또는 게이트(gate) 전극 중 어느 하나에 연결되거나, 반도체 소자(122)의 다양한 소자들과 연결될 수 있다. 상기 연결 콘택들은, 예를 들어, 텅스텐(W)을 포함할 수 있다.
반도체 소자(122)와 반도체 소자(122)의 트랜지스터들(TR), 소자 층간 절연막(126) 및 회로 배선 패턴(124)는 회로층(120)을 구성할 수 있다.
반도체 칩(100)은 반도체 기판(110)의 가장자리 영역(ER)에 제공되는 관통 비아들(130)을 더 포함할 수 있다. 관통 비아들(130)은 수직 배선을 위한 패턴들일 수 있다. 관통 비아들(130)은 반도체 기판(110) 및 소자 층간 절연막(126)을 수직으로 관통할 수 있다. 관통 비아들(130)은 소자 층간 절연막(126)의 하부면 상으로 노출될 수 있다. 관통 비아들(130)은 반도체 기판(110)의 상부면 상으로 노출될 수 있다. 관통 비아들(130)은 반도체 기판(110)의 가장자리 영역(ER)에 제공되고, 소자 영역(DR)에는 제공되지 않을 수 있다. 관통 비아들(130)의 평면 형상은 원형 또는 타원형일 수 있다. 관통 비아들(130)의 직경(d) 또는 폭은 0.001mm 내지 1mm일 수 있다. 관통 비아들(130) 각각의 종횡비(aspect ratio)는 0.5 내지 10일 수 있다. 관통 비아들(130)은, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 주석(Sn), 탄소(C), 코발트(Co), 망간(Mn) 또는 납(Pb)을 포함할 수 있다.
관통 비아들(130)은 가장자리 영역(ER) 상에 배치될 수 있다. 관통 비아들(130)은 소자 영역(DR)과는 이격될 수 있다. 보다 상세하게는, 평면적 관점에서, 관통 비아들(130)은 회로 배선 패턴(124)으로부터 이격될 수 있다. 즉, 관통 비아들(130)은 회로 배선 패턴(124)에 직접 연결되지는 않을 수 있다. 관통 비아들(130)은 회로 배선 패턴(124)보다 반도체 기판(110)의 외측면에 인접할 수 있다. 다르게 설명하자면, 반도체 기판(110)의 상기 외측면으로부터 관통 비아들(130)까지의 거리는 반도체 기판(110)의 상기 외측면으로부터 회로 배선 패턴(124)까지의 거리보다 작을 수 있다. 관통 비아들(130)은 가장자리 영역(ER) 상에서 적어도 둘 이상의 열을 갖도록 배열될 수 있다. 상기 열들은 반도체 기판(110)의 측면들을 따라 연장될 수 있다. 상기 열들은 소자 영역(DR)으로부터 반도체 기판(110)의 상기 측면들을 향하는 방향으로 상호 이격될 수 있다. 이때, 도 3에 도시된 바와 같이, 관통 비아들(130)은 서로 대향한는 반도체 기판(110)의 두 측면들에 인접하여 배치될 수 있다. 또는, 도 4에 도시된 바와 같이, 관통 비아들(130)은 반도체 기판(110)의 모든 측면들에 인접하여 배치될 수 있다. 관통 비아들(130) 간의 간격(g)은 0.001mm 내지 1mm일 수 있다. 반도체 칩(100)에 제공되는 관통 비아들(130)의 수는 1 내지 10000개일 수 있다.
다른 실시예들에 따르면, 도 5에 도시된 바와 같이, 관통 비아들(130)은 서로 대향한는 반도체 기판(110)의 두 측면들에 인접하여 배치될 수 있다. 반도체 기판(110)의 다른 두 측면들 부근에서는 관통 비아들(130)이 배치되지 않을 수 있다. 반도체 기판(110)의 상기 다른 두 측면들에 인접하여 추가 소자들(140)이 배치될 수 있다. 보다 상세하게는, 추가 소자들(140)은 가장자리 영역(ER) 상에 배치될 수 있다. 추가 소자들(140)은 소자 영역(DR)과는 이격될 수 있다. 보다 상세하게는, 평면적 관점에서, 추가 소자들(140)은 회로 배선 패턴(124)으로부터 이격될 수 있다. 즉, 추가 소자들(140)은 회로 배선 패턴(124)에 직접 연결되지는 않을 수 있다. 추가 소자들(140)은 회로 배선 패턴(124)보다 반도체 기판(110)의 상기 다른 두 측면들에 인접할 수 있다. 추가 소자들(140)은 서로 수평으로 이격될 수 있다. 도 5에서는 복수의 추가 소자들(140)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 추가 소자(140)는 하나만 제공될 수 있다. 추가 소자들(140)은, 일 예로, 저항 소자 또는 커패시터 소자와 같은 수동 소자들을 포함할 수 있다. 예를 들어, 추가 소자들(140)은 반도체 기판(110) 및 회로층(120)을 수직으로 관통하는 저항 부재를 포함할 수 있다. 예를 들어, 추가 소자들(140)은 반도체 기판(110) 및 회로층(120)을 수직으로 관통하는 실린더 형태의 커패시터를 포함할 수 있다. 본 발명이 이에 한정되는 것은 아니며, 추가 소자들(140)은 다양한 형태의 수동 소자들을 포함할 수 있다. 추가 소자들(140)은 후술되는 제 1 재배선층(200) 및 제 2 재배선층(300)에 전기적으로 연결될 수 있다.
반도체 칩(100)의 아래에 제 1 재배선층(200)이 제공될 수 있다. 제 1 재배선층(200)은 반도체 기판(110)의 제 1 면(110a) 상에 위치할 수 있다. 예를 들어, 제 1 재배선층(200)은 회로층(120)을 덮을 수 있다. 이때, 제 1 재배선층(200)은 소자 영역(DR) 및 가장자리 영역(ER) 모두에서 회로층(120)을 덮을 수 있다. 제 1 재배선층(200)은 상호 적층된 적어도 하나의 제 1 배선층을 포함할 수 있다. 각각의 상기 제 1 배선층은 제 1 재배선 절연층(210) 및 제 1 재배선 절연층(210) 내의 제 1 재배선 도전 패턴(220)을 포함할 수 있다. 상기 제 1 배선층이 복수로 제공되는 경우, 어느 하나의 제 1 배선층의 제 1 재배선 도전 패턴(220)은 인접한 다른 제 1 배선층의 제 1 재배선 도전 패턴(220)과 전기적으로 연결될 수 있다.
제 1 재배선 절연층(210)은 절연성 폴리머 또는 감광성 절연 물질(PID)을 포함할 수 있다. 예를 들어, 감광성 절연 물질은 감광성 폴리 이미드(PI), 폴리벤조옥사졸(PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다. 또는, 제 1 재배선 절연층(210)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 1 재배선 절연층(210)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN) 또는 절연성 폴리머(polymer)를 포함할 있다.
제 1 재배선 절연층(210) 상에 제 1 재배선 도전 패턴(220)이 제공될 수 있다. 제 1 재배선 도전 패턴(220)은 제 1 재배선 절연층(210) 상에서 수평으로 연장될 수 있다. 제 1 재배선 도전 패턴(220)은 상기 제 1 배선층 내의 재배선을 위한 구성일 수 있다. 제 1 재배선 도전 패턴(220)은 소자 영역(DR) 및 가장자리 영역(ER) 모두 상에 배치될 수 있다. 제 1 재배선 도전 패턴(220)의 적어도 일부는 회로 배선 패턴(124)보다 반도체 기판(110)의 외측면에 인접할 수 있다. 다르게 설명하자면, 반도체 기판(110)의 상기 외측면으로부터 제 1 재배선 도전 패턴(220)까지의 거리는 반도체 기판(110)의 상기 외측면으로부터 회로 배선 패턴(124)까지의 거리보다 작을 수 있다. 제 1 재배선 도전 패턴(220)은 소자 영역(DR) 상의 회로 배선 패턴(124)의 전기적 연결을 가장자리 영역(ER)까지 확장시킬 수 있다. 즉, 반도체 패키지는 팬 아웃(fan-out) 패키지일 수 있다. 제 1 재배선 도전 패턴(220)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 재배선 도전 패턴(220)은 구리(Cu) 또는 알루미늄(Al)를 포함할 수 있다.
제 1 재배선 도전 패턴(220)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 재배선 도전 패턴(220)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 제 1 재배선 도전 패턴(220)의 상기 헤드 부분과 상기 테일 부분은 뒤집어진 'T' 형상의 단면을 가질 수 있다.
제 1 재배선 도전 패턴(220)의 상기 헤드 부분은 제 1 재배선층(200) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다. 상기 헤드 부분은 제 1 재배선 절연층(210)의 하부면 상에 제공될 수 있다. 예를 들어, 상기 헤드 부분은 제 1 재배선 절연층(210)의 하부면 상으로 돌출될 수 있다. 상기 제 1 배선층들 중 최하단에 배치되는 제 1 배선층의 제 1 재배선 도전 패턴(220)은 제 1 재배선 절연층(210)의 상기 하부면 상으로 노출될 수 있다. 이때, 상기 최하단의 제 1 배선층의 제 1 재배선 도전 패턴(220)의 하부면은 제 1 재배선 절연층(210)의 상기 하부면과 공면(coplanar)을 이룰 수 있다.
제 1 재배선 도전 패턴(220)의 상기 테일 부분은 제 1 재배선층(200) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 상기 테일 부분은 그의 위에 배치되는 다른 제 1 배선층에 접속될 수 있다. 예를 들어, 제 1 재배선 도전 패턴(220)의 상기 테일 부분은 상기 헤드 부분의 상부면으로부터 연장될 수 있으며, 제 1 재배선 절연층(210)을 관통하여 그의 위에 배치되는 다른 제 1 배선층의 제 1 재배선 도전 패턴(220)의 상기 헤드 부분에 접속될 수 있다. 상기 제 1 배선층들 중 최상단에 배치되는 제 1 배선층의 제 1 재배선 도전 패턴(220)의 상기 테일 부분은 제 1 재배선 절연층(210)을 관통하여 반도체 칩(100)에 접속될 수 있다. 예를 들어, 최상단에 배치되는 제 1 배선층의 제 1 재배선 도전 패턴(220)은 소자 영역(DR) 상에서 노출 배선 패턴(124a)에 접속될 수 있으며, 가장자리 영역(ER) 상에서 관통 비아들(130)에 접속될 수 있다. 관통 비아들(130)과 반도체 칩(100)의 반도체 소자(122) 및 회로 배선 패턴(124)은 제 1 재배선층(200)을 통해 전기적으로 연결될 수 있다.
반도체 칩(100)의 상에 제 2 재배선층(300)이 제공될 수 있다. 제 2 재배선층(300)은 반도체 기판(110)의 제 2 면(110b) 상에 위치할 수 있다. 예를 들어, 제 2 재배선층(300)은 반도체 기판(110)의 제 2 면(110b)을 덮을 수 있다. 이때, 제 2 재배선층(300)은 소자 영역(DR) 및 가장자리 영역(ER) 모두에서 반도체 기판(110)을 덮을 수 있다. 제 2 재배선층(300)은 상호 적층된 적어도 하나의 제 2 배선층을 포함할 수 있다. 각각의 상기 제 2 배선층은 제 2 재배선 절연층(310) 및 제 2 재배선 절연층(310) 내의 제 2 재배선 도전 패턴(320)을 포함할 수 있다. 상기 제 2 배선층이 복수로 제공되는 경우, 어느 하나의 제 2 배선층의 제 2 재배선 도전 패턴(320)은 인접한 다른 제 2 배선층의 제 2 재배선 도전 패턴(320)과 전기적으로 연결될 수 있다.
제 2 재배선 절연층(310)은 절연성 폴리머 또는 감광성 절연 물질(PID)을 포함할 수 있다. 예를 들어, 감광성 절연 물질은 감광성 폴리 이미드(PI), 폴리벤조옥사졸(PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다. 또는, 제 2 재배선 절연층(310)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 2 재배선 절연층(310)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN) 또는 절연성 폴리머(polymer)를 포함할 있다.
제 2 재배선 절연층(310) 상에 제 2 재배선 도전 패턴(320)이 제공될 수 있다. 제 2 재배선 도전 패턴(320)은 제 2 재배선 절연층(310) 상에서 수평으로 연장될 수 있다. 제 2 재배선 도전 패턴(320)은 상기 제 2 배선층 내의 재배선을 위한 구성일 수 있다. 제 2 재배선 도전 패턴(320)은 도전 물질을 포함할 수 있다. 예를 들어, 제 2 재배선 도전 패턴(320)은 구리(Cu) 또는 알루미늄(Al)를 포함할 수 있다. 제 2 재배선 도전 패턴(320)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 재배선 도전 패턴(320)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 제 2 재배선 도전 패턴(320)의 상기 헤드 부분과 상기 테일 부분은 'T' 형상의 단면을 가질 수 있다.
제 2 재배선 도전 패턴(320)의 상기 헤드 부분은 제 2 재배선층(300) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다. 상기 헤드 부분은 제 2 재배선 절연층(310)의 상부면 상에 제공될 수 있다. 예를 들어, 상기 헤드 부분은 제 2 재배선 절연층(310)의 상부면 상으로 돌출될 수 있다. 상기 제 2 배선층들 중 최상단에 배치되는 제 2 배선층의 제 2 재배선 도전 패턴(320)은 제 2 재배선 절연층(310)의 상기 상부면 상으로 노출될 수 있다. 이때, 상기 최상단의 제 2 배선층의 제 2 재배선 도전 패턴(320)의 상부면은 제 2 재배선 절연층(310)의 상기 하부면과 공면(coplanar)을 이룰 수 있다. 상기 최상단의 제 2 배선층의 제 2 재배선 도전 패턴(320) 상에 별도의 반도체 패키지, 반도체 칩 또는 전자 소자가 실장될 수 있다.
제 2 재배선 도전 패턴(320)의 상기 테일 부분은 제 2 재배선층(300) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 상기 테일 부분은 그의 아래에 배치되는 다른 제 2 배선층에 접속될 수 있다. 예를 들어, 제 2 재배선 도전 패턴(320)의 상기 테일 부분은 상기 헤드 부분의 하부면으로부터 연장될 수 있으며, 제 2 재배선 절연층(310)을 관통하여 그의 아래에 배치되는 다른 제 2 배선층의 제 2 재배선 도전 패턴(320)의 상기 헤드 부분에 접속될 수 있다. 상기 제 2 배선층들 중 최하단에 배치되는 제 2 배선층의 제 2 재배선 도전 패턴(320)의 상기 테일 부분은 제 2 재배선 절연층(310)을 관통하여 관통 비아들(130)에 접속될 수 있다. 예를 들어, 최하단에 배치되는 제 2 배선층의 제 2 재배선 도전 패턴(320)은 가장자리 영역(ER) 상에서 관통 비아들(130)에 접속될 수 있다. 제 2 재배선층(300)은 관통 비아들(130) 및 제 1 재배선층(200)을 통해 반도체 칩(100)의 반도체 소자(122) 및 회로 배선 패턴(124)과 전기적으로 연결될 수 있다. 제 1 재배선층(200)의 하부면으로부터 제 2 재배선층(300)의 상부면까지의 거리는 0.03mm 내지 1mm일 수 있다.
본 발명의 실시예들에 따르면, 반도체 칩(100)의 상면 및 하면 상에 재배선층들(200, 300)이 제공될 수 있다. 또한, 재배선층들(200, 300)이 반도체 칩(100)의 일측에 제공되는 별도의 연결 부재를 이용하여 연결되는 것이 아니라, 반도체 칩(100)을 직접 관통하는 관통 비아들(130)을 이용하여 재배선층들(200, 300)이 연결될 수 있다. 즉, 재배선층들(200, 300)의 연결을 위한 연결 부재가 반도체 칩(100) 내에 제공됨에 따라 반도체 패키지의 평면적이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
또한, 재배선층들(200, 300)이 반도체 칩(100)의 일측에 제공되는 별도의 연결 부재를 이용하여 연결되는 것이 아니며, 상기 별도의 연결 부재를 매립하기 위한 몰딩 부재가 필요하지 않다. 따라서, 반도체 칩(100)에서 발생되는 열이 열전도도가 높은 실리콘(Si)으로 이루어진 반도체 칩(100)을 통해 반도체 패키지 외부로 방출될 수 있다. 즉, 상기 열이 상기 몰딩 부재에 의해 단열되지 않고 반도체 칩(100)의 측면, 상부면 또는 하부면을 통해서 외부로 전달될 수 있으며, 방열 특성이 향상된 반도체 패키지가 제공될 수 있다.
더욱이, 반도체 칩(100)의 반도체 소자(122) 및 회로 배선 패턴(124)이 제공되는 소자 영역(DR) 상에는 관통 비아들(130)이 제공되지 않을 수 있다. 이에 따라, 반도체 소자(122)의 레이아웃 자유도 및 회로 배선 패턴(124)의 배선 자유도가 높을 수 있다. 따라서, 반도체 소자(122) 및 회로 배선 패턴(124)의 집적도가 향상될 수 있으며, 반도체 소자(122) 내에서의 전기적 연결의 거리가 짧을 수 있다. 즉, 집적도가 향상되고 소형화되며 전기적 특성이 향상된 반도체 패키지가 제공될 수 있다.
다른 실시예들에 따르면, 반도체 패키지는 외부 접속을 위한 구성을 더 포함할 수 있다. 도 6에 도시된 바와 같이, 제 1 재배선층(200) 상에 기판 보호막(410)이 배치될 수 있다. 기판 보호막(410)은 제 1 재배선층(200)의 하부면 상에서 제 1 재배선 절연층(210) 및 제 1 재배선 도전 패턴(220)을 덮을 수 있다. 기판 보호막(410)은 HDP(High Density Plasma) 산화물, USG(Undoped Silicate Glass), 테트라에틸 오소실리케이트(Tetraethyl orthosilicate: TEOS), 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON) 및 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다. 기판 보호막(410)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
기판 보호막(410) 상에 외부 패드들(420)이 제공될 수 있다. 외부 패드들(420)의 기판 보호막(410)의 하부면 상에 배치될 수 있다. 외부 패드들(420)은 소자 영역(DR) 및 가장자리 영역(ER) 상에 배치될 수 있다. 반도체 기판(110)에 형성된 반도체 소자(122) 및 회로 배선 패턴(124)이 소자 영역(DR) 상에만 제공되고, 외부 패드들(420)이 소자 영역(DR) 및 가장자리 영역(ER) 모두 상에 제공됨에 따라, 반도체 패키지는 팬 아웃(fan-out) 형태를 가질 수 있다. 일 예로, 평면적 관점에서 외부 패드들(420) 중 최외각에 위치하는 외부 패드(420)는 회로 배선 패턴(124)보다 반도체 기판(110)의 외측면에 보다 인접하게 위치할 수 있다. 외부 패드들(420)은 기판 보호막(410)을 관통하여 제 1 재배선층(200)의 제 1 재배선 도전 패턴(220)에 접속될 수 있다. 외부 패드들(420)은 외부 단자들(430)이 접속되는 패드 역할을 할 수 있다. 즉, 외부 패드들(420)은 외부 단자들(430)이 접속되는 언더 범프 메탈(under bump metal)에 해당할 수 있다.
외부 패드들(420)의 하부면 상에 외부 단자들(430)이 제공될 수 있다. 외부 단자들(430)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자들(430)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
이하의 실시예들에서, 도 1 내지 도 6을 참조하여 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 6의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 8은 도 7의 반도체 패키지의 일부를 확대 도시한 도면이다.
도 1 및 도 2의 반도체 패키지와 비교하여, 도 7 및 도 8의 반도체 패키지는 반도체 패키지는 제 2 재배선층(300, 도 1 및 도 2 참조)을 포함하지 않을 수 있다. 따라서, 반도체 칩(100)의 반도체 기판(110)의 제 2 면(110b) 및 관통 비아들(130)의 상부면이 노출될 수 있다. 노출되는 관통 비아들(130)의 상기 상부면 상에 별도의 반도체 패키지, 반도체 칩 또는 전자 소자가 실장될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 10은 도 9의 반도체 패키지의 일부를 확대 도시한 도면이다.
도 9 및 도 10을 참조하여, 반도체 패키지는 적층형 반도체 패키지일 수 있다. 예를 들어, 상기 반도체 패키지는 제 1 패키지(P1), 및 제 1 패키지(P1) 상에 적층된 제 2 패키지(P2)를 포함할 수 있다.
제 1 패키지(P1)는 도 6을 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 예를 들어, 제 1 패키지(P1)는 반도체 칩(100), 반도체 칩(100)의 하부면에 제공되는 제 1 재배선층(200), 반도체 칩(100)의 상부면에 제공되는 제 2 재배선층(300), 및 제 1 재배선층(200) 아래의 기판 보호막(410)과 외부 패드들(420) 및 외부 단자들(430)을 포함할 수 있다. 반도체 칩(100)은 반도체 기판(110), 반도체 기판(110)의 소자 영역(DR)에서 활성면(110a)에 형성된 반도체 소자(122), 반도체 기판(110)의 소자 영역(DR)에서 반도체 소자(122)와 연결된 회로 배선 패턴(124), 반도체 기판(110)의 활성면(110a) 상에서 반도체 소자(122), 회로 배선 패턴(124)을 덮는 소자 층간 절연막(126), 및 반도체 기판(110)의 가장자리 영역(ER)에서 반도체 기판(110) 및 소자 층간 절연막(126)을 관통하여 제 1 재배선층(200) 및 제 2 재배선층(300)을 연결하는 관통 비아들(130)을 포함할 수 있다. 제 2 재배선층(300)의 상부면 상으로 노출되는 제 2 재배선 도전 패턴(320)의 일부(322)는 제 2 패키지(P2)가 실장되기 위한 상부 패드들(322)에 해당할 수 있다. 상부 패드들(322)의 폭은 0.5um 내지 20um일 수 있다. 상부 패드들(322) 간의 간격은 0.5um 내지 20um일 수 있다.
이와는 다르게, 제 1 패키지(P1)는 도 1 및 도 2를 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 예를 들어, 제 1 패키지(P1)는 제 1 재배선층(200) 아래의 기판 보호막(410)과 외부 패드들(420) 및 외부 단자들(430)을 포함하지 않을 수 있다.
이와는 또 다르게, 제 1 패키지(P1)는 도 7 및 도 8을 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 예를 들어, 제 1 패키지(P1)는 반도체 기판(110)의 제 2 면(110b) 상의 제 2 재배선층(300)을 포함하지 않을 수 있다. 이 경우, 반도체 기판(110)의 상부면 상으로 노출되는 관통 비아들(130)의 상부는 제 2 패키지(P2)가 실장되기 위한 패드들에 대응될 수 있다.
제 2 패키지(P2)는 도 1 및 도 2를 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 예를 들어, 제 2 패키지(P2)는 반도체 칩(100), 반도체 칩(100)의 하부면에 제공되는 제 1 재배선층(200), 및 반도체 칩(100)의 상부면에 제공되는 제 2 재배선층(300) 을 포함할 수 있다. 반도체 칩(100)은 반도체 기판(110), 반도체 기판(110)의 소자 영역(DR)에서 활성면(110a)에 형성된 반도체 소자(122), 반도체 기판(110)의 소자 영역(DR)에서 반도체 소자(122)와 연결된 회로 배선 패턴(124), 반도체 기판(110)의 활성면(110a) 상에서 반도체 소자(122), 회로 배선 패턴(124)을 덮는 소자 층간 절연막(126), 및 반도체 기판(110)의 가장자리 영역(ER)에서 반도체 기판(110) 및 소자 층간 절연막(126)을 관통하여 제 1 재배선층(200) 및 제 2 재배선층(300)을 연결하는 관통 비아들(130)을 포함할 수 있다. 제 1 재배선층(200)의 하부면 상으로 노출되는 제 1 재배선 도전 패턴(220)의 일부(222)는 제 2 패키지(P2)를 실장시키기 위한 하부 패드들(222)에 해당할 수 있다. 하부 패드들(222)의 폭은 0.5um 내지 20um일 수 있다. 하부 패드들(222) 간의 간격은 0.5um 내지 20um일 수 있다.
제 1 패키지(P1) 상에 제 2 패키지(P2)가 실장될 수 있다.
제 1 패키지(P1) 상에 제 2 패키지(P2)이 배치될 수 있다. 제 1 패키지(P1)의 제 2 재배선층(300)의 상부 패드들(322)과 제 2 패키지(P2)의 제 1 재배선층(200)의 하부 패드들(222)은 수직으로 정렬될 수 있다. 제 1 패키지(P1)와 제 2 패키지(P2)는 서로 접할 수 있다.
제 1 패키지(P1)와 제 2 패키지(P2)의 계면 상에서, 제 1 패키지(P1)의 제 2 재배선층(300)의 제 2 재배선 절연층(310)과 제 2 패키지(P2)의 제 1 재배선층(200)의 제 1 재배선 절연층(210)이 접합될 수 있다. 이때, 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210)은 산화물, 질화물 또는 산화질화물의 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 서로 접합된 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210)은 연속적인 구성을 가질 수 있고, 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210)은 동일한 물질로 구성되어, 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210) 사이에 계면이 없을 수 있다. 즉, 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210)이 결합하여 일체를 형성할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210)은 서로 다른 물질로 구성될 수 있다. 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210)은 연속적인 구성을 갖지 않을 수 있고, 제 2 재배선 절연층(310)과 제 1 재배선 절연층(210) 사이의 경계면이 시각적으로 보일 수 있다.
제 1 패키지(P1)와 제 2 패키지(P2)는 서로 연결될 수 있다. 구체적으로는, 제 1 패키지(P1)와 제 2 패키지(P2)가 서로 접할 수 있다. 제 1 패키지(P1)와 제 2 패키지(P2)의 계면 상에서 제 1 패키지(P1)의 제 2 재배선층(300)의 상부 패드들(322)과 제 2 패키지(P2)의 제 1 재배선층(200)의 하부 패드들(222)이 접합될 수 있다. 보다 상세하게는, 제 1 패키지(P1)의 상부 패드들(322)과 제 2 패키지(P2)의 하부 패드들(222)이 접합될 수 있다. 이때, 상부 패드들(322)과 하부 패드들(222)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 서로 접합된 상부 패드들(322)과 하부 패드들(222)은 연속적인 구성을 가질 수 있고, 상부 패드들(322)과 하부 패드들(222) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 상부 패드들(322)과 하부 패드들(222)은 동일한 물질로 구성되어, 상부 패드들(322)과 하부 패드들(222) 사이에 계면이 없을 수 있다. 즉, 상부 패드들(322)과 하부 패드들(222)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 상부 패드들(322)과 하부 패드들(222)과 결합하여 일체를 형성할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9 및 도 10에서는 제 1 패키지(P1) 상에 제 2 패키지(P2)가 직접 접하여 접합되는 하이브리드 본딩을 구성하는 것을 개시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 11을 참조하여, 제 1 패키지(P1)는 도 6을 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 예를 들어, 제 1 패키지(P1)는 반도체 칩(100), 반도체 칩(100)의 하부면에 제공되는 제 1 재배선층(200), 반도체 칩(100)의 상부면에 제공되는 제 2 재배선층(300), 및 제 1 재배선층(200) 아래의 기판 보호막(410)과 외부 패드들(420) 및 외부 단자들(430)을 포함할 수 있다. 반도체 칩(100)은 반도체 기판(110), 반도체 기판(110)의 소자 영역(DR)에서 활성면(110a)에 형성된 반도체 소자(122), 반도체 기판(110)의 소자 영역(DR)에서 반도체 소자(122)와 연결된 회로 배선 패턴(124), 반도체 기판(110)의 활성면(110a) 상에서 반도체 소자(122), 회로 배선 패턴(124)을 덮는 소자 층간 절연막(126), 및 반도체 기판(110)의 가장자리 영역(ER)에서 반도체 기판(110) 및 소자 층간 절연막(126)을 관통하여 제 1 재배선층(200) 및 제 2 재배선층(300)을 연결하는 관통 비아들(130)을 포함할 수 있다. 제 2 재배선층(300)의 상부면 상으로 노출되는 제 2 재배선 도전 패턴(320)의 일부(322)는 제 2 패키지(P2)가 실장되기 위한 상부 패드들(322)에 해당할 수 있다.
제 2 패키지(P2)는 도 6을 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 예를 들어, 제 1 패키지(P1)는 반도체 칩(100), 반도체 칩(100)의 하부면에 제공되는 제 1 재배선층(200), 반도체 칩(100)의 상부면에 제공되는 제 2 재배선층(300), 및 제 1 재배선층(200) 아래의 기판 보호막(410)과 외부 패드들(420) 및 외부 단자들(430)을 포함할 수 있다. 반도체 칩(100)은 반도체 기판(110), 반도체 기판(110)의 소자 영역(DR)에서 활성면(110a)에 형성된 반도체 소자(122), 반도체 기판(110)의 소자 영역(DR)에서 반도체 소자(122)와 연결된 회로 배선 패턴(124), 반도체 기판(110)의 활성면(110a) 상에서 반도체 소자(122), 회로 배선 패턴(124)을 덮는 소자 층간 절연막(126), 및 반도체 기판(110)의 가장자리 영역(ER)에서 반도체 기판(110) 및 소자 층간 절연막(126)을 관통하여 제 1 재배선층(200) 및 제 2 재배선층(300)을 연결하는 관통 비아들(130)을 포함할 수 있다. 제 2 재배선층(300)의 상부면 상으로 노출되는 제 2 재배선 도전 패턴(320)의 일부(322)는 제 2 패키지(P2)가 실장되기 위한 상부 패드들(322)에 해당할 수 있다.
제 1 패키지(P1) 상에 제 2 패키지(P2)가 실장될 수 있다.
제 1 패키지(P1) 상에 제 2 패키지(P2)이 배치될 수 있다. 제 1 패키지(P1)의 제 2 재배선층(300)의 상부 패드들(322)과 제 2 패키지(P2)의 외부 패드들(420)은 수직으로 정렬될 수 있다. 제 1 패키지(P1)와 제 2 패키지(P2)는 서로 이격될 수 있다.
제 1 패키지(P1)와 제 2 패키지(P2)는 서로 연결될 수 있다. 구체적으로는, 제 2 패키지(P2)의 외부 단자들(430)은 제 1 패키지(P1)의 상부 패드들(322)과 제 2 패키지(P2)의 외부 패드들(420) 사이에 개재될 수 있다. 외부 단자들(430)은 제 1 패키지(P1)의 상부 패드들(322)과 제 2 패키지(P2)의 외부 패드들(420)을 연결할 수 있다.
도시하지는 않았으나, 제 1 패키지(P1)와 제 2 패키지(P2) 사이에 언더 필(under fill) 부재가 제공될 수 있다. 상기 언더 필 부재는 제 1 패키지(P1)와 제 2 패키지(P2) 사이의 공간을 채우고, 외부 단자들(430)을 둘러쌀 수 있다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 9 및 도 10에서는 제 1 패키지(P1) 상에 제 2 패키지(P2)가 수직으로 정렬되는 것을 개시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 12를 참조하여, 패키지 기판(510)이 제공될 수 있다. 패키지 기판(510)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다.
패키지 기판(510)의 아래에 기판 단자들(520) 배치될 수 있다. 기판 단자들(520)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 패키지 기판(510)의 종류 및 배치에 따라 반도체 모듈은 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
제 1 패키지(P1)는 도 6을 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 제 1 패키지(P1)가 패키지 기판(510)에 실장될 수 있다. 예를 들어, 제 1 패키지(P1)는 플립 칩(flip chip) 방식으로 패키지 기판(510)에 실장될 수 있다. 제 1 패키지(P1)의 외부 단자들(430)이 패키지 기판(510)의 상기 신호 패턴에 접속될 수 있다.
패키지 기판(510) 상에 도전 포스트들(540)이 배치될 수 있다. 도전 포스트들(540)은 제 1 패키지(P1)으로부터 상기 일 방향의 일측에 배치될 수 있다. 도전 포스트들(540)은 제 1 패키지(P1)의 측면으로부터 이격될 수 있다. 도전 포스트들(540)은 패키지 기판(510)의 상부면에 수직하는 방향으로 연장되는 기둥 형상을 가질 수 있다. 도전 포스트들(540)은 패키지 기판(510)의 상기 신호 패턴에 접속될 수 있다. 도전 포스트들(540)의 상부면은 제 1 패키지(P1)의 상부면과 패키지 기판(510)으로부터 동일한 레벨에 위치할 수 있다. 도전 포스트들(540)은 구리(Cu) 또는 텅스텐(W)과 같은 금속 물질을 포함할 수 있다. 도시하지는 않았으나, 도전 포스트들(540)은 그의 하부면 및 측면을 감싸는 시드막을 포함할 수 있다.
제 1 패키지(P1) 및 도전 포스트들(540) 상에 제 2 패키지(P2)가 배치될 수 있다. 제 2 패키지(P2)는 도 1 및 도 2를 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 제 2 패키지(P2)는 제 1 패키지(P1)의 제 2 재배선층(300) 상에 위치할 수 있다. 제 2 패키지(P2) 및 제 1 패키지(P1)는 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 예를 들어, 제 1 패키지(P1) 및 제 2 패키지(P2)는 패키지 기판(510)의 상부면에 평행한 방향으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태일 수 있다. 상세하게는, 제 2 패키지(P2)는 그의 일부가 제 1 패키지(P1)와 중첩되고, 다른 일부는 제 1 패키지(P1)의 어느 하나의 측면 상으로 돌출될 수 있다. 즉, 제 2 패키지(P2)는 평면적 관점에서 제 1 패키지(P1)으로부터 일 방향으로 시프트(shift)되도록 제 1 패키지(P1) 상에 적층될 수 있다. 이때, 제 1 패키지(P1)의 측면 상으로 돌출되는 제 2 패키지(P2)의 일부는 도전 포스트들(540) 상에 위치할 수 있다. 제 2 패키지(P2)의 하부면은 패키지 기판(510)의 상부면과 실질적으로 평행할 수 있다.
제 1 패키지(P1) 및 도전 포스트들(540) 상에 제 2 패키지(P2)가 실장될 수 있다.
제 1 패키지(P1) 및 도전 포스트들(540) 상에 제 2 패키지(P2)이 배치될 수 있다. 제 1 패키지(P1)의 제 2 재배선층(300)의 상부 패드들(322) 및 도전 포스트들(540)과 제 2 패키지(P2)의 제 1 재배선층(200)의 하부 패드들(222)은 수직으로 정렬될 수 있다. 제 1 패키지(P1) 및 도전 포스트들(540)과 제 2 패키지(P2)는 서로 접할 수 있다.
제 1 패키지(P1)와 제 2 패키지(P2)는 서로 연결될 수 있다. 구체적으로는, 제 1 패키지(P1)와 제 2 패키지(P2)가 서로 접할 수 있다. 제 1 패키지(P1)와 제 2 패키지(P2)의 계면 상에서 제 1 패키지(P1)의 제 2 재배선층(300)의 상부 패드들(322)과 제 2 패키지(P2)의 제 1 재배선층(200)의 하부 패드들(222)이 접합될 수 있다. 보다 상세하게는, 제 1 패키지(P1)의 상부 패드들(322)과 제 2 패키지(P2)의 하부 패드들(222)이 접합될 수 있다. 이때, 상부 패드들(322)과 하부 패드들(222)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다.
도전 포스트들(540)과 제 2 패키지(P2)는 서로 연결될 수 있다. 구체적으로는, 도전 포스트들(540)과 제 2 패키지(P2)가 서로 접할 수 있다. 도전 포스트들(540)과 제 2 패키지(P2)의 제 1 재배선층(200)의 하부 패드들(222)이 접합될 수 있다. 보다 상세하게는, 도전 포스트들(540)과 제 2 패키지(P2)의 하부 패드들(222)이 접합될 수 있다. 이때, 도전 포스트들(540)과 하부 패드들(222)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 이와는 다르게, 도전 포스트들(540)과 제 2 패키지(P2)의 하부 패드들(222)은 솔더 볼(solder ball) 등의 연결 단자를 이용하여 연결될 수 있다.
제 2 패키지(P2)는 도전 포스트들(540)을 통해 패키지 기판(510)이 전기적으로 연결되거나, 또는 제 1 패키지(P1)의 제 2 재배선층(300), 관통 비아들(130) 및 제 1 재배선층(200)을 통해 패키지 기판(510)에 전기적으로 연결될 수 있다. 제 2 패키지(P2)가 도전 포스트들(540)에 더해 제 1 패키지(P1)를 통해 패키지 기판(510)에 연결됨에 따라, 제 2 패키지(P2)의 실장을 위하여 필요한 도전 포스트들(540)의 수가 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있으며, 집적도가 향상된 반도체 패키지가 제공될 수 있다.
패키지 기판(510) 상에 몰딩막(530)이 제공될 수 있다. 몰딩막(530)은 패키지 기판(510)을 덮을 수 있다. 몰딩막(530)은 패키지 기판(510) 상에서 도전 포스트들(540), 제 1 패키지(P1) 및 제 2 패키지(P2)를 매립할 수 있다. 예를 들어, 몰딩막(530)은 제 1 패키지(P1)의 측면들 및 상부면과 제 2 패키지(P2)의 측면들 및 상부면을 덮을 수 있다. 도시된 바와는 다르게, 몰딩막(530)은 제 2 패키지(P2)의 상기 상부면을 노출시킬 수 있다. 몰딩막(530)은 제 1 패키지(P1)의 일측에서, 패키지 기판(510)과 제 2 패키지(P2) 사이를 채울 수 있다. 몰딩막(530)은 패키지 기판(510)과 제 2 패키지(P2) 사이에서 도전 포스트들(540)을 둘러쌀 수 있다. 몰딩막(530)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
다른 실시예들에 따르면, 제 2 패키지(P2)는 복수로 제공될 수 있다. 도 13에 도시된 바와 같이, 제 2 패키지들(P2)은 제 1 패키지(P1) 상에 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 제 2 패키지들(P2)의 하나는 평면적 관점에서 제 1 패키지(P1)으로부터 일 방향으로 시프트(shift)되도록 제 1 패키지(P1) 상에 적층될 수 있고, 제 1 패키지(P1)의 어제 1 측면 상으로 돌출될 수 있다. 제 2 패키지들(P2)의 다른 하나는 평면적 관점에서 제 1 패키지(P1)으로부터 일 방향의 반대 방향으로 시프트(shift)되도록 제 1 패키지(P1) 상에 적층될 수 있고, 제 1 패키지(P1)의 제 1 측면과 다른 제 2 측면 상으로 돌출될 수 있다.
패키지 기판(510) 상에 도전 포스트들(540)이 배치될 수 있다. 도전 포스트들(540)은 제 1 패키지(P1)의 상기 제 1 측면 및 상기 제 2 측면 상에 배치될 수 있다. 도전 포스트들(540)은 제 1 패키지(P1)로부터 이격될 수 있다. 도전 포스트들(540)의 일부는 제 1 패키지(P1)의 상기 제 1 측면 상에서 제 2 패키지들(P2)의 하나와 패키지 기판(510)을 연결할 수 있으며, 도전 포스트들(540)의 다른 일부는 제 1 패키지(P1)의 상기 제 2 측면 상에서 제 2 패키지들(P2)의 다른 하나와 패키지 기판(510)을 연결할 수 있다.
패키지 기판(510) 상에 몰딩막(530)이 제공될 수 있다. 몰딩막(530)은 패키지 기판(510) 상에서 도전 포스트들(540), 제 1 패키지(P1) 및 제 2 패키지들(P2)을 매립할 수 있다. 몰딩막(530)은 제 1 패키지(P1)의 상기 제 1 측면 및 상기 제 2 측면 상에서, 패키지 기판(510)과 제 2 패키지들(P2) 사이를 채울 수 있다. 몰딩막(530)은 패키지 기판(510)과 제 2 패키지들(P2) 사이에서 도전 포스트들(540)을 둘러쌀 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14를 참조하여, 패키지 기판(510)이 제공될 수 있다. 패키지 기판(510)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다.
패키지 기판(510)의 아래에 기판 단자들(520) 배치될 수 있다. 패키지 기판(510)의 종류 및 배치에 따라 반도체 모듈은 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
제 1 패키지(P1)는 복수로 제공될 수 있다. 제 1 패키지들(P1)은 도 6을 참조하여 설명한 반도체 패키지와 동일 또는 유사할 수 있다. 제 1 패키지들(P1)은 패키지 기판(510) 상에서 수평으로 상호 이격되어 배치될 수 있다. 제 1 패키지들(P1)이 패키지 기판(510)에 실장될 수 있다. 예를 들어, 제 1 패키지(P1)는 플립 칩(flip chip) 방식으로 패키지 기판(510)에 실장될 수 있다. 제 1 패키지(P1)의 외부 단자들(430)이 패키지 기판(510)의 상기 신호 패턴에 접속될 수 있다.
도 15a 내지 도 20a는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 15a 내지 도 20a에서는 설명의 편의를 위해 일부 구성을 생략하여 도시하였다. 도 15b 내지 도 20b는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 15b 내지 도 20b는 각각 도 15a 내지 도 20a의 반도체 패키지의 일부를 확대 도시한 도면들이다.
도 15a 및 도 15b를 참조하여, 웨이퍼가 제공될 수 있다. 상기 웨이퍼는 도 15a 및 도 15b의 반도체 기판(110)에 대응될 수 있다. 이하, 상기 웨이퍼를 반도체 기판(110)으로 지칭하도록 한다. 반도체 기판(110)의 전면(110a) 상에 통상의 과정을 통해 반도체 소자들(122)이 형성될 수 있다. 예를 들어, 반도체 기판(110)의 상부에 소오스 및 드레인을 형성하고, 상기 소오스와 상기 드레인 사이에 게이트 절연막과 게이트 전극을 형성하여 트랜지스터들(TR)이 형성될 수 있다. 트랜지스터들(TR)은 반도체 기판(110)의 소자 영역(DR)에 형성될 수 있다. 반도체 기판(110)은 도 1 내지 도 8을 참조하여 설명한 반도체 기판(110)에 해당할 수 있다.
반도체 기판(110) 상에 소자 층간 절연막(126) 및 회로 배선 패턴(124)이 형성될 수 있다. 예를 들어, 반도체 기판(110)의 전면(110a) 상에 절연 물질을 증착하여 소자 층간 절연막(126)의 하부가 형성될 수 있다. 소자 층간 절연막(126)의 상기 하부를 관통하여 반도체 기판(110)에 연결되는 연결 콘택들 및 상기 하부 상의 회로 배선 패턴(124)이 형성될 수 있다. 회로 배선 패턴(124)은 반도체 기판(110)의 소자 영역(DR)에 형성될 수 있으며, 가장자리 영역(ER)에는 형성되지 않을 수 있다. 소자 층간 절연막(126)의 상기 하부 상에 절연 물질을 증착하여 소자 층간 절연막(126)의 상부가 형성될 수 있다. 소자 층간 절연막(126)을 관통하여 회로 배선 패턴(124)과 연결되는 연결 콘택들이 형성될 수 있다. 반도체 소자들(122), 회로 배선 패턴(124) 및 소자 층간 절연막(126)은 회로층(120)을 구성할 수 있다.
도 16a 및 도 16b를 참조하여, 소자 층간 절연막(126) 및 반도체 기판(110)을 수직으로 관통하는 관통 비아들(130)이 형성될 수 있다. 예를 들어, 가장자리 영역(ER) 상에서 소자 층간 절연막(126) 및 반도체 기판(110)에 비아 홀들을 형성하고, 상기 비아 홀들에 도전 물질을 채워 관통 비아들(130)이 형성될 수 있다. 관통 비아들(130)은 반도체 기판(110)의 가장자리 영역(ER)에 형성될 수 있으며, 소자 영역(DR)에는 형성되지 않을 수 있다. 이때, 상기 비아 홀들은 반도체 기판(110)을 완전히 관통하지 않을 수 있다. 예를 들어, 관통 비아들(130)은 소자 층간 절연막(126)의 상면 상으로 노출될 수 있으며, 반도체 기판(110)의 후면(110b)으로는 노출되지 않을 수 있다. 관통 비아들(130)은 도 1 내지 도 8을 참조하여 설명한 관통 비아들(130)에 해당할 수 있다.
도 17a 및 도 17b를 참조하여, 회로층(120) 상에 제 1 재배선층(200)이 형성될 수 있다. 보다 상세하게는, 회로층(120)의 하부면 상에 절연층을 형성하고, 상기 절연층을 패터닝하여 제 1 재배선 절연층(210)을 형성하고, 제 1 재배선 절연층(210) 상에 도전층을 형성하고, 상기 도전층을 패터닝하여 제 1 재배선 도전 패턴(220)을 형성하여 하나의 제 1 배선층이 형성될 수 있다. 상기 제 1 배선층을 형성하는 공정을 반복 수행하여 제 1 재배선층(200)이 형성될 수 있다. 상기 제 1 배선층들 중 최하단에 형성되는 제 1 배선층의 제 1 재배선 도전 패턴(220)은 제 1 재배선층(200)의 하부 패드에 해당할 수 있다.
도 18a 및 도 18b를 참조하여, 반도체 기판(110)이 캐리어 기판(910) 상에 제공될 수 있다. 캐리어 기판(910)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(910)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다. 반도체 기판(110)은 제 1 재배선층(200)이 캐리어 기판(910)을 향하도록 캐리어 기판(910)에 접착될 수 있다.
반도체 기판(110) 상에 박형화 공정이 수행될 수 있다. 예를 들어, 상기 박형화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 상기 박형화 공정은 반도체 기판(110)의 후면(110b) 상에 수행될 수 있다. 상기 박형화 공정에 의해 후면(110b) 측의 반도체 기판(110)의 일부가 제거될 수 있다. 상기 박형화 공정 후, 관통 비아들(130)의 상부면이 노출될 수 있다. 다른 실시예들에 따르면, 상기 박형화 공정 시 관통 비아들(130)의 상부 일부가 함께 제거될 수 있다.
도 19a 및 도 19b를 참조하여, 반도체 기판(110) 상에 제 2 재배선층(300)이 형성될 수 있다. 보다 상세하게는, 반도체 기판(110)의 후면(110b) 상에 절연층을 형성하고, 상기 절연층을 패터닝하여 제 2 재배선 절연층(310)을 형성하고, 제 2 재배선 절연층(310) 상에 도전층을 형성하고, 상기 도전층을 패터닝하여 제 2 재배선 도전 패턴(320)을 형성하여 하나의 제 2 배선층이 형성될 수 있다. 상기 제 2 배선층을 형성하는 공정을 반복 수행하여 제 2 재배선층(300)이 형성될 수 있다.
다른 실시예들에 따르면, 반도체 기판(110) 상에 제 2 재배선층(300)을 형성하는 공정은 생략될 수 있다. 이 경우, 도 7을 참조하여 설명한 반도체 패키지가 제고될 수 있다. 이하, 도 19a 및 도 19b의 실시예를 기준으로 계속 설명하도록 한다.
이후, 제 1 재배선층(200)의 아래에서 캐리어 기판(910)이 제거될 수 있다. 예를 들어, 캐리어 기판(910) 상의 상기 접착 부재가 물리적으로 제거되거나, 또는 화학적 방법을 이용하여 제거될 수 있다. 이에 따라, 제 1 재배선층(200)의 하부면이 노출될 수 있다. 상기와 같이 도 1 및 도 2를 참조하여 설명한 반도체 패키지가 제조될 수 있다.
다른 실시예들에 따르면, 기판 보호막(410), 외부 패드들(420) 및 외부 단자들(430)이 더 형성될 수 있다. 도 20a 및 도 20b를 참조하여, 제 1 재배선층(200)의 하부면 상에 기판 보호막(410)이 형성될 수 있다. 예를 들어, 제 1 재배선층(200)의 상기 하부면 상에 절연 물질을 도포 또는 증착하여 기판 보호막(410)이 형성될 수 있다. 기판 보호막(410)은 HDP(High Density Plasma) 산화물, USG(Undoped Silicate Glass), 테트라에틸 오소실리케이트(Tetraethyl orthosilicate: TEOS), 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON) 및 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다.
기판 보호막(410)을 패터닝하여 제 1 재배선층(200)의 하부 패드들, 즉 제 1 재배선층(200)의 제 1 배선층들 중 최하단에 형성되는 제 1 배선층의 제 1 재배선 도전 패턴(220)이 노출될 수 있다. 기판 보호막(410) 상에 도전층을 형성하고, 상기 도전층을 패터닝하여 외부 패드들(420)이 형성될 수 있다. 외부 패드들(420)은 제 1 재배선층(200)의 상기 하부 패드들에 접속될 수 있다.
제 1 재배선층(200) 아래에 외부 단자들(430)이 제공될 수 있다. 외부 단자들(430)은 외부 패드들(420)의 하부면 상에 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 칩 110: 반도체 기판
120: 회로층 122: 반도체 소자
124: 회로 배선 패턴 126: 소자 층간 절연막
130: 관통 전극 200: 제 1 재배선층
210: 제 1 재배선 절연층 220: 제 1 재배선 도전 패턴
300: 제 2 재배선층 310: 제 2 재배선 절연층
320: 제 2 재배선 도전 패턴 410: 기판 보호막
420: 외부 패드 430: 외부 단자
510: 패키지 기판 520: 기판 단자
530: 몰딩막 540: 도전 포스트
DR: 소자 영역 ER: 가장자리 영역

Claims (20)

  1. 소자 영역 및 가장자리 영역을 갖는 제 1 반도체 기판;
    상기 소자 영역 상에서 상기 제 1 반도체 기판의 활성면에 형성되는 제 1 반도체 소자;
    상기 제 1 반도체 기판의 상기 활성면 상에 배치되는 제 1 회로층;
    상기 제 1 회로층 상에 배치되는 제 1 재배선층; 및
    상기 가장자리 영역에서 상기 제 1 반도체 기판 및 상기 제 1 회로층을 수직으로 관통하여 상기 제 1 재배선층에 연결되는 제 1 관통 비아들을 포함하되,
    상기 제 1 회로층은:
    상기 제 1 반도체 기판의 상기 활성면을 덮는 제 1 소자 층간 절연막; 및
    상기 소자 영역 상에서 상기 제 1 소자 층간 절연막 내에 제공되고, 상기 제 1 반도체 소자와 연결되는 제 1 회로 배선 패턴을 포함하고,
    상기 제 1 회로 배선 패턴과 상기 제 1 관통 비아들은 상기 제 1 재배선층을 통해 전기적으로 연결되고,
    상기 제 1 관통 비아들은 상기 제 1 반도체 기판의 측면을 따라 연장되고 상기 소자 영역으로부터 상기 제 1 반도체 기판의 상기 측면을 향하는 방향으로 상호 이격되는 적어도 둘 이상의 열을 갖도록 배열되는 반도체 패키지.
  2. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 관통 비아들은 상기 제 1 회로 배선 패턴으로부터 상기 소자 영역으로부터 상기 가장자리 영역을 향하는 방향으로 이격되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 회로 배선 패턴은 상기 가장자리 영역 상에는 제공되지 않는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 관통 비아들은 상기 제 1 반도체 기판 및 상기 제 1 소자 층간 절연막을 수직으로 관통하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 소자 영역의 제 1 면적과 상기 가장자리 영역의 제 2 면적의 비는 5:95 내지 95:5인 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 기판의 비활성면 상에 배치되는 제 2 재배선층을 더 포함하되,
    상기 제 1 관통 비아들은 상기 제 1 재배선층과 상기 제 2 재배선층을 연결하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 재배선층 상에 배치되는 패드들을 더 포함하되,
    상기 패드들의 적어도 일부는 상기 가장자리 영역 상에 위치하는 반도체 패키지.

  8. 제 1 반도체 칩, 상기 제 1 반도체 칩은 제 1 실리콘 기판, 상기 제 1 실리콘 기판의 활성면에 형성되는 제 1 반도체 소자, 및 상기 제 1 실리콘 기판의 상기 활성면 상에 배치되는 제 1 회로층을 포함하고;
    상기 제 1 반도체 칩의 상기 활성면 상에 배치되고, 상기 제 1 회로층에 접속되는 제 1 재배선층;
    상기 제 1 반도체 칩의 비활성면 상에 배치되는 제 2 재배선층;
    상기 제 1 반도체 칩을 수직으로 관통하여, 상기 제 1 재배선층 및 상기 제 2 재배선층을 연결하는 제 1 관통 비아; 및
    상기 제 1 재배선층 상에 배치되는 패드들을 포함하되,
    상기 제 1 회로층은:
    상기 제 1 실리콘 기판의 상기 활성면을 덮는 제 1 소자 층간 절연막; 및
    상기 제 1 소자 층간 절연막 내에 제공되는 제 1 회로 배선 패턴을 포함하고,
    상기 제 1 관통 비아는 상기 제 1 회로 배선 패턴과 이격되어 배치되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 실리콘 기판은 상기 제 1 반도체 소자가 제공되는 소자 영역, 및 상기 소자 영역을 둘러싸는 가장자리 영역을 포함하되,
    상기 제 1 회로 배선 패턴은 상기 소자 영역 상에 제공되고,
    상기 제 1 관통 비아는 상기 가장자리 영역에 배치되는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 회로 배선 패턴은 상기 가장자리 영역 상에는 제공되지 않는 반도체 패키지.
  11. 제 8 항에 있어서,
    상기 제 1 회로 배선 패턴과 상기 제 1 관통 비아는 상기 제 1 재배선층을 통해 전기적으로 연결되는 반도체 패키지.
  12. 제 8 항에 있어서,
    상기 제 1 관통 비아들은 상기 제 1 실리콘 기판 및 상기 제 1 소자 층간 절연막을 수직으로 관통하는 반도체 패키지.
  13. 제 8 항에 있어서,
    상기 제 1 관통 비아는 복수로 제공되되,
    상기 제 1 관통 비아들은 상기 제 1 실리콘 기판의 측면을 따라 연장되고 상기 제 1 실리콘 기판의 상기 측면과 수직한 방향으로 상호 이격되는 적어도 둘 이상의 열을 갖도록 배열되는 반도체 패키지.
  14. 제 8 항에 있어서,
    상기 패드들의 적어도 일부는 상기 가장자리 영역 상에 위치하는 반도체 패키지.
  15. 제 8 항에 있어서,
    상기 제 2 재배선층 상에 실장되는 제 2 반도체 칩, 상기 제 2 반도체 칩은 제 2 실리콘 기판, 상기 제 2 실리콘 기판의 활성면에 형성되는 제 2 반도체 소자, 및 상기 제 2 실리콘 기판의 상기 활성면 상에 배치되는 제 2 회로층을 포함하고;
    상기 제 2 반도체 칩의 상기 활성면 상에 배치되고, 상기 제 2 회로층에 접속되는 제 3 재배선층;
    상기 제 2 반도체 칩의 비활성면 상에 배치되는 제 4 재배선층; 및
    상기 제 2 반도체 칩을 수직으로 관통하여, 상기 제 3 재배선층 및 상기 제 4 재배선층을 연결하는 제 2 관통 비아을 더 포함하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 2 재배선층과 상기 제 3 재배선층은 서로 접하되, 상기 제 2 재배선층의 제 1 도전 패턴과 상기 제 3 재배선층의 제 2 도전 패턴은 서로 직접 접합되는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제 3 재배선층은 상기 제 2 재배선층과 상기 제 3 재배선층 사이에 배치되는 칩 단자들을 이용하여 상기 제 2 재배선층 상에 실장되는 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 제 2 실리콘 기판은 상기 제 1 실리콘 기판과 수직으로 정렬되거나, 또는
    상기 제 2 실리콘 기판은 상기 제 1 실리콘 기판과 상기 제 1 실리콘 기판의 상부면과 평행한 방향으로 시프트(shift)되어 배치되는 반도체 패키지.
  19. 제 8 항에 있어서,
    상기 패드들 상에 제공되는 연결 단자들을 이용하여 상기 제 1 재배선층이 실장되는 패키지 기판; 및
    상기 패키지 기판 상에서 상기 제 1 반도체 칩으로부터 수평으로 이격되어 배치되는 제 3 반도체 칩을 더 포함하는 반도체 패키지.
  20. 패키지 기판; 및
    상기 패키지 기판 상에 실장되는 칩 패키지를 포함하되,
    상기 칩 패키지는:
    활성면에 반도체 소자가 형성되는 실리콘 기판, 및 상기 실리콘 기판 상에서 상기 반도체 소자와 연결되는 회로 배선 패턴을 포함하는 반도체 칩;
    상기 패키지 기판을 향하는 상기 반도체 칩의 제 1 면 상에 배치되는 제 1 재배선층;
    상기 제 1 면과 대향하는 상기 반도체 칩의 제 2 면 상에 배치되는 제 2 재배선층; 및
    상기 반도체 칩을 수직으로 관통하여 상기 제 1 재배선층과 상기 제 2 재배선층을 연결하는 관통 비아들을 포함하고,
    관통 비아들은 상기 회로 배선 패턴과 상기 실리콘 기판의 외측면 사이에 위치하고,
    상기 실리콘 기판의 상기 외측면으로부터 상기 제 1 재배선층의 도전 패턴까지의 거리는 상기 실리콘 기판의 상기 외측면으로부터 상기 회로 배선 패턴까지의 거리보다 작은 반도체 패키지.
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