KR20240031951A - 반도체 가공용 보호 시트 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
(과제) DBG 등에 의해 웨이퍼를 얇게 가공하는 경우에도, 웨이퍼의 가공 시에 생기는 대전이 충분히 억제되며, 또한 박리 시에 칩의 크랙의 발생이 억제되고 있는 반도체 가공용 보호 시트를 제공하는 것, 및 상기 반도체 가공용 보호 시트를 이용한 반도체 장치의 제조 방법을 제공하는 것.
(해결 수단) 기재와, 대전 방지층과, 에너지선 경화성의 점착제층을 갖고, 에너지선 경화 후의 점착제층의 표면 저항률은 5.1 × 1012Ω／㎠ 이상 1.0 × 1015Ω／㎠ 이하인 반도체 가공용 보호 시트이다.
(해결 수단) 기재와, 대전 방지층과, 에너지선 경화성의 점착제층을 갖고, 에너지선 경화 후의 점착제층의 표면 저항률은 5.1 × 1012Ω／㎠ 이상 1.0 × 1015Ω／㎠ 이하인 반도체 가공용 보호 시트이다.
Description
본 발명은, 반도체 가공용 보호 시트 및 반도체 장치의 제조 방법에 관한 것이다. 특히, 웨이퍼의 이면 연삭을 행하고, 그 응력 등으로 웨이퍼를 개편화하는 방법에 바람직하게 사용되는 반도체 가공용 보호 시트, 및 상기 반도체 가공용 보호 시트를 이용하는 반도체 장치의 제조 방법에 관한 것이다.
각종 전자 기기의 소형화, 다기능화가 진행되는 가운데, 그들에 탑재되는 반도체 칩도 마찬가지로, 소형화, 박형화가 요구되고 있다. 칩의 박형화를 위해, 반도체 웨이퍼의 이면을 연삭하여 두께 조정을 행하는 것이 일반적이다. 또한, 박형화된 칩을 얻기 위해, 웨이퍼의 표면 측으로부터 소정 깊이의 홈을 다이싱 블레이드에 의해 형성한 후, 웨이퍼 이면 측으로부터 연삭을 행하고, 연삭면을 홈 또는 홈 근방까지 도달시켜 웨이퍼를 개편화하여, 칩을 얻는 선다이싱법(DBG: Dicing Before Grinding)이라고 불리는 공법을 이용하는 경우도 있다. DBG에서는, 웨이퍼의 이면 연삭과, 웨이퍼의 개편화를 동시에 행할 수 있으므로, 박형 칩을 효율적으로 제조할 수 있다.
종래, 반도체 웨이퍼의 이면 연삭 시나, DBG에 의한 칩의 제조 시에는, 웨이퍼 표면의 회로를 보호하고, 또한, 반도체 웨이퍼 및 반도체 칩을 유지하기 위해, 웨이퍼 표면에 백그라인딩 시트라고 불리는 점착 테이프를 첩부하는 것이 일반적이다.
백그라인딩 시트의 일례로서, 특허문헌 1 및 특허문헌 2에는, 영률이 높은 기재(基材)와, 기재의 한쪽 면에 완충층이 마련되고, 다른쪽 면에 점착제층이 마련된 점착 테이프가 개시되어 있다.
근년, DBG의 변형예로서, 레이저로 웨이퍼 내부에 개질 영역을 마련하고, 웨이퍼 이면 연삭 시의 응력 등으로 웨이퍼의 개편화를 행하는 방법이 제안되고 있다. 이하, 이 방법을 LDBG(Laser Dicing Before Grinding)라고 기재하는 경우가 있다. LDBG에서는, 웨이퍼는 개질 영역을 기점으로 하여 결정 방향으로 절단되기 때문에, 다이싱 블레이드를 이용한 DBG보다 치핑의 발생을 저감할 수 있다. 그 결과, 칩의 추가적인 박형화에 기여할 수 있다. 또한, 다이싱 블레이드에 의해 웨이퍼 표면에 소정 깊이의 홈을 형성하는 DBG와 비교하여, 다이싱 블레이드에 의해 웨이퍼를 깎아내는 영역이 없기 때문에, 즉, 커프 폭이 극소이기 때문에, 칩의 수율이 우수하다.
웨이퍼의 가공 시(예를 들면, 다이싱 시, 이면 연삭 시, 세정 시, 백그라인딩 테이프의 박리 시 등)에는, 대전이 생기는 것이 알려져 있다. 대전이 생기면, 연삭 시에 생기는 컷 더스트, 환경에 존재하는 미소한 이물 등이 웨이퍼 또는 개편화된 칩에 부착되기 쉬워진다.
예를 들면, 이면 연삭 시에 컷 더스트나 이물이 웨이퍼에 부착되면, 이면 연삭 시의 압력이 부착된 이물 등에 집중하여, 이물 등을 기점으로 하여 웨이퍼가 파손되는 경우가 있다. 특히, 웨이퍼를 얇게 연삭하는 것을 목적으로 하는 DBG를 행하는 경우에는, 근소한 압력의 집중에 의해 웨이퍼의 파손이 생기기 쉽다. 따라서, 웨이퍼의 가공 시에 생기는 대전을 억제할 필요가 있다.
또한, 백그라인딩 테이프는, 웨이퍼의 이면 연삭 시에는 웨이퍼의 표면과 강하게 접착하여 회로 등을 충분히 보호하고, 이면 연삭 후에, 웨이퍼로부터 백그라인딩 테이프를 박리할 때에는, 웨이퍼로부터 용이하게 박리하는 것이 요구된다. 그 때문에, 웨이퍼에 첩부되는 백그라인딩 테이프의 점착제층은, 통상, 에너지선 경화성의 점착제로 구성된다. 박리 시에, 점착제층에 에너지선을 조사하여 경화시켜, 점착력을 저하시킴으로써, 이면 연삭 시의 접착성과 이면 연삭 후의 박리성의 양립을 도모하고 있다.
그러나, 에너지선 조사에 의한 점착제층의 경화가 불충분하면, 박리 시에 점착제가 웨이퍼 상에 잔존하거나, 혹은, 박리 불량에 의해 개편화된 칩끼리 접촉하여 칩의 결함, 파손(이하, 칩의 크랙이라고 하는 경우도 있음)이 발생하는 경우가 있다. 특히, LDBG에서는, 칩의 커프 폭이 작기 때문에, 근소한 박리 불량이어도 칩의 크랙이 발생하는 경우가 있다.
특허문헌 1 및 특허문헌 2에 기재된 백그라인딩 테이프를, DBG, 특히 LDBG에 있어서 사용한 경우, 웨이퍼의 가공 시에 생기는 대전의 억제와, 백그라인딩 테이프 박리 시의 칩의 크랙의 발생의 억제가 불충분하다는 문제가 있었다.
본 발명은, 이러한 실상을 감안하여 이루어지고, DBG 등에 의해 웨이퍼를 얇게 가공하는 경우에도, 웨이퍼의 가공 시에 생기는 대전이 충분히 억제되며, 또한 박리 시에 칩의 크랙의 발생이 억제되고 있는 반도체 가공용 보호 시트를 제공하는 것, 및 상기 반도체 가공용 보호 시트를 이용한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 태양은, 이하와 같다.
[1] 기재와, 대전 방지층과, 에너지선 경화성의 점착제층을 갖고,
에너지선 경화 후의 점착제층의 표면 저항률은 5.1 × 1012Ω／㎠ 이상 1.0 × 1015Ω／㎠ 이하인 반도체 가공용 보호 시트이다.
[2] 표면 저항률을 SR[Ω／㎠], 점착제층의 두께를 T[㎛]로 하면, SR／T2는, 8.0 × 109[Ω／㎠㎛2] 이상 5.0 × 1013[Ω／㎠㎛2] 이하인 [1]에 기재된 반도체 가공용 보호 시트이다.
[3] 에너지선 경화 후의 점착제층을 실리콘 웨이퍼로부터 박리 속도 600㎜／분으로 상기 점착제층과 상기 실리콘 웨이퍼가 이루는 각도가 90°가 되도록 박리했을 때의 점착력은 0.15N／25㎜ 미만인 [1] 또는 [2]에 기재된 반도체 가공용 보호 시트이다.
[4] 에너지선 경화 전의 점착제층을 실리콘 웨이퍼로부터 박리 속도 600㎜／분으로 점착제층과 실리콘 웨이퍼가 이루는 각도가 90°가 되도록 박리했을 때의 점착력에 대하여, 에너지선 경화 후의 점착제층을 실리콘 웨이퍼로부터 박리 속도 600㎜／분으로 점착제층과 실리콘 웨이퍼가 이루는 각도가 90°가 되도록 박리했을 때의 점착력의 비는, 4％ 이하인 [1] 내지 [3] 중 어느 것에 기재된 반도체 가공용 보호 시트이다.
[5] 반도체 가공용 보호 시트는, 완충층을 더 갖는 [1] 내지 [4] 중 어느 것에 기재된 반도체 가공용 보호 시트이다.
[6] 표면에 홈, 또는, 내부에 개질 영역이 형성된 웨이퍼의 이면을 연삭함으로써 웨이퍼를 칩으로 개편화하는 공정에서, 웨이퍼의 표면에 첩부되어 사용되는 [1] 내지 [5] 중 어느 것에 기재된 반도체 가공용 보호 시트이다.
[7] [1] 내지 [6] 중 어느 것에 기재된 반도체 가공용 보호 시트를, 웨이퍼의 표면에 첩부하는 공정과,
웨이퍼의 표면 측으로부터 홈을 형성하는 공정, 또는, 웨이퍼의 표면 혹은 이면으로부터 웨이퍼 내부에 개질 영역을 형성하는 공정과,
반도체 가공용 보호 시트가 표면에 첩부되며, 또한 홈 또는 개질 영역이 형성된 웨이퍼를, 이면 측으로부터 연삭하여, 홈 또는 개질 영역을 기점으로 하여, 복수의 칩으로 개편화시키는 공정과,
개편화된 칩으로부터, 반도체 가공용 보호 시트를 박리하는 공정을 갖는 반도체 장치의 제조 방법이다.
본 발명에 의하면, DBG 등에 의해 웨이퍼를 얇게 가공하는 경우에도, 웨이퍼의 가공 시에 생기는 대전이 충분히 억제되며, 또한 박리 시에 칩의 크랙의 발생이 억제되고 있는 반도체 가공용 보호 시트를 제공하는 것, 및 상기 반도체 가공용 보호 시트를 이용한 반도체 장치의 제조 방법을 제공할 수 있다.
도 1a는, 본 실시형태에 따른 반도체 가공용 보호 시트의 일례를 나타내는 단면 모식도이다.
도 1b는, 본 실시형태에 따른 반도체 가공용 보호 시트의 다른 예를 나타내는 단면 모식도이다.
도 2는, 본 실시형태에 따른 반도체 가공용 보호 시트가 웨이퍼의 회로면에 첩부된 모습을 나타내는 단면 모식도이다.
도 1b는, 본 실시형태에 따른 반도체 가공용 보호 시트의 다른 예를 나타내는 단면 모식도이다.
도 2는, 본 실시형태에 따른 반도체 가공용 보호 시트가 웨이퍼의 회로면에 첩부된 모습을 나타내는 단면 모식도이다.
이하, 본 발명을, 구체적인 실시형태에 기초하여, 도면을 이용하여 상세하게 설명한다. 우선, 본 명세서에서 사용하는 주된 용어를 설명한다.
웨이퍼의 개편화는, 웨이퍼를 회로마다 분할하여 칩을 얻는 것을 말한다.
웨이퍼의 「표면」은, 회로, 전극 등이 형성된 면을 가리키고, 웨이퍼의 「이면」은, 회로 등이 형성되어 있지 않은 면을 가리킨다.
DBG(Dicing Before Grinding)는, 웨이퍼의 표면 측에 소정 깊이의 홈을 형성한 후, 웨이퍼 이면 측으로부터 연삭을 행하고, 연삭에 의해 웨이퍼를 개편화하는 방법을 말한다. 웨이퍼의 표면 측에 형성되는 홈은, 블레이드 다이싱, 레이저 다이싱이나 플라스마 다이싱 등의 방법에 의해 형성된다.
또한, LDBG(Laser Dicing Before Grinding)는, DBG의 변형예이며, 레이저로 웨이퍼 내부에 개질 영역을 마련하고, 웨이퍼 이면 연삭 시의 응력 등으로 웨이퍼의 개편화를 행하는 방법을 말한다.
「칩군」은, 웨이퍼의 개편화 후에, 본 실시형태에 따른 반도체 가공용 보호 시트 상에 유지되어 있는 복수의 칩을 말한다. 이들 칩은, 전체적으로, 웨이퍼의 형상과 마찬가지의 형상을 구성한다.
「(메타)아크릴레이트」는, 「아크릴레이트」 및 「메타크릴레이트」의 쌍방을 나타내는 단어로서 이용하고 있고, 다른 유사 용어에 대해서도 마찬가지이다.
「에너지선」은, 자외선, 전자선 등을 가리키고, 바람직하게는 자외선이다.
「중량 평균 분자량」은, 특별히 언급이 없는 한, 겔·퍼미에이션·크로마토그래피(GPC)법에 의해 측정되는 폴리스티렌 환산값이다. 이러한 방법에 의한 측정은, 예를 들면, TOSOH CORPORATION 제조의 고속 GPC 장치 「HLC-8120GPC」에, 고속 칼럼 「TSK guard column HXL-H」, 「TSK Gel GMHXL」, 「TSK Gel G2000 HXL」(이상, 모두 TOSOH CORPORATION 제조)을 이 순서대로 연결한 것을 이용하고, 칼럼 온도: 40℃, 송액 속도: 1.0mL／분의 조건으로, 검출기를 시차 굴절률계로 하여 행해진다.
(1. 반도체 가공용 보호 시트)
본 실시형태에 따른 반도체 가공용 보호 시트(1)는, 도 1a에 나타내는 바와 같이, 기재(10)의 한쪽 주면(主面)(10a) 상에 대전 방지층(20) 및 점착제층(30)이 이 순으로 마련된 구성을 갖고 있다. 대전 방지 기능의 관점에서는, 대전 방지층은, 반도체 가공용 보호 시트의 박리 계면, 즉, 점착제층의 표면(30a)에 가까운 것이 바람직하다. 따라서, 도 1a에 나타내는 바와 같이, 대전 방지층(20)은, 기재(10)의 다른쪽 주면(10b) 상에 마련되는 것보다, 기재(10)의 한쪽 주면(10a) 상에 마련되는 것이 바람직하다. 반도체 가공용 보호 시트(1)의 사용 시에는, 점착제층(30)의 표면(30a)이 피착체에 일시적으로 첩부되고, 그 후 피착체로부터 박리된다.
또한, 본 발명의 효과가 얻어지는 한에 있어서, 반도체 가공용 보호 시트는 다른 층을 갖고 있어도 좋다. 즉, 반도체 가공용 보호 시트가, 기재, 대전 방지층 및 점착제층을 갖고 있으면, 예를 들면, 기재와 점착제층 사이에 다른 층이 형성되어 있어도 좋고, 기재와 대전 방지층 사이에 다른 층이 형성되어 있어도 좋다.
반도체 가공용 보호 시트의 다른 예로서는, 기재(10)의 한쪽 주면(10a) 상에 대전 방지층(20), 점착제층(30) 및 완충층(40)이 마련된 반도체 가공용 보호 시트가 예시된다. 대전 방지층(20) 및 완충층(40)은, 기재(10)와 점착제층(30) 사이에 배치되어 있다. 반도체 가공용 보호 시트의 제조의 용이성의 관점에서는, 기재(10) 상에, 대전 방지층(20), 완충층(40) 및 점착제층(30)이 이 순으로 배치되어 있는 것이 바람직하다. 한편, 상술한 바와 같이, 대전 방지 기능의 관점에서는, 기재(10) 상에, 완충층(40), 대전 방지층(20) 및 점착제층(30)이 이 순으로 배치되어 있는 것이 바람직하다.
또한, 도 1b에 나타내는 바와 같이, 기재(10)의 한쪽 주면(10a) 상에 대전 방지층(20) 및 점착제층(30)이 이 순으로 마련되고, 기재(10)의 다른쪽 주면(10b) 상에 완충층(40)이 마련된 구성을 갖는 반도체 가공용 보호 시트가 예시된다.
완충층을 갖고 있음으로써, DBG 또는 LDBG에 있어서, 웨이퍼의 이면 연삭 시에 이용되는 반도체 가공용 보호 시트로서 보다 바람직하다.
이하에서는, 도 1a에 나타내는 반도체 가공용 보호 시트에 대해서 설명한다.
도 2에 나타내는 바와 같이, 피착체로서의 웨이퍼(100)의 회로면, 즉, 웨이퍼(100)의 표면(100a)에, 점착제층의 표면(30a)이 첩부됨으로써, 본 실시형태에 따른 반도체 가공용 보호 시트(1)는 웨이퍼(100)의 이면(100b)을 연삭할 때에 웨이퍼(100)의 표면(100a)을 보호한다.
상술한 바와 같이, 이면 연삭을 포함하는 웨이퍼의 가공 시에는 웨이퍼 또는 칩군에 대전이 생긴다. 이러한 대전이 완화되지 않는 경우, 대전에 기인하는 웨이퍼 등에의 이물 등의 부착을 초래하여, 웨이퍼 등의 파손이 생길 우려가 있다. 그래서, 본 실시형태에 따른 반도체 가공용 보호 시트는, 대전 방지층을 포함하며, 또한 점착제층의 표면 저항률을 소정의 범위로 함으로써, 대전압을 낮춰, 정전기를 완화하고 있다.
또한, 본 발명자는, 점착제층의 표면 저항률이, 에너지선 조사 후의 점착제층의 경화의 정도를 반영하고 있는 것을 발견했다. 경화 전의 점착제층 중의 에너지선 중합성의 탄소-탄소 이중 결합량이 많아지면, 점착제층의 경화가 진행되기 쉽고, 경화 후의 점착제층 중의 가교점이 늘어나므로, 전하가 움직이기 어려워져 표면 저항률이 높아지는 경향이 있다. 한편, 경화 전의 점착제층 중의 에너지선 중합성의 탄소-탄소 이중 결합량이 적어지면, 표면 저항률은 낮아지는 경향이 있지만, 중합 반응의 기점이 적어지므로, 점착제층의 경화가 불충분해지기 쉽다. 그 결과, 웨이퍼 등으로부터 반도체 가공용 보호 시트를 박리할 때에, 점착제층의 박리 불량이 발생하여, 웨이퍼 등의 파손, 크랙 등이 발생하는 경향이 있다.
그래서, 본 실시형태에서는, 예를 들면, 경화 전의 점착제층 중의 에너지선 중합성의 탄소-탄소 이중 결합량을 제어함으로써, 점착제층의 조성을 에너지선 조사에 의해 충분히 경화하는 조성으로 하면서, 점착제층의 표면 저항률을 소정의 범위로 제어하여, 대전을 완화하며, 또한 점착제층의 박리 불량에 기인하는 웨이퍼 등의 파손, 크랙 등을 억제하고 있다.
이하, 반도체 가공용 보호 시트의 구성 요소에 대해서 상세하게 설명한다.
(2. 기재)
기재는, 웨이퍼의 이면 연삭 전에 웨이퍼를 지지할 수 있고, 이면 연삭 후의 웨이퍼 등을 유지할 수 있는 재료로 구성되어 있으면 제한되지 않는다. 예를 들면, 기재로서, 백그라인딩 테이프의 기재로서 사용되고 있는 각종 수지 필름이 예시된다. 기재는, 1개의 수지 필름으로 이루어지는 단층 필름으로 구성되어 있어도 좋고, 복수의 수지 필름이 적층된 복층 필름으로 구성되어 있어도 좋다.
(2.1 기재의 물성)
본 실시형태에서는, 기재는 강성(剛性)이 높은 것이 바람직하다. 기재의 강성이 높음으로써, 이면 연삭 시의 진동 등을 억제할 수 있고, 그 결과, 웨이퍼의 지지 및 유지 성능이 향상하여, 웨이퍼의 파손이나 크랙이 저감된다. 또한, 반도체 가공용 보호 시트를 웨이퍼로부터 박리할 때의 응력의 저감에 기여하여, 박리 시에 생기는 웨이퍼의 파손이나 크랙이 저감된다. 또한, 반도체 가공용 보호 시트를 웨이퍼에 첩부할 때의 작업성도 양호해진다. 구체적으로는, 기재의 23℃에서의 영률은, 1000㎫ 이상인 것이 바람직하고, 1800㎫ 이상인 것이 보다 바람직하다. 영률의 상한은 특별히 제한되지 않지만, 30000㎫ 정도이다. 기재의 영률은, 수지 조성의 선택, 가소제의 첨가, 수지 필름 제조 시의 연신 조건 등에 의해 제어할 수 있다.
기재의 두께는, 본 실시형태에서는, 15㎛ 이상 110㎛ 이하인 것이 바람직하고, 20㎛ 이상 105㎛ 이하인 것이 보다 바람직하다.
(2.2 기재의 재질)
기재의 재질로서는, 기재의 영률이 상기의 범위 내가 되도록 재료를 선택하는 것이 바람직하다. 본 실시형태에서는, 예를 들면, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌테레프탈레이트, 전방향족 폴리에스테르 등의 폴리에스테르, 폴리이미드, 폴리아미드, 폴리카보네이트, 폴리아세탈, 변성 폴리페닐렌옥사이드, 폴리페닐렌설파이드, 폴리설폰, 폴리에테르케톤, 이축 연신 폴리프로필렌 등을 들 수 있다. 이들 중에서도, 폴리에스테르, 폴리아미드, 폴리이미드, 이축 연신 폴리프로필렌에서 선택되는 1종 이상인 것이 바람직하고, 폴리에스테르인 것이 보다 바람직하고, 폴리에틸렌테레프탈레이트인 것이 더 바람직하다.
또한, 기재는, 본 발명의 효과를 손상시키지 않는 범위에서, 가소제, 활제(滑劑), 적외선 흡수제, 자외선 흡수제, 필러, 착색제, 대전 방지제, 산화 방지제, 촉매 등을 포함해도 좋다. 또한, 기재는, 투명한 것이어도, 불투명한 것이어도 좋고, 원하는 바에 따라 착색 또는 증착되어 있어도 좋다.
또한, 기재의 적어도 한쪽 주면에는, 다른 층과의 밀착성을 향상시키기 위해, 코로나 처리 등의 접착 처리를 실시해도 좋다. 또한, 기재는, 주면의 적어도 한쪽에 프라이머층을 가져도 좋다.
프라이머층을 형성하는 프라이머층 형성용 조성물로서는, 특별히 한정되지 않지만, 예를 들면, 폴리에스테르계 수지, 우레탄계 수지, 폴리에스테르우레탄계 수지, 아크릴계 수지 등을 포함하는 조성물을 들 수 있다. 프라이머층 형성용 조성물에는, 필요에 따라, 가교제, 광중합개시제, 산화 방지제, 연화제(가소제), 충진제, 방청제, 안료, 염료 등을 함유해도 된다.
프라이머층의 두께는, 바람직하게는 0.01 ∼ 10㎛, 보다 바람직하게는 0.03 ∼ 5㎛이다. 프라이머층의 재질은 부드럽기 때문에, 영률에 주는 영향은 작고, 기재의 영률은, 프라이머층을 가질 경우에도, 수지 필름의 영률과 실질적으로 동일하다.
(3. 점착제층)
점착제층은, 반도체 웨이퍼의 회로면에 첩부되어, 회로면으로부터 박리될 때까지, 회로면을 보호하고, 반도체 웨이퍼를 지지한다. 본 실시형태에서는, 점착제층은 에너지선 경화성이다. 점착제층은 1층(단층)으로 구성되어 있어도 좋고, 2층 이상의 복수층으로 구성되어 있어도 좋다. 점착제층이 복수층을 가질 경우, 이들 복수층은, 서로 동일해도 달라도 좋고, 이들 복수층을 구성하는 층의 조합은 특별히 제한되지 않는다.
점착제층의 두께(T: ㎛)는, 특별히 제한되지 않지만, 바람직하게는 3㎛ 이상 200㎛ 이하, 보다 바람직하게는 5㎛ 이상 100㎛ 이하이다. 점착제층의 두께가 상기의 범위 내임으로써, 웨이퍼의 균열을 억제할 수 있다.
본 실시형태에서는, 점착제층의 두께 T는, 후술하는 점착제층의 표면 저항률과의 관계를 만족하는 범위 내인 것이 보다 바람직하다.
또, 점착제층의 두께는, 점착제층 전체의 두께를 의미한다. 예를 들면, 복수층으로 구성되는 점착제층의 두께는, 점착제층을 구성하는 모든 층의 합계의 두께를 의미한다.
본 실시형태에서는, 점착제층은 이하의 물성을 갖고 있다.
(3.1 표면 저항률)
본 실시형태에서는, 에너지선 경화 후의 점착제층의 표면 저항률(SR)이 5.1 × 1012Ω／㎠ 이상 1.0 × 1015Ω／㎠ 이하이다. 또, 이 표면 저항률은, 점착제층의 표면 중, 피착체에 첩부되는 면(도 1a에서는, 점착제층의 표면(30a))에서의 표면 저항률이다.
표면 저항률(SR: Ω／㎠)이 상기의 범위 내임으로써, 반도체 가공용 보호 시트로부터 정전기가 빠져나가기 쉬워져, 반도체 가공용 보호 시트가 첩부되어 있는 웨이퍼의 가공 시에 웨이퍼 또는 칩군이 대전하는 것을 억제할 수 있다. 따라서, 웨이퍼의 표면에 반도체 가공용 보호 시트를 첩부하는 공정, 웨이퍼의 이면을 연삭하는 공정, 반도체 가공용 보호 시트를 박리하는 공정, 반도체 가공용 보호 시트의 박리 후의 웨이퍼 또는 칩군의 반송 공정 등에 있어서, 웨이퍼 등에 이물 등이 부착되는 것을 억제할 수 있다. 그 결과, 이물 등의 부착에 기인하는 웨이퍼 등의 파손, 크랙이 억제된다.
또한, 표면 저항률이 상기의 범위 내임으로써, 반도체 가공용 보호 시트를 박리해도, 개편화된 칩의 이동이 억제되어, 칩끼리의 접촉이 저감되기 때문에, 칩의 크랙을 억제할 수 있다. 상술한 바와 같이, 표면 저항률은, 경화 전의 점착제층 중의 에너지선 중합성의 탄소-탄소 이중 결합량에 의해 어느 정도 제어할 수 있고, 점착제층의 경화가 진행되면, 표면 저항률이 높아지는 경향이 있다. 따라서, 표면 저항률이 상기의 범위보다 작은 경우에는, 점착제층의 경화가 불충분하다. 그 결과, 반도체 가공용 보호 시트의 박리 시에, 웨이퍼 또는 칩으로부터 양호하게 박리하지 않고, 점착제층의 일부가 웨이퍼 또는 칩에 부착된 상태가 되거나(풀남음), 칩의 크랙을 초래하는 경우가 있다.
표면 저항률은 9.5 × 1014Ω／㎠ 이하인 것이 바람직하고, 9.0 × 1014Ω／㎠ 이하인 것이 보다 바람직하다. 한편, 표면 저항률은 5.2 × 1012Ω／㎠ 이상인 것이 바람직하고, 5.5 × 1012Ω／㎠ 이상인 것이 보다 바람직하다.
본 실시형태에서는, 표면 저항률은 JIS K 7194에 준하여 측정된다. 즉, JIS K 7194에 규정되어 있는 측정 방법과 마찬가지로 측정하지만, 측정 조건이 달라도 된다. 구체적인 측정 조건은 실시예에서 후술한다.
(3.2 점착제층의 표면 저항률과 두께와의 관계)
본 실시형태에서는, 점착제층의 표면 저항률을 SR(Ω／㎠), 점착제층의 두께를 T(㎛)로 하면, SR／T2는, 8.0 × 109Ω／㎠㎛2 이상 5.0 × 1013Ω／㎠㎛2 이하인 것이 바람직하다. 반도체 가공용 보호 시트의 대전 방지성은, 표면 저항률뿐만 아니라, 점착제층의 두께에도 영향을 받기 때문에, SR／T2가 상기의 범위 내임으로써, 반도체 가공용 보호 시트로부터 정전기가 빠져나가기 쉬워져, 반도체 가공용 보호 시트가 첩부되어 있는 웨이퍼의 가공 시에 웨이퍼 또는 칩군이 대전하는 것을 억제할 수 있다. 또한, 반도체 가공용 보호 시트를 박리해도, 개편화된 칩의 이동이 억제되어, 칩끼리의 접촉이 저감되기 때문에, 칩의 크랙을 억제할 수 있다.
SR／T2는, 4.5 × 1013Ω／㎠㎛2 이하인 것이 바람직하고, 4.0 × 1013Ω／㎠㎛2 이하인 것이 보다 바람직하다. 한편, SR／T2는, 9.0 × 109Ω／㎠㎛2 이상인 것이 바람직하고, 1.0 × 1010Ω／㎠㎛2 이상인 것이 보다 바람직하다.
(3.3 에너지선 경화 후의 점착제층의 90° 박리 점착력)
본 실시형태에서는, 에너지선 경화 후의 점착제층을 실리콘 웨이퍼로부터 점착제층과 실리콘 웨이퍼가 이루는 각도가 90°가 되도록 박리했을 때의 점착력(이후, 에너지선 경화 후의 점착제층의 90° 박리 점착력이라고도 함)이 0.15N／25㎜ 미만인 것이 바람직하다. 에너지선 경화 후의 점착제층의 90° 박리 점착력이 상기의 범위 내임으로써, 점착력이 충분히 저하되고 있기 때문에, 이면 연삭 후의 칩군으로부터 점착제층의 박리가 용이해진다. 따라서, 웨이퍼 등에의 풀남음이나 칩의 크랙을 저감할 수 있다.
에너지선 경화 후의 점착제층의 90° 박리 점착력은 0.14N／25㎜ 이하인 것이 보다 바람직하고, 0.13N／25㎜ 이하인 것이 더 바람직하다. 한편, 에너지선 경화 후의 점착제층의 90° 박리 점착력이 지나치게 작으면, 소정의 테이프 박리 공정보다 전에 예기치 못한 타이밍에 테이프가 박리해 버려, 프로세스 에러가 발생해 버릴 가능성이 있다. 따라서, 에너지선 경화 후의 점착제층의 90° 박리 점착력은, 0.035N／25㎜ 이상인 것이 바람직하다.
본 실시형태에서는, 에너지선 경화 후의 점착제층의 90° 박리 점착력은, JIS Z 0237에 준하여, 점착제층을 실리콘 웨이퍼에 첩부하여, 에너지선에 의해 점착제층을 경화한 후, 박리 속도 600㎜／분의 조건으로 실리콘 웨이퍼로부터 경화 후의 점착제층을 90°의 각도로 박리했을 때의 점착력을 측정한다. 구체적인 측정 조건은 실시예에서 후술한다.
또, 600㎜／분이라는 박리 속도는, 통상의 점착력 측정 시의 박리 속도보다 빠른 경향이 있다. 이 조건은, DBG, LDBG에 의해 연삭된 웨이퍼 등으로부터 점착제층을 박리할 때의 박리 속도를 상정하고 있다. 박리 속도가 커지면, 일반적으로, 점착력은 커지는 경향이 있다.
(3.4 에너지선 경화 전후의 점착제층의 90° 박리 점착력비)
본 실시형태에서는, 에너지선 경화 전후의 점착제층의 90° 박리 점착력의 비는, 4％ 이하인 것이 바람직하다. 즉, 에너지선 경화 전의 점착제층을 실리콘 웨이퍼로부터 점착제층과 실리콘 웨이퍼가 이루는 각도가 90°가 되도록 박리했을 때의 점착력(이후, 에너지선 경화 전의 점착제층의 90° 박리 점착력이라고도 함)에 대한, 에너지선 경화 후의 점착제층의 90° 박리 점착력의 비(이후, 점착력비라고도 함)가 4％ 이하인 것이 바람직하다.
점착력비가 상기의 범위 내임으로써, 이면 연삭 시에는, 웨이퍼의 표면에 점착제층이 충분히 흡착하여 회로를 보호함과 함께, 이면 연삭 후에는, 웨이퍼 등으로부터의 점착제층의 박리가 용이해져, 칩의 크랙을 억제할 수 있다.
점착력비는 3％ 이하인 것이 보다 바람직하고, 2％ 이하인 것이 더 바람직하다. 한편, 점착력비의 하한은 특별히 제한되지 않지만, 통상, 0.3％ 정도이다.
에너지선 경화 전의 점착제층의 90° 박리 점착력은, 에너지선 경화 전의 점착제층의 점착력을 측정하는 것 이외에는, 에너지선 경화 후의 점착제층의 90° 박리 점착력의 측정 방법과 동일하게 하면 된다. 구체적인 측정 조건은 실시예에서 후술한다.
(3.5 점착제층의 조성)
점착제층의 조성은, 점착제층이 웨이퍼의 회로면을 보호할 수 있을 정도의 점착성을 가지며, 또한 상기의 표면 저항률을 갖고 있으면 특별히 제한되지 않는다. 본 실시형태에서는, 점착제층은, 점착성을 발현할 수 있는 점착제 성분(점착성 수지)으로서, 예를 들면, 아크릴계 점착제, 우레탄계 점착제, 고무계 점착제, 실리콘계 점착제 등을 포함하는 조성물(점착제층용 조성물)로 구성되는 것이 바람직하다.
또한, 상기의 에너지선 경화 후의 점착력 및 점착력비를 실현하기 쉽다는 관점에서, 점착제층용 조성물은 에너지선 경화성 점착제를 포함한다.
(3.6 점착제층용 조성물)
상술한 바와 같이, 점착제층은 에너지선 경화성이므로, 에너지선 경화성을 갖는 조성물(점착제층용 조성물)로 형성된다. 이하에서는, 점착제층용 조성물에 대해서 설명한다.
점착제층용 조성물은, 점착성 수지와는 별도로 에너지선 경화성 화합물이 배합됨으로써 에너지선 경화성을 가져도 되지만, 상기한 점착성 수지 자체가 에너지선 경화성을 갖는 것이 바람직하다. 점착성 수지 자체가 에너지선 경화성을 가질 경우, 점착성 수지에 에너지선 중합성기가 도입되지만, 에너지선 중합성기는 점착성 수지의 주쇄 또는 측쇄에 도입되는 것이 바람직하다.
또한, 점착성 수지와는 별도로 에너지선 경화성 화합물이 배합되는 경우, 그 에너지선 경화성 화합물로서는, 에너지선 중합성기를 갖는 모노머, 올리고머가 사용된다. 올리고머는, 중량 평균 분자량(Mw)이 10000 미만인 올리고머이며, 예를 들면 우레탄(메타)아크릴레이트를 들 수 있다.
본 실시형태에서는, 에너지선 중합성의 탄소-탄소 이중 결합량을 제어하는 관점에서, 에너지선 경화성을 갖지 않는 점착성 수지 100질량부에 대하여, 바람직하게는 0.1 ∼ 300질량부, 보다 바람직하게는 0.5 ∼ 200질량부, 더 바람직하게는 1 ∼ 150질량부이다.
이하, 점착제층용 조성물에 함유되는 에너지선 경화성의 점착성 수지가, 에너지선 경화성의 아크릴계 중합체(이하, 「아크릴계 중합체(A)」라고도 함)인 경우에 대해서 보다 상세하게 설명한다.
(3.6.1 아크릴계 중합체(A))
아크릴계 중합체(A)는, 에너지선 중합성기가 도입되며, 또한 (메타)아크릴레이트 유래의 구성 단위를 갖는 아크릴계 중합체이다. 에너지선 중합성기는, 아크릴계 중합체의 측쇄에 도입하는 것이 바람직하다.
아크릴계 중합체(A)는, 알킬(메타)아크릴레이트(a1) 유래의 구성 단위와, 관능기 함유 모노머(a2) 유래의 구성 단위를 갖는 아크릴계 공중합체(A0)에, 에너지선 중합성기를 갖는 중합성 화합물(Xa)을 반응시킨 반응물인 것이 바람직하다.
알킬(메타)아크릴레이트(a1)로서는, 알킬기의 탄소수가 1 ∼ 18인 알킬(메타)아크릴레이트가 사용된다. 구체적으로는, 메틸(메타)아크릴레이트, 에틸(메타)아크릴레이트, 프로필(메타)아크릴레이트, n-부틸(메타)아크릴레이트, n-펜틸(메타)아크릴레이트, n-헥실(메타)아크릴레이트, 2-에틸헥실(메타)아크릴레이트, 이소옥틸(메타)아크릴레이트, n-데실(메타)아크릴레이트, n-도데실(메타)아크릴레이트, n-트리데실(메타)아크릴레이트, 미리스틸(메타)아크릴레이트, 팔미틸(메타)아크릴레이트, 스테아릴(메타)아크릴레이트 등을 들 수 있다.
이들 중에서도, 알킬(메타)아크릴레이트(a1)는, 알킬기의 탄소수가 4 ∼ 8인 알킬(메타)아크릴레이트인 것이 바람직하다. 구체적으로는, 2-에틸헥실(메타)아크릴레이트, n-부틸(메타)아크릴레이트가 바람직하고, n-부틸(메타)아크릴레이트가 보다 바람직하다. 또, 그들은, 1종 단독으로 사용해도 좋고, 2종 이상을 조합하여 이용해도 좋다.
아크릴계 공중합체(A0)에 있어서의, 알킬(메타)아크릴레이트(a1) 유래의 구성 단위의 함유량은, 형성되는 점착제층의 점착력을 향상시키는 관점에서, 아크릴계 공중합체(A0)의 전체 구성 단위(100질량％)에 대하여, 바람직하게는 40 ∼ 98질량％, 보다 바람직하게는 45 ∼ 95질량％, 더 바람직하게는 50 ∼ 90질량％이다.
예를 들면, 알킬(메타)아크릴레이트(a1)는, 상기의 2-에틸헥실(메타)아크릴레이트 및 n-부틸(메타)아크릴레이트에 더하여, 에틸(메타)아크릴레이트, 메틸(메타)아크릴레이트 등을 함유해도 된다. 이들 모노머를 함유시킴으로써, 점착제층의 점착 성능을 원하는 것으로 조정하기 쉬워진다.
관능기 함유 모노머(a2)는, 히드록시기, 카르복시기, 에폭시기, 아미노기, 시아노기, 질소 원자 함유환기, 알콕시시릴기 등의 관능기를 갖는 모노머이다. 관능기 함유 모노머(a2)로서는, 상기한 것 중에서도, 히드록시기 함유 모노머, 카르복시기 함유 모노머, 및 에폭시기 함유 모노머에서 선택되는 1종 이상이 바람직하다.
히드록시기 함유 모노머로서는, 예를 들면, 2-히드록시에틸(메타)아크릴레이트, 2-히드록시프로필(메타)아크릴레이트, 3-히드록시프로필(메타)아크릴레이트, 2-히드록시부틸(메타)아크릴레이트, 3-히드록시부틸(메타)아크릴레이트, 4-히드록시부틸(메타)아크릴레이트 등의 히드록시알킬(메타)아크릴레이트; 비닐알코올, 알릴알코올 등의 불포화 알코올 등을 들 수 있다.
카르복시기 함유 모노머로서는, (메타)아크릴산, 말레산, 푸말산, 이타콘산 등을 들 수 있다.
에폭시 함유 모노머로서는, 에폭시기 함유 (메타)아크릴산에스테르 및 비아크릴계 에폭시기 함유 모노머를 들 수 있다. 에폭시기 함유 (메타)아크릴산에스테르로서는, 예를 들면, 글리시딜(메타)아크릴레이트, β-메틸글리시딜(메타)아크릴레이트, (3,4-에폭시시클로헥실)메틸(메타)아크릴레이트, 3-에폭시시클로-2-히드록시프로필(메타)아크릴레이트 등을 들 수 있다. 또한, 비아크릴계 에폭시기 함유 모노머로서는, 예를 들면, 글리시딜크로토네이트, 알릴글리시딜에테르 등을 들 수 있다.
관능기 함유 모노머(a2)는, 1종 단독으로 사용해도 좋고, 2종 이상을 조합하여 이용해도 좋다.
관능기 함유 모노머(a2)로서는, 상기한 것 중에서도, 히드록시기 함유 모노머가 보다 바람직하고, 그 중에서도, 히드록시알킬(메타)아크릴레이트가 보다 바람직하고, 2-히드록시에틸(메타)아크릴레이트가 더 바람직하다.
(a2) 성분으로서, 히드록시알킬(메타)아크릴레이트를 사용함으로써, 비교적 용이하게 아크릴계 공중합체(A0)에, 중합성 화합물(Xa)을 반응시키는 것이 가능해진다.
아크릴계 공중합체(A0)에 있어서의, 관능기 함유 모노머(a2) 유래의 구성 단위의 함유량은, 아크릴계 공중합체(A0)의 전체 구성 단위(100질량％)에 대하여, 바람직하게는 1 ∼ 35질량％, 보다 바람직하게는 3 ∼ 32질량％, 더 바람직하게는 6 ∼ 30질량％이다.
함유량이 1질량％ 이상이면, 중합성 화합물(Xa)과의 반응점이 되는 관능기를 일정량 확보할 수 있다. 그 때문에, 에너지선의 조사에 의해 점착제층을 적절히 경화할 수 있으므로, 에너지선 조사 후의 점착력을 낮게 하는 것이 가능해진다. 또한, 함유량이 30질량％ 이하이면, 점착제층용 조성물의 용액을 도포하여, 점착제층을 형성할 때, 충분한 포트라이프를 확보할 수 있다.
아크릴계 공중합체(A0)는, 알킬(메타)아크릴레이트(a1)와 관능기 함유 모노머(a2)의 공중합체여도 좋지만, (a1) 성분과, (a2) 성분과, 이들 (a1) 및 (a2) 성분 이외의 기타 모노머(a3)와의 공중합체여도 좋다.
기타 모노머(a3)로서는, 예를 들면, 시클로헥실(메타)아크릴레이트, 벤질(메타)아크릴레이트, 이소보르닐(메타)아크릴레이트, 디시클로펜타닐(메타)아크릴레이트, 디시클로펜테닐(메타)아크릴레이트, 디시클로펜테닐옥시에틸(메타)아크릴레이트 등의 환상(環狀) 구조를 갖는 (메타)아크릴레이트, 아세트산비닐, 스티렌 등을 들 수 있다. 기타 모노머(a3)는, 1종 단독으로 사용해도 좋고, 2종 이상을 조합하여 이용해도 좋다.
아크릴계 공중합체(A0)에 있어서의, 기타 모노머(a3) 유래의 구성 단위의 함유량은, 아크릴계 공중합체(A0)의 전체 구성 단위(100질량％)에 대하여, 바람직하게는 0 ∼ 30질량％, 보다 바람직하게는 0 ∼ 10질량％, 더 바람직하게는 0 ∼ 5질량％이다.
중합성 화합물(Xa)은, 에너지선 중합성기와, 아크릴계 공중합체(A0)의 (a2) 성분 유래의 구성 단위 중의 관능기와 반응할 수 있는 치환기(이하, 단순히 「반응성 치환기」라고도 함)를 갖는 화합물이다.
에너지선 중합성기는, 에너지선 중합성의 탄소-탄소 이중 결합을 포함하는 기이면 좋다. 예를 들면, (메타)아크릴로일기, 비닐기 등을 들 수 있고, (메타)아크릴로일기가 바람직하다. 또한, 중합성 화합물(Xa)은, 에너지선 중합성기를 1분자당 1 ∼ 5개 갖는 화합물인 것이 바람직하다.
중합성 화합물(Xa)에 있어서의 반응성 치환기로서는, 관능기 함유 모노머(a2)가 갖는 관능기에 따라 적절히 변경하면 좋지만, 예를 들면, 이소시아네이트기, 카르복시기, 에폭시기 등을 들 수 있고, 반응성 등의 관점에서, 이소시아네이트기가 바람직하다. 중합성 화합물(Xa)은, 이소시아네이트기를 가지면, 예를 들면, 관능기 함유 모노머(a2)의 관능기가 히드록시기인 경우에, 아크릴계 공중합체(A0)에 용이하게 반응하는 것이 가능해진다.
구체적인 중합성 화합물(Xa)로서는, 예를 들면, (메타)아크릴로일옥시에틸이소시아네이트, 메타-이소프로페닐-α,α-디메틸벤질이소시아네이트, (메타)아크릴로일이소시아네이트, 알릴이소시아네이트, 글리시딜(메타)아크릴레이트, (메타)아크릴산 등을 들 수 있다. 이들 중합성 화합물(Xa)은, 단독으로 또는 2종 이상을 조합하여 이용해도 좋다.
이들 중에서도, 상기 반응성 치환기로서 바람직한 이소시아네이트기를 갖고 있으며, 또한 주쇄와 에너지선 중합성기와의 거리가 적당해지는 화합물이라는 관점에서, (메타)아크릴로일옥시에틸이소시아네이트가 바람직하다.
에너지선 중합성의 탄소-탄소 이중 결합량을 제어하는 관점에서, 중합성 화합물(Xa)은, 아크릴계 공중합체(A0)에 있어서의 관능기 함유 모노머(a2) 유래의 관능기 전량(100당량) 중, 바람직하게는 50 ∼ 98당량, 보다 바람직하게는 55 ∼ 93당량이 관능기에 반응된다.
아크릴계 중합체(A)의 중량 평균 분자량(Mw)은, 바람직하게는 30만 ∼ 160만, 보다 바람직하게는 40만 ∼ 140만이다. 이러한 Mw를 가짐으로써, 점착제층에 적절한 점착성을 부여하는 것이 가능해진다.
점착성 수지가 에너지선 경화성을 가질 경우에도, 점착제층용 조성물에는, 점착성 수지 이외의 에너지선 경화성 화합물이 포함되는 것이 바람직하다. 이러한 에너지선 경화성 화합물로서는, 분자 내에 불포화기를 갖고, 에너지선 조사에 의해 중합 경화 가능한 모노머 또는 올리고머가 바람직하다.
구체적으로는, 예를 들면, 트리메틸올프로판트리(메타)아크릴레이트, 펜타에리트리톨(메타)아크릴레이트, 펜타에리트리톨테트라(메타)아크릴레이트, 디펜타에리트리톨헥사(메타)아크릴레이트, 1,4-부틸렌글리콜디(메타)아크릴레이트, 1,6-헥산디올(메타)아크릴레이트 등의 다가 (메타)아크릴레이트 모노머, 우레탄(메타)아크릴레이트, 폴리에스테르(메타)아크릴레이트, 폴리에테르(메타)아크릴레이트, 에폭시(메타)아크릴레이트 등의 올리고머를 들 수 있다.
이들 중에서도, 비교적 분자량이 높고, 점착제층의 표면 저항률을 상술한 범위 내로 하는 관점에서, 우레탄(메타)아크릴레이트 올리고머가 바람직하다.
에너지선 중합성의 탄소-탄소 이중 결합량을 제어하는 관점에서, 에너지선 경화성 화합물의 함유량은, 아크릴계 중합체(A) 100질량부에 대하여, 바람직하게는 0.1 ∼ 300질량부, 보다 바람직하게는 0.5 ∼ 200질량부, 더 바람직하게는 1 ∼ 150질량부이다.
(3.6.2 가교제)
점착제층용 조성물은, 가교제를 함유하는 것이 더 바람직하다. 점착제층용 조성물은, 예를 들면 도포 후에 가열됨으로써, 가교제에 의해 가교된다. 점착제층은, 아크릴계 중합체(A)가 가교제에 의해 가교됨으로써, 도막이 적절히 형성되고, 점착제층으로서의 기능을 발휘하기 쉬워진다.
가교제로서는, 이소시아네이트계 가교제, 에폭시계 가교제, 아지리딘계 가교제, 킬레이트계 가교제를 들 수 있고, 이들 중에서는, 이소시아네이트계 가교제가 바람직하다. 가교제는, 단독으로 또는 2종 이상을 조합하여 이용해도 좋다.
이소시아네이트계 가교제로서는, 폴리이소시아네이트 화합물을 들 수 있다. 폴리이소시아네이트 화합물의 구체예로서는, 톨릴렌디이소시아네이트, 디페닐메탄디이소시아네이트, 자일릴렌디이소시아네이트 등의 방향족 폴리이소시아네이트, 헥사메틸렌디이소시아네이트 등의 지방족 폴리이소시아네이트, 이소포론디이소시아네이트, 수소 첨가 디페닐메탄디이소시아네이트 등의 지환족 폴리이소시아네이트 등을 들 수 있다. 또한, 이들 뷰렛체, 이소시아누레이트체, 더욱이는 에틸렌글리콜, 프로필렌글리콜, 네오펜틸글리콜, 트리메틸올프로판, 피마자유 등의 저분자 활성 수소 함유 화합물과의 반응물인 어덕트체 등도 들 수 있다.
상기한 것 중에서는, 톨릴렌디이소시아네이트 등의 방향족 폴리이소시아네이트의 다가 알코올(예를 들면, 트리메틸올프로판 등) 어덕트체가 바람직하다.
가교제의 함유량은, 아크릴계 중합체(A) 100질량부에 대하여, 바람직하게는 0.01 ∼ 10질량부, 보다 바람직하게는 0.03 ∼ 7질량부이다.
(3.6.3 광중합개시제)
점착제층용 조성물은, 광중합개시제를 더 함유하는 것이 바람직하다. 점착제층용 조성물이, 광중합개시제를 함유함으로써, 점착제층용 조성물의 자외선 등에 의한 에너지선 경화를 진행시키기 쉬워진다.
광중합개시제로서는, 예를 들면, 아세토페논, 2,2-디에톡시벤조페논, 4-메틸벤조페논, 2,4,6-트리메틸벤조페논, 미힐러케톤, 벤조인, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인이소프로필에테르, 벤조인이소부틸에테르, 벤질디페닐설파이드, 테트라메틸티우람모노설파이드, 벤질디메틸케탈, 디벤질, 디아세틸, 1-클로로안트라퀴논, 2-클로로안트라퀴논, 2-에틸안트라퀴논, 2,2-디메톡시-1,2-디페닐에탄-1-온, 1-히드록시시클로헥실페닐케톤, 2-메틸-1-[4-(메틸티오)페닐]-2-모르폴리노프로파논-1,2-벤질-2-디메틸아미노-1-(4-모르폴리노페닐)-부타논-1,2-히드록시-2-메틸-1-페닐-프로판-1-온, 디에틸티오크산톤, 이소프로필티오크산톤, 2,4,6-트리메틸벤조일디페닐-포스핀옥사이드 등의 저분자량 중합개시제, 올리고{2-히드록시-2-메틸-1-[4-(1-메틸비닐)페닐]프로파논} 등의 올리고머화된 중합개시제 등을 들 수 있다.
또, 광중합개시제는, 단독으로 또는 2종 이상을 조합하여 이용해도 좋다. 또한, 상기한 것 중에서는, 2,2-디메톡시-1,2-디페닐에탄-1-온, 1-히드록시시클로헥실페닐케톤이 바람직하다.
광중합개시제의 함유량은, 아크릴계 중합체(A) 100질량부에 대하여, 바람직하게는 0.01 ∼ 10질량부, 보다 바람직하게는 0.03 ∼ 7질량부, 더 바람직하게는 0.05 ∼ 5질량부이다.
점착제층용 조성물은, 본 발명의 효과를 손상시키지 않는 범위에서, 다른 첨가제를 함유해도 된다. 다른 첨가제로서는, 예를 들면, 점착 부여제, 산화 방지제, 연화제(가소제), 충진제, 방청제, 안료, 염료 등을 들 수 있다. 이들 첨가제를 함유하는 경우, 각각의 첨가제의 함유량은, 아크릴계 중합체(A) 100질량부에 대하여, 바람직하게는 0.01 ∼ 6질량부, 보다 바람직하게는 0.02 ∼ 2질량부이다.
또, 점착제층의 점착력은, 예를 들면, 아크릴계 중합체(A)를 구성하는 모노머의 종류 및 양, 아크릴계 중합체(A)에 도입되는 에너지선 중합성기의 양 등에 의해 조정 가능하다. 또한, 점착제층의 표면 저항률도 이들에 의해 어느 정도 조정 가능하다. 상기에서는, 아크릴계 중합체(A)에 도입되는 에너지선 중합성기의 양 등의 바람직한 범위에 대해서 기재하고, 예를 들면, 에너지선 중합성기의 양을 늘리면, 경화 후의 점착력은 낮아지고, 표면 저항률은 높아지는 경향이 있다. 그러나, 점착제층의 점착력 및 표면 저항률은, 상기의 요인 이외의 요인에 의해서도 조정 가능하다. 예를 들면, 점착제층에 배합되는 가교제의 양, 광중합개시제의 양 등에 의해서도 적절히 조정 가능하다.
(4. 대전 방지층)
대전 방지층은, 기재와 점착제층 사이에 배치되어 있다. 대전 방지층에서는, 대전 방지 성분이, 반도체 가공용 보호 시트가 첩부된 웨이퍼의 가공 등에 기인하는 대전을 누설함으로써, 대전압이 높아지는 것을 억제할 수 있다. 대전 방지층의 조성은, 점착제층을 웨이퍼 등으로부터 박리할 때의 박리 대전압을 소정의 값이하로 할 수 있을 정도의 대전 방지성을 갖고 있으면 된다. 본 실시형태에서는, 박리 대전압은 500V 이하로 하는 것이 바람직하다.
대전 방지층의 두께는, 10㎚ 이상인 것이 바람직하고, 15㎚ 이상인 것이 보다 바람직하고, 20㎚ 이상인 것이 더 바람직하고, 60㎚ 이상인 것이 특히 바람직하다. 또한, 상기 두께는, 300㎚ 이하인 것이 바람직하고, 250㎚ 이하인 것이 보다 바람직하고, 200㎚ 이하인 것이 더 바람직하다.
(4.1 대전 방지층용 조성물)
본 실시형태에서는, 대전 방지층은, 고분자 화합물을 포함하는 조성물(대전 방지층용 조성물)로 구성되는 것이 바람직하다. 이러한 조성물로서는, 대전 방지 성분으로서의 도전성 고분자 화합물을 포함하는 조성물, 대전 방지 성분과 고분자 화합물을 포함하는 조성물 등이 예시된다. 대전 방지층용 조성물은, 도전성 고분자 화합물을 포함하는 조성물인 것이 바람직하다.
도전성 고분자 화합물로서는, 예를 들면, 폴리티오펜계 폴리머, 폴리피롤계 폴리머, 폴리아닐린계 폴리머를 들 수 있다. 본 실시형태에서는, 폴리티오펜계 폴리머가 바람직하다.
폴리티오펜계 폴리머로서는, 예를 들면, 폴리티오펜, 폴리(3-알킬티오펜), 폴리(3-티오펜-β-에탄설폰산), 폴리알킬렌디옥시티오펜과 폴리스티렌설포네이트(PSS)와의 혼합물(도프된 것을 포함함) 등을 들 수 있다. 이들 중에서도, 폴리알킬렌디옥시티오펜과 폴리스티렌설포네이트와의 혼합물이 바람직하다. 상기 폴리알킬렌디옥시티오펜으로서는, 폴리(3,4-에틸렌디옥시티오펜)(PEDOT), 폴리프로필렌디옥시티오펜, 폴리(에틸렌／프로필렌)디옥시티오펜 등을 들 수 있고, 그 중에서도 폴리(3,4-에틸렌디옥시티오펜)이 바람직하다. 즉, 상기 중에서도, 폴리(3,4-에틸렌디옥시티오펜)과 폴리스티렌설포네이트와의 혼합물(PSS를 도프한 PEDOT)이 특히 바람직하다.
폴리피롤계 폴리머로서는, 예를 들면, 폴리피롤, 폴리3-메틸피롤, 폴리3-옥틸피롤 등을 들 수 있다.
폴리아닐린계 폴리머로서는, 예를 들면, 폴리아닐린, 폴리메틸아닐린, 폴리메톡시아닐린 등을 들 수 있다.
대전 방지 성분과 고분자 화합물을 포함하는 조성물로서는, 대전 방지 성분과 바인더 수지를 포함하는 조성물을 들 수 있다. 대전 방지 성분으로서는, 상기의 도전성 고분자 화합물, 계면활성제, 이온 액체, 도전성 무기 화합물 등이 예시된다.
계면활성제로서는, 양이온성 계면활성제, 음이온성 계면활성제, 양성 계면활성제, 비이온성 계면활성제에서 선택되는 적어도 1개이면 된다. 예를 들면, 4급 암모늄염을 포함하는 양이온성 계면활성제가 예시된다. 도전성 무기 화합물로서는, 각종 금속, 도전성 산화물 등이 예시된다.
또한, 바인더 수지는 특별히 제한되지 않는다. 예를 들면, 폴리에스테르 수지, 아크릴 수지, 폴리비닐 수지, 우레탄 수지, 멜라민 수지, 에폭시 수지 등을 들 수 있다. 또한, 가교제를 병용해도 된다. 가교제로서는, 예를 들면, 메틸올화 혹은 알킬올화한 멜라민계 화합물, 요소계 화합물, 글리옥살계 화합물, 아크릴아미드계 화합물, 에폭시계 화합물, 이소시아네이트계 화합물 등을 들 수 있다.
대전 방지층용 조성물 중의 대전 방지제의 함유량은, 원하는 대전 방지 성능에 따라 적절히 결정하면 된다. 구체적으로는, 대전 방지층용 조성물 중에서의 대전 방지제의 함유량은, 0.1 ∼ 20질량％인 것이 바람직하다.
(5. 완충층)
상술한 바와 같이, 도 1b에 나타내는 반도체 가공용 보호 시트에 있어서는, 완충층은, 점착제층이 형성되어 있는 기재의 주면과 반대 측의 주면 상에 형성되어 있다. 이하에서는, 완충층에 대해서 설명한다.
완충층은, 기재와 비교하여 연질인 층이며, 웨이퍼의 이면 연삭 시의 응력을 완화하여, 웨이퍼에 균열 및 결함이 생기는 것을 방지한다. 또한, 반도체 가공용 보호 시트를 첩부한 웨이퍼는, 이면 연삭 시에, 반도체 가공용 보호 시트를 통해 진공 테이블 상에 배치되지만, 반도체 가공용 보호 시트의 구성층으로서 완충층을 가짐으로써, 진공 테이블에 적절히 유지되기 쉬워진다.
이러한 완충층은, DBG, 특히 LDBG에 의해 웨이퍼를 가공하는 경우에 유용하다.
완충층의 두께는, 5 ∼ 100㎛인 것이 바람직하고, 1 ∼ 100㎛인 것이 보다 바람직하고, 5 ∼ 80㎛인 것이 더 바람직하다. 완충층의 두께를 상기 범위로 함으로써, 완충층이 이면 연삭 시의 응력을 적절히 완화할 수 있게 된다.
완충층은, 에너지선 중합성 화합물을 포함하는 완충층용 조성물로 형성되는 층이어도 좋고, 폴리프로필렌 필름, 에틸렌-아세트산비닐 공중합체 필름, 아이오노머 수지 필름, 에틸렌·(메타)아크릴산 공중합체 필름, 에틸렌·(메타)아크릴산에스테르 공중합체 필름, LDPE 필름, LLDPE 필름 등의 필름이어도 좋다.
(5.1 완충층용 조성물)
에너지선 중합성 화합물을 포함하는 완충층용 조성물은, 에너지선이 조사됨으로써 경화하는 것이 가능해진다.
또한, 에너지선 중합성 화합물을 포함하는 완충층용 조성물은, 보다 구체적으로는, 우레탄(메타)아크릴레이트(b1)와 환 형성 원자수 6 ∼ 20의 지환기 또는 복소환기를 갖는 중합성 화합물(b2)을 포함하는 것이 바람직하다. 또한, 완충층용 조성물은, 상기 (b1) 및 (b2) 성분에 더하여, 관능기를 갖는 중합성 화합물(b3)을 함유해도 된다. 또한, 완충층용 조성물은, 상기의 성분에 더하여, 광중합개시제를 함유해도 된다. 또한, 완충층용 조성물은, 본 발명의 효과를 손상시키지 않는 범위에서, 기타 첨가제나 수지 성분을 함유해도 된다.
이하, 에너지선 중합성 화합물을 포함하는 완충층용 조성물 중에 포함되는 각 성분에 대해서 상세하게 설명한다.
(5.1.1 우레탄(메타)아크릴레이트(b1))
우레탄(메타)아크릴레이트(b1)란, 적어도 (메타)아크릴로일기 및 우레탄 결합을 갖는 화합물이며, 에너지선 조사에 의해 중합 경화하는 성질을 갖는 것이다. 우레탄(메타)아크릴레이트(b1)는, 올리고머 또는 폴리머이다.
성분 (b1)의 중량 평균 분자량(Mw)은, 바람직하게는 1,000 ∼ 100,000, 보다 바람직하게는 2,000 ∼ 60,000, 더 바람직하게는 3,000 ∼ 20,000이다. 또한, 성분 (b1) 중의 (메타)아크릴로일기 수(이하, 「관능기 수」라고도 함)로서는, 단관능, 2관능, 혹은 3관능 이상이어도 좋지만, 단관능 또는 2관능인 것이 바람직하다.
성분 (b1)은, 예를 들면, 폴리올 화합물과, 다가 이소시아네이트 화합물을 반응시켜 얻어지는 말단 이소시아네이트우레탄프리폴리머에, 히드록시기를 갖는 (메타)아크릴레이트를 반응시켜 얻을 수 있다. 또, 성분 (b1)은, 단독으로 또는 2종 이상을 조합하여 이용해도 된다.
성분 (b1)의 원료가 되는 폴리올 화합물은, 히드록시기를 2개 이상 갖는 화합물이면 특별히 한정되지 않는다. 2관능의 디올, 3관능의 트리올, 4관능 이상의 폴리올 중 어느 것이어도 좋지만, 2관능의 디올이 바람직하고, 폴리에스테르형 디올 또는 폴리카보네이트형 디올이 보다 바람직하다.
다가 이소시아네이트 화합물로서는, 예를 들면, 테트라메틸렌디이소시아네이트, 헥사메틸렌디이소시아네이트, 트리메틸헥사메틸렌디이소시아네이트 등의 지방족계 폴리이소시아네이트류; 이소포론디이소시아네이트, 노르보르난디이소시아네이트, 디시클로헥실메탄-4,4'-디이소시아네이트, 디시클로헥실메탄-2,4'-디이소시아네이트, ω,ω'-디이소시아네이트디메틸시클로헥산 등의 지환족계 디이소시아네이트류; 4,4'-디페닐메탄디이소시아네이트, 톨릴렌디이소시아네이트, 자일릴렌디이소시아네이트, 톨리딘디이소시아네이트, 테트라메틸렌자일릴렌디이소시아네이트, 나프탈렌-1,5-디이소시아네이트 등의 방향족계 디이소시아네이트류 등을 들 수 있다.
이들 중에서도, 이소포론디이소시아네이트, 헥사메틸렌디이소시아네이트, 자일릴렌디이소시아네이트가 바람직하다.
상술한 폴리올 화합물과, 다가 이소시아네이트 화합물을 반응시켜 얻어지는 말단 이소시아네이트우레탄프리폴리머에, 히드록시기를 갖는 (메타)아크릴레이트를 반응시켜 우레탄(메타)아크릴레이트(b1)를 얻을 수 있다. 히드록시기를 갖는 (메타)아크릴레이트로서는, 적어도 1분자 중에 히드록시기 및 (메타)아크릴로일기를 갖는 화합물이면, 특별히 한정되지 않는다.
구체적인 히드록시기를 갖는 (메타)아크릴레이트로서는, 예를 들면, 2-히드록시에틸(메타)아크릴레이트, 2-히드록시프로필(메타)아크릴레이트, 4-히드록시부틸(메타)아크릴레이트, 4-히드록시시클로헥실(메타)아크릴레이트, 5-히드록시시클로옥틸(메타)아크릴레이트, 2-히드록시-3-페닐옥시프로필(메타)아크릴레이트, 펜타에리트리톨트리(메타)아크릴레이트, 폴리에틸렌글리콜모노(메타)아크릴레이트, 폴리프로필렌글리콜모노(메타)아크릴레이트 등의 히드록시알킬(메타)아크릴레이트; N-메틸올(메타)아크릴아미드 등의 히드록시기 함유 (메타)아크릴아미드; 비닐알코올, 비닐페놀, 비스페놀 A의 디글리시딜에스테르에 (메타)아크릴산을 반응시켜 얻어지는 반응물; 등을 들 수 있다.
이들 중에서도, 히드록시알킬(메타)아크릴레이트가 바람직하고, 2-히드록시에틸(메타)아크릴레이트가 보다 바람직하다.
완충층용 조성물 중의 성분 (b1)의 함유량은, 완충층용 조성물의 전량(100질량％)에 대하여, 바람직하게는 10 ∼ 70질량％, 보다 바람직하게는 20 ∼ 60질량％, 더 바람직하게는 25 ∼ 55질량％이다.
(5.1.2 환 형성 원자수 6 ∼ 20의 지환기 또는 복소환기를 갖는 중합성 화합물(b2))
성분 (b2)는, 환 형성 원자수 6 ∼ 20의 지환기 또는 복소환기를 갖는 중합성 화합물이며, 더욱이는, 적어도 1개의 (메타)아크릴로일기를 갖는 화합물인 것이 바람직하고, 보다 바람직하게는 1개의 (메타)아크릴로일기를 갖는 화합물이다. 성분 (b2)를 이용함으로써, 얻어지는 완충층용 조성물의 성막성을 향상시킬 수 있다.
구체적인 성분 (b2)로서는, 예를 들면, 이소보르닐(메타)아크릴레이트, 디시클로펜테닐(메타)아크릴레이트, 디시클로펜타닐(메타)아크릴레이트, 디시클로펜테닐옥시(메타)아크릴레이트, 시클로헥실(메타)아크릴레이트, 아다만탄(메타)아크릴레이트 등의 지환기 함유 (메타)아크릴레이트; 테트라히드로푸르푸릴(메타)아크릴레이트, 모르폴린(메타)아크릴레이트 등의 복소환기 함유 (메타)아크릴레이트; 등을 들 수 있다. 또, 성분 (b2)는, 단독으로 또는 2종 이상을 조합하여 이용해도 좋다. 지환기 함유 (메타)아크릴레이트 중에서는 이소보르닐(메타)아크릴레이트가 바람직하고, 복소환기 함유 (메타)아크릴레이트 중에서는 테트라히드로푸르푸릴(메타)아크릴레이트가 바람직하다.
완충층용 조성물 중의 성분 (b2)의 함유량은, 완충층용 조성물의 전량(100질량％)에 대하여, 바람직하게는 10 ∼ 70질량％, 보다 바람직하게는 20 ∼ 60질량％, 더 바람직하게는 25 ∼ 55질량％이다.
(5.1.3 관능기를 갖는 중합성 화합물(b3))
성분 (b3)은, 수산기, 에폭시기, 아미드기, 아미노기 등의 관능기를 함유하는 중합성 화합물이며, 더욱이는, 적어도 1개의 (메타)아크릴로일기를 갖는 화합물인 것이 바람직하고, 보다 바람직하게는 1개의 (메타)아크릴로일기를 갖는 화합물이다.
성분 (b3)은, 성분 (b1)과의 상용성(相溶性)이 양호하며, 완충층용 조성물의 점도를 적당한 범위로 조정하기 쉬워진다. 또한, 완충층을 비교적 얇게 해도 완충 성능이 양호해진다.
성분 (b3)으로서는, 예를 들면, 수산기 함유 (메타)아크릴레이트, 에폭시기 함유 화합물, 아미드기 함유 화합물, 아미노기 함유 (메타)아크릴레이트 등을 들 수 있다. 이들 중에서도, 수산기 함유 (메타)아크릴레이트가 바람직하다.
수산기 함유 (메타)아크릴레이트로서는, 예를 들면, 2-히드록시에틸(메타)아크릴레이트, 2-히드록시프로필(메타)아크릴레이트, 3-히드록시프로필(메타)아크릴레이트, 2-히드록시부틸(메타)아크릴레이트, 3-히드록시부틸(메타)아크릴레이트, 4-히드록시부틸(메타)아크릴레이트, 페닐히드록시프로필(메타)아크릴레이트, 2-히드록시-3-페녹시프로필아크릴레이트 등을 들 수 있다. 이들 중에서도, 페닐히드록시프로필(메타)아크릴레이트 등의 방향환을 갖는 수산기 함유 (메타)아크릴레이트가 보다 바람직하다.
또, 성분 (b3)은, 단독으로 또는 2종 이상을 조합하여 이용해도 좋다. 완충층용 조성물 중의 성분 (b3)의 함유량은, 완충층용 조성물의 성막성을 향상시키기 위해, 완충층용 조성물의 전량(100질량％)에 대하여, 바람직하게는 5 ∼ 40질량％, 보다 바람직하게는 7 ∼ 35질량％, 더 바람직하게는 10 ∼ 30질량％이다.
(5.1.4 성분 (b1) ∼ (b3) 이외의 중합성 화합물(b4))
완충층 형성용 조성물에는, 본 발명의 효과를 손상시키지 않는 범위에서, 상기의 성분 (b1) ∼ (b3) 이외의 기타 중합성 화합물(b4)을 함유해도 된다.
성분 (b4)로서는, 예를 들면, 탄소수 1 ∼ 20의 알킬기를 갖는 알킬(메타)아크릴레이트; 스티렌, 히드록시에틸비닐에테르, 히드록시부틸비닐에테르, N-비닐포름아미드, N-비닐피롤리돈, N-비닐카프로락탐 등의 비닐 화합물: 등을 들 수 있다. 또, 성분 (b4)는, 단독으로 또는 2종 이상을 조합하여 이용해도 좋다.
완충층 형성용 조성물 중의 성분 (b4)의 함유량은, 바람직하게는 0 ∼ 20질량％, 보다 바람직하게는 0 ∼ 10질량％, 더 바람직하게는 0 ∼ 5질량％, 특히 바람직하게는 0 ∼ 2질량％이다.
(5.1.5 광중합개시제)
완충층용 조성물에는, 완충층을 형성할 때, 에너지선 조사에 의한 중합 시간을 단축시키고, 또한, 에너지선 조사량을 저감시키는 관점에서, 광중합개시제를 더 함유하는 것이 바람직하다.
광중합개시제로서는, 예를 들면, 벤조인 화합물, 아세토페논 화합물, 아실포스핀옥사이드 화합물, 티타노센 화합물, 티오크산톤 화합물, 퍼옥사이드 화합물, 더욱이는, 아민이나 퀴논 등의 광증감제 등을 들 수 있고, 보다 구체적으로는, 예를 들면, 1-히드록시시클로헥실페닐케톤, 2-히드록시-2-메틸-1-페닐-프로판-1-온, 벤조인, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인이소프로필에테르, 벤질페닐설파이드, 테트라메틸티우람모노설파이드, 아조비스이소부티롤니트릴, 디벤질, 디아세틸, 8-크롤안트라퀴논, 비스(2,4,6-트리메틸벤조일)페닐포스핀옥사이드 등을 들 수 있다.
이들 광중합개시제는, 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
완충층용 조성물 중의 광중합개시제의 함유량은, 에너지선 중합성 화합물의 합계량 100질량부에 대하여, 바람직하게는 0.05 ∼ 15질량부, 보다 바람직하게는 0.1 ∼ 10질량부, 더 바람직하게는 0.3 ∼ 5질량부이다.
(5.1.6 기타 첨가제)
완충층용 조성물에는, 본 발명의 효과를 손상시키지 않는 범위에서, 기타 첨가제를 함유해도 된다. 기타 첨가제로서는, 예를 들면, 대전 방지제, 산화 방지제, 연화제(가소제), 충진제, 방청제, 안료, 염료 등을 들 수 있다. 이들 첨가제를 배합하는 경우, 완충층용 조성물 중의 각 첨가제의 함유량은, 에너지선 중합성 화합물의 합계량 100질량부에 대하여, 바람직하게는 0.01 ∼ 6질량부, 보다 바람직하게는 0.1 ∼ 3질량부이다.
에너지선 중합성 화합물을 포함하는 완충층용 조성물로 형성되는 완충층은, 상기 조성의 완충층용 조성물을 에너지선 조사에 의해 중합 경화하여 얻어진다. 즉, 상기 완충층은, 완충층용 조성물의 경화물이다.
따라서, 상기 완충층은, 성분 (b1) 유래의 중합 단위 및 성분 (b2) 유래의 중합 단위를 포함하는 것이 바람직하다. 또한, 상기 완충층은, 성분 (b3) 유래의 중합 단위를 함유하고 있어도 좋고, 성분 (b4) 유래의 중합 단위를 함유하고 있어도 좋다. 완충층에 있어서의 각 중합 단위의 함유 비율은, 통상, 완충층용 조성물을 구성하는 각 성분의 비율(투입비)에 일치한다.
(6. 박리 시트)
반도체 가공용 보호 시트의 표면에는, 박리 시트가 첩부되어 있어도 된다. 박리 시트는, 구체적으로는, 반도체 가공용 보호 시트의 점착제층의 표면에 첩부된다. 박리 시트는, 점착제층 표면에 첩부됨으로써 수송 시, 보관 시에 점착제층을 보호한다. 박리 시트는, 박리 가능하게 반도체 가공용 보호 시트에 첩부되어 있고, 반도체 가공용 보호 시트가 사용되기 전(즉, 웨이퍼 첩부 전)에는, 반도체 가공용 보호 시트로부터 박리되어 제거된다.
박리 시트는, 적어도 한쪽 면이 박리 처리된 박리 시트가 이용되고, 구체적으로는, 박리 시트용 기재의 표면 상에 박리제를 도포한 것 등을 들 수 있다.
박리 시트용 기재로서는, 수지 필름이 바람직하고, 상기 수지 필름을 구성하는 수지로서는, 예를 들면, 폴리에틸렌테레프탈레이트 수지, 폴리부틸렌테레프탈레이트 수지, 폴리에틸렌나프탈레이트 수지 등의 폴리에스테르 수지 필름, 폴리프로필렌 수지, 폴리에틸렌 수지 등의 폴리올레핀 수지 등을 들 수 있다. 박리제로서는, 예를 들면, 실리콘계 수지, 올레핀계 수지, 이소프렌계 수지, 부타디엔계 수지 등의 고무계 엘라스토머, 장쇄 알킬계 수지, 알키드계 수지, 불소계 수지 등을 들 수 있다.
박리 시트의 두께는, 특별히 제한이 없지만, 바람직하게는 10 ∼ 200㎛, 보다 바람직하게는 20 ∼ 150㎛이다.
(7. 반도체 가공용 보호 시트의 제조 방법)
본 실시형태에 따른 반도체 가공용 보호 시트를 제조하는 방법은, 기재의 주면 상에 대전 방지층 및 점착제층을 형성할 수 있는 방법이면 특별히 제한되지 않고, 공지(公知)된 방법을 이용하면 좋다. 이하에서는, 도 1a에 나타내는 반도체 가공용 보호 시트를 제조하는 방법에 대해서 설명한다.
우선, 대전 방지층을 형성하기 위한 조성물로서, 예를 들면, 상술한 성분을 함유하는 대전 방지층용 조성물, 또는, 상기 대전 방지층용 조성물을 용매 등에 의해 희석한 조성물을 조제한다. 마찬가지로 점착제층을 형성하기 위한 점착제층용 조성물로서, 예를 들면, 상술한 성분을 함유하는 점착제층용 조성물, 또는, 상기 점착제층용 조성물을 용매 등에 의해 희석한 조성물을 조제한다.
용매로서는, 예를 들면, 메틸에틸케톤, 아세톤, 아세트산에틸, 테트라히드로퓨란, 디옥산, 시클로헥산, n-헥산, 톨루엔, 크실렌, n-프로판올, 이소프로판올 등의 유기 용제를 들 수 있다.
우선, 제1 박리 시트의 박리 처리면에, 대전 방지층용 조성물을, 스핀 코팅법, 스프레이 코팅법, 바 코팅법, 나이프 코팅법, 롤 코팅법, 블레이드 코팅법, 다이 코팅법, 그라비아 코팅법 등의 공지된 방법에 의해 도포하고 가열 건조하여 제1 박리 시트 상에 대전 방지층을 형성한다. 그 후, 제1 박리 시트 상의 대전 방지층과, 기재의 한쪽 면을 첩합하여, 제1 박리 시트를 제거한다.
이어서, 제2 박리 시트의 박리 처리면에, 점착제층용 조성물을 공지된 방법에 의해 도포하고, 가열 건조하여 제2 박리 시트 상에 점착제층을 형성한다. 그 후, 제2 박리 시트 상의 점착제층과, 기재 상의 대전 방지층을 첩합함으로써, 기재의 한쪽 주면 상에 대전 방지층 및 점착제층이 이 순으로 형성된 반도체 가공용 보호 시트가 얻어진다. 또, 제2 박리 시트는, 반도체 가공용 보호 시트의 사용 시에 제거하면 된다.
또한, 도 1b에 나타내는 반도체 가공용 보호 시트를 제조하는 경우에는, 이하와 같이 하면 된다.
우선, 완충층을 형성하기 위한 완충층용 조성물로서, 예를 들면, 상술한 성분을 함유하는 완충층용 조성물, 또는, 상기 완충층용 조성물을 용매 등에 의해 희석한 조성물을 조제한다. 제3 박리 시트의 박리 처리면에 완충층용 조성물을, 공지된 방법에 의해 도포하여 도포막을 형성하고, 이 도포막을 반경화시켜 박리 시트 상에 완충층막을 형성한다. 박리 시트 상에 형성한 완충층막을 기재의 다른쪽 면에 첩합하여, 완충층막을 완전히 경화시켜, 기재 상에 완충층을 형성한다.
본 실시형태에서는, 도포막의 경화는, 에너지선의 조사에 의해 행하는 것이 바람직하다. 또한, 도포막의 경화는, 한 번의 경화 처리로 행해도 좋고, 복수 회로 나누어서 행해도 좋다.
기재 상에 완충층을 형성한 후, 상술한 바와 같이, 대전 방지층 및 점착제층을 형성하여, 도 1b에 나타내는 반도체 가공용 보호 시트를 제조한다. 또, 기재 상에 대전 방지층 및 점착제층을 형성한 후에, 완충층을 형성해도 된다.
(8. 반도체 장치의 제조 방법)
본 발명에 따른 반도체 가공용 보호 시트는, DBG에 있어서, 반도체 웨이퍼의 표면에 첩부하여 웨이퍼의 이면 연삭이 행해질 때에 바람직하게 사용된다. 특히, 본 발명에 따른 반도체 가공용 보호 시트는, 반도체 웨이퍼를 개편화했을 때에, 커프 폭이 작은 칩군이 얻어지는 LDBG에 바람직하게 사용된다.
반도체 가공용 보호 시트의 비한정적인 사용예로서, 이하에 반도체 장치의 제조 방법을 더 구체적으로 설명한다.
반도체 장치의 제조 방법은, 구체적으로는, 이하의 공정 1 ∼ 공정 4를 적어도 구비한다.
공정 1: 상기의 반도체 가공용 보호 시트를, 반도체 웨이퍼의 표면에 첩부하는 공정
공정 2: 상기 반도체 웨이퍼의 표면 측으로부터 홈을 형성하거나, 또는 상기 반도체 웨이퍼의 표면 혹은 이면으로부터 상기 반도체 웨이퍼 내부에 개질 영역을 형성하는 공정
공정 3: 반도체 가공용 보호 시트가 표면에 첩부되며, 또한 상기 홈 또는 개질 영역이 형성된 반도체 웨이퍼를, 이면 측으로부터 연삭하여, 홈 또는 개질 영역을 기점으로 하여, 복수의 칩으로 개편화시키는 공정
공정 4: 개편화된 반도체 웨이퍼(즉, 칩군)로부터, 반도체 가공용 보호 시트를 박리하는 공정
이하, 상기 반도체 장치의 제조 방법의 각 공정을 상세하게 설명한다.
(공정 1)
공정 1에서는, 도 2에 나타내는 바와 같이, 반도체 웨이퍼(100)의 표면(100a)에, 본 실시형태에 따른 반도체 가공용 보호 시트(1)의 점착제층(30)의 주면(30a)을 첩부한다. 반도체 가공용 보호 시트를 반도체 웨이퍼의 표면에 첩부함으로써, 반도체 웨이퍼의 표면이 충분히 보호된다.
본 공정은, 후술하는 공정 2 전에 행해도 좋고, 공정 2 후에 행해도 좋다. 예를 들면, 반도체 웨이퍼에 개질 영역을 형성하는 경우에는, 공정 1을 공정 2 전에 행하는 것이 바람직하다. 한편, 반도체 웨이퍼 표면에, 다이싱 등에 의해 홈을 형성하는 경우에는, 공정 2 후에 공정 1을 행한다. 즉, 후술하는 공정 2에서 형성한 홈을 갖는 웨이퍼의 표면에, 본 공정 1에서 반도체 가공용 보호 시트를 첩부하게 된다.
본 제조 방법에서 이용되는 반도체 웨이퍼는 실리콘 웨이퍼여도 좋고, 또한 갈륨비소, 탄화규소, 탄탈럼산리튬, 니오븀산리튬, 질화갈륨, 인듐인 등의 웨이퍼나, 유리 웨이퍼여도 좋다. 본 실시형태에서는, 반도체 웨이퍼는 실리콘 웨이퍼인 것이 바람직하다.
반도체 웨이퍼의 연삭 전의 두께는 특별히 한정되지 않지만, 통상은 500 ∼ 1000㎛ 정도이다. 또한, 반도체 웨이퍼는, 통상, 그 표면에 회로가 형성되어 있다. 웨이퍼 표면에의 회로의 형성은, 에칭법, 리프트 오프법 등의 종래 범용되고 있는 방법을 포함하는 다양한 방법에 의해 행할 수 있다.
(공정 2)
공정 2에서는, 반도체 웨이퍼의 표면 측으로부터 홈을 형성한다. 혹은, 반도체 웨이퍼의 표면 혹은 이면으로부터 반도체 웨이퍼의 내부에 개질 영역을 형성한다.
본 공정에서 형성되는 홈은, 반도체 웨이퍼의 두께보다 얕은 깊이의 홈이다. 홈의 형성은, 종래 공지된 웨이퍼 다이싱 장치 등을 이용하여 다이싱에 의해 행하는 것이 가능하다. 또한, 반도체 웨이퍼는, 후술하는 공정 3에서, 홈을 따라 복수의 반도체 칩으로 분할된다.
또한, 개질 영역은, 반도체 웨이퍼에 있어서, 취질화(脆質化)된 부분이며, 연삭 공정에서의 연삭에 의해, 반도체 웨이퍼가 얇아지거나, 연삭에 의한 힘이 가해짐으로써 반도체 웨이퍼의 개질 영역이 파괴되어 반도체 칩으로 개편화되는 기점이 되는 영역이다. 즉, 공정 2에서 홈 및 개질 영역은, 후술하는 공정 3에서, 반도체 웨이퍼가 분할되어 반도체 칩으로 개편화될 때의 분할선을 따르도록 형성된다.
개질 영역의 형성은, 반도체 웨이퍼의 내부에 초점을 맞춘 레이저의 조사에 의해 행하고, 개질 영역은, 반도체 웨이퍼의 내부에 형성된다. 레이저의 조사는, 반도체 웨이퍼의 표면 측으로부터 행해도, 이면 측으로부터 행해도 좋다. 또, 개질 영역을 형성하는 태양에 있어서, 공정 2를 공정 1 후에 행하고 웨이퍼 표면으로부터 레이저 조사를 행하는 경우, 반도체 가공용 보호 시트를 통해 반도체 웨이퍼에 레이저를 조사하게 된다.
반도체 가공용 보호 시트가 첩부되며, 또한 홈 또는 개질 영역을 형성한 반도체 웨이퍼는, 척 테이블 상에 올려져, 척 테이블에 흡착되어 유지된다. 이때, 반도체 웨이퍼는, 표면 측이 테이블 측에 배치되어 흡착된다.
(공정 3)
공정 1 및 공정 2 후, 척 테이블 상의 반도체 웨이퍼의 이면을 연삭하여, 반도체 웨이퍼를 복수의 반도체 칩으로 개편화하여, 칩군이 얻어진다.
여기에서, 이면 연삭은, 반도체 웨이퍼에 홈이 형성되는 경우에는, 적어도 홈의 저부(底部)에 이르는 위치까지 반도체 웨이퍼를 얇게 하도록 행한다. 이 이면 연삭에 의해, 홈은, 웨이퍼를 관통하는 노치가 되고, 반도체 웨이퍼는 노치에 의해 분할되어, 개개의 반도체 칩으로 개편화된다.
한편, 개질 영역이 형성되는 경우에는, 연삭에 의해 연삭면(웨이퍼 이면)은, 개질 영역에 이르러도 좋지만, 엄밀하게 개질 영역까지 이르지 않아도 좋다. 즉, 개질 영역을 기점으로 하여 반도체 웨이퍼가 파괴되어 반도체 칩으로 개편화되도록, 개질 영역에 근접하는 위치까지 연삭하면 좋다. 예를 들면, 반도체 칩의 실제의 개편화는, 후술하는 픽업 테이프를 첩부하고 나서 픽업 테이프를 연신함으로써 행해도 좋다.
또한, 이면 연삭의 종료 후, 칩의 픽업에 앞서, 드라이 폴리싱을 행해도 좋다.
개편화된 반도체 칩의 형상은, 방형(方形)이어도 좋고, 직사각형 등의 세장(細長) 형상으로 되어 있어도 좋다. 또한, 개편화된 반도체 칩의 두께는 특별히 한정되지 않지만, 바람직하게는 5 ∼ 100㎛ 정도이지만, 보다 바람직하게는 10 ∼ 45㎛이다. 레이저로 웨이퍼 내부에 개질 영역을 마련하고, 웨이퍼 이면 연삭 시의 응력 등으로 웨이퍼의 개편화를 행하는, LDBG에 의하면, 개편화된 반도체 칩의 두께를 50㎛ 이하, 보다 바람직하게는 10 ∼ 45㎛로 하는 것이 용이해진다. 또한, 개편화된 반도체 칩의 크기는, 특별히 한정되지 않지만, 칩 사이즈가 바람직하게는 600㎟ 미만, 보다 바람직하게는 400㎟ 미만, 더 바람직하게는 120㎟ 미만이다.
본 실시형태에 따른 반도체 가공용 보호 시트를 사용하면, 박형 및／또는 소형의 반도체 칩이어도, 이면 연삭 시(공정 3), 및 반도체 가공용 보호 시트 박리시(공정 4)에 대전이 방지되며, 또한 반도체 칩에 크랙이 발생하는 것이 방지된다.
(공정 4)
다음으로, 개편화된 반도체 웨이퍼(즉, 복수의 반도체 칩)로부터, 반도체 가공용 보호 시트를 박리한다. 본 공정은, 예를 들면, 이하의 방법에 의해 행한다.
본 실시형태에서는, 반도체 가공용 보호 시트의 점착제층이, 에너지선 경화성 점착제로 형성되어 있으므로, 에너지선을 조사하여 점착제층을 경화 수축시켜, 피착체(개편화된 반도체 웨이퍼)에 대한 점착력을 저하시킨다. 그 다음에, 개편화된 반도체 웨이퍼의 이면 측에, 픽업 테이프를 첩부하고, 픽업이 가능하도록 위치 및 방향 맞춤을 행한다. 이때, 웨이퍼의 외주(外周) 측에 배치한 링 프레임도 픽업 테이프에 첩합하고, 픽업 테이프의 외주연부를 링 프레임에 고정한다. 픽업 테이프에는, 웨이퍼와 링 프레임을 동시에 첩합해도 좋고, 별도의 타이밍에 첩합해도 좋다. 그 다음에, 픽업 테이프 상에 유지된 복수의 반도체 칩으로부터 반도체 가공용 보호 시트를 박리한다.
본 실시형태에 따른 반도체 가공용 보호 시트는 상술한 특성을 갖고 있으므로, 반도체 가공용 보호 시트를 반도체 웨이퍼로부터 박리할 때의 박리 속도가 빨라도, 대전이 억제되며, 또한 반도체 웨이퍼 등에 풀남음이 생기지 않고, 칩끼리의 접촉이 억제된 상태에서 박리를 행할 수 있다.
그 후, 픽업 테이프 상에 있는 복수의 반도체 칩을 픽업하고 기판 등 위에 고정화하여, 반도체 장치를 제조한다.
또, 픽업 테이프는, 특별히 한정되지 않지만, 예를 들면, 기재와, 기재의 한쪽 면에 마련된 점착제층을 구비하는 점착 시트에 의해 구성된다.
이상, 본 발명에 따른 반도체 가공용 보호 시트에 대해서, DBG 또는 LDBG에 의해 반도체 웨이퍼를 개편화하는 방법에 사용하는 예에 대해서 설명했지만, 본 발명에 따른 반도체 가공용 보호 시트는, 반도체 웨이퍼를 개편화했을 때에, 커프 폭이 작고, 보다 박화된 칩군이 얻어지는 LDBG에 바람직하게 사용할 수 있다. 이 경우에는, 도 1b에 나타내는 반도체 가공용 보호 시트를 이용하는 것이 보다 바람직하다.
이상, 본 발명의 실시형태에 대해서 설명해 왔지만, 본 발명은 상기의 실시형태에 하등 한정되는 것은 아니고, 본 발명의 범위 내에서 여러 가지의 태양으로 개변해도 좋다.
실시예
이하, 실시예를 이용하여, 발명을 보다 상세하게 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
본 실시예에서의 측정 방법 및 평가 방법은 이하와 같다.
(에너지선 경화 후의 점착제층의 표면 저항률)
실시예 및 비교예에서 제작한 반도체 가공용 보호 시트를 10㎝ × 10㎝의 사이즈로 컷하고, 반도체 가공용 보호 시트의 점착제층에 자외선을 조사하여 경화시켰다. 경화 후의 점착제층에 대하여, JIS K 7194에 준거하여, 23℃ 50％RH, 인가 전압 100V의 조건으로, Advantest Corporation 제조 표면 저항률계 R8252에 의해 표면 저항률을 측정했다.
(에너지선 경화 전후의 점착제층의 90° 박리 점착력)
실시예 및 비교예에서 제작한 반도체 가공용 보호 시트를 25㎜ 폭으로 컷하여 시험편으로 했다. 질량 2㎏의 롤러로 시험편의 점착제층을 회로면이 형성되어 있지 않은 실리콘 밀러 웨이퍼에 첩부했다. 1시간 방치한 후, JIS Z 0237에 준거하여, 실리콘 밀러 웨이퍼에 대하여 90°가 되도록 박리 속도 600㎜／분으로 시험편을 박리하여 점착력(에너지선 경화 전의 점착제층의 90° 박리 점착력)을 측정했다.
또한, 다른 시험편의 점착제층을 질량 2㎏의 롤러로 실리콘 밀러 웨이퍼에 첩부했다. 이 시험편의 점착제층에 대하여, 반도체 가공용 보호 시트의 기재면 측으로부터 자외선을 조도 220mW／㎠, 광량 380mJ／㎠의 조건으로 조사하여 점착제층을 경화시킨 후, JIS Z 0237에 준거하여, 실리콘 밀러 웨이퍼에 대하여 90°가 되도록 박리 속도 600㎜／분으로 시험편을 박리하여 점착력(에너지선 경화 후의 점착제층의 90° 박리 점착력)을 측정했다.
(반도체 가공용 보호 시트의 박리 대전압)
실시예 및 비교예에서 제작한 반도체 가공용 보호 시트를 실리콘 웨이퍼 표면에 첩부하여, 웨이퍼 마운터(제품명 「RAD-2700F／12」, LINTEC Corporation 제조)를 이용하여, 박리 속도 600㎜／분, 온도 40℃의 조건으로 반도체 가공용 보호 시트를 실리콘 웨이퍼로부터 박리하면서, Prostat 제조 박리 대전 측정기 PFM-711 A를 이용하여, 웨이퍼 표면 및 점착제층의 박리면 측으로부터 10㎜ 떨어진 장소에서 전압을 측정하고, 웨이퍼 측의 전압값을 박리 대전압값으로 했다. 본 실시예에서는, 박리 대전압이 500V 이하인 시료를 양호하다고 판단했다.
(크랙 발생률)
직경 12인치, 두께 775㎛의 실리콘 웨이퍼에, 실시예 및 비교예에서 제작한 반도체 가공용 보호 시트를, 백그라인딩용 테이프 라미네이터(LINTEC Corporation 제조, 장치명 「RAD-3510F／12」)를 이용하여 첩부했다. 레이저 소(DISCO CORPORATION 제조, 장치명 「DFL7361」)를 이용하여, 웨이퍼에 격자상(格子狀)의 개질 영역을 형성했다. 또, 격자 사이즈는 10㎜ × 10㎜로 했다.
그 다음에, 이면 연삭 장치(DISCO CORPORATION 제조, 장치명 「DGP8761」)를 이용하여, 두께 30㎛가 될 때까지 연삭(드라이 폴리싱을 포함함)을 행하여, 웨이퍼를 복수의 칩으로 개편화했다.
연삭 공정 후에 에너지선(자외선) 조사를 행하고, 반도체 가공용 보호 시트의 첩부면의 반대면에 다이싱 테이프(LINTEC Corporation 제조, Adwill D-175)를 첩부 후, 반도체 가공용 보호 시트를 박리했다. 그 후, 개편화된 칩을 디지털 현미경(제품명 「VHX-1000」, KEYENCE CORPORATION 제조)으로 관찰하고, 크랙이 발생한 칩을 세어, 크랙의 사이즈마다 이하의 기준으로 분류했다. 또, 크랙의 사이즈(㎛)는, 칩의 종 방향을 따른 크랙의 길이(㎛)와, 칩의 횡 방향을 따른 크랙의 길이(㎛)를 대비하여, 그 수치가 큰 쪽으로 했다.
(기준)
대 크랙: 크랙의 사이즈가 50㎛ 초과
중 크랙: 크랙의 사이즈가 20㎛ 이상 50㎛ 이하
소 크랙: 크랙의 사이즈가 20㎛ 미만
또한, 이하의 식에 기초하여, 크랙 발생률(％)을 산출했다. 크랙 발생률이 2.0％ 이하이며, 대 크랙의 개수가 0개, 중 크랙의 개수가 10개 이하, 소 크랙의 개수가 20개 이하인 경우를 「양호」, 그 이외의 경우를 「불량」이라고 평가했다.
크랙 발생률(％) ＝ (크랙이 발생한 칩 수／전체 칩 수) × 100
(실시예 1)
(1) 점착제층
(점착제층용 조성물의 조제)
부틸아크릴레이트(BA) 65질량부, 메틸메타크릴레이트(MMA) 20질량부, 및 2-히드록시에틸아크릴레이트(2HEA) 15질량부를 공중합하여 얻은 아크릴계 중합체에, 아크릴계 중합체의 전체 수산기 중 80몰％의 수산기에 부가하도록, 2-메타크릴로일옥시에틸이소시아네이트(MOI)를 반응시켜, 에너지선 경화성의 아크릴계 수지(Mw: 50만)를 얻었다. 이 에너지선 경화성의 아크릴계 수지 100질량부에, 에너지선 경화성 화합물인 다관능 우레탄아크릴레이트(상품명: 자광 UT-4332, Mitsubishi Chemical Corporation 제조) 6중량부, 이소시아네이트계 가교제(TOSOH CORPORATION 제조, 상품명: CORONATE L)를 고형분 기준으로 0.375질량부, 비스(2,4,6-트리메틸벤조일)페닐포스핀옥사이드로 이루어지는 광중합개시제 1중량부를 첨가하고, 용제로 희석함으로써 점착제층용 조성물의 도공액을 조제했다.
(점착제층의 형성)
박리 시트(LINTEC Corporation 제조, 상품명 「SP-PET381031」, 실리콘 박리 처리를 행한 폴리에틸렌테레프탈레이트(PET) 필름, 두께: 38㎛)의 박리 처리된 면 상에, 상기의 점착제 조성물의 용액을 도포하고, 건조시켜, 두께 20㎛의 점착제층을 갖는, 점착제층 부착 박리 시트를 제작했다.
(2) 대전 방지층 부착 기재의 제작
기재로서, 한쪽 면에 프라이머층(제1 프라이머층)이 마련된 두께 50㎛의 프라이머 부착 PET 필름(TOYOBO CO., LTD. 제조, 상품명 「PET50A-4100」)을 준비했다. 이 PET 필름의 영률은 2500㎫이었다.
PET 필름의 제1 프라이머층이 마련되어 있는 것과는 반대 측의 면 상에, 폴리티오펜계 도전성 폴리머(Nagase Chemtex Corporation 제조, Denatron P-400MP)를 도포하고 건조시켜, 두께 120㎚의 대전 방지층을 PET 필름 상에 형성했다.
(3) 완충층
(우레탄아크릴레이트계 올리고머(UA-1)의 합성)
폴리에스테르디올과, 이소포론디이소시아네이트를 반응시켜 얻어진 말단 이소시아네이트우레탄프리폴리머에, 2-히드록시에틸아크릴레이트를 반응시켜, 중량 평균 분자량(Mw) 5000의 2관능의 우레탄아크릴레이트계 올리고머(UA-1)를 얻었다.
(완충층 형성용 조성물의 조제)
에너지선 중합성 화합물로서, 상기에서 합성한 우레탄아크릴레이트계 올리고머(UA-1) 40질량부, 이소보르닐아크릴레이트(IBXA) 40질량부, 및 페닐히드록시프로필아크릴레이트(HPPA) 20질량부를 배합하고, 광중합개시제로서의 1-히드록시시클로헥실페닐케톤(IGM Resins사 제조, 제품명 「OMNIRAD184」) 2.0질량부, 및 프탈로시아닌계 안료 0.2질량부를 더 배합하여, 완충층 형성용 조성물을 조제했다.
(완충층의 형성)
박리 시트(LINTEC Corporation 제조, 상품명 「SP-PET381031」, 실리콘 박리 처리를 행한 폴리에틸렌테레프탈레이트(PET) 필름, 두께: 38㎛)의 박리 처리된 면 상에, 상기의 완충층 형성용 조성물을 도포하여 도포막을 형성했다. 그리고, 상기 도포막에 대하여, 자외선을 조사하여, 상기 도포막을 반경화시켜, 두께 50㎛의 완충층 형성막을 형성했다.
또, 상기의 자외선 조사는, 벨트 컨베이어식 자외선 조사 장치(제품명 「ECS-401GX」, EYE GRAPHICS CO., LTD. 제조) 및 고압 수은 램프(H04-L41 EYE GRAPHICS CO., LTD. 제조: H04-L41)를 사용하여, 램프 높이 150㎜, 램프 출력 3㎾(환산 출력 120mW／㎝), 광선 파장 365㎚의 조도 120mW／㎠, 조사량 100mJ／㎠의 조사 조건하에서 행했다.
형성한 완충층 형성막의 표면과, 대전 방지층 부착 기재의 제1 프라이머층을 첩합하고, 완충층 형성막 상의 박리 시트 측으로부터 다시 자외선을 조사하여, 상기 완충층 형성막을 완전히 경화시켜, 두께 50㎛의 완충층을 형성했다.
또, 상기의 자외선 조사는, 상술한 자외선 조사 장치 및 고압 수은 램프를 사용하여, 램프 높이 150㎜, 램프 출력 3㎾(환산 출력 120mW／㎝), 광선 파장 365㎚의 조도 160mW／㎠, 조사량 500mJ／㎠의 조사 조건하에서 행했다.
(4) 반도체 가공용 보호 시트의 제작
대전 방지층 상에, 점착제층 부착 박리 시트의 점착제층을 첩합함으로써, 기재의 한쪽 주면 상에 대전 방지층 및 점착제층이 이 순으로 형성되고, 기재의 다른쪽 주면 상에 완충층이 형성되어 있는 반도체 가공용 보호 시트를 제작했다.
(실시예 2)
대전 방지층의 두께를 150㎚로 하고, 점착제층의 두께를 5㎛로 한 것 이외에는 실시예 1과 같은 방법에 의해 반도체 가공용 보호 시트를 얻었다.
(실시예 3)
대전 방지층 두께를 80㎚로 하고, 점착제층 두께를 200㎛로 한 것 이외에는 실시예 1과 같은 방법에 의해 반도체 가공용 보호 시트를 얻었다.
(실시예 4)
이하의 점착제층용 조성물을 이용하여 점착제층을 형성한 것 이외에는 실시예 1과 같은 방법에 의해 반도체 가공용 보호 시트를 얻었다.
(점착제층용 조성물의 조제)
n-부틸아크릴레이트(BA) 89질량부, 메틸메타크릴레이트(MMA) 8질량부, 및 2-히드록시에틸아크릴레이트(2HEA) 3질량부를 공중합하여 아크릴계 중합체(Mw: 80만)를 얻었다.
상술한 아크릴계 중합체 100질량부에 대해, 가교제로서 톨릴렌디이소시아네이트계 가교제(TOSOH CORPORATION 제조, 제품명 「CORONATE L」) 1질량부(고형분), 에폭시계 가교제(1,3-비스(N,N-디글리시딜아미노메틸)시클로헥산) 2질량부(고형분)와, 에너지선 경화성 화합물(Mitsubishi Chemical Corporation 제조, 제품명 「자광 UV-3210EA」) 45질량부(고형분)와 광중합개시제(IGM Resins사 제조, 제품명 「OMNIRAD184」) 1질량부(고형분)를 혼합하고, 용제로 희석함으로써 점착제층용 조성물의 도공액을 얻었다.
(실시예 5)
이하의 점착제층용 조성물을 이용하여 점착제층을 5㎛의 두께로 형성하고, 대전 방지층의 두께를 25㎚로 한 것 이외에는, 실시예 1과 같은 방법에 의해 반도체 가공용 보호 시트를 얻었다.
(점착제층용 조성물의 조제)
부틸아크릴레이트(BA) 75질량부, 메틸메타크릴레이트(MMA) 20질량부, 및 2-히드록시에틸아크릴레이트(2HEA) 5질량부를 공중합하여 얻은 아크릴계 중합체에, 아크릴계 중합체의 전체 수산기 중 90몰％의 수산기에 부가하도록, 2-메타크릴로일옥시에틸이소시아네이트(MOI)를 반응시켜, 에너지선 경화성의 아크릴계 수지(Mw: 50만)를 얻었다.
이 에너지선 경화성의 아크릴계 수지 100질량부에, 이소시아네이트계 가교제(TOSOH CORPORATION 제조, 상품명: CORONATE L)를 고형분 기준으로 0.375질량부, 비스(2,4,6-트리메틸벤조일)페닐포스핀옥사이드로 이루어지는 광중합개시제 1중량부를 첨가하고, 용제로 희석함으로써 점착제층용 조성물의 도공액을 조제했다.
(실시예 6)
저밀도 폴리에틸렌(LDPE; Sumitomo Chemical Company, Limited 제조, Sumikasen L705)을, 소형 T 다이 압출기에 의해 압출 성형하여, 두께 100㎛의 LDPE 필름을 얻었다. 동(同) LDPE 필름의 한쪽 면에 코로나 처리를 실시하고, 코로나 처리면 상에 폴리티오펜계 도전성 폴리머(Nagase Chemtex Corporation 제조, Denatron P-400MP)를 도포하고 건조시켜, 두께 120㎚의 대전 방지층을 LDPE 필름 상에 형성하고, 대전 방지층 부착 기재를 얻었다.
이 기재의 대전 방지층 상에, 점착제층 부착 박리 시트의 점착제층을 첩합한 것 이외에는, 실시예 1과 같은 방법에 의해 반도체 가공용 보호 시트를 얻었다.
(비교예 1)
대전 방지층을 마련하지 않았던 것 이외에는 실시예 1과 같은 방법에 의해 반도체 가공용 보호 시트를 얻었다.
(비교예 2)
이하의 점착제층용 조성물을 이용하여 점착제층을 형성하고, 대전 방지층의 두께를 50㎚로 한 것 이외에는, 실시예 1과 같은 방법에 의해 반도체 가공용 보호 시트를 얻었다.
(점착제층용 조성물의 조제)
부틸아크릴레이트(BA) 65질량부, 메틸메타크릴레이트(MMA) 20질량부, 및 2-히드록시에틸아크릴레이트(2HEA) 15질량부를 공중합하여 얻은 아크릴계 중합체에, 아크릴계 중합체의 전체 수산기 중 90몰％의 수산기에 부가하도록, 2-메타크릴로일옥시에틸이소시아네이트(MOI)를 반응시켜, 에너지선 경화성의 아크릴계 수지(Mw: 50만)를 얻었다.
이 에너지선 경화성의 아크릴계 수지 100질량부에, 에너지선 경화성 화합물인 다관능 우레탄아크릴레이트(상품명: 자광 UT-4332, Mitsubishi Chemical Corporation 제조) 20중량부, 이소시아네이트계 가교제(TOSOH CORPORATION 제조, 상품명: CORONATE L)를 고형분 기준으로 0.375질량부, 비스(2,4,6-트리메틸벤조일)페닐포스핀옥사이드로 이루어지는 광중합개시제 1중량부를 첨가하고, 용제로 희석함으로써 점착제층용 조성물의 도공액을 조제했다.
(비교예 3)
이하의 점착제층용 조성물을 이용하여 점착제층을 형성한 것 이외에는, 실시예 1과 같은 방법에 의해 반도체 가공용 보호 시트를 얻었다.
(점착제층용 조성물의 조제)
부틸아크릴레이트(BA) 75질량부, 메틸메타크릴레이트(MMA) 20질량부, 및 2-히드록시에틸아크릴레이트(2HEA) 5질량부를 공중합하여 얻은 아크릴계 중합체에, 아크릴계 중합체의 전체 수산기 중 50몰％의 수산기에 부가하도록, 2-메타크릴로일옥시에틸이소시아네이트(MOI)를 반응시켜, 에너지선 경화성의 아크릴계 수지(Mw: 50만)를 얻었다.
이 에너지선 경화성의 아크릴계 수지 100질량부에, 이소시아네이트계 가교제(TOSOH CORPORATION 제조, 상품명: CORONATE L)를 고형분 기준으로 0.375질량부, 비스(2,4,6-트리메틸벤조일)페닐포스핀옥사이드로 이루어지는 광중합개시제 1중량부를 첨가하고, 용제로 희석함으로써 점착제층용 조성물의 도공액을 조제했다.
[표 1]
얻어진 시료(실시예 1 ∼ 6 및 비교예 1 ∼ 3)에 대하여, 상기의 측정 및 평가를 행했다. SR／T2는, 점착제층의 표면 저항률과 두께로부터 산출했다. 또한, 점착력비는, 에너지선 경화 전후의 점착제층의 90° 박리 점착력으로부터 산출했다. 결과를 표 1에 나타낸다.
표 1에서, 반도체 가공용 보호 시트의 점착제층의 표면 저항률이 상술한 범위 내이며, 또한 반도체 가공용 보호 시트에 대전 방지층이 포함되어 있는 경우에는, 반도체 가공용 보호 시트의 박리에 수반하는 대전압이 낮고, 또한 칩 시프트에 기인하는 크랙 발생률이 낮은 것을 확인할 수 있었다.
1: 반도체 가공용 보호 시트
10: 기재
20: 대전 방지층
30: 점착제층
40: 완충층
10: 기재
20: 대전 방지층
30: 점착제층
40: 완충층
Claims (7)
- 기재와, 대전 방지층과, 에너지선 경화성의 점착제층을 갖고,
에너지선 경화 후의 점착제층의 표면 저항률은 5.1 × 1012Ω／㎠ 이상 1.0 × 1015Ω／㎠ 이하인, 반도체 가공용 보호 시트. - 제1항에 있어서,
상기 표면 저항률을 SR[Ω／㎠], 상기 점착제층의 두께를 T[㎛]로 하면, SR／T2는, 8.0 × 109[Ω／㎠㎛2] 이상 5.0 × 1013[Ω／㎠㎛2] 이하인, 반도체 가공용 보호 시트. - 제1항 또는 제2항에 있어서,
에너지선 경화 후의 점착제층을 실리콘 웨이퍼로부터 박리 속도 600㎜／분으로 상기 점착제층과 상기 실리콘 웨이퍼가 이루는 각도가 90°가 되도록 박리했을 때의 점착력은 0.15N／25㎜ 미만인, 반도체 가공용 보호 시트. - 제1항 내지 제3항 중 어느 한 항에 있어서,
에너지선 경화 전의 점착제층을 실리콘 웨이퍼로부터 박리 속도 600㎜／분으로 상기 점착제층과 상기 실리콘 웨이퍼가 이루는 각도가 90°가 되도록 박리했을 때의 점착력에 대하여, 에너지선 경화 후의 점착제층을 실리콘 웨이퍼로부터 박리 속도 600㎜／분으로 상기 점착제층과 상기 실리콘 웨이퍼가 이루는 각도가 90°가 되도록 박리했을 때의 점착력의 비는, 4％ 이하인, 반도체 가공용 보호 시트. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 반도체 가공용 보호 시트는, 완충층을 더 갖는, 반도체 가공용 보호 시트. - 제1항 내지 제5항 중 어느 한 항에 있어서,
표면에 홈, 또는, 내부에 개질 영역이 형성된 웨이퍼의 이면을 연삭함으로써 웨이퍼를 칩으로 개편화하는 공정에서, 웨이퍼의 표면에 첩부되어 사용되는, 반도체 가공용 보호 시트. - 제1항 내지 제6항 중 어느 한 항에 기재된 반도체 가공용 보호 시트를, 웨이퍼의 표면에 첩부하는 공정과,
상기 웨이퍼의 표면 측으로부터 홈을 형성하는 공정, 또는, 상기 웨이퍼의 표면 혹은 이면으로부터 상기 웨이퍼 내부에 개질 영역을 형성하는 공정과,
상기 반도체 가공용 보호 시트가 표면에 첩부되며, 또한 상기 홈 또는 상기 개질 영역이 형성된 웨이퍼를, 이면 측으로부터 연삭하여, 상기 홈 또는 상기 개질 영역을 기점으로 하여, 복수의 칩으로 개편화시키는 공정과,
개편화된 칩으로부터, 상기 반도체 가공용 보호 시트를 박리하는 공정을 갖는, 반도체 장치의 제조 방법.
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