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KR102509322B1 - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

에어갭을 구비한 반도체장치 및 그 제조 방법 Download PDF

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KR102509322B1
KR102509322B1 KR1020170127595A KR20170127595A KR102509322B1 KR 102509322 B1 KR102509322 B1 KR 102509322B1 KR 1020170127595 A KR1020170127595 A KR 1020170127595A KR 20170127595 A KR20170127595 A KR 20170127595A KR 102509322 B1 KR102509322 B1 KR 102509322B1
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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 반도체기판 상부에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 사이에 라인형 오프닝을 형성하는 단계; 상기 라인형 오프닝의 양측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 비트라인구조물 사이를 채우는 라인형 플러그를 형성하는 단계; 상기 비트라인구조물과 교차하는 방향으로 상기 라인형 플러그를 부분적으로 식각하여 상기 희생스페이서를 노출시키는 복수의 플러그분리오프닝을 형성하는 단계; 상기 노출된 희생스페이서를 제거하여 복수의 에어갭을 형성하는 단계; 복수의 아일랜드형 플러그를 형성하기 위해 상기 플러그분리오프닝 아래의 잔류 라인형 플러그를 제거하는 단계; 및 이웃하는 상기 아일랜드형 플러그들을 분리시키기 위해 상기 플러그분리오프닝 내에 플러그분리층을 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 이웃하는 도전구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판 상부에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 사이에 라인형 오프닝을 형성하는 단계; 상기 라인형 오프닝의 양측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 비트라인구조물 사이를 채우는 라인형 플러그를 형성하는 단계; 상기 비트라인구조물과 교차하는 방향으로 상기 라인형 플러그를 부분적으로 식각하여 상기 희생스페이서를 노출시키는 복수의 플러그분리오프닝을 형성하는 단계; 상기 노출된 희생스페이서를 제거하여 복수의 에어갭을 형성하는 단계; 복수의 아일랜드형 플러그를 형성하기 위해 상기 플러그분리오프닝 아래의 잔류 라인형 플러그를 제거하는 단계; 및 이웃하는 상기 아일랜드형 플러그들을 분리시키기 위해 상기 플러그분리오프닝 내에 플러그분리층을 형성하는 단계를 포함할 수 있다. 상기 노출된 희생스페이서를 제거하는 단계에서, 상기 복수의 에어갭 각각은 상기 비트라인구조물의 양측벽에 평행하게 연장되는 라인 형상을 갖고 형성될 수 있다. 상기 플러그분리층을 형성하는 단계에서, 상기 복수의 에어갭은 상기 비트라인구조물과 아일랜드형 플러그 사이에 위치하는 고립 형상으로 변형되며, 상기 고립 형상의 에어갭들은 상기 플러그분리층에 의해 서로 분리될 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 반도체기판 상부에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 사이에 라인형 오프닝을 형성하는 단계; 상기 라인형 오프닝의 양측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 비트라인구조물 사이를 채우는 라인형 플러그를 형성하는 단계; 복수의 아일랜드형 플러그 및 복수의 플러그분리오프닝을 형성하기 위해, 상기 비트라인구조물과 교차하는 방향으로 상기 라인형 플러그를 식각하는 단계; 상기 플러그분리오프닝에 의해 노출된 희생스페이서를 제거하여 복수의 에어갭을 형성하는 단계; 및 이웃하는 상기 아일랜드형 플러그들을 분리시키기 위해 상기 플러그분리오프닝 내에 플러그분리층을 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치는 반도체기판 상부에 서로 이격되어 형성된 복수의 비트라인구조물; 상기 비트라인구조물 각각의 양측벽에 형성된 비트라인스페이서; 상기 복수의 비트라인구조물 사이에 형성되며 상기 반도체기판에 접촉된 복수의 아일랜드형 플러그; 상기 복수의 아일랜드형 플러그 사이에 형성된 플러그분리층; 및 각각의 상기 아일랜드형 플러그와 비트라인 스페이서 사이에 형성된 복수의 에어갭을 포함할 수 있다.
본 기술은, 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써, 기생캐패시턴스를 감소시킬 수 있다.
본 기술은, 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써, 기생캐패시턴스를 감소시킬 수 있다.
본 기술은 플러그분리 공정 이후에 에어갭을 형성하므로, 에어갭의 공정 불량을 방지할 수 있다. 또한, 플러그분리 공정 이후에 에어갭을 형성하므로, 에어갭의 캡핑 효율이 증가될뿐만 아니라, 에어갭의 두께를 증가시킬 수 있다.
본 기술은 라인형 플러그 형성 이후에 아일랜드형 플러그를 형성하므로, 아일랜드형 플러그와 활성영역 사이의 접촉저항을 개선할 수 있다.
본 기술은 아일랜드형 플러그의 헤드부가 넓은 표면적을 가지므로, 아일랜드형 플러그와 오믹콘택층의 접촉저항을 개선시킬 수 있다.
도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 2c는 도 1의 C-C'선에 따른 단면도이다.
도 3a는 도 2a의 D-D'선에 따른 평면도이다.
도 3b는 도 2a의 E-E'선에 따른 평면도이다.
도 3c는 도 2a의 F-F'선에 따른 평면도이다.
도 4a 내지 도 4q는 본 실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 평면도이다.
도 5a 내지 도 5q는 도 4a 내지 도 4q의 A-A', B-B', C-C'선에 따른 제조 방법을 도시한 단면도이다.
도 6은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다. 도 2c는 도 1의 C-C'선에 따른 단면도이다.
반도체장치(100)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(206)을 포함하는 셀트랜지스터, 비트라인(213) 및 메모리요소(230)를 포함할 수 있다.
반도체장치(100)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202) 및 활성영역(203)이 형성될 수 있다. 소자분리층(202)에 의해 복수의 활성영역(203)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(204)가 형성될 수 있다. 게이트트렌치(204)의 표면 상에 게이트절연층(205)이 형성된다. 게이트절연층(205) 상에 게이트트렌치(204)를 부분적으로 채우는 매립워드라인(206)이 형성될 수 있다. 매립워드라인(206) 상에 게이트캡핑층(207)이 형성될 수 있다. 매립워드라인(206)의 상단표면은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(206)은 저저항 금속물질일 수 있다. 매립워드라인(206)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(206)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다.
기판(201)에 제1 및 제2불순물영역(208, 209)이 형성될 수 있다. 제1 및 제2불수물(208, 209)은 게이트트렌치(204)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(208, 209)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(208, 209)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립워드라인(206), 제1 및 제2불순물영역(208, 209)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(206)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(210)가 형성될 수 있다. 비트라인콘택플러그(210)는 제1불순물영역(208)에 접속될 수 있다. 비트라인콘택플러그(210)는 비트라인콘택홀(211) 내에 위치할 수 있다. 비트라인콘택홀(211)은 하드마스크층(212)에 형성될 수 있다. 하드마스크층(212)은 기판(201) 상에 형성될 수 있다. 비트라인콘택홀(211)은 제1불순물영역(208)을 노출시킬 수 있다. 비트라인콘택플러그(210)의 하부면은 기판(201)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(210)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(210)의 일부는 비트라인콘택홀(211)의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(210) 상에 비트라인(213)이 형성될 수 있다. 비트라인(213) 상에 비트라인하드마스크(214)가 형성될 수 있다. 비트라인콘택플러그(210), 비트라인(213) 및 비트라인하드마스크(214)의 적층구조물은 비트라인구조물(BL)이라고 지칭할 수 있다. 비트라인(213)은 매립워드라인(206)과 교차하는 방향으로 연장된 라인 형상을 가질 수 있다. 비트라인(213)의 일부는 비트라인콘택플러그(210)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(213)과 비트라인콘택플러그(210)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(213)은 비트라인콘택플러그(210)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(213)은 금속물질을 포함할 수 있다. 비트라인하드마스크(214)는 절연물질을 포함할 수 있다.
비트라인구조물(BL)의 측벽에 비트라인스페이서(215)가 형성될 수 있다. 비트라인스페이서(215)의 바텀부는 비트라인콘택플러그(210) 양측벽에 형성되도록 연장될 수 있다. 비트라인스페이서(215)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
비트라인스페이서(215)의 측벽에 복수의 에어갭(216)이 형성될 수 있다.
이웃하는 비트라인구조물(BL) 사이에 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 스토리지노드콘택홀(217)에 형성될 수 있다. 스토리지노드콘택홀(217)은 고종횡비를 가질 수 있다. 스토리지노드콘택플러그(SNC)는 제2불순물영역(209)에 접속될 수 있다. 스토리지노드콘택플러그(SNC)는 아일랜드형 플러그(218)와 상부 플러그(220)를 포함할 수 있다. 스토리지노드콘택플러그(SNC)는 아일랜드형 플러그(218)와 상부 플러그(220) 사이의 오믹콘택층(219)을 더 포함할 수 있다. 오믹콘택층(219)은 금속실리사이드를 포함할 수 있다. 상부 플러그(220)는 금속물질을 포함할 수 있다.
비트라인구조물(BL)과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(SNC) 사이에 플러그분리층(221)이 형성될 수 있다. 플러그분리층(221)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(212)과 함께 스토리지노드콘택홀(217)을 제공할 수 있다. 플러그분리층(221)에 의해 에어갭(216)은 고립된 형상일 수 있다. 도 1을 참조하면, 에어갭(216)은 비트라인구조물(BL)의 양측벽을 따라 복수개가 형성될 수 있다. 에어갭(216) 사이에 플러그분리층(221)이 위치하므로, 이웃하는 에어갭(216)은 불연속될 수 있다. 도 2a를 참조하면, 에어갭(216)은 비트라인콘택플러그(210)과 아일랜드형 플러그(218) 사이에 위치할 수 있다. 에어갭(216)은 비트라인(213)과 아일랜드형 플러그(218) 사이에 위치하도록 수직방향으로 연장될 수 있다.
상부 플러그(220)는 서라운딩 스페이서(222)에 의해 에워쌓일 수 있다. 서라운딩 스페이서(222)는 실리콘질화물을 포함할 수 있다.
상부 플러그(220) 상에 메모리요소(230)가 형성될 수 있다. 메모리요소(230)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다.
도 3a 내지 도 3c는 아일랜드형 플러그의 상세도이다. 도 3a는 도 2a의 D-D'선에 따른 평면도이다. 도 3b는 도 2a의 E-E'선에 따른 평면도이다. 도 3c는 도 2a의 F-F'선에 따른 평면도이다.
도 2a 및 도 3a 내지 도 3c를 참조하면, 아일랜드형 플러그(218)는 바텀부(218L), 중간부(218M) 및 헤드부(218H)가 적층된 형상일 수 있다. 중간부(218M)와 헤드부(218H)의 적층은 'T자' 형상일 수 있다. 아일랜드형 플러그(218)의 헤드부(218H)는 중간부(218M)보다 상대적으로 넓은 표면적을 가질 수 있다. 중간부(218M)는 에어갭(216)에 이웃할 수 있고, 헤드부(218H)는 에어갭(216)의 상부를 커버링할 수 있다. 아일랜드형 플러그(218)의 바텀부(218L)는 비트라인콘택플러그(210)에 이웃할 수 있다. 아일랜드형 플러그(218)의 중간부(218M)는 비트라인(213)에 이웃할 수 있다. 아일랜드형 플러그(218)의 헤드부(218H)는 비트라인하드마스크(214)에 이웃할 수 있다. 아일랜드형 플러그(218)의 중간부(218M)와 비트라인(213) 사이에 에어갭(216)이 위치할 수 있다. 에어갭(216)은 아일랜드형 플러그(218)의 바텀부(218L)와 비트라인콘택플러그(210) 사이에 위치하도록 연장될 수 있다. 아일랜드형 플러그(218)의 헤드부(218H)와 비트라인하드마스크(214) 사이에는 에어갭(216)이 위치하지 않을 수 있다. 아일랜드형 플러그(218)의 중간부(218M)와 비트라인하드마스크(214) 사이에 에어갭(216)이 위치할 수 있다.
Y 방향으로 볼 때, 이웃하는 에어갭(216)은 고립된 형상일 수 있다. 에어갭(216)은 플러그분리층(221)에 의해 서로 분리될 수 있다(도 3b 참조).
도 4a 내지 도 5q는 본 실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다. DRAM에서는 메모리셀이 형성되는 셀영역 이외에, 일반적으로 메모리셀로의 데이터의 입출력을 제어하는 주변회로영역이 배치될 수 있다. 셀영역과 주변회로영역에 복수의 요소들이 형성될 때, 일부 요소들은 동시에(concurrently), 즉 머지(merge)되어 형성될 수 있다. 도 4a 내지 도 4q는 본 실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 평면도이다. 도 5a 내지 도 5q는 도 4a 내지 도 4q의 A-A', B-B', C-C'선에 따른 제조 방법을 도시한 단면도이다.
도 4a 및 도 5a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 활성영역(13)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
다음으로, 기판(11) 내에 매립워드라인구조물이 형성될 수 있다. 매립워드라인구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 매립워드라인(17), 매립워드라인(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립워드라인구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS를 포함할 수 있다. 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(15)의 깊이는 후속 매립워드라인전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 다른 실시예에서, 게이트트렌치(15)의 바텀 모서리는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(15)의 바텀부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다.
도시하지 않았으나, 소자분리층(12)의 일부를 리세스시켜 게이트트렌치(15) 아래의 활성영역을 돌출시킬 수 있다. 예를 들어, 도 1의 B-B' 방향으로, 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(15) 아래에 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 매립워드라인(17)이 형성될 수 있다. 매립워드라인(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립워드라인(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립워드라인(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 매립워드라인(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립워드라인(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 매립워드라인(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립워드라인(17)이라고 지칭할 수 있다.
다음으로, 매립워드라인(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 매립워드라인(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 CMP 공정이 수행될 수 있다.
게이트캡핑층(18) 형성 이후에, 제1불순물영역(19)과 제2불순물영역(20)이 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 동일 도전형의 불순물로 도핑될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1불순물영역(19)은 제2불순물영역(20)보다 더 깊을 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 소스/드레인영역이라고 지칭될 수 있다. 제1불순물영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있다. 제2불순물영역(20)은 스토리지노드콘택플러그가 접속될 영역일 수 있다.
매립워드라인(17), 제1불순물영역(19) 및 제2불순물영역(20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.
도 4b 및 도 5b에 도시된 바와 같이, 제1콘택홀(21)이 형성될 수 있다. 제1콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(14)을 식각할 수 있다. 제1콘택홀(21)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 제1콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 제1콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 제1콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1콘택홀(21)에 의해 제1불순물영역(19)이 노출된다. 제1콘택홀(21)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(21)을 형성하기 위한 식각 공정에서 제1불순물영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 제1콘택홀(21) 아래의 게이트캡핑층(18), 제1불순물영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 제1콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다. 제1콘택홀(21)이 확장됨에 따라, 제1불순물영역(19)의 표면이 리세스될 수 있고, 제1불순물영역(19)의 표면은 활성영역(13)의 표면보다 낮은 레벨이 될 수 있다.
도 4c 및 도 5c에 도시된 바와 같이, 예비 플러그(22A)가 형성된다. 예비 플러그(22A)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(22A)는 SEG SiP을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(22A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(22A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(22A)는 제1콘택홀(21)을 채울 수 있다. 예비 플러그(22A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
도 4d 및 도 5d에 도시된 바와 같이, 비트라인도전층(23A)과 비트라인하드마스크층(24A)이 적층될 수 있다. 예비 플러그(22A) 및 하드마스크층(14) 상에 비트라인도전층(23A)과 비트라인하드마스크층(24A)을 순차적으로 적층할 수 있다. 비트라인도전층(23A)은 금속함유물질을 포함한다. 비트라인도전층(23A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인도전층(23A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 비트라인도전층(23A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 비트라인하드마스크층(24A)은 비트라인도전층(23A) 및 예비 플러그(22A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 비트라인하드마스크층(24A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크층(24A)은 실리콘질화물로 형성된다.
비트라인하드마스크층(24A) 상에 비트라인마스크층(25)이 형성될 수 있다. 비트라인마스크층(25)은 감광막패턴을 포함할 수 있다. 비트라인마스크층(25)은 SPT(Spacer Patterning Technology), DPT(Double patterning Technology)와 같은 패터닝방법에 의해 형성될 수 있다. 탑뷰로 볼 때, 비트라인마스크층(25)은 어느 한 방향으로 연장되는 라인 형상일 수 있다.
도 4e 및 도 5e에 도시된 바와 같이, 비트라인(23)과 비트라인콘택플러그(22)가 형성된다. 비트라인(23)과 비트라인콘택플러그(22)는 동시에 형성될 수 있다. 비트라인(23)과 비트라인콘택플러그(22)는 비트라인마스크층(25)을 이용한 식각공정에 의해 형성될 수 있다.
비트라인마스크층(25)를 식각장벽으로 하여 비트라인하드마스크층(24A) 및 비트라인도전층(23A)을 식각한다. 이에 따라, 비트라인(23) 및 비트라인하드마스크(24)를 포함하는 비트라인구조물이 형성될 수 있다. 비트라인(23)은 비트라인도전층(23A)의 식각에 의해 형성될 수 있다. 비트라인하드마스크(24)는 비트라인하드마스크층(24A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(23)과 동일한 선폭으로, 예비 플러그(22A)를 식각할 수 있다. 이에 따라 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19) 상에 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19)과 비트라인(23)을 상호 접속시킬 수 있다. 비트라인콘택플러그(22)는 제1콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)의 선폭은 제1콘택홀(21)의 직경보다 작다. 따라서, 비트라인콘택플러그(22) 주변에 갭(G)이 형성될 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22)가 형성되므로써 제1콘택홀(21) 내에 갭(G)이 형성된다. 이는 비트라인콘택플러그(22)가 제1콘택홀(21)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(G)은 비트라인콘택플러그(22)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(22)의 양측벽에 독립적으로 형성된다. 결국, 제1콘택홀(21) 내에는 하나의 비트라인콘택플러그(22)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(22)에 의해 분리된다. 갭(G)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 즉, 갭(G)의 저면은 제1불순물영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수 있다.
비트라인콘택플러그(22), 비트라인(23) 및 비트라인하드마스크(24)의 순서로 적층된 구조물은, 비트라인구조물이라고 지칭될 수 있다. 탑뷰로 볼 때, 비트라인구조물은 라인 형상의 패턴구조물일 수 있다.
비트라인마스크층(25)이 제거될 수 있다.
도 4f 및 도 5f에 도시된 바와 같이, 비트라인스페이서층(26A)이 형성될 수 있다. 비트라인스페이서층(26A)은 비트라인콘택플러그(22)의 양측벽 및 비트라인(23)의 양측벽을 커버링할 수 있다. 비트라인스페이서층(26A)은 비트라인하드마스크층(24)의 상부면을 커버링할 수도 있다. 비트라인스페이서층(26A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
다음으로, 비트라인스페이서층(26A) 상에 희생스페이서층(27A)이 형성될 수 있다. 희생스페이서층(27A)은 비트라인스페이서층(26A)에 대해 식각선택비를 갖는 물질일 수 있다. 희생스페이서층(27A)은 금속질화물을 포함할 수 있다. 이하, 실시예에서, 희생스페이서층(27A)은 티타늄질화물을 포함할 수 있다. 희생스페이서층(27A)의 일부는 비트라인스페이서층(26) 상에서 갭(도 5e의 'G')을 채울 수 있다.
이하, 도 4g 내지 도 4q에 대해서는, 설명의 편의를 위해 비트라인(23)을 포함한 하부의 구조물에 대한 도면부호를 생략하기로 한다.
도 4g 및 도 5g에 도시된 바와 같이, 희생스페이서(27)가 형성될 수 있다. 희생스페이서(27)를 형성하기 위해, 희생스페이서층(27A)의 에치백 공정이 수행될 수 있다. 희생스페이서(27)를 형성한 후에, 비트라인스페이서(26)가 형성될 수 있다. 비트라인스페이서(26)를 형성하기 위해, 비트라인스페이서층(26A)이 에치백될 수 있다. 비트라인하드마스크(24)의 상부면 및 하드마스크층(14)의 상부면으로부터 비트라인스페이서층(26A)이 선택적으로 제거될 수 있다. 비트라인스페이서(27)는 비트라인(23)의 양측벽을 따라 평행하게 연장되는 라인 형상일 수 있다. 비트라인스페이서(26)의 하단부는 비트라인콘택플러그(22)의 양측벽을 커버링할 수 있다.
위와 같이, 희생스페이서(27)가 형성된 이후에, 이웃하는 비트라인(23) 사이에 라인형 오프닝(28L)이 정의될 수 있다. 라인형 오프닝(28L)은 비트라인(23)에 평행할 수 있다. 라인형 오프닝(28L)의 저면에는 하드마스크층(14)이 노출될 수 있다.
희생스페이서(27)의 최상부면은 비트라인하드마스크(24)의 상면보다 낮은 레벨일 수 있다. 희생스페이서(27)의 최상부면은 비트라인(23)의 최상부면과 동일 레벨이거 더 높은 레벨일 수 있다. 희생스페이서층(27)의 바텀부는 비트라인스페이서층(26) 상에서 갭(도 4e의 'G')을 채울 수 있다.
도 4h 및 도 5h에 도시된 바와 같이, 희생스페이서(27)에 자기정렬되도록 하부물질들을 식각한다. 이에 따라, 라인형 오프닝(28L) 아래에 리세스(28)가 형성될 수 있다. 리세스(28)를 형성하기 위해, 비트라인스페이서(26)의 하단부, 소자분리층(12), 게이트캡핑층(18) 및 제2불순물영역(20)이 일정 깊이 식각될 수 있다. 리세스(28)는 기판(11) 내부로 확장될 수 있다. 리세스(28)의 바닥면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다. 리세스(28)의 바닥면은 비트라인콘택플러그(22)의 바닥면보다 높은 레벨일 수 있다.
리세스(28)는 라인형 오프닝(28L)과 동일하게, 어느 한 방향으로 연장되는 라인 형상일 수 있다. 탑뷰로 볼 때, 리세스(28)에 의해, 이웃하는 활성영역(13)의 제2불순물영역(20)들이 동시에 노출될 수 있다. 또한, 리세스(28)에 의해 활성영역(13) 사이의 소자분리층(12)도 노출될 수 있다.
도 4i 및 도 5i에 도시된 바와 같이, 라인형 플러그(29L)가 형성될 수 있다. 라인형 플러그(29L)는 라인형 오프닝(28L) 및 리세스(28)를 채울 수 있다. 라인형 플러그(29L)는 이웃하는 비트라인(23) 사이에 형성될 수 있다. 라인형 플러그(29L)와 비트라인(23) 사이에 비트라인스페이서(26) 및 희생스페이서(27)가 위치할 수 있다. 비트라인하드마스크(24)와 라인형 플러그(29L) 사이에는 비트라인스페이서(26)가 위치할 수 있다. 비트라인콘택플러그(22)와 라인형 플러그(29L) 사이에는 비트라인스페이서(26)와 희생스페이서(27)가 위치할 수 있다.
라인형 플러그(29L)의 상부 표면과 비트라인하드마스크(24)의 상부 표면은 동일 레벨일 수 있다.
라인형 플러그(29L)를 형성하기 위해, 라인형 오프닝(28L)을 채우도록 폴리실리콘층을 증착한 후, 폴리실리콘을 에치백할 수 있다. 라인형 플러그(29L)는 라인 형상을 가질 수 있다. 라인형 플러그(29L)는 라인형상의 폴리실리콘패턴일 수 있다. 라인형 플러그(29L)는 비트라인(23)에 평행할 수 있다. 라인형 플러그(29L)는 이웃하는 활성영역(13)의 제2불순물영역(20)들을 동시에 연결시킬 수 있다.
라인형 플러그(29L)의 바텀부는 활성영역(13)과 접촉할 수 있다. 예컨대, 라인형 플러그(29L)의 바텀부는 제2불순물영역(20)과 접속될 수 있다.
도 4j 및 도 5j에 도시된 바와 같이, 마스크층(30)이 형성될 수 있다. 마스크층(30)은 라인형 플러그(29L) 상에 형성될 수 있다. 마스크층(30)은 포토레지스트패턴을 포함할 수 있다. 다른 실시예에서, 마스크층(30)은 라인형 플러그(29L)에 대해 식각선택비를 갖는 물질일 수 있다. 예컨대, 마스크층(30)은 실리콘산화물일 수 있다.
마스크층(30)은 라인형 플러그(29L)와 교차하는 방향으로 연장될 수 있다. 마스크층(30)은 라인 앤 스페이스 형상의 패턴일 수 있다. 마스크층(30)에 의해 라인형 플러그(29L)의 상부 표면이 부분적으로 노출될 수 있다. 또한, 마스크층(30)에 의해 비트라인하드마스크(24)의 일부가 노출될 수도 있다.
도 4k 및 도 5k에 도시된 바와 같이, 플러그 부분 분리 공정이 수행될 수 있다. 예컨대, 라인형 플러그(29L)가 식각될 수 있다. 예를 들어, 마스크층(30)을 식각장벽으로 하여 라인형 플러그(29L)를 식각한다. 이에 따라, 이웃하는 비트라인 구조물(BL) 사이에 복수의 필라형 플러그(pillar type plug, 29P)가 형성될 수 있다. 복수의 필라형 플러그(29P) 사이에는 예비 플러그분리오프닝(31')이 형성될 수 있다. 예비 플러그분리오프닝(31')은 비트라인구조물의 양측벽에도 형성될 수 있다. 복수의 필라형 플러그(29P) 아래에는 라인형 플러그가 잔류할 수 있다. 잔류 라인형 플러그를 '라인형 플러그 바디(29PL)'라고 약칭한다. 라인형 플러그 바디(29PL)는 이웃하는 활성영역(13)의 제2불순물영역(20)들과 공통으로 접촉되는 라인 형상일 수 있다.
도 4l 및 도 5l에 도시된 바와 같이, 희생스페이서(27)가 제거될 수 있다. 희생스페이서(27)는 습식딥아웃 공정에 의해 제거될 수 있다. 예컨대, 예비 플러그분리오프닝(31')을 통해 케미컬을 흘려주어 희생스페이서(27)를 제거할 수 있다. 예비 플러그분리오프닝(31')의 폭이 크므로, 즉, 케미컬의 유출입 경로가 넓고 짧으므로 희생스페이서(27)를 용이하게 제거할 수 있다.
희생스페이서(27)가 제거됨에 따라, 라인형 에어갭(32')이 형성될 수 있다. 라인형 에어갭(32')은 비트라인스페이서(26)를 사이에 두고 필라형 플러그(29P)와 비트라인(23) 사이에 위치할 수 있다. 아울러, 라인형 에어갭(32')은 비트라인스페이서(26)를 사이에 두고 라인형 플러그 바디(29PL)와 비트라인콘택플러그(22) 사이에 형성될 수 있다. 필라형 플러그(29P)와 비트라인하드마스크(24) 사이에는 라인형 에어갭(32')이 위치하지 않을 수 있다. 필라형 플러그(29P)와 비트라인하드마스크(24) 사이에는 비트라인스페이서(26)가 위치할 수 있다.
라인형 에어갭(32')은 비트라인(23)의 양측벽을 따라 평행하는 라인 형상일 수 있다. 라인형 에어갭(32')은 비트라인콘택플러그(22) 양측에 위치하도록 연장될 수 있다. 이와 같이, 초기 에어갭(Initial air-gap), 즉 라인형 에어갭(32')은 희생스페이서(27)가 제거된 공간에 형성될 수 있다.
도 4m 및 도 5m에 도시된 바와 같이, 플러그 컷팅(Plug cutting) 공정이 수행될 수 있다. 예컨대, 예비 플러그분리오프닝(31') 아래의 라인형 플러그 바디(29PL)가 컷팅될 수 있다. 플러그 컷팅 공정은 플러그 풀리(fully) 분리 공정이라고 지칭될 수 있다. 라인형 플러그 바디(29PL)는 마스크층(30)을 이용한 식각공정에 의해 커팅될 수 있다. 라인형 플러그 바디(29PL)가 컷팅됨에 따라 예비 플러그분리오프닝(31')이 확장될 수 있다. 즉, 확장된 예비 플러그분리오프닝(31')은 제2불순물영역(20)을 노출시키는 '플러그분리오프닝(31)'이 될 수 있다. 라인형 플러그 바디(29PL)를 컷팅하므로써, 도전성 레시듀(conductive residue)를 제거할 수 있다. 이에 따라, 도전성 레시듀에 의한 브릿지를 방지할 수 있다. 또한, 플러그 컷팅 공정에 의해, 습식딥아웃공정 이후 잔류하는 케미컬을 제거할 수 있다.
라인형 플러그 바디(29PL)를 컷팅하므로써, C-C' 방향에서 볼 때, 이웃하는 비트라인구조물 사이에는 복수의 아일랜드형 플러그(island type plug, 29I)가 형성될 수 있다. 아일랜드형 플러그(29I)와 비트라인(23) 사이에는 라인형 에어갭(32')이 위치할 수 있다. 아일랜드형 플러그(29I)는 수직하게 배치된 바텀부(29B), 중간부(29M) 및 헤드부(29H)를 포함할 수 있다. 바텀부(29B)는 라인형 플러그 바디(29PL)의 컷팅에 의해 형성될 수 있다. 중간부(29M) 및 헤드부(29H)는 필라형 플러그(도 5L의 29P)로부터 정의될 수 있다. 중간부(29M)와 헤드부(29H)는 'T자' 형상일 수 있다. 아일랜드형 플러그(29I)의 헤드부(29H)는 중간부(29M)보다 상대적으로 넓은 표면적을 가질 수 있다. 중간부(29M)는 라인형 에어갭(32')에 수평방향으로 이웃할 수 있고, 헤드부(29H)는 라인형 에어갭(32')의 상부를 커버링할 수 있다. 아일랜드형 플러그(29I)의 바텀부(29B)는 비트라인콘택플러그(22)에 이웃할 수 있다. 아일랜드형 플러그(29I)의 중간부(29M)는 비트라인(23)에 이웃할 수 있다. 아일랜드형 플러그(29I)의 헤드부(29H)는 비트라인하드마스크(24)에 이웃할 수 있다. 아일랜드형 플러그(29I)의 중간부(29M)와 비트라인(23) 사이에 라인형 에어갭(32')이 위치할 수 있다. 라인형 에어갭(32')은 아일랜드형 플러그(29I)의 바텀부(29B)와 비트라인콘택플러그(22) 사이에 위치하도록 연장될 수 있다. 아일랜드형 플러그(29I)의 헤드부(29H)와 비트라인하드마스크(24) 사이에는 라인형 에어갭(32')이 위치하지 않을 수 있다.
상술한 일련의 공정에 따르면, 아일랜드형 플러그(29I)와 라인형 에어갭(32')을 형성하기 위해, 플러그 부분 분리 공정, 습식딥아웃 공정, 플러그 컷팅 공정을 순차적으로 진행하고 있다.
다른 실시예에서, 아일랜드형 플러그(29I) 및 플러그분리오프닝(31)을 동시에 형성한 후에 라인형 에어갭(32')을 형성할 수도 있다. 즉, 플러그 분리 공정시 라인형 플러그(29L)를 모두 식각하여 아일랜드형 플러그(29I)를 형성할 수 있다. 이후, 희생스페이서(27)를 제거하여 라인형 에어갭(32')을 형성할 수 있다. 이 경우, 플러그 컷팅 공정은 생략될 수 있다.
도 4n 및 도 5n에 도시된 바와 같이, 플러그분리오프닝(31) 내에 플러그분리층(33)이 형성될 수 있다. 플러그분리층(33)을 형성하기 위해, 플러그분리오프닝(31)을 채우도록 질화물을 증착한 후 평탄화할 수 있다. C-C' 방향에서 볼 때, 플러그분리층(33)은 아일랜드형 플러그(29I) 사이에 위치할 수 있다. 플러그분리층(33) 형성을 위한 평탄화 공정시, 마스크층(30)이 제거될 수 있다. 플러그분리층(33)의 상면은 비트라인하드마스크(24)의 상면 및 아일랜드형 플러그(29I)의 상면과 동일 레벨일 수 있다.
플러그분리층(33)을 형성하기 이전의 라인형 에어갭(32')은 라인 형상이나, 플러그분리층(33)을 형성한 이후의 라인형 에어갭(32')은 고립된 형상(Isolated type)을 가질 수 있다. 이는 플러그분리층(33)이 라인 에어갭(32')의 일부를 채우기 때문이다. 결국, 플러그분리층(33)에 의해, 라인형 에어갭(32')은 에어갭(32)으로 변형될 수 있다. 플러그분리층(33)과 비트라인스페이서(26) 사이에는 에어갭(32)이 위치하지 않을 수 있다.
아일랜드형 플러그(29I)와 비트라인(23) 사이에는 에어갭(32)이 위치할 수 있다. 아일랜드형 플러그(29I)의 헤드부(29H)는 에어갭(32)의 상부를 커버링할 수 있다. 아일랜드형 플러그(29I)의 중간부(29M)와 비트라인(23) 사이에 에어갭(32)이 위치할 수 있다. 에어갭(32)은 아일랜드형 플러그(29I)의 바텀부(29B)와 비트라인콘택플러그(22) 사이에 위치하도록 연장될 수 있다. 아일랜드형 플러그(29I)의 헤드부(29H)와 비트라인하드마스크(24) 사이에는 에어갭(32)이 위치하지 않을 수 있다.
아일랜드형 플러그(29I)와 비트라인(23) 사이에 에어갭(32)이 형성됨에 따라, 아일랜드형 플러그(29I)와 비트라인(23) 사이의 기생캐패시턴스를 감소시킬 수 있다. 아울러, 아일랜드형 플러그(29I)와 비트라인콘택플러그(22) 사이에 에어갭(32)이 형성됨에 따라, 아일랜드형 플러그(29I)와 비트라인콘택플러그(22) 사이의 기생캐패시턴스를 감소시킬 수 있다.
도 4o 및 도 5o에 도시된 바와 같이, 아일랜드형 플러그(29I)의 헤드부(29H)를 일정 깊이 리세스시킬 수 있다. 이에 따라, 아일랜드형 플러그(29I)는 도면부호 '29H''와 같이 높이가 낮아진 헤드부(29H')를 포함할 수 있다. 아일랜드형 플러그(29I)의 헤드부(29H') 표면은 비트라인하드마스크(24)의 상부 표면보다 낮은 레벨일 수 있다. 아일랜드형 플러그(29I) 상부에는 플러그리세스부(29R)가 형성될 수 있다.플러그리세스부(29R)는 에어갭(32)을 노출시키지 않을 수 있다.
도 4p 및 도 5p에 도시된 바와 같이, 서라운딩 스페이서(34)가 형성될 수 있다. 서라운딩 스페이서(34)를 형성하기 위해, 플러그리세스부(29R)를 포함한 전면에 절연물질을 컨포멀하게 증착한 후 에치백할 수 있다. 이에 따라, 아일랜드형 플러그(29I)의 헤드부(29H') 표면이 노출될 수 있고, 서라운딩 스페이서(34)는 플러그리세스부(29R)의 측벽을 에워싸는 형상이 될 수 있다. 서라운딩 스페이서(34)는 질화물을 포함할 수 있다. 서라운딩스페이서(34)는 비트라인스페이서(26)와 접촉할 수 있다. 서라운딩스페이서(34)는 플러그분리층(33)과 접촉할 수 있다.
다음으로, 아일랜드형 플러그(29I)의 헤드부(29H') 표면에 오믹콘택층(35)이 형성될 수 있다. 오믹콘택층(35)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(35)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행된다. 이에 따라, 실리사이드화금속층과 아일랜드형 플러그(29I)가 접하는 계면에서 실리사이드화반응(Silicidation)이 발생하여, 금속실리사이드층(Metal silicide layer)이 형성된다. 오믹콘택층(35)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 오믹콘택층(35)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다.
오믹콘택층(35)으로서 CoSi2 상(phase)의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
아일랜드형 플러그(29I)의 헤드부(29H')가 넓은 표면적을 가지므로, 아일랜드형 플러그(29I)와 오믹콘택층(35) 사이의 접촉 저항을 개선할 수 있다.
도 4q 및 도 5q에 도시된 바와 같이, 오믹콘택층(35) 상에 상부플러그(36)가 형성된다. 상부플러그(36)를 형성하기 위해 금속물질(미도시)의 갭필 및 평탄화가 수행될 수 있다. 상부플러그(36)는 오믹콘택층(35) 상에서 플러그리세스부(도 5p의 29R)를 채우면서 형성된다. 상부플러그(36)는 금속함유층을 포함할 수 있다. 상부플러그(36)는 텅스텐을 함유하는 물질을 포함할 수 있다. 상부플러그(36)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다.
위와 같이, 아일랜드형 플러그(29I), 오믹콘택층(35) 및 상부 플러그(36)가 적층된 구조물은 '스토리지노드콘택플러그(SNC)'라고 약칭한다. 아일랜드형 플러그(29I)가 폴리실리콘을 포함하고, 오믹콘택층(35) 및 상부 플러그(36)가 금속물질을 포함하므로, 스토리지노드콘택플러그는 하이브리드플러그(Hybrid plug) 또는 세미메탈플러그(Semi-metal plug)라고 지칭될 수 있다.
도시하지 않았으나, 상부플러그(36) 상에 메모리요소가 형성될 수 있다(도 2a의 230 참조).
상술한 실시예에 따르면, 아일랜드형 플러그(29I)와 비트라인(23) 사이에 에어갭(32)을 형성함과 동시에 아일랜드형 플러그(29I)와 비트라인콘택플러그(22) 사이에 에어갭(32)을 형성하므로써 기생캐패시턴스를 감소시킨다. 기생캐패시턴스가 감소하므로 센싱마진(Sensing margin)을 개선시킬 수 있다.
또한, 라인형 에어갭(32')을 형성하기 위한 딥아웃 공정 이후에 플러그컷팅공정을 수행하므로, 딥아웃공정시 사용된 케미컬이 잔류하지 않는다. 즉, 딥아웃공정 이후 잔류 케미컬은 플러그 컷팅 공정시 제거될 수 있다.
또한, 플러그분리 공정 이후에 에어갭(32)을 형성하므로, 에어갭(32)의 공정 불량을 방지할 수 있다. 예컨대, 비트라인스페이서(26)의 손실, 에어갭(32) 내부로 이물질이 재유입되는 것을 방지할 수 있다.
또한, 플러그분리 공정 이후에 에어갭(32)을 형성하므로, 에어갭(32)의 캡핑 효율이 증가될뿐만 아니라, 에어갭(32)의 두께를 증가시킬 수 있다.
또한, 라인형 플러그(29L) 형성 이후에 아일랜드형 플러그(29I)를 형성하므로, 아일랜드형 플러그(29I)와 활성영역(13) 사이의 접촉저항을 개선할 수 있다.
또한, 아일랜드형 플러그(29I)의 헤드부(29H)가 넓은 표면적을 가지므로, 아일랜드형 플러그(29I)와 오믹콘택층(35)의 접촉저항을 개선시킬 수 있다.
도 6은 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 6을 참조하면, 에어갭(31)은 비트라인(23)의 측벽에 평행하게 연장되는 라인 형상일 수 있다. 예컨대, 에어갭(31)은 Y 방향으로 연장될 수 있다. 비트라인(23)과 아일랜드형 플러그의 중간부(29M) 사이에 위치하는 라인 형상일 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 소자분리층
203 : 활성영역 204 : 게이트트렌치
205 : 게이트절연층 206 : 매립워드라인
207 : 게이트캡핑층 208, 209 : 제1,2불순물영역
210 : 비트라인콘택플러그 211 : 제1콘택홀
212 : 하드마스크층 213 : 비트라인
214 : 비트라인하드마스크 215 : 비트라인스페이서
216 : 에어갭 217 : 스토리지노드콘택홀
218 : 아일랜드형 플러그 219 : 오믹콘택층
220 : 금속플러그 221 : 플러그분리층
222 : 서라운딩 스페이서 230 : 메모리요소

Claims (28)

  1. 반도체기판 상부에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 사이에 라인형 오프닝을 형성하는 단계;
    상기 라인형 오프닝의 양측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 비트라인구조물 사이를 채우는 라인형 플러그를 형성하는 단계;
    상기 비트라인구조물과 교차하는 방향으로 상기 라인형 플러그를 부분적으로 식각하여 상기 희생스페이서를 노출시키는 복수의 플러그분리오프닝을 형성하는 단계;
    상기 노출된 희생스페이서를 제거하여 복수의 에어갭을 형성하는 단계;
    복수의 아일랜드형 플러그를 형성하기 위해 상기 플러그분리오프닝 아래의 잔류 라인형 플러그를 제거하는 단계; 및
    이웃하는 상기 아일랜드형 플러그들을 분리시키기 위해 상기 플러그분리오프닝 내에 플러그분리층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 노출된 희생스페이서를 제거하는 단계에서, 상기 복수의 에어갭 각각은 상기 비트라인구조물의 양측벽에 평행하게 연장되는 라인 형상을 갖고 형성되는 반도체장치 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 플러그분리층을 형성하는 단계에서, 상기 복수의 에어갭은 상기 비트라인구조물과 아일랜드형 플러그 사이에 위치하는 고립 형상으로 변형되며, 상기 고립 형상의 에어갭들은 상기 플러그분리층에 의해 서로 분리되는 반도체장치 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 플러그분리층을 형성하는 단계 이후에,
    플러그리세스부를 형성하기 위해 상기 아일랜드형 플러그의 상부를 리세스시키는 단계;
    상기 플러그리세스부의 측벽에 서라운딩 스페이서를 형성하는 단계;
    상기 리세스된 아일랜드형 플러그 표면에 오믹콘택층을 형성하는 단계; 및
    상기 오믹콘택층 상에 상기 플러그리세스부를 채우는 금속 플러그를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 플러그분리오프닝을 형성하는 단계는,
    상기 복수의 비트라인구조물 및 라인형 플러그 상에 상기 비트라인구조물 및 라인형 플러그에 교차하는 방향으로 연장되는 복수의 마스크층을 형성하는 단계; 및
    상기 마스크층 및 비트라인구조물을 식각장벽으로 하여 상기 라인형 플러그를 식각하되, 상기 희생스페이서가 노출되는 깊이로 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 희생스페이서는, 상기 라인형 플러그에 대해 식각선택비를 갖는 물질을 포함하는 반도체장치 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 희생스페이서는, 티타늄질화물을 포함하는 반도체장치 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 라인형 플러그를 형성하는 단계는,
    상기 라인형 오프닝을 채우도록 상기 비트라인구조물 상에 폴리실리콘층을 형성하는 단계; 및
    상기 비트라인구조물의 상부 표면과 동일 레벨이 노출되도록 상기 폴리실리콘층을 분리시키는 단계
    를 포함하는 반도체장치 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 비트라인구조물을 형성하는 단계는,
    상기 기판 상부에 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여 비트라인콘택홀을 형성하는 단계;
    상기 비트라인콘택홀을 채우는 예비 플러그를 형성하는 단계;
    상기 예비 플러그 및 층간절연층 상에 도전층과 하드마스크층을 순차적으로 형성하는 단계;
    비트라인콘택플러그, 비트라인 및 비트라인하드마스크층의 순서로 적층되는 상기 복수의 비트라인구조물을 형성하기 위해, 상기 하드마스크층, 도전층 및 예비 플러그를 순차적으로 식각하는 단계; 및
    상기 비트라인, 비트라인콘택플러그, 비트라인 및 비트라인하드마스크층의 양측벽에 비트라인스페이서를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 에어갭은 상기 비트라인과 아일랜드형 플러그 사이에 형성되며, 상기 아일랜드형 플러그와 비트라인콘택플러그 사이에 위치하도록 수직하게 연장되는 반도체장치 제조 방법.
  11. 반도체기판 상부에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 사이에 라인형 오프닝을 형성하는 단계;
    상기 라인형 오프닝의 양측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 비트라인구조물 사이를 채우는 라인형 플러그를 형성하는 단계;
    복수의 아일랜드형 플러그 및 복수의 플러그분리오프닝을 형성하기 위해, 상기 비트라인구조물과 교차하는 방향으로 상기 라인형 플러그를 식각하는 단계;
    상기 플러그분리오프닝에 의해 노출된 희생스페이서를 제거하여 복수의 에어갭을 형성하는 단계; 및
    이웃하는 상기 아일랜드형 플러그들을 분리시키기 위해 상기 플러그분리오프닝 내에 플러그분리층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 노출된 희생스페이서를 제거하는 단계에서, 상기 복수의 에어갭 각각은 상기 비트라인구조물의 양측벽에 평행하게 연장되는 라인 형상을 갖고 형성되는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 플러그분리층을 형성하는 단계에서, 상기 복수의 에어갭 각각은 상기 비트라인구조물과 아일랜드형 플러그 사이에 위치하는 고립형상으로 변형되며, 이웃하는 상기 고립형상의 에어갭들은 상기 플러그분리층에 의해 서로 분리되는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 플러그분리층을 형성하는 단계 이후에,
    플러그리세스부를 형성하기 위해 상기 아일랜드형 플러그의 상부를 리세스시키는 단계;
    상기 플러그리세스부의 측벽에 서라운딩 스페이서를 형성하는 단계;
    상기 리세스된 아일랜드형 플러그 표면에 오믹콘택층을 형성하는 단계; 및
    상기 오믹콘택층 상에 상기 플러그리세스부를 채우는 금속 플러그를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 복수의 아일랜드형 플러그 및 복수의 플러그분리오프닝을 형성하는 단계는,
    상기 복수의 비트라인구조물 및 라인형 플러그 상에 상기 비트라인구조물 및 라인형 플러그에 교차하는 방향으로 연장되는 복수의 마스크층을 형성하는 단계; 및
    상기 마스크층 및 비트라인구조물을 식각장벽으로 하여 상기 라인형 플러그를 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 희생스페이서는, 상기 라인형 플러그에 대해 식각선택비를 갖는 물질을 포함하는 반도체장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 희생스페이서는, 티타늄질화물을 포함하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 라인형 플러그를 형성하는 단계는,
    상기 라인형 오프닝을 채우도록 상기 비트라인구조물 상에 폴리실리콘층을 형성하는 단계; 및
    상기 비트라인구조물의 상부 표면과 동일 레벨이 노출되도록 상기 폴리실리콘층을 분리시키는 단계
    를 포함하는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 복수의 비트라인구조물을 형성하는 단계는,
    상기 기판 상부에 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여 비트라인콘택홀을 형성하는 단계;
    상기 비트라인콘택홀을 채우는 예비 플러그를 형성하는 단계;
    상기 예비 플러그 및 층간절연층 상에 도전층과 하드마스크층을 순차적으로 형성하는 단계;
    비트라인콘택플러그, 비트라인 및 비트라인하드마스크층의 순서로 적층되는 상기 복수의 비트라인구조물을 형성하기 위해, 상기 하드마스크층, 도전층 및 예비 플러그를 순차적으로 식각하는 단계; 및
    상기 비트라인, 비트라인콘택플러그, 비트라인 및 비트라인하드마스크층의 양측벽에 비트라인스페이서를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 에어갭은 상기 비트라인과 아일랜드형 플러그 사이에 형성되며, 상기 아일랜드형 플러그와 비트라인콘택플러그 사이에 위치하도록 수직하게 연장되는 반도체장치 제조 방법.
  21. 반도체기판 상부에 서로 이격되어 형성된 복수의 비트라인구조물;
    상기 비트라인구조물 각각의 양측벽에 형성된 비트라인스페이서;
    상기 복수의 비트라인구조물 사이에 형성되며 상기 반도체기판에 접촉된 복수의 아일랜드형 플러그;
    상기 복수의 아일랜드형 플러그 사이에 형성된 플러그분리층; 및
    각각의 상기 아일랜드형 플러그와 비트라인 스페이서 사이에 형성된 복수의 에어갭을 포함하되,
    각각의 상기 아일랜드형 플러그는 각각의 상기 에어갭의 상부를 직접 캡핑하는 헤드부를 포함하며, 상기 헤드부의 상면은 상기 비트라인구조물의 상면보다 낮은 레벨에 위치하고, 상기 헤드부와 상기 비트라인구조물 사이에는 상기 에어갭이 위치하지 않는
    반도체장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 복수의 에어갭은 상기 비트라인구조물과 아일랜드형 플러그 사이에 위치하는 고립 형상을 갖는 반도체장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 비트라인구조물은,
    상기 반도체기판 상의 비트라인콘택플러그,
    상기 비트라인콘택플러그 상의 비트라인; 및
    상기 비트라인 상의 비트라인하드마스크층
    을 포함하는 반도체장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 에어갭은 상기 비트라인과 아일랜드형 플러그 사이에 형성되며, 상기 비트라인콘택플러그와 아일랜드형 플러그 사이에 위치하도록 연장되는 반도체장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 아일랜드형 플러그는,
    상기 에어갭을 사이에 두고 상기 비트라인콘택플러그에 이웃하는 바텀부;
    상기 바텀부 상에 위치하며, 상기 에어갭을 사이에 두고 상기 비트라인에 이웃하는 중간부; 및
    상기 중간부 상에 위치하며 상기 에어갭의 상부를 캡핑하면서 상기 비트라인스페이서에 접촉되는 상기 헤드부를 포함하는 반도체장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 아일랜드형 플러그는, 폴리실리콘층을 포함하는 반도체장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 아일랜드형 플러그 상에 형성되며, 상기 아일랜드형 플러그의 상면이 상기 비트라인구조물의 상면보다 낮은 레벨에 위치하도록 하는 플러그리세스부;
    상기 플러그리세스부의 측벽을 에워싸는 서라운딩 스페이서;
    상기 아일랜드형 플러그의 표면에 형성된 오믹콘택층; 및
    상기 오믹콘택층 상에 형성되며, 상기 플러그리세스부를 채우는 금속플러그
    를 더 포함하는 반도체장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 반도체기판에 복수의 활성영역을 정의하도록 형성된 소자분리층;
    상기 활성영역과 소자분리층을 가로지르는 게이트트렌치;
    상기 게이트트렌치 내에 형성된 매립워드라인
    을 더 포함하는 반도체장치.
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