Nothing Special   »   [go: up one dir, main page]

KR20230004882A - 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램 - Google Patents

반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램 Download PDF

Info

Publication number
KR20230004882A
KR20230004882A KR1020227042861A KR20227042861A KR20230004882A KR 20230004882 A KR20230004882 A KR 20230004882A KR 1020227042861 A KR1020227042861 A KR 1020227042861A KR 20227042861 A KR20227042861 A KR 20227042861A KR 20230004882 A KR20230004882 A KR 20230004882A
Authority
KR
South Korea
Prior art keywords
film
pressure
processing chamber
etching
gas
Prior art date
Application number
KR1020227042861A
Other languages
English (en)
Inventor
겐스케 하가
아츠시 모리야
나오하루 나카이소
다카히로 미야쿠라
Original Assignee
가부시키가이샤 코쿠사이 엘렉트릭
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 코쿠사이 엘렉트릭 filed Critical 가부시키가이샤 코쿠사이 엘렉트릭
Publication of KR20230004882A publication Critical patent/KR20230004882A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0236—Pretreatment of the material to be coated by cleaning or etching by etching with a reactive gas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

표면에 막이 형성된 기판을 처리실 내에 수용한 상태에서, 처리실 내의 압력을 상승시키면서, 처리실 내에 에칭 가스를 공급하는 공정과, 처리실 내에의 에칭 가스의 공급을 정지한 상태에서, 처리실 내를 배기함으로써, 처리실 내의 압력을 강하시키는 공정을 포함하는 사이클을 소정 횟수 행함으로써, 기판의 표면에 형성된 막의 일부를 에칭한다.

Description

반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램{SEMICONDUCTOR DEVICE MANUFACTURING METHOD, SUBSTRATE PROCESSING DEVICE, AND PROGRAM}
본 발명은, 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램에 관한 것이다.
반도체 장치의 제조 공정의 일 공정으로서, 에칭 가스를 사용하여, 기판의 표면에 형성된 막의 일부를 에칭하는 공정이 행하여지는 경우가 있다(예를 들어 특허문헌 1, 2 참조).
일본 특허 공개 제2003-218036호 공보 일본 특허 공개 제2003-218037호 공보
본 발명의 목적은, 기판의 표면에 형성된 막을 에칭할 때, 기판면 내에서의 에칭 처리의 균일성을 향상시키는 것이 가능한 기술을 제공하는 데 있다.
본 발명의 일 형태에 의하면,
표면에 막이 형성된 기판을 처리실 내에 수용한 상태에서, 상기 처리실 내의 압력을 상승시키면서, 상기 처리실 내에 에칭 가스를 공급하는 공정과,
상기 처리실 내에의 상기 에칭 가스의 공급을 정지한 상태에서, 상기 처리실 내를 배기함으로써, 상기 처리실 내의 압력을 강하시키는 공정
을 포함하는 사이클을 소정 횟수 행함으로써, 상기 기판의 표면에 형성된 막의 일부를 에칭하는 기술이 제공된다.
본 발명에 따르면, 기판의 표면에 형성된 막을 에칭할 때, 기판면 내에서의 에칭 처리의 균일성을 향상시키는 것이 가능하게 된다.
도 1은 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 종형 처리로의 개략 구성도이며, 처리로 부분을 종단면도로 나타내는 도면이다.
도 2는 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 종형 처리로의 개략 구성도이며, 처리로 부분을 도 1의 A-A선 단면도로 나타내는 도면이다.
도 3은 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 컨트롤러의 개략 구성도이며, 컨트롤러의 제어계를 블록도로 나타내는 도면이다.
도 4는 본 발명의 일 실시 형태의 기판 처리 시퀀스를 나타내는 흐름도이다.
도 5는 도 4에서의 제1 수소 퍼지 스텝 및 에칭 스텝에서의 가스 공급 시퀀스 등을 발췌해서 나타내는 도면이다.
도 6의 (a)는 제1 Si막을 형성하기 전의 웨이퍼의 표면 구조를, (b)는 제1 Si막을 형성한 후의 웨이퍼의 표면 구조를, (c)는 제1 Si막의 일부를 에칭한 후의 웨이퍼의 표면 구조를, (d)는 일부가 에칭된 제1 Si막 상에 제2 Si막을 형성한 후의 웨이퍼의 표면 구조를 나타내는 단면 확대도이다.
도 7의 (a)는 웨이퍼면 내에서의 Si막의 에칭양의 균일성의 평가 결과(실시예 1)를 도시하는 도면이며, (b)는 웨이퍼면 내에서의 Si막의 에칭양의 균일성의 평가 결과(실시예 2)를 도시하는 도면이며, (c)는 웨이퍼면 내에서의 Si막의 에칭양의 균일성의 평가 결과(비교예)를 도시하는 도면이다.
<본 발명의 일 실시 형태>
이하, 본 발명의 일 실시 형태에 대해서, 도 1 내지 도 5, 도 6(a) 내지 도 6(d)를 사용해서 설명한다.
(1) 기판 처리 장치의 구성
도 1에 도시한 바와 같이, 처리로(202)는 가열 기구(온도 조정부)로서의 히터(207)를 갖는다. 히터(207)는 원통 형상이며, 보유 지지판에 지지됨으로써 수직으로 설치되어 있다. 히터(207)는, 가스를 열로 활성화(여기)시키는 활성화 기구(여기부)로서도 기능한다.
히터(207)의 내측에는, 히터(207)와 동심원상으로 반응관(203)이 배치되어 있다. 반응관(203)은, 예를 들어 석영(SiO2) 또는 탄화실리콘(SiC) 등의 내열성 재료에 의해 구성되고, 상단이 폐색되고 하단이 개구된 원통 형상으로 형성되어 있다. 반응관(203)의 통 중공부에는, 처리실(201)이 형성된다. 처리실(201)은, 기판으로서의 웨이퍼(200)를 수용 가능하게 구성되어 있다.
처리실(201) 내에는, 노즐(249a, 249b)이, 반응관(203)의 하부 측벽을 관통하도록 마련되어 있다. 노즐(249a, 249b)에는, 가스 공급관(232a, 232b)이 각각 접속되어 있다.
가스 공급관(232a, 232b)에는, 가스류의 상류측부터 순서대로 유량 제어기(유량 제어부)인 매스 플로우 컨트롤러(MFC)(241a, 241b) 및 개폐 밸브인 밸브(243a, 243b)가 각각 마련되어 있다. 가스 공급관(232a, 232b)의 밸브(243a, 243b)보다도 하류측에는, 가스 공급관(232c, 232d)이 각각 접속되어 있다. 가스 공급관(232c, 232d)에는, 가스류의 상류측부터 순서대로 MFC(241c, 241d) 및 밸브(243c, 243d)가 각각 마련되어 있다.
도 2에 도시한 바와 같이, 노즐(249a, 249b)은, 반응관(203)의 내벽과 웨이퍼(200)의 사이에서의 평면으로 보아 원환형 공간에, 반응관(203)의 내벽의 하부로부터 상부를 따라, 웨이퍼(200)의 적재 방향 상방을 향해서 상승되도록 각각 마련되어 있다. 즉, 노즐(249a, 249b)은, 웨이퍼(200)가 배열되는 웨이퍼 배열 영역의 측방의, 웨이퍼 배열 영역을 수평하게 둘러싸는 영역에, 웨이퍼 배열 영역을 따르도록 각각 마련되어 있다. 노즐(249a, 249b)의 측면에는, 가스를 공급하는 가스 공급 구멍(250a, 250b)이 각각 마련되어 있다. 가스 공급 구멍(250a, 250b)은, 반응관(203)의 중심을 향하도록 각각 개구되어 있어, 웨이퍼(200)를 향해서 가스를 공급하는 것이 가능하게 되어 있다. 가스 공급 구멍(250a, 250b)은, 반응관(203)의 하부로부터 상부에 걸쳐 복수 마련되어 있다.
가스 공급관(232a)으로부터는, 원료 가스로서, 예를 들어 실리콘(Si) 함유 가스가, MFC(241a), 밸브(243a), 노즐(249a)을 통해서 처리실(201) 내에 공급된다. Si 함유 가스로서는, 예를 들어 모노실란(SiH4, 약칭: MS) 가스 등의 수소화규소 가스를 사용할 수 있다.
가스 공급관(232a)으로부터는, 에칭 가스가, MFC(241a), 밸브(243a), 노즐(249a)을 통해서 처리실(201) 내에 공급된다. 에칭 가스로서는, 예를 들어 할로겐 원자 및 할로겐 원자 이외의 원자를 포함하는 가스인 염화수소(HCl) 가스를 사용할 수 있다.
가스 공급관(232b)으로부터는, 도펀트 가스가, MFC(241b), 밸브(243b), 노즐(249b)을 통해서 처리실(201) 내에 공급된다. 도펀트 가스로서는, 예를 들어 도펀트(불순물)로서의 인(P)을 포함하는 포스핀(PH3, 약칭: PH) 가스를 사용할 수 있다.
가스 공급관(232c, 232d)으로부터는, 수소(H) 함유 가스로서의 수소(H2) 가스, 불활성 가스로서의 질소(N2) 가스가, 각각 MFC(241c, 241d), 밸브(243c, 243d), 가스 공급관(232a, 232b), 노즐(249a, 249b)을 통해서 처리실(201) 내에 공급된다.
주로, 가스 공급관(232a), MFC(241a), 밸브(243a)에 의해, 원료 가스 공급계, 에칭 가스 공급계가 각각 구성된다. 주로, 가스 공급관(232b), MFC(241b), 밸브(243b)에 의해, 도펀트 가스 공급계가 구성된다. 주로, 가스 공급관(232c, 232d), MFC(241c, 241d), 밸브(243c, 243d)에 의해, H 함유 가스 공급계, 불활성 가스 공급계가 각각 구성된다.
상술한 각종 공급계 중 어느 것, 혹은 모든 공급계는, 밸브(243a 내지 243d)나 MFC(241a 내지 241d) 등이 집적되어 이루어지는 집적형 공급 시스템(248)으로서 구성되어 있어도 된다. 집적형 공급 시스템(248)은, 가스 공급관(232a 내지 232d) 각각에 대하여 접속되어, 가스 공급관(232a 내지 232d) 내에의 각종 가스의 공급 동작, 즉, 밸브(243a 내지 243d)의 개폐 동작이나 MFC(241a 내지 241d)에 의한 유량 조정 동작 등이, 후술하는 컨트롤러(121)에 의해 제어되도록 구성되어 있다. 집적형 공급 시스템(248)은, 일체형, 혹은 분할형의 집적 유닛으로서 구성되어 있고, 가스 공급관(232a 내지 232d) 등에 대하여 집적 유닛 단위로 착탈을 행할 수 있어, 집적형 공급 시스템(248)의 메인터넌스, 교환, 증설 등을, 집적 유닛 단위로 행하는 것이 가능하게 구성되어 있다.
반응관(203)의 측벽 하방에는, 처리실(201) 내의 분위기를 배기하는 배기관(231)이 접속되어 있다. 배기관(231)에는, 처리실(201) 내의 압력을 검출하는 압력 검출기(압력 검출부)로서의 압력 센서(245) 및 압력 조정기(압력 조정부)로서의 APC(Auto Pressure Controller) 밸브(244)를 거쳐서, 진공 배기 장치로서의 진공 펌프(246)가 접속되어 있다. APC 밸브(244)는, 진공 펌프(246)를 작동시킨 상태에서 밸브를 개폐함으로써, 처리실(201) 내의 진공 배기 및 진공 배기 정지를 행할 수 있고, 또한, 진공 펌프(246)를 작동시킨 상태에서, 압력 센서(245)에 의해 검출된 압력 정보에 기초하여 밸브 개방도를 조절함으로써, 처리실(201) 내의 압력을 조정할 수 있도록 구성되어 있다. 주로, 배기관(231), 압력 센서(245), APC 밸브(244)에 의해 배기계가 구성된다. 진공 펌프(246)를 배기계에 포함해서 생각해도 된다.
반응관(203)의 하방에는, 반응관(203)의 하단 개구를 기밀하게 폐색 가능한 노구 덮개로서의 시일 캡(219)이 마련되어 있다. 시일 캡(219)은, 예를 들어 SUS 등의 금속 재료에 의해 구성되고, 원반 형상으로 형성되어 있다. 시일 캡(219)의 상면에는, 반응관(203)의 하단과 맞닿는 시일 부재로서의 O링(220)이 마련되어 있다. 시일 캡(219)의 하방에는, 후술하는 보트(217)를 회전시키는 회전 기구(267)가 설치되어 있다. 회전 기구(267)의 회전축(255)은, 시일 캡(219)을 관통해서 보트(217)에 접속되어 있다. 회전 기구(267)는, 보트(217)를 회전시킴으로써 웨이퍼(200)를 회전시키도록 구성되어 있다. 시일 캡(219)은, 반응관(203)의 외부에 설치된 승강 기구로서의 보트 엘리베이터(115)에 의해 수직 방향으로 승강되도록 구성되어 있다. 보트 엘리베이터(115)는, 시일 캡(219)을 승강시킴으로써, 웨이퍼(200)를 처리실(201) 내외로 반입 및 반출(반송)하는 반송 장치(반송 기구)로서 구성되어 있다.
기판 지지구로서의 보트(217)는, 복수매, 예를 들어 25 내지 200매의 웨이퍼(200)를, 수평 자세로 또한 서로 중심을 맞춘 상태에서 수직 방향으로 정렬시켜 다단으로 지지하도록, 즉, 간격을 두고 배열시키도록 구성되어 있다. 보트(217)는, 예를 들어 석영이나 SiC 등의 내열성 재료에 의해 구성된다. 보트(217)의 하부에는, 예를 들어 석영이나 SiC 등의 내열성 재료에 의해 구성되는 단열판(218)이 수평 자세로 다단으로 지지되어 있다.
반응관(203) 내에는, 온도 검출기로서의 온도 센서(263)가 설치되어 있다. 온도 센서(263)에 의해 검출된 온도 정보에 기초하여 히터(207)에의 통전 상태를 조정함으로써, 처리실(201) 내의 온도가 원하는 온도 분포로 된다. 온도 센서(263)는, 반응관(203)의 내벽을 따라 마련되어 있다.
도 3에 도시한 바와 같이, 제어부(제어 수단)인 컨트롤러(121)는, CPU(Central Processing Unit)(121a), RAM(Random Access Memory)(121b), 기억 장치(121c), I/O 포트(121d)를 구비한 컴퓨터로서 구성되어 있다. RAM(121b), 기억 장치(121c), I/O 포트(121d)는, 내부 버스(121e)를 통해서, CPU(121a)와 데이터 교환 가능하게 구성되어 있다. 컨트롤러(121)에는, 예를 들어 터치 패널 등으로서 구성된 입출력 장치(122)가 접속되어 있다.
기억 장치(121c)는, 예를 들어 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성되어 있다. 기억 장치(121c) 내에는, 기판 처리 장치의 동작을 제어하는 제어 프로그램이나, 후술하는 기판 처리의 수순이나 조건 등이 기재된 프로세스 레시피 등이, 판독 가능하게 저장되어 있다. 프로세스 레시피는, 후술하는 기판 처리 공정에서의 각 수순을 컨트롤러(121)에 실행시켜, 소정의 결과를 얻을 수 있도록 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로세스 레시피나 제어 프로그램 등을 총칭하여, 간단히 프로그램이라고도 한다. 또한, 프로세스 레시피를, 간단히 레시피라고도 한다. 본 명세서에서 프로그램이라는 말을 사용한 경우는, 레시피 단체만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는 그들 양쪽을 포함하는 경우가 있다. RAM(121b)은, CPU(121a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 보유되는 메모리 영역(워크 에어리어)으로서 구성되어 있다.
I/O 포트(121d)는, 상술한 MFC(241a 내지 241d), 밸브(243a 내지 243d), 압력 센서(245), APC 밸브(244), 진공 펌프(246), 히터(207), 온도 센서(263), 회전 기구(267), 보트 엘리베이터(115) 등에 접속되어 있다.
CPU(121a)는, 기억 장치(121c)로부터 제어 프로그램을 판독해서 실행함과 함께, 입출력 장치(122)로부터의 조작 커맨드의 입력 등에 따라서 기억 장치(121c)로부터 레시피를 판독하도록 구성되어 있다. CPU(121a)는, 판독한 레시피의 내용을 따르도록, MFC(241a 내지 241d)에 의한 각종 가스의 유량 조정 동작, 밸브(243a 내지 243d)의 개폐 동작, APC 밸브(244)의 개폐 동작 및 압력 센서(245)에 기초하는 APC 밸브(244)에 의한 압력 조정 동작, 진공 펌프(246)의 기동 및 정지, 온도 센서(263)에 기초하는 히터(207)의 온도 조정 동작, 회전 기구(267)에 의한 보트(217)의 회전 및 회전 속도 조절 동작, 보트 엘리베이터(115)에 의한 보트(217)의 승강 동작 등을 제어하도록 구성되어 있다.
컨트롤러(121)는, 외부 기억 장치(예를 들어, HDD 등의 자기 디스크, CD 등의 광 디스크, MO 등의 광자기 디스크, USB 메모리 등의 반도체 메모리)(123)에 저장된 상술한 프로그램을, 컴퓨터에 인스톨함으로써 구성할 수 있다. 기억 장치(121c)나 외부 기억 장치(123)는, 컴퓨터 판독 가능한 기록 매체로서 구성되어 있다. 이하, 이들을 총칭하여, 간단히 기록 매체라고도 한다. 본 명세서에서 기록 매체라는 말을 사용한 경우는, 기억 장치(121c) 단체만을 포함하는 경우, 외부 기억 장치(123) 단체만을 포함하는 경우, 또는 그들 양쪽을 포함하는 경우가 있다. 또한, 컴퓨터에의 프로그램의 제공은, 외부 기억 장치(123)를 사용하지 않고, 인터넷이나 전용 회선 등의 통신 수단을 사용해서 행해도 된다.
(2) 기판 처리 공정
상술한 기판 처리 장치를 사용하여, 반도체 장치의 제조 공정의 일 공정으로서, 기판으로서의 웨이퍼(200) 상에 실리콘막(Si막)을 형성하는 시퀀스 예에 대해서, 주로 도 4, 도 5, 도 6(a) 내지 도 6(d)를 사용해서 설명한다. 이하의 설명에서, 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(121)에 의해 제어된다.
본 실시 형태의 기판 처리 시퀀스에서는,
웨이퍼(200)의 표면에 형성된 오목부 내를 매립하도록 제1막(제1 Si막)을 형성하는 스텝과,
웨이퍼(200)의 표면에 형성된 제1 Si막의 일부를 에칭하는 스텝과,
일부가 에칭된 제1 Si막 상에, 또한 제2막(제2 Si막)을 형성하는 스텝
을 행함으로써, 오목부 내를 제1 Si막 및 제2 Si막으로 매립한다.
또한, 제1 Si막의 일부를 에칭하는 스텝에서는,
표면에 제1 Si막이 형성된 웨이퍼(200)를 처리실(201) 내에 수용한 상태에서, 처리실(201) 내의 압력을 상승시키면서, 처리실(201) 내에 에칭 가스로서 HCl 가스를 공급하는 스텝과,
처리실(201) 내에의 HCl 가스의 공급을 정지한 상태에서, 처리실(201) 내를 배기함으로써, 처리실(201) 내의 압력을 강하시키는 스텝
을 포함하는 사이클을 소정 횟수 행한다.
본 명세서에서 「웨이퍼」라는 말을 사용한 경우는, 웨이퍼 그 자체를 의미하는 경우나, 웨이퍼와 그 표면에 형성된 소정의 층이나 막의 적층체를 의미하는 경우가 있다. 본 명세서에서 「웨이퍼의 표면」이라는 말을 사용한 경우는, 웨이퍼 그 자체의 표면을 의미하는 경우나, 웨이퍼 상에 형성된 소정의 층 등의 표면을 의미하는 경우가 있다. 본 명세서에서 「웨이퍼 상에 소정의 층을 형성한다」라고 기재한 경우는, 웨이퍼 그 자체의 표면 상에 소정의 층을 직접 형성하는 것을 의미하는 경우나, 웨이퍼 상에 형성되어 있는 층 등의 위에 소정의 층을 형성하는 것을 의미하는 경우가 있다. 본 명세서에서 「기판」이라는 말을 사용한 경우도, 「웨이퍼」라는 말을 사용한 경우와 동의이다.
(웨이퍼 차지 및 보트 로드)
복수매의 웨이퍼(200)가 보트(217)에 장전(웨이퍼 차지)된다. 그 후, 도 1에 도시한 바와 같이, 복수매의 웨이퍼(200)를 지지한 보트(217)는, 보트 엘리베이터(115)에 의해 들어 올려져서 처리실(201) 내에 반입(보트 로드)된다. 이 상태에서, 시일 캡(219)은, O링(220)을 통하여 반응관(203)의 하단을 시일한 상태가 된다.
웨이퍼(200)로서는, 예를 들어 단결정 Si에 의해 구성된 Si 기판, 혹은 표면에 단결정 Si막이 형성된 기판을 사용할 수 있다. 도 6(a)에 도시하는 바와 같이, 웨이퍼(200)의 표면에는 오목부가 마련되어 있다. 오목부의 저부는 단결정 Si에 의해 구성되어 있고, 오목부의 측부 및 상부는 실리콘 산화막(SiO막)이나 실리콘 질화막(SiN막)이나 실리콘 산탄질화막(SiOCN막) 등의 절연막(200a)에 의해 구성되어 있다. 웨이퍼(200)의 표면은, 단결정 Si와 절연막(200a)이 각각 노출된 상태로 되어 있다.
(압력 조정 및 온도 조정)
처리실(201) 내, 즉, 웨이퍼(200)가 존재하는 공간이 원하는 압력(진공도)으로 되도록, 진공 펌프(246)에 의해 처리실(201) 내가 진공 배기(감압 배기)된다. 이때, 처리실(201) 내의 압력은 압력 센서(245)로 측정되고, 이 측정된 압력 정보에 기초하여 APC 밸브(244)가 피드백 제어된다. 또한, 처리실(201) 내의 웨이퍼(200)가 원하는 온도로 되도록, 히터(207)에 의해 가열된다. 이때, 처리실(201) 내가 원하는 온도 분포로 되도록, 온도 센서(263)가 검출한 온도 정보에 기초하여 히터(207)에의 통전 상태가 피드백 제어된다. 또한, 회전 기구(267)에 의한 웨이퍼(200)의 회전을 개시한다. 진공 펌프(246)의 가동, 웨이퍼(200)의 가열 및 회전은, 모두 적어도 웨이퍼(200)에 대한 처리가 종료될 때까지의 동안에는 계속해서 행하여진다.
(제1 Si막 형성 스텝)
그 후, 처리실(201) 내의 웨이퍼(200)에 대하여, MS 가스를 공급한다. 이 스텝에서는, 밸브(243a)를 개방하여, 가스 공급관(232a) 내에 MS 가스를 흘린다. MS 가스는, MFC(241a)에 의해 유량 조정되어, 노즐(249a)을 통해서 처리실(201) 내에 공급되고, 배기관(231)으로부터 배기된다. 이때, 웨이퍼(200)에 대하여 MS 가스가 공급된다. 이때 밸브(243c, 243d)를 개방하여, 가스 공급관(232c, 232d) 내에 N2 가스를 흘리도록 해도 된다. N2 가스는, MFC(241c, 241d)에 의해 유량 조정되어, 노즐(249a, 249b)을 통해서 처리실(201) 내에 공급된다.
웨이퍼(200)에 대하여 MS 가스를 공급함으로써, 도 6(b)에 도시하는 바와 같이, 오목부 내를 매립하도록 제1 Si막을 형성하는 것이 가능하게 된다. 이 성막 처리에서는, 오목부의 표면측이, 오목부의 측부 및 상부로부터 오버행하도록 성장한 제1 Si막에 의해 막힌 상태가 된다. 그리고, 오목부 내에, 그 깊이 영역(방향)으로 신장되는 비 매립 영역, 즉, 보이드, 심 등의 중공부가 형성되는 경우가 있다. 중공부는, 오목부의 내부가 제1 Si막에 의해 완전히 매립되기 전에 오목부의 표면측이 막혀, 오목부의 내부에 MS 가스가 도달하지 않게 되어, 오목부 내에서의 제1 Si막의 성장이 정지함으로써 발생한다. 중공부는, 오목부의 애스펙트비(오목부의 깊이/오목부의 폭)가 커짐으로써, 구체적으로는, 애스펙트비가 1 이상, 예를 들어 20 이상, 나아가 50 이상이 됨으로써, 발생하기 쉬워진다. 또한, 애스펙트비가 커질수록, 중공부는, 오목부 내에서의 저부측에 형성되기 쉬워진다. 또한, 후술하는 조건 하에서는, 적어도 오목부의 측부 및 상부에서, Si가, 아몰퍼스(비정질) 성장, 폴리(다결정) 성장, 혹은 아몰퍼스와 폴리의 혼정 성장하게 된다. 즉, 제1 Si막 중 적어도 오목부의 측부 및 상부로부터 오버행하도록 성장한 부분의 결정 구조는, 아몰퍼스, 폴리, 혹은 아몰퍼스와 폴리의 혼정이 된다.
제1 Si막을 형성한 후, 밸브(243a)를 폐쇄하여, 처리실(201) 내에의 MS 가스의 공급을 정지한다. 또한, MS 가스의 공급은, 오목부의 표면측이 제1 Si막에 의해 막힌 상태가 되기 전에 정지해도 되고, 완전히 막힌 상태가 된 후에 정지해도 된다. 그 후, 처리실(201) 내를 진공 배기하여, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다. 이때, 밸브(243c, 243d)를 개방하여, 처리실(201) 내에 N2 가스를 공급한다. N2 가스는 퍼지 가스로서 작용한다.
본 스텝에서의 처리 조건으로서는,
MS 가스 공급 유량: 10 내지 2000sccm
N2 가스 공급 유량(각 가스 공급관): 0 내지 10000sccm
가스 공급 시간: 20 내지 400분
처리 온도: 450 내지 550℃, 바람직하게는 450 내지 530℃
처리 압력: 1 내지 900Pa
이 예시된다.
또한, 처리 온도를 530℃ 이하, 바람직하게는 530℃ 미만의 온도로 함으로써, 제1 Si막의 결정 구조를 아몰퍼스로 하는 것이 용이하게 되고, 이에 의해, 후술하는 에칭 스텝에서의 에칭 레이트를 보다 높여, 생산성을 보다 향상시키는 것이 가능하게 된다. 또한, Si의 결정화 온도가 530℃ 정도이므로, 처리 온도를 530℃ 미만으로 함으로써 제1 Si막의 결정 구조를 아몰퍼스로 할 수 있고, 처리 온도를 530℃ 초과로 함으로써 제1 Si막의 결정 구조를 폴리로 할 수 있고, 처리 온도를 530℃ 부근으로 함으로써 제1 Si막의 결정 구조를 아몰퍼스와 폴리의 혼정으로 할 수 있다.
원료 가스로서는, MS 가스 외에, 디실란(Si2H6, 약칭: DS) 가스, 트리실란(Si3H8) 가스, 테트라실란(Si4H10) 가스 등의 일반식 SinH2n+2(n은 1 이상의 정수)로 표현되는 수소화규소 가스를 사용할 수 있다. 또한, 원료 가스로서는, 모노클로로실란(SiH3Cl, 약칭: MCS) 가스, 디클로로실란(SiH2Cl2, 약칭: DCS) 가스, 트리클로로실란(SiHCl3, 약칭: TCS) 가스, 테트라클로로실란(SiCl4, 약칭: STC) 가스, 헥사클로로디실란(Si2Cl6, 약칭: HCDS) 가스, 옥타클로로트리실란(Si3Cl8, 약칭: OCTS) 가스 등의 클로로실란계 가스를 사용할 수도 있다.
불활성 가스로서는, N2 가스 외에, Ar 가스, He 가스, Ne 가스, Xe 가스 등의 희가스를 사용할 수 있다. 이 점은, 후술하는 각 스텝에서도 마찬가지이다.
(제1 수소 퍼지 스텝)
제1 Si막 형성 스텝이 종료된 후, 처리실(201) 내의 웨이퍼(200), 즉, 웨이퍼(200) 상에 형성된 제1 Si막에 대하여 H2 가스를 공급한다. 구체적으로는, 밸브(243c, 243d)를 개방하여, 가스 공급관(232c, 232d) 내에 H2 가스를 흘린다. H2 가스는, MFC(241c, 241d)에 의해 유량 조정되어, 가스 공급관(232a, 232b), 노즐(249a, 249b)을 통해서 처리실(201) 내에 공급되고, 배기관(231)으로부터 배기된다. 이때, 웨이퍼(200)에 대하여 H2 가스가 공급된다. 웨이퍼(200)에 대하여 H2 가스를 공급함으로써, 웨이퍼(200) 상에 형성된 제1 Si막의 표면을 수소 종단시키고, 그 표면 전역을 청정화시키는 것이 가능하게 된다.
그 후, 밸브(243c, 243d)를 폐쇄하여, 처리실(201) 내에의 H2 가스의 공급을 정지한다. 이때, APC 밸브(244)는 개방한 채로 두고, 진공 펌프(246)에 의해 처리실(201) 내를 배기한다. 이때, N2 가스를 처리실(201) 내에 공급하도록 해도 된다. N2 가스는 퍼지 가스로서 작용한다.
본 스텝에서의 처리 조건으로서는,
H2 가스 공급 유량: 500 내지 3000sccm
가스 공급 시간: 20 내지 400분
처리 압력: 1 내지 1000Pa
이 예시된다. 처리 온도 등의 다른 처리 조건은, 제1 Si막 형성 스텝에서의 처리 조건과 마찬가지로 한다.
(에칭 스텝)
제1 수소 퍼지 스텝이 종료된 후, 후술하는 승압·HCl 공급 스텝, 강압·진공 배기 스텝, 제2 수소 퍼지 스텝을 순서대로 행한다.
[승압·HCl 공급 스텝]
이 스텝에서는, 처리실(201) 내의 웨이퍼(200), 즉, 웨이퍼(200) 상에 형성되고, 제1 수소 퍼지 스텝이 이루어진 제1 Si막에 대하여 HCl 가스를 공급한다. 구체적으로는, 밸브(243a, 243c, 243d)의 개폐 제어를, 제1 Si막 형성 스텝에서의 밸브(243a, 243c, 243d)의 개폐 제어와 마찬가지의 수순으로 행한다. HCl 가스는, MFC(241a)에 의해 유량 조정되어, 노즐(249a)을 통해서 처리실(201) 내에 공급되고, 배기관(231)으로부터 배기된다. 이때, 웨이퍼(200)에 대하여 HCl 가스가 공급된다.
웨이퍼(200)에 대하여 HCl 가스를 공급함으로써, 웨이퍼(200) 상에 형성된 제1 Si막의 일부를 에칭할 수 있다. 제1 Si막 중, 오목부의 표면측을 막는 부분을 제거함으로써, 그 아래에 형성되어 있던 중공부의 상부를 개구시켜, 중공부의 내벽(측벽이나 저부)을 노출시킬 수 있다. 이 상태에서 에칭 처리를 소정 시간 계속함으로써, 중공부의 내벽을 구성하는 제1 Si막을 더 에칭하여, 그 개구를 확장하는 것이 가능하게 된다. 중공부의 내부에의 HCl 가스의 공급량은, 표면측으로부터 저부측을 향함에 따라서 점점 적어진다. 그 때문에, 노출된 중공부의 종단면 형상은, 도 6(c)에 도시하는 바와 같이, 저부측으로부터 표면측을 향함에 따라서 개구 폭이 점차 커지는 V자 형상 혹은 역 사다리꼴 형상에 가까워지게 된다. 노출된 중공부를 이러한 형상으로 가공함으로써, 후술하는 제2 Si막 형성 스텝에서, 노출된 중공부의 내부에의 MS 가스의 공급을 재촉하는 것이 가능하게 된다. 결과적으로, 오목부의 내부를, Si막에 의해 완전히, 즉, 보이드 프리이면서 또한 심리스의 상태가 되도록 매립하는 것이 가능하게 된다.
본 스텝의 개시 시, 처리실(201) 내의 압력은, 비교적 낮은 소정의 압력(개시 압력)으로 설정한다. 이러한 압력 조건 하에서 본 스텝을 개시함으로써, 처리실(201) 내에 공급된 HCl 가스의 유속(확산 속도)을 높일 수 있어, 처리실(201) 내의 전역, 즉, 웨이퍼(200)면 내의 전역에 대하여, 균등한 양으로 HCl 가스를 공급하는 것이 가능하게 된다. 결과적으로, 상술한 에칭 처리를, 웨이퍼(200)면 내 전역에 걸쳐 균등한 타이밍에 개시시키고, 또한, 균등한 레이트로 진행시키는 것이 가능하게 된다.
본 스텝의 개시 후, 처리실(201) 내에 HCl 가스를 공급할 때, APC 밸브(244)의 개방도를 조정하여, 처리실(201) 내의 압력을 계속해서 상승시키도록 한다. 본 스텝에서는, 처리실(201) 내의 압력을 일정 압력으로 유지하면서 처리실(201) 내에 HCl 가스를 공급하는 스텝이나, 처리실(201) 내의 압력을 강하시키면서 처리실(201) 내에 HCl 가스를 공급하는 스텝을 실시하지 않는다. 처리실(201) 내의 압력을 이렇게 제어함으로써, 처리실(201) 내의 압력이 고압의 일정 압력으로 유지되는 것을 방지할 수 있어, 예를 들어 웨이퍼(200)의 중앙부에서 HCl 가스가 체류해버리는 것을 방지하는 것이 가능하게 된다. 이에 의해, 웨이퍼(200)면 내에서의 제1막의 에칭양의 균일성의 저하를 억제하는 것이 가능하게 된다. 또한, 제1 Si막의 에칭 레이트를 서서히 높일(변동시킬) 수 있고, 이에 의해, 에칭 처리의 효율을 향상시키는 것이 가능하게 된다.
또한, 처리실(201) 내의 압력이 과잉으로 상승하거나, 고압의 일정 압력으로 유지되거나 하면, 처리실(201) 내에서의 HCl 가스의 유속이 저하되고, 예를 들어 웨이퍼(200)의 중앙부에서, HCl 가스가 체류하는 경우가 있다. 웨이퍼(200)의 중앙부에 HCl 가스가 체류하면, 웨이퍼(200)의 중앙부에서의 제1 Si막의 에칭양이, 웨이퍼(200)의 주연부에서의 제1 Si막의 에칭양에 비해서 많아지는 등, 웨이퍼(200)면 내에서의 에칭양의 균일성이 저하되는 경우가 있다. 그래서, 처리실(201) 내의 압력이 비교적 높은 소정의 압력(종료 압력)에 달하면, 밸브(243a)를 폐쇄하여, 처리실(201) 내에의 HCl 가스의 공급을 정지하고, 본 스텝을 종료한다. 그리고, 처리실(201) 내의 압력이 종료 압력 이상의 압력으로 된 상태를 유지하지 않고, 후술하는 강압·진공 배기 스텝을 즉시 개시한다.
본 스텝에서의 처리 조건으로서는,
HCl 가스 공급 유량: 100 내지 10000sccm
가스 공급 시간: 10 내지 60분
개시 압력(본 스텝 개시 시의 처리 압력): 1 내지 1000Pa
종료 압력(본 스텝 종료 시의 처리 압력): 28000 내지 32000Pa
평균 승압 레이트: 400 내지 1100Pa/분
이 예시된다. 처리 온도 등의 다른 처리 조건은, 제1 Si막 형성 스텝에서의 처리 조건과 마찬가지로 한다.
본 스텝에서의 처리 압력(개시 압력 이상, 종료 압력 이하의 압력)은, 적어도 계속해서 상승시키는 한에 있어서는, 웨이퍼(200)의 중앙부에서의 HCl 가스의 체류를 방지할 수 있어, 제1 Si막의 에칭양의 면내 균일성을 유지하는 것이 가능하게 되는 압력이다. 본 스텝에서의 종료 압력은, 에칭 스텝에서의 최대 처리실내 압력이며, 상술한 제1 Si막 형성 스텝, 및 후술하는 제2 Si막 형성 스텝에서의 최대 처리실내 압력보다도 큰 압력이다.
또한, 본 스텝에서의 처리 온도는, 제1 Si막 형성 스텝에서 웨이퍼(200) 상에 형성된 제1 Si막이 아몰퍼스 상태인 경우에, 제1 Si막의 아몰퍼스 상태가 유지되는 온도, 즉, 제1 Si막의 결정화가 회피되는 온도를 포함하고 있다. 제1 Si막의 결정화가 회피되는 온도는, 제1 Si막이 폴리화(다결정화)하지 않는 온도이며, 에피택셜화(단결정화)하지 않는 온도이기도 하다. 그리고 이 온도는, 제1 Si막의 결정화가 회피되므로, 제1 Si막의 에칭양의 면내 균일성을 보다 높게 하는 것이 가능한 온도이기도 하다. 웨이퍼(200)의 온도를, 아몰퍼스 Si가 형성되는 온도와, 폴리 Si가 형성되기 시작하는 온도의 임계 온도(Si의 결정화 온도)인 530℃ 정도의 온도 이하의 온도(450 내지 530℃)로 함으로써, 제1 Si막의 아몰퍼스 상태의 유지가 용이하게 된다. 또한, 웨이퍼(200)의 온도를 530℃ 미만의 온도로 함으로써, 제1 Si막의 아몰퍼스 상태의 유지가 확실해진다. 또한, 이것은, 본 스텝 이후의 스텝에서도 마찬가지이다.
[강압·진공 배기 스텝]
승압·HCl 공급 스텝이 종료되면, 밸브(243a)를 폐쇄하여, 처리실(201) 내에의 HCl 가스의 공급을 정지한 상태에서, APC 밸브(244)를 완전 개방(풀 오픈)으로 한다. 이에 의해, 처리실(201) 내를 진공 배기(진공화)하여, 처리실(201) 내의 압력을 강하시킨다.
본 스텝에서의 단위 시간당 압력 변화량(압력 변화율, 강압 레이트)은, 승압·HCl 공급 스텝에서의 단위 시간당 압력 변화량(압력 변화율, 승압 레이트)보다도 크게 한다. 구체적으로는, 본 스텝의 실시 기간 중에서의 평균 강압 레이트를, 상술한 승압·HCl 공급 스텝에서의 평균 승압 레이트보다도 큰 레이트이며, 예를 들어 5000 내지 7000Pa/분의 범위 내의 크기로 한다. 본 스텝의 실시 시간은, 승압·HCl 공급 스텝의 실시 시간보다도 짧은 시간이며, 예를 들어 5 내지 10분의 범위 내의 시간으로 한다. 본 스텝을 소정 시간 실시함으로써, 처리실(201) 내의 압력은, 예를 들어 20 내지 30Pa의 범위 내의 압력(진공 배기 압력)에 도달한다.
[제2 수소 퍼지 스텝]
처리실(201) 내의 압력이 소정의 진공 배기 압력에 도달하면, 제1 수소 퍼지 스텝과 마찬가지의 처리 수순에 의해, 처리실(201) 내에 H2 가스를 공급한다. 이에 의해, 처리실(201) 내에 잔류하는 HCl이나 Cl 등을 처리실(201) 내로부터 효율적으로 배제할 수 있다. 그 후, 제1 수소 퍼지 스텝과 마찬가지의 처리 수순에 의해, 처리실(201) 내를 배기한다. H2 가스의 공급 시간은, 예를 들어 5 내지 10분의 범위 내의 시간으로 한다. 다른 처리 조건은, 제1 수소 퍼지 스텝의 처리 조건과 마찬가지로 한다.
[소정 횟수 실시]
상술한 3개의 스텝을 비동시에, 즉, 동기시키지 않고 행하는 사이클을 소정 횟수(n회, n은 1 이상의 정수) 행한다. 도 5는, 이 사이클을 3회 실시하는 예를 나타내고 있다. 이렇게 사이클을 복수회, 예를 들어 3 내지 10회 정도 실시함으로써, 웨이퍼(200)의 표면에 형성된 오목부의 애스펙트비가 예를 들어 20 이상이 되는 경우, 즉, 중공부가 오목부 내에서의 저부측에 형성되는 경우에도, 중공부를 노출시키고, 또한, 노출된 중공부의 종단면 형상을 V자 형상 등으로 가공하는 것을 용이하게 실시할 수 있게 된다. 결과적으로, 후술하는 제2 Si막 형성 스텝에서, 오목부의 내부의 Si막에 의한 매립을, 보다 확실하게 행할 수 있게 된다.
(제2 Si막 형성 스텝)
에칭 스텝이 종료된 후, 제1 Si막 형성 스텝과 마찬가지의 처리 수순에 의해, 처리실(201) 내의 웨이퍼(200), 즉, 웨이퍼(200) 상에 형성되고, 에칭 처리가 실시된 후의 제1 Si막, 즉, 일부가 에칭된 제1 Si막에 대하여, MS 가스를 공급한다. MS 가스의 공급 시간은, 예를 들어 10 내지 300분의 범위 내의 시간으로 한다. 다른 처리 조건은, 제1 Si막 형성 스텝에서의 처리 조건과 마찬가지로 한다.
웨이퍼(200)에 대하여 MS 가스를 공급함으로써, 도 6(d)에 도시하는 바와 같이, 웨이퍼(200) 상, 즉, 일부가 에칭된 제1 Si막의 표면 상에, 제2 Si막을 형성할 수 있다. 상술한 바와 같이, 에칭 스텝을 실시함으로써, 제1 Si막이 갖고 있던 중공부는 상부가 개구되어 노출된 상태로 되어 있고, 또한, 그 종단면 형상은, 저부측으로부터 표면측을 향함에 따라서 개구 폭이 점차 커지는 V자 형상 등으로 가공되어 있다. 이에 의해, 제2 Si막은, 개구된 중공부의 측부 등으로부터 오버행하도록 성장하지 않게 된다. 즉, 개구된 중공부의 표면측은 막히지 않게 되어, 중공부의 내부에 MS 가스가 도달하지 않게 되는 경우가 없어진다. 결과적으로, 제2 Si막에는 중공부가 형성되지 않게 되고, 웨이퍼(200)의 표면에 형성된 오목부의 내부는, 제1 Si막 및 제2 Si막에 의해 완전히, 즉, 보이드 프리이면서 또한 심리스의 상태가 되도록 매립된다. 또한, 본 스텝에서의 처리 조건 하에서는, 제2 Si막의 결정 구조는, 아몰퍼스, 폴리, 혹은 그것들의 혼정이 된다.
그 후, 밸브(243a)를 폐쇄하여, 처리실(201) 내에의 MS 가스의 공급을 정지한다. 그리고, 제1 Si막 형성 스텝과 마찬가지의 처리 수순에 의해, 처리실(201) 내를 진공 배기하여, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다.
(애프터 퍼지 및 대기압 복귀)
제2 Si막 형성 스텝이 종료된 후, 가스 공급관(232c, 232d) 각각으로부터 N2 가스를 처리실(201) 내에 공급하고, 배기관(231)으로부터 배기한다. 이에 의해, 처리실(201) 내가 퍼지되어, 처리실(201) 내에 잔류하는 가스나 반응 부생성물 등이 처리실(201) 내로부터 제거된다(애프터 퍼지). 그 후, 처리실(201) 내의 분위기가 불활성 가스로 치환되고(불활성 가스 치환), 처리실(201) 내의 압력이 상압으로 복귀된다(대기압 복귀).
(보트 언로드 및 웨이퍼 디스차지)
그 후, 보트 엘리베이터(115)에 의해 시일 캡(219)이 하강되어, 반응관(203)의 하단이 개구됨과 함께, 처리가 끝난 웨이퍼(200)가, 보트(217)에 지지된 상태에서, 반응관(203)의 하단으로부터 반응관(203)의 외부로 반출(보트 언로드)된다. 처리가 끝난 웨이퍼(200)는, 반응관(203)의 외부로 반출된 후, 보트(217)로부터 취출된다(웨이퍼 디스차지).
(3) 본 실시 형태에 의한 효과
본 실시 형태에 따르면, 이하에 나타내는 1개 또는 복수의 효과가 얻어진다.
(a) 에칭 스텝에서, 승압·HCl 공급 스텝과, 강압·진공 배기 스텝을 포함하는 사이클을 소정 횟수 행함으로써, 제1 Si막이 갖는 중공부의 상부를 개구시키고, 그 종단면 형상을, V자 형상 등으로 가공하는 것이 가능하게 된다. 이에 의해, 제2 Si막 형성 스텝에서, 오목부의 내부의 Si막에 의한 매립을 보다 확실하게 행할 수 있게 된다.
(b) 승압·HCl 공급 스텝의 개시 시, 처리실(201) 내의 압력을 비교적 낮은 개시 압력으로 설정함으로써, 처리실(201) 내에 공급된 HCl 가스의 유속을 높이고, 웨이퍼(200)면 내에서의 HCl 가스의 공급량을 균일화시키는 것이 가능하게 된다. 결과적으로, 제1 Si막의 에칭 처리를, 웨이퍼(200)면 내 전역에 걸쳐 균등한 타이밍에 개시시키고, 또한, 균등한 레이트로 진행시키는 것이 가능하게 된다. 즉, 웨이퍼(200)면 내에서의 에칭 처리의 균일성을 향상시키는 것이 가능하게 된다.
(c) 승압·HCl 공급 스텝을 개시한 후, 처리실(201) 내에 HCl 가스를 공급할 때, 처리실(201) 내의 압력을 계속해서 상승시킴으로써, 처리실(201) 내의 압력이 고압의 일정 압력으로 유지되는 것을 방지할 수 있어, 웨이퍼(200)의 중앙부 등에서 HCl 가스가 체류해버리는 것을 회피하는 것이 가능하게 된다. 이에 의해, 웨이퍼(200)의 면 내에서의 제1 Si막의 에칭 처리의 균일성의 저하를 억제하는 것이 가능하게 된다. 또한, 처리실(201) 내의 압력을 계속해서 상승시킴으로써, 제1 Si막의 에칭 레이트를 높여, 에칭 처리의 효율을 향상시키는 것이 가능하게 된다.
(d) 처리실(201) 내의 압력이 소정의 종료 압력에 도달하면, 승압·HCl 공급 스텝을 즉시 종료하고, 강압·진공 배기 스텝을 즉시 개시함으로써, 웨이퍼(200)의 중앙부 등에서 HCl 가스가 체류해버리는 사태를 회피하는 것이 가능하게 된다. 이에 의해, 웨이퍼(200)면 내에서의 제1 Si막의 에칭 처리의 균일성의 저하를 억제하는 것이 가능하게 된다.
(e) 강압·진공 배기 스텝을, 처리실(201) 내에의 HCl 가스의 공급을 정지한 상태에서 행함으로써, 에칭 스텝에서의 HCl 가스의 사용량을 삭감할 수 있어, 가스 비용을 저감시키는 것이 가능하게 된다. 또한, 강압·진공 배기 스텝의 실시 시간은 비교적 단시간이므로, 가령 강압·진공 배기 스텝에서 처리실(201) 내에의 HCl 가스의 공급을 행하도록 했다고 해도, 이때 공급되는 HCl 가스는, 애당초 에칭 처리에 기여하기 어려운 경향이 있다. 따라서, 강압·진공 배기 스텝을, 처리실(201) 내에의 HCl 가스의 공급을 정지한 상태에서 행했다고 해도, 에칭 처리의 효율은 거의 저하되지 않는다.
(f) 강압·진공 배기 스텝을, 처리실(201) 내에의 HCl 가스의 공급을 정지한 상태에서 행함으로써, 처리실(201) 내로부터 HCl 가스를 일단 배출하는 것을 효율적이면서 또한 효과적으로 행하는 것이 가능하게 된다. 결과적으로, 다음의 사이클의 승압·HCl 공급 스텝을 행할 때의 제1 Si막의 에칭 처리의 효율 저하를 방지하는 것이 가능하게 된다. 이에 의해, 1 사이클당 처리 시간을 단축시켜, 생산성을 향상시키는 것이 가능하게 된다.
(g) 승압·HCl 공급 스텝에서의 승압 레이트를, 강압·진공 배기 스텝에서의 강압 레이트보다도 작게 함으로써, 승압·HCl 공급 스텝의 실시 시간을 길게 하는 것, 예를 들어 강압·진공 배기 스텝의 실시 시간보다도 길게 하는 것이 가능하게 된다. 즉, 처리실(201) 내에 공급된 HCl 가스가 웨이퍼(200)의 표면 상에서 체류하지 않고 큰 유속으로 확산하는 것이 가능하게 되는 시간을, 길게 확보하는 것이 가능하게 된다. 이에 의해, 웨이퍼(200)면 내에서의 제1 Si막의 에칭 처리의 균일성을 향상시키는 것이 가능하게 된다.
(h) 강압·진공 배기 스텝에서의 강압 레이트를, 승압·HCl 공급 스텝에서의 승압 레이트보다도 크게 함으로써, 강압·진공 배기 스텝의 실시 시간을 짧게 하는 것, 예를 들어 승압·HCl 공급 스텝의 실시 시간보다도 짧게 하는 것이 가능하게 된다. 이에 의해, 1 사이클당 처리 시간을 단축시켜, 기판 처리의 생산성을 향상시키는 것이 가능하게 된다.
(i) 에칭 가스로서 HCl 가스를 사용함으로써, 에칭 온도를, 성막 온도와 마찬가지의 온도(450 내지 550℃의 범위 내의 온도)로 설정해도, 제1 Si막의 에칭 처리를 진행시키는 것이 가능하게 된다. 이에 의해, 기판 처리의 생산성을 향상시키는 것이 가능하게 된다.
왜냐하면, 에칭 가스로서 염소(Cl2) 가스를 사용하는 경우, 제1 Si막을 에칭하기 위해서는, 에칭 온도를 예를 들어 350℃ 정도의 온도로 설정할 필요가 있다. 이 경우, 제1 Si막 형성 스텝과 에칭 스텝의 사이에, 처리실(201) 내의 온도를 100℃ 이상 저하시켜 그 온도가 안정화될 때까지 대기하는 강온 스텝을 마련할 필요가 있다. 또한, 에칭 스텝과 제2 Si막 형성 스텝의 사이에, 처리실(201) 내의 온도를 100℃ 이상 상승시켜 그 온도가 안정될 때까지 대기하는 승온 스텝을 마련할 필요가 있다.
이에 반해, 본 실시 형태에서는, 제1 Si막 형성 스텝부터 제2 Si막 형성 스텝에 이르는 일련의 스텝을 마찬가지의 온도 하에서 실시할 수 있기 때문에, 그 스텝들의 사이에 강온 스텝이나 승온 스텝을 마련할 필요가 없다. 이에 의해, 기판 처리의 수순을 간소화시키거나, 기판 처리에 요하는 총 시간을 단축시키거나 할 수 있어, 기판 처리의 생산성을 향상시키는 것이 가능하게 된다.
(j) 제1 Si막 형성 스텝에서, 아몰퍼스 상태의 제1 Si막을 형성한 경우에, 에칭 스텝을, 제1 Si막의 아몰퍼스 상태가 유지되는 온도 하에서 행함으로써, 제1 Si막의 결정화를 회피하는 것이 가능하게 된다. 이에 의해, 에칭 스텝에서, 제1 Si막의 에칭 레이트가 높은 상태를 유지하는 것이 가능하게 되어, 기판 처리의 생산성을 향상시키는 것이 가능하게 된다. 또한, 제1 Si막의 일부가 국소적으로 결정화하는 것을 회피할 수 있어, 에칭 후의 제1 Si막의 표면에 요철이 형성되는 것을 억제하는 것이 가능하게 된다. 결과적으로, 제1 Si막과 제2 Si막의 계면 조도의 악화나, 최종적으로 형성되는 Si막(제1 Si막과 제2 Si막의 적층막)의 표면 조도의 악화, 즉, 막의 표면의 평활도의 저하를 회피하는 것이 가능하게 된다.
(k) 에칭 스텝 전에 제1 수소 퍼지 스텝을 행함으로써, 웨이퍼(200) 상에 형성된 제1 Si막의 표면을 수소 종단시키고, 표면 전역을 청정화시키는 것이 가능하게 된다. 이에 의해, 웨이퍼(200)면 내에서의 제1 Si막의 에칭 처리의 균일성을 향상시키는 것이 가능하게 된다.
(l) 에칭 스텝의 실시 중에 제2 수소 퍼지 스텝을 행함으로써, 처리실(201) 내에 잔류하는 HCl이나 Cl 등을 처리실(201) 내로부터 효율적으로 배제하는 것이 가능하게 된다. 결과적으로, 다음의 사이클의 승압·HCl 공급 스텝을 행할 때의 제1 Si막의 에칭 처리의 효율 저하를 회피하는 것이 가능하게 된다.
(m) 상술한 효과는, MS 가스 이외의 상술한 원료 가스를 사용하는 경우나, N2 가스 이외의 불활성 가스를 사용하는 경우에도, 마찬가지로 얻을 수 있다.
(4) 변형예
본 실시 형태는, 이하의 변형예와 같이 변경할 수 있다. 또한, 이들 변형예는, 임의로 조합할 수 있다. 특별히 설명이 없는 한, 각 변형예의 각 스텝에서의 처리 수순, 처리 조건은, 상술한 기판 처리 시퀀스의 각 스텝에서의 처리 수순, 처리 조건과 마찬가지로 한다.
(변형예 1)
에칭 스텝에서, 비교적 단시간이라면, 처리실(201) 내의 압력을 일정 압력으로 유지하면서 처리실(201) 내에 HCl 가스를 공급하는 압력 유지 스텝을 실시하도록 해도 된다. 압력 유지 스텝은, 예를 들어 승압·HCl 공급 스텝을 개시하기 전에 행해도 되고, 승압·HCl 공급 스텝의 실시 기간 중에 행해도 되고, 승압·HCl 공급 스텝의 종료 후이며 강압·진공 배기 스텝을 개시하기 전에 행해도 된다. 압력 유지 스텝을 실시할 때는, 그 실시 시간을, 압력 유지 스텝을 개시하고 나서, 웨이퍼(200)의 중앙부에서의 제1 Si막의 에칭 레이트가 웨이퍼(200)의 주연부에서의 제1 Si막의 에칭 레이트보다도 커지기 전까지의 시간으로 한다. 본 변형예에서도, 도 4, 도 5 등에 도시하는 상술한 기판 처리 시퀀스와 마찬가지의 효과가 얻어진다.
(변형예 2)
제1 Si막 형성 스텝에서는, 웨이퍼(200)에 대하여 MS 가스와 함께(동시에) PH 가스를 공급하도록 해도 된다. 이 경우, 제1 Si막은, 도펀트로서의 P가 도프된 Si막이 된다. PH 가스의 공급 유량은, 웨이퍼(200) 상에 형성하는 디바이스의 사양 등에 따라 적절히 결정되지만, 예를 들어 0.1 내지 500sccm의 범위 내의 유량으로 할 수 있다. 본 변형예에서도, 도 4, 도 5 등에 도시하는 상술한 기판 처리 시퀀스와 마찬가지의 효과가 얻어진다. 단, 상술한 HCl 가스의 체류에 의한 기술적 과제(에칭 처리의 균일성 저하)는, 제1 Si막이 논 도프 Si막일 경우에 특히 현저하게 발생하게 된다. 그 때문에, 본 실시 형태에서 나타낸 에칭 처리의 기술적 의의는, 웨이퍼(200) 상에 논 도프 Si막을 형성할 때 특히 큰 것이 된다.
(변형예 3)
에칭 스텝에서는, 상술한 사이클을 1회만 행하도록 해도 된다. 웨이퍼(200)의 표면에 형성된 오목부의 애스펙트비가 그다지 크지 않을 경우, 상술한 사이클을 1회 행함으로써도, 노출된 중공부의 종단면 형상을 V자 형상 등으로 가공하는 것이 가능하게 된다. 이 경우, 기판 처리의 수순을 간소화시키고, 또한, 처리 시간을 단축시키는 것이 가능하게 된다.
(변형예 4)
제1 수소 퍼지 스텝 및 제2 수소 퍼지 스텝 중, 어느 것의 스텝의 실시를 생략해도 된다. 또한, 이들 양쪽 스텝의 실시를 각각 생략해도 된다. 이러한 경우, 기판 처리의 수순을 간소화시키거나, 처리 시간을 단축시키거나 하는 것이 가능하게 된다. 단, 에칭 처리의 균일성을 보다 향상시키거나, 에칭 처리의 효율을 보다 향상시키거나 하기 위해서는, 이들 스텝을 생략하지 않고 실시하는 것이 더 바람직하다.
<다른 실시 형태>
이상, 본 발명의 실시 형태를 구체적으로 설명했다. 단, 본 발명은 상술한 실시 형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.
상술한 실시 형태에서는, 제1 Si막 형성 스텝부터 제2 Si막 형성 스텝에 이르는 일련의 스텝을, 동일한 처리실(201) 내에서(in-situ에서) 행하는 예에 대해서 설명했지만, 본 발명은 이러한 양태에 한정되지 않는다. 예를 들어, 제1 Si막 형성 스텝과, 에칭 스텝 이후의 스텝군을 상이한 처리실 내에서(ex-situ에서) 행할 수도 있다. 또한 예를 들어, 에칭 스텝에 이르는 일련의 스텝군과, 제2 Si막 형성 스텝을 ex-situ에서 행할 수도 있다. 또한 예를 들어, 제1, 제2 Si막 형성 스텝과, 에칭 스텝을 ex-situ에서 행할 수도 있다. 또한 예를 들어, 각각의 스텝을 ex-situ에서 행할 수도 있다. 단, 모든 스텝을 in-situ에서 행하는 것이, 도중에 웨이퍼(200)가 대기 폭로되지 않아, 웨이퍼(200)를 청정한 분위기 하에 둔 채 일관되게 처리를 행할 수 있어, 안정된 성막 처리를 행하는 것이 가능하게 된다.
기판 처리에 사용되는 레시피는, 처리 내용에 따라 개별로 준비하고, 전기 통신 회선이나 외부 기억 장치(123)를 통해서 기억 장치(121c) 내에 저장해 두는 것이 바람직하다. 그리고, 기판 처리를 개시할 때, CPU(121a)가, 기억 장치(121c) 내에 저장된 복수의 레시피 중에서, 기판 처리의 내용에 따라, 적정한 레시피를 적절히 선택하는 것이 바람직하다. 이에 의해, 1대의 기판 처리 장치로 다양한 막종, 조성비, 막질, 막 두께의 막을, 재현성 좋게 형성할 수 있게 된다. 또한, 오퍼레이터의 부담을 저감할 수 있어, 조작 미스를 회피하면서, 처리를 신속하게 개시할 수 있게 된다.
상술한 레시피는, 새롭게 작성하는 경우에 한하지 않고, 예를 들어 기판 처리 장치에 이미 인스톨되어 있던 기존의 레시피를 변경함으로써 준비해도 된다. 레시피를 변경하는 경우는, 변경 후의 레시피를, 전기 통신 회선이나 당해 레시피를 기록한 기록 매체를 통해서, 기판 처리 장치에 인스톨해도 된다. 또한, 기존의 기판 처리 장치가 구비하는 입출력 장치(122)를 조작하여, 기판 처리 장치에 이미 인스톨되어 있던 기존의 레시피를 직접 변경하도록 해도 된다.
상술한 실시 형태에서는, 한번에 복수매의 기판을 처리하는 뱃치식 기판 처리 장치를 사용해서 막을 형성하는 예에 대해 설명했다. 본 발명은 상술한 실시 형태에 한정되지 않고, 예를 들어 한번에 1매 또는 수매의 기판을 처리하는 매엽식 기판 처리 장치를 사용해서 막을 형성하는 경우에도, 적합하게 적용할 수 있다. 또한, 상술한 실시 형태에서는, 핫월형의 처리로를 갖는 기판 처리 장치를 사용해서 막을 형성하는 예에 대해서 설명했다. 본 발명은 상술한 실시 형태에 한정되지 않고, 콜드월형의 처리로를 갖는 기판 처리 장치를 사용해서 막을 형성하는 경우에도, 적합하게 적용할 수 있다.
이러한 기판 처리 장치를 사용하는 경우에도, 상술한 실시 형태나 변형예와 마찬가지의 처리 수순, 처리 조건에서 성막을 행할 수 있으며, 이것들과 마찬가지의 효과가 얻어진다.
또한, 상술한 실시 형태나 변형예는, 적절히 조합해서 사용할 수 있다. 이때의 처리 수순, 처리 조건은, 예를 들어 상술한 실시 형태의 처리 수순, 처리 조건과 마찬가지로 할 수 있다.
실시예
이하, 실시예에 대해서 설명한다.
실시예 1로서, 도 1에 도시하는 기판 처리 장치를 사용하여, 상술한 실시 형태에서의 에칭 스텝과 마찬가지의 처리 수순에 의해, 웨이퍼의 표면에 형성된 Si막을 에칭했다. 에칭 스텝을 실시할 때, 처리실 내의 압력을 일정 압력으로 유지하면서 처리실 내에 HCl 가스를 공급하는 스텝을 실시하지 않았다. 에칭 스텝에서의 사이클의 실시 횟수는 1회로 했다. 다른 처리 조건은, 상술한 실시 형태에 기재된 처리 조건 범위 내의 소정의 조건으로 했다.
실시예 2로서, 도 1에 도시하는 기판 처리 장치를 사용하여, 상술한 실시 형태에서의 에칭 스텝과 마찬가지의 처리 수순에 의해, 웨이퍼의 표면에 형성된 Si막을 에칭했다. 에칭 스텝을 실시할 때, 처리실 내의 압력을 일정 압력으로 유지하면서 처리실 내에 HCl 가스를 공급하는 스텝을 실시하지 않았다. 에칭 스텝에서의 사이클의 실시 횟수는 2회로 했다. 다른 처리 조건은, 실시예 1의 처리 조건과 마찬가지로 했다.
비교예로서, 도 1에 도시하는 기판 처리 장치를 사용하고, 웨이퍼가 수용된 처리실 내의 압력을 상승시켜, 처리실 내의 압력이 28000 내지 32000Pa의 범위 내의 압력에 달하면, 그 압력을 일정 압력으로 유지하면서 처리실 내에 HCl 가스를 공급함으로써, 웨이퍼의 표면에 형성된 Si막을 에칭했다. 다른 처리 조건은, 실시예 1의 처리 조건과 마찬가지로 했다.
그리고, 실시예 1, 2 및 비교예에 대해서, 웨이퍼면 내에서의 에칭양의 균일성(WiW), 및 웨이퍼면 내에서의 평균 에칭양(Å)을 각각 측정했다. 도 7(a) 내지 도 7(c)는, 실시예 1, 2 및 비교예의 측정 결과 등을 도시하는 도면이다. 또한, WiW는, 그 값이 작을수록 웨이퍼면 내에서의 에칭양의 균일성이 높은 것을 의미한다.
도 7(a) 내지 도 7(c)에 의하면, 실시예 1, 2에서의 WiW는, 비교예에서의 WiW보다도 작은 것을 알 수 있다. 즉, 실시예 1, 2에서 채용한 에칭 방법(상술한 실시 형태의 방법)이, 비교예에서 채용한 에칭 방법보다도, 웨이퍼면 내에서의 에칭양의 균일성이 더 양호한 것을 알 수 있다. 또한, 도 7(a), 도 7(b)에 의하면, 실시예 1, 2의 WiW는 대략 동등해서, 에칭 스텝에서의 사이클수를 증감시켜도, 웨이퍼면 내에서의 에칭양의 균일성에는 영향이 없는 것을 알 수 있다. 또한, 실시예 2의 평균 에칭양은, 실시예 1의 평균 에칭양의 2배 정도이므로, 사이클수를 조정함으로써, 평균 에칭양을 정확하게 제어하는 것이 가능한 것도 알 수 있다.
200 : 웨이퍼(기판)

Claims (18)

  1. 표면에 제1 막이 형성된 기판을 처리실 내에 수용한 상태에서, 상기 처리실 내의 압력을 상승시키면서, 상기 처리실 내에 에칭 가스를 공급하는 공정과,
    상기 처리실 내에의 상기 에칭 가스의 공급을 정지한 상태에서, 상기 처리실 내를 배기함으로써, 상기 처리실 내의 압력을 강하시키는 공정 - 상기 처리실 내의 압력을 강하시키는 공정의 실시 시간은 상기 에칭 가스를 공급하는 공정의 실시 시간보다도 짧음 -
    을 포함하는 사이클을 소정 횟수 행함으로써, 상기 기판의 표면에 형성된 상기 제1 막의 일부를 에칭하는 공정을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 처리실 내의 압력을 강하시키는 공정에서의 단위 시간당 압력 변화량을, 상기 에칭 가스를 공급하는 공정에서의 단위 시간당 압력 변화량보다도 크게 하는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 에칭 가스는 염화수소(HCl) 가스이고,
    상기 에칭하는 공정은 상기 제1 막의 아몰퍼스 상태가 유지되는 온도 하에서 행해지는, 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 막의 일부를 에칭하는 공정에서는,
    상기 처리실 내의 압력을 일정 압력으로 유지하면서 상기 처리실 내에 상기 에칭 가스를 공급하는 공정을 실시하지 않거나, 혹은
    상기 처리실 내의 압력을 일정 압력으로 유지하면서 상기 처리실 내에 상기 에칭 가스를 공급하는 공정을 실시하는 경우는, 그 실시 시간을, 상기 기판의 중앙부에서의 상기 제1 막의 에칭 레이트가 상기 기판의 주연부에서의 상기 제1 막의 에칭 레이트보다도 커지기 전까지의 시간으로 하는, 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 막의 일부를 에칭하는 공정에서는, 상기 처리실 내의 압력을 강하시키면서 상기 처리실 내에 상기 에칭 가스를 공급하는 공정을 실시하지 않는, 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1 막의 일부를 에칭하는 공정에서는, 상기 처리실 내에 상기 에칭 가스를 공급하고 있는 동안에는, 상기 제1 막의 에칭 레이트를 계속해서 상승시키는, 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 사이클은, 또한, 상기 처리실 내를 수소 함유 가스로 퍼지하는 공정을 포함하는, 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제1 막의 일부를 에칭하는 공정에서는, 상기 사이클을 복수회 반복하는, 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 제1 막의 일부를 에칭하는 공정을 실시하기 전에, 상기 기판의 표면에 형성된 오목부 내를 매립하도록 상기 제1 막을 형성하는 공정을 더 갖는, 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제1 막의 일부를 에칭하는 공정을 실시한 후에, 일부가 에칭된 상기 제1 막 상에, 추가로 제2 막을 형성하는 공정을 더 갖는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1 막을 형성하는 공정, 상기 제1 막의 일부를 에칭하는 공정, 및 상기 추가로 상기 제2 막을 형성하는 공정을, 동일한 상기 처리실 내에서 행하는, 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 제1 막을 형성하는 공정, 상기 제1 막의 일부를 에칭하는 공정, 및 상기 추가로 상기 제2 막을 형성하는 공정을, 동일 온도 하에서 행하는, 반도체 장치의 제조 방법.
  13. 제10항에 있어서, 상기 제1 막을 형성하는 공정, 상기 제1 막의 일부를 에칭하는 공정, 및 상기 추가로 상기 제2 막을 형성하는 공정을, 상기 제1 막의 결정화 온도 이하의 온도 하에서 행하는, 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 제1 막의 일부를 에칭하는 공정에서의 최대 처리실내 압력을, 상기 제1 막을 형성하는 공정 및 상기 추가로 상기 제2 막을 형성하는 공정의 각각에서의 최대 처리실내 압력보다도 크게 하는, 반도체 장치의 제조 방법.
  15. 제10항에 있어서, 상기 제1 막을 형성하는 공정 및 상기 추가로 상기 제2 막을 형성하는 공정에서는, 상기 제1 막으로서, 논 도프 실리콘막을 형성하는, 반도체 장치의 제조 방법.
  16. 제10항에 있어서, 상기 제1 막을 형성하는 공정 및 상기 추가로 상기 제2 막을 형성하는 공정에서는, 상기 제1 막으로서, 도펀트가 도프된 실리콘막을 형성하는, 반도체 장치의 제조 방법.
  17. 기판에 대한 처리가 행하여지는 처리실과,
    상기 처리실 내에 에칭 가스를 공급하는 에칭 가스 공급계와,
    상기 처리실 내의 압력을 조정하는 압력 조정부와,
    상기 처리실 내를 배기하는 배기계와,
    표면에 제1 막이 형성된 기판을 상기 처리실 내에 수용한 상태에서, 상기 처리실 내의 압력을 상승시키면서, 상기 처리실 내에 상기 에칭 가스를 공급하는 처리와, 상기 처리실 내에의 상기 에칭 가스의 공급을 정지한 상태에서, 상기 처리실 내를 배기함으로써, 상기 처리실 내의 압력을 강하시키는 처리 - 상기 처리실 내의 압력을 강하시키는 처리의 실시 시간은 상기 에칭 가스를 공급하는 처리의 실시 시간보다도 짧음 -를 포함하는 사이클을 소정 횟수 행함으로써, 상기 기판의 표면에 형성된 상기 제1 막의 일부를 에칭하는 처리를 행하게 하도록, 상기 에칭 가스 공급계, 상기 압력 조정부 및 상기 배기계를 제어하도록 구성되는 제어부
    를 갖는 기판 처리 장치.
  18. 기판 처리 장치의 처리실 내에, 표면에 제1 막이 형성된 기판을 수용한 상태에서, 상기 처리실 내의 압력을 상승시키면서, 상기 처리실 내에 에칭 가스를 공급하는 수순과,
    상기 처리실 내에의 상기 에칭 가스의 공급을 정지한 상태에서, 상기 처리실 내를 배기함으로써, 상기 처리실 내의 압력을 강하시키는 수순 - 상기 처리실 내의 압력을 강하시키는 수순의 실시 시간은 상기 에칭 가스를 공급하는 수순의 실시 시간보다도 짧음 -
    을 포함하는 사이클을 소정 횟수 행함으로써, 상기 기판의 표면에 형성된 상기 제1 막의 일부를 에칭하는 수순을 컴퓨터에 의해 상기 기판 처리 장치에 실행시키는 프로그램.
KR1020227042861A 2017-08-14 2018-05-25 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램 KR20230004882A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2017-156541 2017-08-14
JP2017156541 2017-08-14
PCT/JP2018/020187 WO2019035258A1 (ja) 2017-08-14 2018-05-25 半導体装置の製造方法、基板処理装置およびプログラム
KR1020207004301A KR20200029015A (ko) 2017-08-14 2018-05-25 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020207004301A Division KR20200029015A (ko) 2017-08-14 2018-05-25 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램

Publications (1)

Publication Number Publication Date
KR20230004882A true KR20230004882A (ko) 2023-01-06

Family

ID=65362816

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227042861A KR20230004882A (ko) 2017-08-14 2018-05-25 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
KR1020207004301A KR20200029015A (ko) 2017-08-14 2018-05-25 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020207004301A KR20200029015A (ko) 2017-08-14 2018-05-25 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램

Country Status (5)

Country Link
US (1) US11581200B2 (ko)
JP (1) JPWO2019035258A1 (ko)
KR (2) KR20230004882A (ko)
CN (1) CN110832621B (ko)
WO (1) WO2019035258A1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218037A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体基板の製造方法
JP2003218036A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63304631A (ja) * 1987-06-05 1988-12-12 Hitachi Ltd 光励起ドライエツチング方法およびその装置
JP3485081B2 (ja) * 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
JP2002353205A (ja) * 2000-08-28 2002-12-06 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられるウェハ処理装置並びに半導体装置
JP2005150332A (ja) * 2003-11-14 2005-06-09 Sony Corp エッチング方法
JP4652282B2 (ja) * 2006-05-30 2011-03-16 三菱電機株式会社 シリコン基板の表面処理方法および太陽電池セルの製造方法
JP2012004542A (ja) 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
JP2012146741A (ja) * 2011-01-07 2012-08-02 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置
JP5773954B2 (ja) * 2012-07-02 2015-09-02 三菱電機株式会社 ガラス基板エッチング装置およびガラス基板エッチング方法
JP6055637B2 (ja) 2012-09-20 2016-12-27 株式会社日立国際電気 クリーニング方法、半導体装置の製造方法、基板処理装置及びプログラム
JP7203515B2 (ja) * 2017-06-06 2023-01-13 アプライド マテリアルズ インコーポレイテッド 連続した堆積－エッチング－処理方法を使用した酸化ケイ素及び窒化ケイ素のボトムアップ成長

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218037A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体基板の製造方法
JP2003218036A (ja) 2002-01-21 2003-07-31 Denso Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2019035258A1 (ja) 2019-02-21
US20200185237A1 (en) 2020-06-11
CN110832621B (zh) 2024-04-09
US11581200B2 (en) 2023-02-14
KR20200029015A (ko) 2020-03-17
CN110832621A (zh) 2020-02-21
JPWO2019035258A1 (ja) 2020-03-26

Similar Documents

Publication Publication Date Title
JP6843087B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
KR101993043B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
KR102154412B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US11075114B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US11047048B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US11164744B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US11705326B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
KR102165125B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US11581200B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US20230098703A1 (en) Method of processing substrate, method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US20240222117A1 (en) Method of processing substrate, method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
JP2021064807A (ja) 半導体装置の製造方法、基板処理装置およびプログラム
US20240105465A1 (en) Method of processing substrate, method of manufacturing semiconductor device, recording medium, and substrate processing apparatus
WO2022176155A1 (ja) 半導体装置の製造方法、基板処理装置、およびプログラム
KR20240038582A (ko) 기판 처리 방법, 반도체 장치의 제조 방법, 프로그램 및 기판 처리 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20221206

Application number text: 1020207004301

Filing date: 20200213

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230326

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20231029

Patent event code: PE09021S02D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20240730

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

AMND Amendment
PX0901 Re-examination

Patent event code: PX09012R01I

Patent event date: 20241230

Comment text: Amendment to Specification, etc.