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KR20220096832A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR20220096832A
KR20220096832A KR1020200189638A KR20200189638A KR20220096832A KR 20220096832 A KR20220096832 A KR 20220096832A KR 1020200189638 A KR1020200189638 A KR 1020200189638A KR 20200189638 A KR20200189638 A KR 20200189638A KR 20220096832 A KR20220096832 A KR 20220096832A
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KR
South Korea
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gate
layer
protection layer
type
forming
Prior art date
Application number
KR1020200189638A
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English (en)
Inventor
박정희
천대환
홍정엽
정영균
주낙용
Original Assignee
현대자동차주식회사
기아 주식회사
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Publication date
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Priority to DE102021212247.7A priority patent/DE102021212247A1/de
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Abstract

기판의 제1면에 위치하는 n- 형층, 상기 n- 형층 위에 위치하는 p형 영역, 상기 n- 형층 및 상기 p형 영역 위에 위치하는 게이트, 상기 게이트 위에 위치하는 제1 게이트 보호층 및 상기 제1 게이트 보호층 위에 위치하는 제2 게이트 보호층, 상기 제2 게이트 보호층 및 상기 p형 영역 위에 위치하는 소스, 그리고 상기 기판의 제2면에 위치하는 드레인을 포함하는, 반도체 소자를 제공한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 환경에 대한 관심과 규제가 강화되면서 자동차 산업에서는 이를 대응하기 위한 환경차 개발을 하고 있으며, 하이브리드 전기차 등이 대표적이다.
이러한 환경차는 동력계인 모터를 구동하기 위해 배터리에 저장된 에너지를 변환하여 사용하게 된다. 이러한 이유로 에너지 변환 효율이 중요하게 되면서 차에 적용되는 전력변환반도체, 즉 전력반도체의 적용 비중이 늘어나고 있다.
이러한 전력변환 스위칭 소자의 경우 스위칭을 하는 게이트와 전류의 통로인 소스와 드레인으로 이루어져 있다. 스위칭 소자는 필요에 따라 게이트, 소스, 및 드레인이 모두 웨이퍼 상단에 위치하는 플라나형과, 게이트, 소스는 웨이퍼 상단, 드레인은 웨이퍼 하단에 위치하는 버티칼형이 있다. 두 스위칭 소자 모두 상단에는 게이트와 소스가 형성하게 되고, 물리적 및 전기적으로 두 단자는 절연되어야 한다. 일반적인 경우, 게이트를 형성하고 절연막인 옥사이드(SixOy)층으로 절연을 하고, 그 주변에 금속 소스를 형성하게 된다.
그러나, 게이트와 절연막을 형성할 때 각 공정의 특성으로 인하여 절연막 하부로 게이트와 소스간 쇼트가 일어나는 경우가 있으며, 이는 Si 양산 소자의 1% 내지 2 %의 불량률을 나타내는 게이트-소스(Gate-source)간 쇼트 현상으로 나타나게 된다.
본 발명이 해결하고자 하는 과제는 게이트와 소스 사이의 쇼트를 원천적으로 차단하여 소자의 불량률을 개선하는 반도체 소자 및 이의 제조 방법을 제공하는 것이다.
일 구현예에 따르면, 기판의 제1면에 위치하는 n- 형층, n- 형층 위에 위치하는 p형 영역, n- 형층 및 p형 영역 위에 위치하는 게이트, 게이트 위에 위치하는 제1 게이트 보호층 및 제1 게이트 보호층 위에 위치하는 제2 게이트 보호층, 제2 게이트 보호층 및 p형 영역 위에 위치하는 소스, 그리고 기판의 제2면에 위치하는 드레인을 포함하는, 반도체 소자를 제공한다..
n- 형층과 게이트 사이에 위치하는 게이트 절연층을 포함할 수 있다.
게이트 절연층은 게이트 절연층의 가장 자리 영역에 전도성 폴리머를 포함할 수 있다.
제1 게이트 보호층은 게이트를 감싸며, 게이트의 상면에 위치하는 상면부 및 게이트의 양 측면에 위치하는 측면부들을 포함하고, 제1 게이트 보호층의 측면부들은 전도성 폴리머를 포함하는 게이트 절연층의 가장 자리 영역 위에 위치할 수 있다.
제2 게이트 보호층은 제1 게이트 보호층을 감싸며, 제1 게이트 보호층의 상면에 위치하는 상면부 및 제1 게이트 보호층의 양 측면에 위치하는 측면부들을 포함하고, 제2 게이트 보호층의 측면부들은 전도성 폴리머를 포함하는 게이트 절연층의 가장 자리 영역 측면에 위치할 수 있다.
제2 게이트 보호층의 하단부는 게이트의 하단부 및 제1 게이트 보호층의 하단부 보다 아래에 위치할 수 있다.
제1 게이트 보호층은 SixNy(2≤x≤4, 3≤y≤5)를 포함할 수 있다.
제1 게이트 보호층의 두께는 500 Å 이상일 수 있다.
제2 게이트 보호층은 SixOy(1≤x≤4, 2≤y≤8), SixNy(2≤x≤4, 3≤y≤5), 또는 이들의 조합을 포함할 수 있다.
제2 게이트 보호층의 두께는 5000 Å 내지 10000 Å일 수 있다.
기판은 n+ 형 기판일 수 있다.
p형 영역 위에 위치하는 n+ 영역을 더 포함할 수 있다.
다른 구현예에 따르면, 기판의 제1면에 n- 형층 및 p형 영역을 형성하는 단계, n- 형층 위에 게이트를 형성하는 단계, 게이트 위에 제1 게이트 보호층을 형성하는 단계, 제1 게이트 보호층 위에 제2 게이트 보호층을 형성하는 단계, 제2 게이트 보호층 및 p형 영역 위에 소스를 형성하는 단계, 그리고 기판의 제2면에 드레인을 형성하는 단계를 포함하는, 반도체 소자의 제조 방법을 제공한다.
게이트를 형성하는 단계는, n- 형층 위에 게이트 절연층을 형성하는 단계, 게이트 절연층 위에 게이트 물질층을 형성하는 단계, 및 게이트 물질층을 식각하여 게이트를 형성하는 단계를 포함할 수 있다.
제1 게이트 보호층을 형성하는 단계는, 게이트 위에 제1 게이트 보호층을 형성하는 단계, 및 제1 게이트 보호층을 마스크로 이용하여 제1 게이트 보호층으로 보호되지 않은 게이트 절연층을 식각하여 제거하는 단계를 포함할 수 있다.
게이트 물질층의 식각은 C4F6, C4C8, 또는 이들의 조합을 포함하는 식각 가스를 이용하여 이루어질 수 있다.
식각 가스를 이용한 식각에 의하여 게이트 절연층은 전도성 폴리머를 포함하게 될 수 있다.
게이트 절연층을 식각하여 제거하는 단계는, 게이트 절연층을 제거한 후, p형 영역의 일부 깊이까지 식각할 수 있다.
게이트 절연층을 식각하여 제거한 후, 제2 게이트 보호층을 형성하기 전에, 제1 게이트 보호층을 마스크로 이용하여, p형 영역에 n+ 이온을 주입하여 n+ 영역을 형성하는 단계를 더 포함할 수 있다.
일 구현예에 따른 반도체 소자는 게이트와 소스 사이의 쇼트를 원천적으로 차단하여 소자의 불량률을 개선할 수 있다.
도 1은 일 구현예에 따른 반도체 소자의 단면을 간략하게 도시한 도면이다.
도 2 내지 도 8은 다른 구현예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
이후 설명하는 기술의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 구현예들을 참조하면 명확해질 것이다. 그러나 구현되는 형태는 이하에서 개시되는 구현예들에 한정되는 것이 아니라 할 수 있다. 다른 정의가 없다면 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 해당 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다. 명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 일 구현예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 반도체 소자(1)는 기판(100), n- 형층(200), p형 영역(300), 게이트(600), 소스(800), 및 드레인(900)을 포함한다.
기판(100)은 n+ 형 기판일 수 있고, 일 예로 기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
기판(100)의 제1면에 n- 형층(200)이 위치하고, p형 영역(300)은 n- 형층(200) 위에 위치한다. 선택적으로, n+ 형 영역(400) 및 p+ 형 영역(도시하지 않음)이 p형 영역(300) 위에 위치할 수 있다.
게이트(600)는 n- 형층(200) 및 p형 영역(300) 위에 위치한다. n+ 형 영역(400)을 더 포함하는 경우, 게이트(600)는 n- 형층(200), p형 영역(300), 및 n+ 형 영역(400) 위에 위치할 수 있다. 게이트 전극(700)은 폴리실리콘(polysilicon) 또는 금속을 포함할 수 있다.
게이트(600)와 n- 형층(200) 사이에는 게이트 절연층(630)이 위치할 수 있다. 게이트 절연층(630)은 게이트(600)의 하단부를 모두 커버하는 너비로 형성될 수 있고, 후술하는 제1 게이트 보호층(610)의 하단부까지 커버하는 너비로 형성될 수 있다.
게이트 절연층(630)은 산화 실리콘(SiO2)를 포함할 수 있다.
게이트 절연층(630)은 게이트 절연층(630)의 가장 자리 영역(631)에 전도성 폴리머를 포함할 수 있다.
게이트(600) 형성을 위해 게이트 물질층을 식각할 때, n- 형층(200) 또는 p형 영역(300) 등의 데미지를 막기 위해 게이트 절연층(630)을 미리 증착시키고, 선택비가 높은 식각 가스(Cl2, HBr, O2)를 사용하여 식각한다.
게이트 절연층(630)에서 게이트(600) 형성을 위한 식각이 멈추지만 높은 선택비를 위해 사용한 식각 가스로 인해 게이트 절연층(630) 상부 표면에 전도성 폴리머가 남아 있게 된다. 이 전도성 폴리머에 의하여 게이트 절연층(630) 하부로 게이트(600)와 소스(800)간 쇼트가 일어나는 경우가 있다.
이러한 문제를 해결하기 위한 방법으로는, HF(또는 BOE) 등의 케미칼 습식 식각으로 전도성 폴리머를 포함하는 게이트 절연층(630)을 완전히 제거하는 방법이 있다. 그러나, 이러한 방법의 경우 게이트 절연층(630)의 전면 제거를 위해 오버-에치(Over-etch)되어, 채널 영역인 게이트(600) 하부에 위치하는 게이트 절연층(630) 안쪽까지 식각 되어 채널이 좁아지는 문제가 있다.
또 다른 방법으로, 트렌치 구조를 채용하여 게이트(600)를 기판(100) 내부로 형성함으로써, 구조적으로 게이트(600)와 소스(800)를 분리하는 방법이 있다. 그러나, 이 방법의 경우 게이트(600)와 소스(800) 쇼트 문제는 해결할 수 있으나, 비싼 CMP 공정을 이용해야 하는 문제가 있다.
일 구현예에 따른 반도체 소자는 게이트(600) 위에 제1 게이트 보호층(610) 및 제2 게이트 보호층(620)을 포함함으로써 이러한 문제를 해결한다.
제1 게이트 보호층(610)은 게이트(600) 위에 위치하며, 게이트(600)를 감싸 보호한다. 이에 따라, 제1 게이트 보호층(610)은 게이트(600)의 상면에 위치하는 상면부 및 게이트(600)의 양 측면에 위치하는 측면부들을 포함할 수 있다.
이때, 제1 게이트 보호층(610)의 측면부들은 전도성 폴리머를 포함하는 게이트 절연층(630)의 가장 자리 영역(631) 위에 위치할 수 있다. 후술하는 바와 같이, 제1 게이트 보호층(610)으로 게이트(600)를 보호한 후, 게이트 절연층(630)을 제거함으로써, 게이트 절연층(630)의 하부의 게이트 절연층(630)이 오버-에치(Over-etch)되어 채널이 좁아지는 문제를 해결할 수 있다.
제1 게이트 보호층(610)은 SixNy(2≤x≤4, 3≤y≤5)를 포함할 수 있다. 일 예로, 제1 게이트 보호층(610)은 Si3N4를 포함할 수 있다. 제1 게이트 보호층(610)이 질화물을 포함하는 경우, 일반적으로 산화물을 포함하는 게이트 절연층(630)과의 선택비가 높아, 게이트 절연층(630) 제거시 제1 게이트 보호층(610)의 두께 감소를 최소화할 수 있다. 또한, 제1 게이트 보호층(610)은 미세한 두께 조절이 가능하여, 후술하는 바와 같이 제1 게이트 보호층(610)을 마스크로 이용하여, n+ 영역(400)을 형성하는 경우 n+ 영역(400)의 미세한 얼라인이 가능하다.
제1 게이트 보호층(610)의 두께는 500 Å 이상일 수 있고, 일 예로 500 Å 내지 5000 Å일 수 있다. 제1 게이트 보호층(610)의 두께가 500 Å 미만인 경우 게이트 절연층(630)의 제거 식각시 보호층으로서의 역할이 부족할 수 있고, 5000 Å를 초과하는 경우 전도성 폴리머의 길이가 길어지고, 단위 셀 피치가 증가될 수 있다.
제2 게이트 보호층(620)은 제1 게이트 보호층(610) 위에 위치하며, 제1 게이트 보호층(610)를 감싸 보호한다. 이에 따라, 제2 게이트 보호층(620)은 제1 게이트 보호층(610))의 상면에 위치하는 상면부 및 제1 게이트 보호층(610)의 양 측면에 위치하는 측면부들을 포함할 수 있다.
이때, 제2 게이트 보호층(620)의 하단부는 게이트(600)의 하단부 및 제1 게이트 보호층(610)의 하단부 보다 아래에 위치할 수 있다. 후술하는 바와 같이, 제1 게이트 보호층(610)으로 게이트(600)를 보호한 후 게이트 절연층(630)을 제거할 때, 게이트 절연층(630)을 완전히 제거한 후 p형 영역(300)의 일부 깊이까지 식각함으로써, 제2 게이트 보호층(620)의 측면부들은 게이트 절연층(630)의 전도성 폴리머를 포함하는 가장 자리 영역(631)의 측면에 위치할 수 있다.
상기한 바와 같이, 제1 게이트 보호층(610)의 하부에는 전도성 폴리머를 포함하는 가장 자리 영역(631)이 남아 있을 수 있는데, 이에 의하여 게이트(600)와 소스(800) 사이에 쇼트가 발생할 수 있다.
그러나, 제2 게이트 보호층(620)의 측면부들이 전도성 폴리머를 포함하는 게이트 절연층(630)의 측면에 위치하여 게이트 절연층(630)의 전도성 폴리머를 포함하는 가장 자리 영역(631)도 감싸 보호함으로써, 게이트(600)와 소스(800) 사이의 쇼트를 원천적으로 차단할 수 있다.
제2 게이트 보호층(620)은 SixOy(1≤x≤4, 2≤y≤8), SixNy(2≤x≤4, 3≤y≤5), 또는 이들의 조합을 포함할 수 있다. 일 예로, 제2 게이트 보호층(620)은 SiO2, Si3N4, 또는 이들의 조합을 포함할 수 있다.
즉, 제2 게이트 보호층(620)은 SiO2와 이를 포함하는 일반적인 절연막(BPSG, PSG), 또는 제1 게이트 보호층(610)과 동일한 물질로 이루어질 수 있다. 이로써, 공정 변화 없이 기존의 공정 프로세스를 이용하여 제조할 수 있다.
제2 게이트 보호층(620)의 두께는 5000 Å 내지 10000 Å일 수 있다. 제2 게이트 보호층(620)의 두께가 5000 Å 미만인 경우 제2 게이트 보호층(620)의 절연 효과가 떨어질 수 있고, 10000 Å를 초과하는 경우 단위 셀 피치 증가가 발생할 수 있다.
제2 게이트 보호층(620), p형 영역(300), 및 선택적으로 n+ 형 영역(400) 위에 소스(800)이 위치하고, 기판(100)의 제2면에 드레인(900)이 위치한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 소스(800) 및 드레인(900)은 오믹(Ohmic) 금속을 포함할 수 있다.
도 2 내지 도 8을 참고하여 도 1에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 2 내지 도 8은 도 1에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 2를 참고하면, 기판(100)을 준비하고, 기판(100)의 제1면에 n- 형층(200)을 형성한다. n- 형층(200)은 기판(100)의 제1면에 에피택셜 성장으로 형성할 수 있다. 여기서, 기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
이어서, n- 형층(200) 위에 p형 영역(300)을 형성한다. p형 영역(300)은 n- 형층(200)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p 이온을 주입하여 형성할 수 있다. 하지만, 이에 한정하지 않고, n- 형층(200) 위에 에피택셜 성장으로 p형 영역(300)을 형성할 수도 있다.
도 3을 참고하면, p형 영역(300) 및 n- 형층(200) 위에 게이트 절연층(630)을 형성하고, 게이트 절연층(630) 위에 게이트 물질층(601)을 형성한다. 게이트 물질층(601)은 n형 다결정 실리콘을 포함할 수 있다.
도 4를 참고하면, 게이트 물질층(601)의 일부를 식각하여 게이트(600)를 형성한다. 게이트(600)는 게이트 절연층(630) 위에 형성된다.
이때, 게이트 물질층(601)의 식각시 선택비가 높은 식각 가스를 사용하여 식각함에 따라, 게이트 절연층(630)은 게이트(600)로 보호되지 않은 부분에 전도성 폴리머를 포함하는 영역(632)을 포함할 수 있다. 게이트 물질층(601)의 식각은 C4F6, C4C8, 또는 이들의 조합을 포함하는 식각 가스를 이용하여 이루어질 수 있다.
도 5를 참고하면, 게이트(600) 위에 제1 게이트 보호층(610)을 형성한다. 제1 게이트 보호층(610)은 게이트(600)를 감싸 게이트(600)의 상면 및 양 측면을 모두 보호할 수 있도록 한다.
도 6을 참고하면, 제1 게이트 보호층(610)을 마스크로 이용하여 제1 게이트 보호층(610)으로 보호되지 않은 게이트 절연층(630), 특히 게이트 절연층(630)의 전도성 폴리머를 포함하는 영역(632)을 식각하여 제거한다. 이때, 제1 게이트 보호층(610)의 하부에는 전도성 폴리머를 포함하는 가장 자리 영역(631)이 남아 있을 수 있다.
또한, 게이트 절연층(630)을 제거할 때, 게이트 절연층(630)을 완전히 제거한 후 p형 영역(300)의 일부 깊이까지 식각할 수 있다. 이에 의해, 제2 게이트 보호층(620)의 측면부들은 게이트 절연층(630)의 전도성 폴리머를 포함하는 가장 자리 영역(631)의 측면에 위치할 수 있다.
도 7을 참고하면, 선택적으로 게이트 절연층(630)을 식각하여 제거한 후, 제2 게이트 보호층(620)을 형성하기 전에, 제1 게이트 보호층(610)을 마스크로 이용하여, n+ 영역(400)을 형성할 수 있다. 제1 게이트 보호층(610)은 미세한 두께 조절이 가능하기 때문에, 제1 게이트 보호층(610)을 이용하여 n+ 영역(400)의 미세한 셀프얼라인(self-align)이 가능하다.
n+ 형 영역(400)은 p형 영역(300)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n 이온을 주입하여 형성할 수 있다. 다만, 이에 한정하지 않고, p형 영역(300) 위에 에피택셜 성장으로 n+ 형 영역(400)을 형성할 수도 있다.
도 8을 참고하면, 제1 게이트 보호층(610) 위에 제2 게이트 보호층(620)을 형성한다. 제2 게이트 보호층(620)은 제1 게이트 보호층(610)를 감싸 제1 게이트 보호층(610)의 상면 및 양 측면을 모두 보호할 수 있도록 한다.
상기한 바와 같이, 게이트 절연층(630)을 제거할 때, 게이트 절연층(630)을 완전히 제거한 후 p형 영역(300)의 일부 깊이까지 식각함으로써, 제2 게이트 보호층(620)의 측면부들은 게이트 절연층(630)의 전도성 폴리머를 포함하는 가장 자리 영역(631)의 측면에 위치할 수 있다.
다음으로, 제2 게이트 보호층(620), p형 영역(300), 및 선택적으로 n+ 형 영역(400) 위에 위에 소스(900)을 형성하고, 기판(100)의 제2면에 드레인(950)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 반도체 소자
100: 기판
200: n- 형층
300: p형 영역
400: n+ 형 영역
600: 게이트
601: 게이트 물질층
610: 제1 게이트 보호층
620: 제2 게이트 보호층
630: 게이트 절연층
631: 게이트 절연층의 전도성 폴리머를 포함하는 가장 자리 영역
632: 게이트 절연층의 전도성 폴리머를 포함하는 영역
800: 소스
900: 드레인

Claims (19)

  1. 기판의 제1면에 위치하는 n- 형층,
    상기 n- 형층 위에 위치하는 p형 영역,
    상기 n- 형층 및 상기 p형 영역 위에 위치하는 게이트,
    상기 게이트 위에 위치하는 제1 게이트 보호층 및 상기 제1 게이트 보호층 위에 위치하는 제2 게이트 보호층,
    상기 제2 게이트 보호층 및 상기 p형 영역 위에 위치하는 소스, 그리고
    상기 기판의 제2면에 위치하는 드레인
    을 포함하는, 반도체 소자.
  2. 제1항에서,
    상기 n- 형층과 상기 게이트 사이에 위치하는 게이트 절연층을 포함하는, 반도체 소자.
  3. 제2항에서,
    상기 게이트 절연층은 상기 게이트 절연층의 가장 자리 영역에 전도성 폴리머를 포함하는, 반도체 소자.
  4. 제3항에서,
    상기 제1 게이트 보호층은 상기 게이트를 감싸며,
    상기 게이트의 상면에 위치하는 상면부 및 상기 게이트의 양 측면에 위치하는 측면부들을 포함하고,
    상기 제1 게이트 보호층의 측면부들은 상기 전도성 폴리머를 포함하는 게이트 절연층의 가장 자리 영역 위에 위치하는, 반도체 소자.
  5. 제3항에서,
    상기 제2 게이트 보호층은 상기 제1 게이트 보호층을 감싸며,
    상기 제1 게이트 보호층의 상면에 위치하는 상면부 및 상기 제1 게이트 보호층의 양 측면에 위치하는 측면부들을 포함하고,
    상기 제2 게이트 보호층의 측면부들은 상기 전도성 폴리머를 포함하는 게이트 절연층의 가장 자리 영역 측면에 위치하는, 반도체 소자.
  6. 제1항에서,
    상기 제2 게이트 보호층의 하단부는 상기 게이트의 하단부 및 상기 제1 게이트 보호층의 하단부 보다 아래에 위치하는, 반도체 소자.
  7. 제1항에서,
    상기 제1 게이트 보호층은 SixNy(2≤x≤4, 3≤y≤5)를 포함하는, 반도체 소자.
  8. 제1항에서,
    상기 제1 게이트 보호층의 두께는 500 Å 이상인, 반도체 소자.
  9. 제1항에서,
    상기 제2 게이트 보호층은 SixOy(1≤x≤4, 2≤y≤8), SixNy(2≤x≤4, 3≤y≤5), 또는 이들의 조합을 포함하는, 반도체 소자.
  10. 제1항에서,
    상기 제2 게이트 보호층의 두께는 5000 Å 내지 10000 Å인, 반도체 소자.
  11. 제1항에서,
    상기 기판은 n+ 형 기판인, 반도체 소자.
  12. 제1항에서,
    상기 p형 영역 위에 위치하는 n+ 영역을 더 포함하는, 반도체 소자.
  13. 기판의 제1면에 n- 형층 및 p형 영역을 형성하는 단계,
    상기 n- 형층 위에 게이트를 형성하는 단계,
    상기 게이트 위에 제1 게이트 보호층을 형성하는 단계,
    상기 제1 게이트 보호층 위에 제2 게이트 보호층을 형성하는 단계,
    상기 제2 게이트 보호층 및 상기 p형 영역 위에 소스를 형성하는 단계, 그리고
    상기 기판의 제2면에 드레인을 형성하는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  14. 제13항에서,
    상기 게이트를 형성하는 단계는,
    상기 n- 형층 위에 게이트 절연층을 형성하는 단계,
    상기 게이트 절연층 위에 게이트 물질층을 형성하는 단계, 및
    상기 게이트 물질층을 식각하여 게이트를 형성하는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  15. 제14항에서,
    상기 제1 게이트 보호층을 형성하는 단계는,
    상기 게이트 위에 제1 게이트 보호층을 형성하는 단계, 및
    상기 제1 게이트 보호층을 마스크로 이용하여 상기 제1 게이트 보호층으로 보호되지 않은 게이트 절연층을 식각하여 제거하는 단계
    를 포함하는, 반도체 소자의 제조 방법.
  16. 제14항에서,
    상기 게이트 물질층의 식각은 C4F6, C4C8, 또는 이들의 조합을 포함하는 식각 가스를 이용하여 이루어지는, 반도체 소자의 제조 방법.
  17. 제16항에서,
    상기 식각 가스를 이용한 식각에 의하여 상기 게이트 절연층은 전도성 폴리머를 포함하게 되는, 반도체 소자의 제조 방법.
  18. 제15항에서,
    상기 게이트 절연층을 식각하여 제거하는 단계는,
    상기 게이트 절연층을 제거한 후, 상기 p형 영역의 일부 깊이까지 식각하는, 반도체 소자의 제조 방법.
  19. 제15항에서,
    상기 게이트 절연층을 식각하여 제거한 후, 상기 제2 게이트 보호층을 형성하기 전에,
    상기 제1 게이트 보호층을 마스크로 이용하여, 상기 p형 영역에 n+ 이온을 주입하여 n+ 영역을 형성하는 단계를 더 포함하는, 반도체 소자의 제조 방법.
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