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KR20220087784A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지의 제조 방법 Download PDF

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KR20220087784A
KR20220087784A KR1020200178164A KR20200178164A KR20220087784A KR 20220087784 A KR20220087784 A KR 20220087784A KR 1020200178164 A KR1020200178164 A KR 1020200178164A KR 20200178164 A KR20200178164 A KR 20200178164A KR 20220087784 A KR20220087784 A KR 20220087784A
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KR
South Korea
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redistribution
support substrate
capacitor
semiconductor package
layer
Prior art date
Application number
KR1020200178164A
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English (en)
Inventor
강명삼
고영찬
김정석
문경돈
Original Assignee
삼성전자주식회사
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Publication date
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Priority to TW110135251A priority patent/TW202230666A/zh
Priority to CN202111454605.4A priority patent/CN114649273A/zh
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Abstract

반도체 패키지는 연결 배선들을 갖는 지지 기판, 상기 지지 기판 내에 상기 지지 기판의 상부면으로부터 제1 및 제2 전극들이 노출되도록 배치되는 적어도 하나의 커패시터, 상기 지지 기판의 상부면을 커버하며 상기 연결 배선들 및 상기 제1 및 제2 전극들에 전기적으로 각각 연결되는 재배선들을 갖는 재배선층, 상기 재배선층 상에 배치되며 상기 재배선들과 전기적으로 각각 연결되는 칩 패드들을 갖는 반도체 칩, 및 상기 지지 기판의 하부면 상에 상기 연결 배선들과 전기적으로 각각 연결되는 외부 접속 부재들을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 수동 소자를 갖는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
팬 아웃 패키지에 실장되는 커패시터는 애플리케이션 프로세서용 디커플링 커패시터로서 LSC (Land-Side Capacitor) 형태로 제작될 수 있다. 상기 LSC 형태의 커패시터는 솔더 볼들이 배치되는 외측면에 구비되므로, 얇은 두께가 요구된다. 따라서, 상기 커패시터의 표면 실장 시에 크랙이 발생하고, 정전 용량을 증가시키는 데 제한이 있고 비용이 증가하는 문제점이 있다.
본 발명의 일 과제는 상대적으로 큰 정전 용량을 가지며 전기적 성능을 개선시킬 수 있는 커패시터를 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 연결 배선들을 갖는 지지 기판, 상기 지지 기판 내에 상기 지지 기판의 상부면으로부터 제1 및 제2 전극들이 노출되도록 배치되는 적어도 하나의 커패시터, 상기 지지 기판의 상부면을 커버하며 상기 연결 배선들 및 상기 제1 및 제2 전극들에 전기적으로 각각 연결되는 재배선들을 갖는 재배선층, 상기 재배선층 상에 배치되며 상기 재배선들과 전기적으로 각각 연결되는 칩 패드들을 갖는 반도체 칩, 및 상기 지지 기판의 하부면 상에 상기 연결 배선들과 전기적으로 각각 연결되는 외부 접속 부재들을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 관통 형성된 캐비티를 갖는 지지 기판, 상기 지지 기판의 상기 캐비티 내에 배치되며 상기 지지 기판의 상부면으로부터 제1 및 제2 전극들이 노출되도록 배치되는 적어도 하나의 커패시터, 상기 캐비티를 채우면서 상기 지지 기판의 하부면을 커버하는 밀봉층, 상기 지지 기판의 상부면을 커버하며 상기 지지 기판의 연결 배선들 및 상기 제1 및 제2 전극들에 전기적으로 각각 연결되는 재배선들을 갖는 재배선층, 상기 재배선층 상에 배치되며 상기 재배선들과 전기적으로 각각 연결되는 칩 패드들을 갖는 반도체 칩, 및 상기 밀봉층의 하부면 상에 배치되고 상기 연결 배선들과 전기적으로 각각 연결되는 외부 접속 부재들을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 연결 배선들을 가지며 캐비티가 관통 형성된 지지 기판, 상기 캐비티 내에 상기 지지 기판의 상부면으로부터 제1 및 제2 전극들이 노출되도록 배치되는 적어도 하나의 커패시터, 및 상기 지지 기판의 상부면 상에 배치되며 상기 연결 배선들 및 상기 제1 및 제2 전극들에 전기적으로 각각 연결되는 재배선들을 갖는 재배선층을 포함하는 하이브리드 적층 기판, 상기 하이브리드 적층 기판 상에 배치되며, 상기 재배선들과 전기적으로 연결되는 칩 패드들 갖는 반도체 칩, 및 상기 하이브리드 적층 기판의 하부면 상에 상기 연결 배선들과 전기적으로 각각 연결되는 외부 접속 부재들을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 접속 부재들을 매개로 하여 실장되는 하이브리드 적층 기판, 및 상기 하이브리드 적층 기판 상에 실장되는 반도체 칩을 포함한다. 상기 하이브리드 적층 기판은, 상기 접속 부재들과 전기적으로 각각 연결되는 연결 배선들을 갖는 지지 기판, 상기 지지 기판 내에 상기 지지 기판의 상부면으로부터 일면이 노출되도록 배치되는 적어도 하나의 수동 소자, 및 상기 지지 기판의 상부면 상에 배치되며 상기 연결 배선들 및 상기 수동 소자에 전기적으로 각각 연결되는 재배선들을 갖는 재배선층을 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는 적어도 하나의 커패시터가 내장된 지지 기판 및 상기 지지 기판 상에 적층되며 상기 커패시터의 제1 및 제2 전극들 및 상기 지지 기판의 연결 배선들과 전기적으로 각각 연결되는 재배선들을 갖는 재배선층을 포함하는 하이브리드 적층 기판, 상기 하이브리드 적층 기판 상에 실장되는 적어도 하나의 반도체 칩 및 상기 하이브리드 적층 기판의 하부면 상에 배치되는 외부 접속 부재들을 포함할 수 있다.
상기 커패시터가 상기 지지 기판의 캐비티 내에 배치되므로, 상기 커패시터는 기존 LSC (Land-Side Capacitor) 타입의 커패시터보다 더 큰 두께를 가질 수 있다. 이에 따라, 상기 커패시터의 표면 실장시 발생하는 불량을 감소시킬 수 있다. 또한, IPD(Integrated Passive Device)나 초박형 커패시터(Ultra thin capacitor)를 사용하지 않고도, 정전 용량을 증가시킬 수 있으므로, 커패시터에 대한 비용을 감소시킬 수 있다.
더욱이, 상기 커패시터는 상기 지지 기판 내에 원하는 위치에 배치될 수 있으므로, 상기 반도체 칩과의 연결 통로를 감소시켜 루프 인덕턴스(loop inductance)와 같은 전기적 성능을 개선시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도이다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 19는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 하이브리드 적층 기판(100), 하이브리드 적층 기판(100) 상에 실장된 적어도 하나의 반도체 칩(300) 및 하이브리드 적층 기판(100)의 외측면 상에 배치되는 외부 접속 부재들(500)을 포함할 수 있다. 또한, 반도체 패키지(10)는 하이브리드 적층 기판(100) 상에 반도체 칩(300)을 커버하는 밀봉 부재(400)를 더 포함할 수 있다. 하이브리드 적층 기판(100)은 코어 기판으로서의 지지 기판(110) 및 지지 기판(110) 상에 적층되는 재배선층(140)을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 반도체 칩(300)을 지지하는 베이스 기판으로서 제공되는 하이브리드 적층 기판(100)을 포함할 수 있다. 하이브리드 적층 기판(100)은 반도체 칩(300)이 배치된 영역을 벗어나는 팬 아웃 영역에 반도체 칩(300)과의 전기적 연결 통로의 역할을 수행하는 도전성 접속체로서의 연결 배선들 및 재배선들을 포함할 수 있다. 따라서, 반도체 패키지(10)는 팬 아웃 패키지로서 제공될 수 있다. 또한, 반도체 패키지(10)는 상부에 제2 패키지가 적층되는 단위 패키지(unit package)로서 제공될 수 있다.
또한, 반도체 패키지(10)는 시스템 인 패키지(System In Package, SIP)로서 제공될 수 있다. 예를 들면, 상기 반도체 칩들은 로직 회로를 포함하는 로직 칩 및/또는 메모리 칩을 포함할 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다.
예시적인 실시예들에 있어서, 하이브리드 적층 기판(100)은 커패시터(200)와 같은 수동 소자가 내장된 지지 기판(110) 및 지지 기판(110) 상에 적층되는 재배선층(140)을 포함할 수 있다.
구체적으로, 지지 기판(110)은 서로 마주하는 제1 면(상부면)(112) 및 제2 면(하부면)(114)을 가질 수 있다. 지지 기판(110)은 반도체 칩(300)에 대응하는 중앙 영역에 캐비티(116)를 가질 수 있다. 캐비티(116)은 지지 기판(110)의 제1 면(112)으로부터 제2 면(114)까지 관통하도록 연장할 수 있다.
지지 기판(110)은 패턴 매립형 기판(Embedded Trace Substrate, ETS) 방식에 의해 형성된 코어리스(coreless) 기판일 수 있다. 이 경우에 있어서, 지지 기판(110)은 복수 개의 절연층들 및 상기 절연층들 내에 회로층들을 포함할 수 있다. 이와 다르게, 상기 지지 기판은 코어 다층 기판을 포함할 수 있다. 이 경우에 있어서, 상기 지지 기판은 코어층 및 상기 코어층의 양측에 적층된 회로층들을 포함할 수 있다.
도 1에 도시된 바와 같이, 지지 기판(110)은 복수 개의 적층된 절연층들(120a, 120b) 및 상기 절연층들 내에 도전성 접속체로서의 연결 배선들(122)을 포함할 수 있다. 복수 개의 연결 배선들(122)은 지지 기판(110)의 제1 면(112)으로부터 제2 면(114)까지 지지 기판(110)을 관통하도록 구비되어 전기적 연결 통로의 역할을 각각 수행할 수 있다.
예를 들면, 지지 기판(110)은 적층된 제1 및 제2 절연층들(120a, 120b)을 포함할 수 있다. 연결 배선(122)은 제1 금속 배선(122a), 제1 콘택(122b), 제2 금속 배선(122c), 제2 콘택(122d) 및 제3 금속 배선(122e)을 포함할 수 있다. 제1 금속 배선(122a)은 지지 기판(110)의 제1 면(112), 즉, 제1 절연층(120a)의 상부면에 구비되고, 제1 금속 배선(122a)의 적어도 일부분은 제1 면(112)으로부터 노출될 수 있다. 제3 금속 배선(122e)은 지지 기판(110)의 제2 면(114), 즉, 제2 절연층(120b)의 상부면에 구비되고, 제3 금속 배선(122e)의 적어도 일부분은 제2 면(114)으로부터 노출될 수 있다. 지지 기판(110)의 상기 절연층들 및 상기 연결 배선들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 커패시터(200)는 지지 기판(110)의 캐비티(116) 내에 배치될 수 있다. 커패시터(200)의 측벽은 캐비티(116)의 내측벽으로부터 이격될 수 있다. 따라서, 커패시터(200)의 측벽과 캐비티(116)의 내측벽 사이에는 갭이 형성될 수 있다. 예를 들면, 지지 기판(110)은 수 개 내지 수십 개의 캐비티들(116)을 가지고, 각각의 캐비티(116) 내에 하나의 커패시터(200)가 배치될 수 있다. 이와 다르게, 하나의 캐비티(116) 내에 복수 개의 커패시터들(200)이 배치될 수 있다.
도 2에 도시된 바와 같이, 커패시터(200)는 제1 및 제2 전극들(210a, 210b)을 가질 수 있다. 커패시터(200)의 상부면(202)은 지지 기판(110)의 상부면(112)으로부터 노출되도록 배치될 수 있다. 커패시터(200)의 하부면(204)은 지지 기판(110)의 하부면(114)으로부터 노출되도록 배치될 수 있다. 커패시터(200)의 상부면(202)에 구비된 제1 및 제2 전극들(210a, 210b)의 표면들은 지지 기판(110)의 상부면(112)과 동일한 평면에 위치할 수 있다.
커패시터(200)는 반도체 칩(300)의 전압 안정화를 위한 디커플링 커패시터의 역할을 수행할 수 있다. 커패시터(200)는 적층 세라믹 커패시터(MLCC: Multi Layer Ceramic Capacitor), 실리콘 커패시터 등을 포함할 수 있다. 커패시터(200)는 수백 nF의 정전 용량을 가질 수 있다. 상기 적층 세라믹 커패시터의 예로서는, 수직 적층형 3 터미널 구조의 LICC(Low Inductance Chip Capacitor), 멀티-터미널 타입의 Low-ESL MLCC, 전극이 하부에만 있는 구조의 MLCC 등을 들 수 있다.
예를 들면, 커패시터(200)의 두께(T1)는 지지 기판(110)의 두께(T2)보다 크거나 같을 수 있다. 따라서, 커패시터(200)의 제1 면(202)에 반대하는 제2 면(204)은 지지 기판(110)의 제2 면(114) 보다 높게 위치하거나 동일 평면에 위치할 수 있다. 커패시터(200)의 두께(T1)는 50㎛ 내지 250㎛의 범위 이내에 있을 수 있다. 커패시터(200)의 폭(W1)은 450㎛ 내지 900㎛의 범위 이내일 수 있다. 커패시터(200)의 제1 및 제2 전극들(210a, 210b) 각각의 폭(W2)은 100㎛ 내지 300㎛의 범위 이내일 수 있다.
예시적인 실시예들에 있어서, 하이브리드 적층 기판(100)은 지지 기판(110)의 하부면(114) 상에 커패시터(200)를 커버하는 밀봉층(130)을 더 포함할 수 있다. 밀봉층(130)은 커패시터(200)의 측벽과 캐비티(116)의 내측벽 사이의 갭을 채우도록 형성될 수 있다. 따라서, 커패시터(200)의 하부면(204), 지지 기판(110)의 하부면(114) 및 캐비티(116)의 내측벽은 밀봉층(130)에 의해 커버될 수 있다.
예를 들면, 밀봉층(130)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 무기 필러들과 같은 보강재가 포함된 수지 등을 포함할 수 있다. 구체적으로, 상기 밀봉층은 ABF(Ajinomoto Build-up Film)과 같은 절연 필름, FR-4와 같은 복합 재료, BT(Bismaleimide Triazine)과 같은 수지 등을 포함할 수 있다. 또한, 상기 밀봉층은 EMC(Epoxy Molding Compound)와 같은 몰딩 물질, PIE(Photo Imagable Encapsulant)와 같은 감광성 절연 물질 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 재배선층(140)은 지지 기판(110)의 상부면(112) 상에 배치되고, 커패시터(200)의 제1 및 제2 전극들(210a, 210b) 및 연결 배선들(120)에 전기적으로 각각 연결되는 재배선들(152)을 가질 수 있다.
구체적으로, 재배선층(140)은 지지 기판(110)의 상부면(112) 상에 구비되며 커패시터(200)의 제1 및 제2 전극들(210a, 210b) 및 연결 배선(122)의 제1 금속 패턴(122a)을 노출시키는 제1 개구들을 갖는 제1 하부 절연막(150a) 및 제1 하부 절연막(150a) 상에 형성되며 상기 제1 개구들을 통해 제1 및 제2 전극들(210a, 210b) 및 제1 금속 패턴들(122a)과 전기적으로 각각 연결되는 제1 재배선들(152a)을 포함할 수 있다.
재배선층(140)은 제1 하부 절연막(150a) 상에 구비되며 제1 재배선들(152a)을 노출시키는 제2 개구들을 갖는 제2 하부 절연막(150b) 및 제2 하부 절연막(150b) 상에 형성되며 상기 제2 개구들을 통해 제1 재배선들(152a)과 전기적으로 각각 연결되는 제2 재배선들(152b)을 포함할 수 있다.
재배선층(140)은 제2 하부 절연막(150b) 상에 구비되며 제2 재배선들(152b)을 노출시키는 제3 개구들을 갖는 제3 하부 절연막(150c) 및 제3 하부 절연막(150c) 상에 형성되며 상기 제3 개구들을 통해 제2 재배선들(152b)과 전기적으로 각각 연결되는 제3 재배선들(152c)을 포함할 수 있다.
재배선층(140)은 제3 하부 절연막(150c) 상에 제3 재배선(152c)의 적어도 일부를 노출시키는 보호막 패턴(도시되지 않음)을 포함할 수 있다. 이 경우에 있어서, 제3 재배선(152c)의 노출된 일부분 상에는 UBM(Under Bump Metallurgy)과 같은 범프 패드(도시되지 않음)가 형성될 수 있다. 상기 범프 패드가 형성된 제3 재배선(152a)의 일부는 본딩 패드의 역할을 수행할 수 있다.
예를 들면, 상기 제1 내지 제3 하부 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 내지 제3 하부 절연막들은 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 상기 제1 내지 제3 재배선들은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
따라서, 하이브리드 적층 기판(100)은 커패시터(200)와 같은 수동 소자가 내장된 지지 기판(110) 및 지지 기판(110) 상에 적층되고 커패시터(200)의 제1 및 제2 전극들(210a, 210b)와 전기적으로 각각 연결된 재배선들(152)을 갖는 재배선층(140)을 포함하여 고밀도 인터포저의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(300)는 하이브리드 적층 기판(100)의 재배선층(140) 상에 배치될 수 있다. 반도체 칩(300)는 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(140) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 칩(300)는 칩 패드들(310)이 형성된 활성면(302)이 재배선층(140)를 향하도록 재배선층(140) 상에 실장될 수 있다. 반도체 칩(300)의 칩 패드들(310)은 도전성 연결 부재들로서의 도전성 범프들(320)에 의해 재배선층(140)의 상기 본딩 패드들, 즉, 제3 재배선들(152c)과 전기적으로 각각 연결될 수 있다. 예를 들면, 도전성 범프들(320)은 마이크로 범프(uBump)를 포함할 수 있다.
밀봉 부재(400)는 재배선층(140) 상에 반도체 칩(300)을 커버하도록 구비될 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
예시적인 실시예들에 있어서, 외부 접속 부재들(500)은 지지 기판(110)의 하부면(114) 상의 밀봉층(130)의 하부면 상에 구비되어 연결 배선들(122)과 전기적으로 각각 연결될 수 있다.
연결 배선(122)의 제3 금속 배선들(122e)은 밀봉층(130)에 형성된 개구들에 의해 각각 노출될 수 있다. 상기 개구들에 의해 노출된 제3 금속 배선들(122e) 상에는 UBM과 같은 범프 패드(도시되지 않음)가 형성될 수 있다. 밀봉층(130)의 외측면 상에 외부 접속 부재들(500)을 실장시킬 수 있다. 외부 접속 부재들(500)은 제3 금속 배선들(122e) 상의 상기 범프 패드들 상에 각각 배치될 수 있다. 외부 접속 부재들(500)은 밀봉층(130)에 형성된 상기 개구들을 통해 연결 배선들(122)과 전기적으로 각각 연결될 수 있다. 예를 들면, 외부 접속 부재들(500)을 솔더 볼을 포함할 수 있다. 상기 솔더 볼은 300㎛ 내지 500㎛의 직경을 가질 수 있다.
반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(10)는 적어도 하나의 커패시터(200)가 내장된 지지 기판(110) 및 지지 기판(110) 상에 적층되며 커패시터(200)의 제1 및 제2 전극들(210a, 210b) 및 지지 기판(110)의 연결 배선들(122)과 전기적으로 각각 연결되는 재배선들(152)을 갖는 재배선층(140)을 포함하는 하이브리드 적층 기판(100), 하이브리드 적층 기판(100) 상에 실장되는 적어도 하나의 반도체 칩(300) 및 하이브리드 적층 기판(100)의 하부면 상에 배치되는 외부 접속 부재들(500)을 포함할 수 있다.
커패시터(200)가 지지 기판(110)의 캐비티(116) 내에 배치되므로, 커패시터(200)는 기존의 LSC(Land-Side Capacitor) 타입의 커패시터보다 더 큰 두께를 가질 수 있다. 이에 따라, 커패시터(200)의 표면 실장시 발생하는 불량을 감소시킬 수 있다. 또한, IPD(Integrated Passive Device)나 초박형 커패시터(Ultra thin capacitor)를 사용하지 않고도, 정전 용량을 증가시킬 수 있으므로, 커패시터에 대한 비용을 감소시킬 수 있다.
더욱이, 커패시터(200)는 지지 기판(110) 내에 원하는 위치에 배치될 수 있으므로, 반도체 칩(300)과의 연결 통로를 감소시켜 루프 인덕턴스(loop inductance)와 같은 전기적 성능을 개선시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 3 내지 도 5를 참조하면, 먼저, 복수 개의 지지 기판들(110)이 형성된 패널을 마련하고, 지지 기판(110)의 캐비티(116) 내에 적어도 하나의 커패시터(200)를 배치시킨 후, 커패시터(200)를 커버하도록 밀봉층(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 지지 기판(110)은 팬 아웃 패널 레벨 패키지 구조의 반도체 패키지를 형성하기 위한 전기적 연결용 지지 프레임으로 사용될 수 있다.
예를 들면, 상기 패널은 지지 기판(110)을 위한 프레임 영역(FR) 및 프레임 영역(FR)을 둘러싸는 스크라이브 레인 영역, 즉, 절단 영역(CA)을 포함할 수 있다. 후술하는 바와 같이, 상기 패널은 프레임 영역(FR)을 구분하는 절단 영역(CA)을 따라 절단되어 지지 기판(110)으로 개별화될 수 있다.
지지 기판(110)은 서로 마주하는 제1 면(112) 및 제2 면(114)을 가질 수 있다. 지지 기판(110)은 중심 영역에 캐비티(116)를 가질 수 있다. 후술하는 바와 같이, 캐비티(116)는 적어도 하나의 커패시터를 수용하기 위한 평면적을 가질 수 있다.
지지 기판(110)은 패턴 매립형 기판(Embedded Trace Substrate, ETS) 방식에 의해 형성된 코어리스 기판일 수 있다. 이 경우에 있어서, 지지 기판(110)은 복수 개의 절연층들 및 상기 절연층들 내에 회로층들을 포함할 수 있다. 이와 다르게, 상기 지지 기판은 코어 다층 기판을 포함할 수 있다. 이 경우에 있어서, 상기 지지 기판은 코어층 및 상기 코어층의 양측에 적층된 회로층들을 포함할 수 있다.
도 3에 도시된 바와 같이, 지지 기판(110)은 복수 개의 적층된 절연층들(120a, 120b) 및 상기 절연층들에 구비된 도전성 접속체로서의 연결 배선들(122)을 포함할 수 있다. 복수 개의 연결 배선들(122)은 지지 기판(110)의 제1 면(112)으로부터 제2 면(114)까지 지지 기판(110)을 관통하도록 구비되어 전기적 연결 통로의 역할을 각각 수행할 수 있다.
예를 들면, 지지 기판(110)은 제1 절연층(120a) 및 제1 절연층(120a) 상에 적층된 제2 절연층(120b)을 포함할 수 있다. 연결 배선(122)은 제1 금속 배선(122a), 제1 콘택(122b), 제2 금속 배선(122c), 제2 콘택(122d) 및 제3 금속 배선(122e)를 포함할 수 있다. 제1 금속 배선(122a)은 지지 기판(110)의 제1 면(112), 즉, 제1 절연층(120a)의 하부면에 구비되고, 제1 금속 배선(122a)의 적어도 일부분은 제1 면(114)으로부터 노출될 수 있다. 제3 금속 배선(122e)는 지지 기판(110)의 제2 면(114), 즉, 제2 절연층(120b)의 상부면에 구비되고, 제3 금속 배선(122e)의 적어도 일부분은 제2 면(114)으로부터 노출될 수 있다. 지지 기판(110)의 상기 절연층들 및 상기 연결 배선들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
도 4에 도시된 바와 같이, 상기 패널을 배리어 테이프(20) 상에 배치시킨 후, 적어도 하나의 커패시터(200)를 캐비티(116) 내에 배치시킬 수 있다.
지지 기판(110)의 제1 면(114)이 배리어 테이프(20) 상에 부착될 수 있다. 예를 들면, 지지 기판(110)은 수 개 내지 수십 개의 캐비티들(116)을 가지고, 각각의 캐비티(116) 내에 하나의 커패시터(200)를 배치할 수 있다. 후술하는 바와 같이, 싱귤레이션(singulation) 공정을 수행하여 상기 패널을 절단 영역(CA)을 따라 절단하여 개별적인 팬 아웃 패널 레벨 패키지를 완성할 수 있다. 이와 다르게, 하나의 캐비티(116) 내에 복수 개의 커패시터들(200)을 배치시킬 수 있다.
커패시터(200)는 제1 및 제2 전극들(210a, 210b)을 가질 수 있다. 커패시터(200)의 제1 면(202)이 배리어 테이프(20)를 향하도록 배치될 수 있다. 커패시터(200)의 제1 면(202)에 구비된 제1 및 제2 전극들(210a, 210b)의 표면들은 지지 기판(110)의 제1 면(112)과 동일한 평면에 위치할 수 있다.
커패시터(200)는 지지 기판(110)의 캐비티(116) 내에 배치될 수 있다. 커패시터(200)의 측벽은 캐비티(116)의 내측벽으로부터 이격될 수 있다. 따라서, 커패시터(200)의 측벽과 캐비티(116)의 내측벽 사이에는 갭이 형성될 수 있다.
예를 들면, 커패시터(200)의 두께는 지지 기판(110)의 두께보다 크거나 같을 수 있다. 따라서, 커패시터(200)의 제1 면(202)에 반대하는 제2 면(204)은 지지 기판(110)의 제2 면(114) 보다 높게 위치하거나 동일 평면에 위치할 수 있다. 커패시터(200)는 적층 세라믹 커패시터(MLCC: Multi Layer Ceramic Capacitor), 실리콘 커패시터 등을 포함할 수 있다. 커패시터(200)의 두께는 50㎛ 내지 250㎛의 범위 이내에 있을 수 있다. 커패시터(200)의 폭은 450㎛ 내지 900㎛의 범위 이내일 수 있다. 커패시터(200)의 제1 및 제2 전극들(210a, 210b)의 폭은 150㎛ 내지 300㎛의 범위 이내일 수 있다.
도 5에 도시된 바와 같이, 밀봉층(130)은 지지 기판(110)의 제2 면(114) 상에 커패시터(200)를 커버하도록 형성될 수 있다. 밀봉층(130)은 커패시터(200)의 측벽과 캐비티(116)의 내측벽 사이의 갭을 채우도록 형성될 수 있다. 따라서, 커패시터(200)의 제2 면(204), 지지 기판(110)의 제2 면(114) 및 캐비티(116)의 내측벽은 밀봉층(130)에 의해 커버될 수 있다.
예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 무기 필러들과 같은 보강재가 포함된 수지 등을 포함할 수 있다. 구체적으로, 상기 밀봉층은 ABF(Ajinomoto Build-up Film)과 같은 절연 필름, FR-4와 같은 복합 재료, BT(Bismaleimide Triazine)과 같은 수지 등을 포함할 수 있다. 또한, 상기 밀봉층은 EMC(Epoxy Molding Compound)와 같은 몰딩 물질, PIE(Photo Imagable Encapsulant)와 같은 감광성 절연 물질 등을 포함할 수 있다.
도 6 내지 도 9를 참조하면, 지지 기판(110)의 제1 면(114) 및 커패시터(200)의 제1 면(202) 상에 재배선층(140)을 형성할 수 있다. 재배선층(140)은 연결 배선들(122) 및 커패시터(200)의 제1 및 제2 전극들(210a, 210b)와 전기적으로 각각 연결된 재배선들(152)을 가질 수 있다. 재배선층(140)은 팬 아웃 패키지의 전면 재배선층(front redistribution wiring layer)일 수 있다.
도 6 및 도 7에 도시된 바와 같이, 배리어 테이프(20)를 제거한 후, 도 5의 구조물을 뒤집고, 캐리어 기판(C) 상에 밀봉층(130)을 부착시킬 수 있다. 이어서, 지지 기판(110)의 제1 면(112) 상에 제1 하부 절연막(150a)을 형성한 후, 제1 하부 절연막(150a)을 패터닝하여 커패시터(200)의 제1 및 제2 전극들(210a, 210b) 및 연결 배선(122)의 제1 금속 패턴(122a)을 각각 노출시키는 제1 개구들(151a)을 형성할 수 있다.
예를 들면, 제1 하부 절연막(150a)은 폴리머, 유전막 등을 포함할 수 있다. 제1 하부 절연막(150a)은 감광성 절연 물질(PID), ABF와 같은 절연 필름 등을 포함할 수 있다. 상기 제1 하부 절연막은 스핀 코팅 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 제1 하부 절연막(150a) 상에 상기 제1 개구들을 통해 제1 및 제2 전극들(210a, 210b) 및 제1 금속 패턴(122a)과 각각 직접 접촉하는 제1 재배선들(152a)을 형성할 수 있다. 제1 재배선(152a)은 제1 하부 절연막(150a)의 일부 및 상기 제1 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 제1 재배선(152a)의 적어도 일부는 상기 제1 개구를 통해 제1 및 제2 전극들(210) 및 제1 금속 패턴(122a)과 직접 접촉할 수 있다.
예를 들면, 상기 시드막은 스퍼터링 공정에 의해 형성될 수 있다. 상기 시드막은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 상기 제1 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
도 9에 도시된 바와 같이, 제1 하부 절연막(150a) 상에 제1 재배선들(152a)을 커버하는 제2 하부 절연막(150b)을 형성한 후, 제2 하부 절연막(150b)을 패터닝하여 제1 재배선들(152a)을 각각 노출시키는 제2 개구들을 형성할 수 있다. 제2 하부 절연막(150b) 상에 상기 제2 개구들을 통해 제1 재배선들(152a)과 각각 직접 접촉하는 제2 재배선들(152b)을 형성할 수 있다.
이와 유사하게, 제2 하부 절연막(150b) 상에 제2 재배선들(152b)을 커버하는 제3 하부 절연막(150c)을 형성한 후, 제3 하부 절연막(150c)을 패터닝하여 제2 재배선들(152b)을 각각 노출시키는 제3 개구들을 형성할 수 있다. 제3 하부 절연막(150c) 상에 상기 제3 개구들을 통해 제3 재배선들(152b)과 각각 직접 접촉하는 제3 재배선들(152c)을 형성할 수 있다.
제3 하부 절연막(150c) 상에 제3 재배선(152c)의 적어도 일부를 노출시키는 보호막 패턴(도시되지 않음)을 형성할 수 있다. 이 경우에 있어서, 이후의 도금 공정에 의해 제3 재배선(152c)의 노출된 일부분 상에 UBM과 같은 범프 패드(도시되지 않음)를 형성할 수 있다. 상기 범프 패드가 형성된 제3 재배선(152a)의 일부는 본딩 패드의 역할을 수행할 수 있다.
따라서, 지지 기판(110)의 제1 면(111) 상에 제1 및 제2 전극들(210a, 210b) 및 연결 배선들(112)에 전기적으로 각각 연결되는 재배선들(152)을 갖는 재배선층(140)을 형성할 수 있다. 상기 재배선층의 하부 절연막들 및 상기 재배선들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
이에 따라, 커패시터(200)와 같은 수동 소자가 내장된 지지 기판(110) 및 지지 기판(110) 상에 적층되고 커패시터(200)의 제1 및 제2 전극들(210a, 210b)와 전기적으로 각각 연결된 재배선들(152)을 갖는 재배선층(140)을 포함하는 하이브리드 적층 기판(100)을 형성할 수 있다.
도 10 및 도 11을 참조하면, 재배선층(140) 상에 반도체 칩(300)을 실장시키고, 재배선층(140) 상에 반도체 칩(300)을 커버하는 밀봉 부재(400)를 형성할 수 있다.
도 10에 도시된 바와 같이, 반도체 칩(300)은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(140) 상에 실장될 수 있다. 반도체 칩(300)은 기판 및 상기 기판의 전면(302), 즉, 활성면 상에 칩 패드들(310)을 포함할 수 있다. 반도체 칩(300)의 칩 패드들(310)이 형성된 상기 전면이 재배선층(140)을 향하도록 배치될 수 있다. 반도체 칩(300)의 칩 패드들(310)은 도전성 범프들(320)에 의해 재배선층(140)의 상기 본딩 패드들, 즉, 제3 재배선들(152c)과 전기적으로 각각 연결될 수 있다. 예를 들면, 도전성 범프들(320)은 마이크로 범프(uBump)를 포함할 수 있다.
도 11에 도시된 바와 같이, 재배선층(140) 상에 반도체 칩(300)을 커버하도록 밀봉 부재(400)를 형성할 수 있다. 예를 들면, 밀봉 부재(400)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 12 및 도 13을 참조하면, 지지 기판(110)의 제2 면(114) 상의 밀봉층(130)의 하부면 상에 연결 배선들(122)과 전기적으로 각각 연결되는 외부 접속 부재들(500)을 배치시킬 수 있다.
도 12에 도시된 바와 같이, 캐리어 기판(C)을 제거한 후, 지지 기판(110)의 제2 면(112) 상의 밀봉층(130)을 부분적으로 제거하여 연결 배선(122)의 제3 금속 배선들(122e)을 노출시키는 개구들(131)을 형성할 수 있다. 금속 배선들(122e) 상에는 UBM과 같은 범프 패드(도시되지 않음)를 형성할 수 있다.
도 13에 도시된 바와 같이, 밀봉층(130)의 외측면 상에 외부 접속 부재들(500)을 실장시킬 수 있다. 외부 접속 부재들(500)은 개구들(131)을 통해 연결 배선들(122)과 전기적으로 각각 연결될 수 있다. 예를 들면, 외부 접속 부재들(500)을 솔더 볼을 포함할 수 있다.
이 후, 소잉 공정을 통해 개별적인 하이브리드 적층 기판(100)으로 분리하여 하이브리드 적층 기판(100) 상에 실장된 반도체 칩(300)을 포함하는 팬 아웃 패널 레벨 패키지를 완성할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 하부 재배선층의 추가 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 반도체 패키지(11)의 하이브리드 적층 기판(100)은 밀봉층(130)의 하부면 상에 배치되는 하부 재배선층을 더 포함할 수 있다. 상기 하부 재배선층은 지지 기판(110)의 연결 배선들(122)과 전기적으로 각각 연결되는 하부 재배선들(162)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 재배선층은 밀봉층(130)에 형성된 개구들을 통해 제3 금속 패턴들(122e)과 전기적으로 각각 연결되는 하부 재배선들(162)을 포함할 수 있다.
상기 하부 재배선층은 밀봉층(130)의 하부면 상에 구비되며 하부 재배선(162)의 적어도 일부를 노출시키는 보호막 패턴(160)을 포함할 수 있다. 이 경우에 있어서, 하부 재배선(162)의 노출된 일부분 상에는 UBM(Under Bump Metallurgy)과 같은 범프 패드(도시되지 않음)가 형성될 수 있다. 상기 범프 패드가 형성된 하부 재배선(162)의 일부는 랜딩 패드, 즉 패키지 패드의 역할을 수행할 수 있다.
외부 접속 부재들(500)은 상기 하부 재배선층의 외측면 상의 상기 패키지 패드들 상에 배치될 수 있다. 예를 들면, 외부 접속 부재(500)는 솔더 볼을 포함할 수 있다. 반도체 패키지(11)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
따라서, 상기 솔더 볼들은 하이브리드 적층 기판(100)의 하부면 전체 영역에 걸쳐 자유롭게 배치될 수 있어 설계 자유도를 향상시킬 수 있다.
이하에서는, 도 14의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도이다.
도 15를 참조하면, 먼저, 도 3 내지 도 5를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 지지 기판(110)의 캐비티(116) 내에 배치된 커패시터(200)를 커버하도록 밀봉층(130)을 형성한 후, 밀봉층(130) 상에 하부 재배선층을 형성할 수 있다. 상기 하부 재배선층은 지지 기판(110)의 연결 배선들(122)과 전기적으로 각각 연결되는 하부 재배선들(162)을 포함할 수 있다.
예시적인 실시예들에 있어서, 밀봉층(130)을 패터닝하여 연결 배선(122)의 제3 금속 패턴(122e)을 각각 노출시키는 개구들을 형성할 수 있다. 이어서, 밀봉층(130) 상에 상기 개구들을 통해 제3 금속 패턴(122e)과 각각 직접 접촉하는 하부 재배선들(162)을 형성할 수 있다.
하부 재배선(162)은 밀봉층(130)의 일부 및 상기 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 하부 재배선(162)은 상기 개구를 통해 제2 금속 패턴(122b)과 전기적으로 연결될 수 있다.
이어서, 밀봉층(130) 상에 하부 재배선(162)의 적어도 일부를 노출시키는 보호막 패턴(160)을 형성할 수 있다. 이 경우에 있어서, 이후의 도금 공정에 의해 하부 재배선(162)의 노출된 일부분 상에 UBM과 같은 범프 패드(도시되지 않음)를 형성할 수 있다. 상기 범프 패드가 형성된 하부 재배선(162)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
이 후, 도 6 내지 도 13을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 도 14의 반도체 패키지를 형성할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 인터포저 및 제2 패키지의 추가 구성을 제외하고는 도 14를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16을 참조하면, 반도체 패키지(12)는 제1 패키지, 상기 제1 패키지 상에 적층된 인터포저(600) 및 인터포저(600) 상에 적층되는 제2 패키지(700)를 포함할 수 있다. 상기 제1 패키지는 하이브리드 적층 기판(100), 하이브리드 적층 기판(100) 상에 실장된 적어도 하나의 반도체 칩(300), 하이브리드 적층 기판(100) 상에 반도체 칩(300)을 커버하는 밀봉 부재(400) 및 하이브리드 적층 기판(100)의 하부면 상에 배치되는 외부 접속 부재들(500)을 포함할 수 있다. 상기 제1 패키지는 도 1을 참조로 설명한 단위 패키지와 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 제2 패키지(700)는 상기 제1 패키지 상에 인터포저(600)를 매개로 하여 적층될 수 있다.
인터포저(600)는 상기 제1 패키지 상에 제1 도전성 연결 부재들(550)을 매개로 하여 적층될 수 있다. 인터포저(600)는 인터포저 기판(610) 및 인터포저 기판(610)의 상부면과 하부면에 각각 구비되는 제1 및 제2 접속 패드들(612, 614)을 포함할 수 있다. 제1 및 제2 접속 패드들(612, 614)은 인터포저 기판(610)의 내부 배선들에 의해 서로 전기적으로 연결될 수 있다.
제1 도전성 연결 부재(550)는 밀봉 부재(400)의 적어도 일부를 관통하도록 배치될 수 있다. 밀봉 부재(400)에는 재배선층(140)의 제3 재배선(152c)을 노출시키는 개구가 형성되고, 제1 도전성 연결 부재(550)는 상기 개구 내에 배치되어 제3 재배선(152c)과 전기적으로 연결될 수 있다. 제1 도전성 연결 부재들(550)은 밀봉 부재(400)의 상부면으로부터 돌출되도록 구비될 수 있다. 인터포저(600)의 제2 접속 패드들(614)은 밀봉 부재(400)의 상부면으로부터 돌출된 제1 도전성 연결 부재들(550)과 각각 접촉할 수 있다. 예를 들면, 상기 제1 도전성 연결 부재들은 솔더 볼, 도전성 필라 등과 같은 도전성 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 패키지(700)는 인터포저(600) 상에 제2 도전성 연결 부재들(650)을 매개로 하여 적층될 수 있다. 예를 들면, 상기 제2 도전성 연결 부재들은 솔더 볼들, 도전성 범프 등을 포함할 수 있다. 제2 도전성 연결 부재(650)는 인터포저(600)의 제1 접속 패드(612) 및 제2 패키지 기판(670)의 제2 접속 패드(714) 사이에 배치될 수 있다. 따라서, 상기 제1 패키지와 제2 패키지(700)는 제1 도전성 연결 부재들(550), 인터포저(600) 및 제2 도전성 연결 부재들(650)에 의해 서로 전기적으로 연결될 수 있다.
제2 및 제3 반도체 칩들(720, 730)은 접착 부재들에 의해 제2 패키지 기판(710) 상에 적층될 수 있다. 본딩 와이어들(740)은 제2 및 제3 반도체 칩들(720, 730)의 칩 패드들(722, 732)을 제2 패키지 기판(710)의 제1 접속 패드들(712)에 연결시킬 수 있다. 제2 및 제3 반도체 칩들(720, 730)은 본딩 와이어들(740)에 의해 제2 패키지 기판(710)과 전기적으로 연결될 수 있다.
제2 패키지(700)는 와이어 본딩 방식에 의해 실장된 2개의 반도체 칩들을 포함하고 있지만, 상기 제2 패키지의 상기 반도체 칩들의 개수, 실장 방법 등은 이에 제한되지 않음을 이해할 수 있을 것이다.
도면에 도시되지는 않았지만, 히트 싱크는 제2 패키지(700) 상에 구비되어 상기 제1 및 제2 패키지들로부터의 열을 외부로 방출할 수 있다. 상기 히트 싱크는 열 계면 물질(Thermal Interface Material, TIM)에 의해 제2 패키지(700) 상에 부착될 수 있다.
이하에서는, 도 16의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도이다.
도 17을 참조하면, 먼저, 도 3 내지 도 13을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 제1 패키지를 형성한 후, 상기 제1 패키지 상에 인터포저를 적층하여 하부 패키지(i-POP)를 형성할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(400)의 적어도 일부를 제거하여 재배선층(140)의 제3 재배선(152c)을 노출시키는 개구를 형성하고, 상기 개구 내에 제1 도전성 연결 부재(550)를 배치시킬 수 있다. 제1 도전성 연결 부재(550)는 제3 재배선(152c)과 전기적으로 연결될 수 있다. 제1 도전성 연결 부재들(550)은 밀봉 부재(400)의 상부면으로부터 돌출되도록 형성될 수 있다. 예를 들면, 상기 제1 도전성 연결 부재들은 솔더 볼, 도전성 필라 등과 같은 도전성 물질을 포함할 수 있다.
이어서, 밀봉 부재(400) 상에 제1 도전성 연결 부재들(550)을 매개로 하여 적층시킬 수 있다. 인터포저(600)는 상기 제1 패키지 상에 인터포저(600)는 인터포저 기판(610) 및 인터포저 기판(610)의 상부면과 하부면에 각각 구비되는 제1 및 제2 접속 패드들(612, 614)을 포함할 수 있다. 인터포저(600)의 제2 접속 패드들(614)은 밀봉 부재(400)의 상부면으로부터 돌출된 제1 도전성 연결 부재들(550)과 각각 접촉할 수 있다.
이후, 인터포저(600) 상에 제2 패키지(700)를 제2 도전성 연결 부재들(650)을 매개로 하여 적층할 수 있다. 예를 들면, 상기 제2 도전성 연결 부재들은 솔더 볼들, 도전성 범프 등을 포함할 수 있다. 제2 도전성 연결 부재(650)는 인터포저(600)의 제1 접속 패드(612) 및 제2 패키지 기판(670)의 제2 접속 패드(714) 사이에 배치될 수 있다. 따라서, 상기 제1 패키지와 제2 패키지(700)는 제1 도전성 연결 부재들(550), 인터포저(600) 및 제2 도전성 연결 부재들(650)에 의해 서로 전기적으로 연결될 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 인터포저 및 제2 패키지의 추가 구성을 제외하고는 도 14를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 18을 참조하면, 반도체 패키지(13)의 하이브리드 적층 기판(100)은 밀봉층(130)의 하부면 상에 배치되는 하부 재배선층을 더 포함할 수 있다. 상기 하부 재배선층은 지지 기판(110)의 연결 배선들(122)과 전기적으로 각각 연결되는 제1 하부 재배선들(162)을 포함할 수 있다. 상기 하부 재배선층은 커패시터(200)의 제1 및 제2 전극들(210a, 210b)과 전기적으로 각각 연결되는 제2 하부 재배선들(163)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 하부 재배선들(163)은 밀봉층(130)에 형성된 개구들을 통해 커패시터(200)의 하부면(204)에 구비된 제1 및 제2 전극들(210a, 210b)과 전기적으로 각각 연결될 수 있다.
밀봉층(130)에는 커패시터(200)의 하부면(204)에 구비된 제1 및 제2 전극들(210a, 210b)을 노출시키는 상기 개구들이 형성될 수 있다. 제2 하부 재배선들(163)은 상기 개구들을 통해 커패시터(200)의 하부면(204)에 구비된 제1 및 제2 전극들(210a, 210b)과 전기적으로 각각 연결될 수 있다. 도면에 도시되지는 않았지만, 제2 하부 재배선(163)은 지지 기판(110)의 제3 금속 패턴(122e)과 전기적으로 연결될 수 있다.
따라서, 커패시터(200)의 제1 및 제2 전극들(210a, 210b)은 제2 하부 재배선들(163)을 통해 지지 기판(110)의 연결 배선들(122) 및 재배선층(140)의 재배선들(152)과 전기적으로 각각 연결될 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 패키지 기판의 추가 구성을 제외하고는 도 14를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 19를 참조하면, 반도체 패키지(14)는 패키지 기판(800), 패키지 기판(800) 상에 실장되는 하이브리드 적층 기판(100), 및 하이브리드 적층 기판(100) 상에 실장되는 반도체 칩(300)을 포함할 수 있다. 또한, 반도체 패키지(14)는 하이브리드 적층 기판(100) 상에 구비되어 반도체 칩(300)을 커버하는 밀봉 부재(400)를 더 포함할 수 있다. 상기 하이브리드 적층 기판은 도 14를 참조로 설명한 하이브리드 적층 기판과 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(14)는 메인 보드에 물리적 및/또는 전기적으로 연결되어 전자 기기의 칩 관련 부품으로 사용될 수 있다. 상기 전자 기기는 네트워크 시스템일 수 있다. 반도체 패키지(14)는 상기 칩 관련 부품으로서의 BGA 패키지일 수 있다.
반도체 칩(300)의 칩 패드들 및 상기 메인 보드의 실장 패드들 사이의 크기와 피치 차이를 완출시키기 위하여, 반도체 칩(300)이 실장된 하이브리드 적층 기판(100)을 패키지 기판(800) 상에 실장하고, 최종적으로 상기 메인 보드 상에 실장하여, 네트워크 시스템의 칩 관련 부품으로 제공할 수 있다.
예시적인 실시예들에 있어서, 하이브리드 적층 기판(100)은 접속 부재들(500)을 매개로 하여 패키지 기판(800) 상에 실장될 수 있다.
예를 들면, 패키지 기판(800)은 고밀도 인쇄회로기판(HDI PCB)과 같은 코어 다층 기판을 포함할 수 있다. 패키지 기판(800)은 코어층(810) 및 코어층(810)의 양측에 적층된 회로층들(812a, 812b)을 포함할 수 있다. 상기 회로층의 최외곽에는 솔더레지스트 층과 같은 보호막들(814a, 814b)이 형성될 수 있다. 상기 회로층들 각각은 회로 패턴을 포함할 수 있다. 코어층(810) 내에는 비아들(815)이 형성되고, 비아(815)에 의해 회로층들(812a, 21b) 내의 상기 회로 패턴들은 서로 전기적으로 연결될 수 있다. 상기 패키지 기판으로서 사용되는 코어 다층 기판은 예시적으로 제공된 것이며, 본 발명은 이에 제한되지는 않음을 이해할 수 있을 것이다.
따라서, 패키지 기판(800)의 상기 회로 패턴들은 접속 부재들(500)에 의해 하이브리드 적층 기판(100)의 연결 배선들(122)과 전기적으로 연결될 수 있다.
반도체 패키지(14)는 패키지 접속 단자들(도시되지 않음)을 매개로 하여 상기 메인 보드 상에 실장될 수 있다. 상기 패키지 접속 단자들은 패키지 기판(800)의 하부면 상의 외부 접속 단자들 상에 배치되는 솔더 볼들을 포함할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12, 13, 14: 반도체 패키지
100: 하이브리드 적층 기판 110: 지지 기판
116: 캐비티 120a: 제1 절연층
120b: 제2 절연층 122: 연결 배선
122a: 제1 금속 배선 122b: 제1 콘택
122c: 제2 금속 배선 122d: 제2 콘택
122e: 제2 금속 배선 130: 밀봉층
140: 재배선층 150a: 제1 하부 절연막
150b: 제2 하부 절연막 150c: 제3 하부 절연막
152: 재배선 152a: 제1 재배선
152b: 제2 재배선 152c: 제3 재배선
160: 보호막 패턴 162, 163: 하부 재배선
200: 커패시터 210a, 210b: 전극
300: 반도체 칩 310: 칩 패드
320: 도전성 범프 400: 밀봉 부재
500: 외부 접속 부재 550: 제1 도전성 연결 부재
600: 인터포저 610: 인터포저 기판
650: 제2 도전성 연결 부재 700: 제2 패키지
710: 제2 패키지 기판 720: 제2 반도체 칩
730: 제3 반도체 칩 740: 본딩 와이어
750: 밀봉 부재 800: 패키지 기판

Claims (20)

  1. 연결 배선들을 갖는 지지 기판;
    상기 지지 기판 내에, 상기 지지 기판의 상부면으로부터 제1 및 제2 전극들이 노출되도록 배치되는 적어도 하나의 커패시터;
    상기 지지 기판의 상부면을 커버하며, 상기 연결 배선들 및 상기 제1 및 제2 전극들에 전기적으로 각각 연결되는 재배선들을 갖는 재배선층;
    상기 재배선층 상에 배치되며, 상기 재배선들과 전기적으로 각각 연결되는 칩 패드들을 갖는 반도체 칩; 및
    상기 지지 기판의 하부면 상에 상기 연결 배선들과 전기적으로 각각 연결되는 외부 접속 부재들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 지지 기판은 캐비티를 가지며, 상기 커패시터는 상기 캐비티 내에 배치되는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 커패시터의 상부면은 상기 지지 기판의 상부면으로부터 노출되도록 배치되는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 캐비티는 상기 지지 기판을 관통하도록 구비되고,
    상기 캐비티를 채우면서 상기 지지 기판의 하부면을 커버하는 밀봉층을 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 외부 접속 부재들은 상기 밀봉층의 하부면 상에 배치되고, 상기 외부 접속 부재들은 상기 밀봉층에 형성된 개구들을 통해 상기 연결 배선들과 전기적으로 각각 연결되는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 밀봉층의 하부면 상에 배치되며, 상기 연결 배선들과 전기적으로 연결되는 하부 재배선들을 갖는 하부 재배선층을 더 포함하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 외부 접속 부재들은 상기 하부 재배선층 상에 배치되고, 상기 외부 접속 부재들은 상기 하부 재배선층의 하부 재배선들과 전기적으로 각각 연결되는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 커패시터의 두께는 상기 지지 기판의 두께보다 크거나 같은 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 재배선층 상에 상기 반도체 칩을 커버하는 밀봉 부재를 더 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 밀봉 부재의 적어도 일부를 관통하도록 배치되며, 상기 재배선층의 상기 재배선들과 전기적으로 각각 연결되는 복수 개의 도전성 연결 부재들; 및
    상기 도전성 연결 부재들을 매개로 하여 상기 밀봉 부재 상에 배치되는 인터포저를 더 포함하는 반도체 패키지.
  11. 관통 형성된 캐비티를 갖는 지지 기판;
    상기 지지 기판의 상기 캐비티 내에 배치되며, 상기 지지 기판의 상부면으로부터 제1 및 제2 전극들이 노출되도록 배치되는 적어도 하나의 커패시터;
    상기 캐비티를 채우면서 상기 지지 기판의 하부면을 커버하는 밀봉층;
    상기 지지 기판의 상부면을 커버하며, 상기 지지 기판의 연결 배선들 및 상기 제1 및 제2 전극들에 전기적으로 각각 연결되는 재배선들을 갖는 재배선층;
    상기 재배선층 상에 배치되며, 상기 재배선들과 전기적으로 각각 연결되는 칩 패드들을 갖는 반도체 칩; 및
    상기 밀봉층의 하부면 상에 배치되고, 상기 연결 배선들과 전기적으로 각각 연결되는 외부 접속 부재들을 포함하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 커패시터의 상기 제1 및 제2 전극들의 표면들은 상기 지지 기판의 상부면과 동일 평면 상에 위치하는 반도체 패키지.
  13. 제 11 항에 있어서, 상기 커패시터의 상부면은 상기 지지 기판의 상부면으로부터 노출되도록 배치되는 반도체 패키지.
  14. 제 11 항에 있어서, 상기 반도체 칩은 상기 칩 패드들과 상기 재배선들 사이에 개재된 도전성 범프들에 의해 상기 재배선층 상에 실장되는 반도체 패키지.
  15. 제 11 항에 있어서, 상기 커패시터의 두께는 상기 지지 기판의 두께보다 크거나 같은 반도체 패키지.
  16. 제 11 항에 있어서, 상기 커패시터의 두께는 50㎛ 내지 250㎛의 범위 이내에 있는 반도체 패키지.
  17. 제 11 항에 있어서, 상기 외부 접속 부재들은 상기 밀봉층에 형성된 개구들을 통해 상기 연결 배선들과 전기적으로 각각 연결되는 반도체 패키지.
  18. 제 11 항에 있어서,
    상기 밀봉층의 하부면 상에 배치되며, 상기 연결 배선들과 전기적으로 연결되는 하부 재배선들을 갖는 하부 재배선층을 더 포함하는 반도체 패키지.
  19. 제 18 항에 있어서, 상기 외부 접속 부재들은 상기 하부 재배선층 상에 배치되고, 상기 외부 접속 부재들은 상기 하부 재배선층의 하부 재배선들과 전기적으로 각각 연결되는 반도체 패키지.
  20. 제 11 항에 있어서,
    상기 밀봉 부재의 적어도 일부를 관통하도록 배치되며, 상기 재배선층의 상기 재배선들과 전기적으로 각각 연결되는 복수 개의 도전성 연결 부재들; 및
    상기 도전성 연결 부재들을 매개로 하여 상기 밀봉 부재 상에 배치되는 인터포저를 더 포함하는 반도체 패키지.
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