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KR20230121668A - 반도체 패키지 - Google Patents

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KR20230121668A
KR20230121668A KR1020220018471A KR20220018471A KR20230121668A KR 20230121668 A KR20230121668 A KR 20230121668A KR 1020220018471 A KR1020220018471 A KR 1020220018471A KR 20220018471 A KR20220018471 A KR 20220018471A KR 20230121668 A KR20230121668 A KR 20230121668A
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KR
South Korea
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insulating layer
ubm
redistribution
pattern
semiconductor chip
Prior art date
Application number
KR1020220018471A
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English (en)
Inventor
김영민
오준석
이창보
강동현
전윤영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

본 발명의 기술적 사상은 반도체 칩; 상기 반도체 칩의 하부에 배치되며 UBM(Under Bump Metallurgy) 비아 오프닝을 포함하는 제1 재배선 절연층; 제1 재배선 절연층 상에 배치되거나 또는 상기 UBM 비아 오프닝의 적어도 일부를 채우는 제2 재배선 절연층; 상기 UBM 비아 오프닝의 적어도 일부를 채우는 UBM 비아; 및 상기 UBM 비아와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;을 포함하고, 상기 UBM 비아는 상기 재배선 패턴에 전기적으로 연결되며, 상기 재배선 패턴 중 가장 최하단의 상기 재배선 패턴은 전해 도금으로 생성되고, 상기 제1 재배선 절연층은 무기 소재를 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여, 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 또한, 입출력(I/O) 단자의 개수가 증가됨에 따라, 반도체 패키지의 연결 패드 간의 간격이 감소하고, 연결 패드에 부착되는 연결 단자의 사이즈도 감소하고 있다. 반도체 패키지의 연결 구조의 미세화에 따라, 외부 스트레스로 인하여 상기 연결 패드 및 상기 연결 단자가 손상되는 문제가 빈번하게 발생되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 칩; 상기 반도체 칩의 하부에 배치되며 UBM(Under Bump Metallurgy) 비아 오프닝을 포함하는 제1 재배선 절연층; 제1 재배선 절연층 상에 배치되거나 또는 상기 UBM 비아 오프닝의 적어도 일부를 채우는 제2 재배선 절연층; 상기 UBM 비아 오프닝의 적어도 일부를 채우는 UBM 비아; 및 상기 UBM 비아와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;을 포함하고, 상기 UBM 비아는 상기 재배선 패턴에 전기적으로 연결되며, 상기 재배선 패턴 중 가장 최하단의 상기 재배선 패턴은 전해 도금으로 생성되고, 상기 제1 재배선 절연층은 무기 소재를 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 최하단 재배선 절연층이 무기 소재를 포함하므로, 최하단 재배선 절연층의 신뢰성이 향상될 수 있다. 또한, 최하단 재배선 절연층 상에 전해 구리를 포함하는 씨드층을 형성하여, 반도체 공정이 효율이 증가될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 내지 도 2d는 도 1의 “Ⅱ”로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 3a 내지 도 3l는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 및 도 5b는 도 4의 “V”로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 6a 내지 도 6c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2a 내지 도 2d는 도 1의 “Ⅱ”로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 1 내지 도 2d를 참조하면, 반도체 패키지(10)는 재배선 구조물(redistribution structure, 100), 반도체 칩(200), 몰딩 층(300), 및 외부 연결 범프(400)를 포함할 수 있다.
재배선 구조물(100)은 재배선 절연층(110), 복수의 재배선 패턴(120, 130, 140), 및 UBM 층(150)을 포함할 수 있다.
재배선 절연층(110)은 제1 절연층(111), 제2 절연층(113), 제3 절연층(115), 및 제4 절연층(117)을 포함할 수 있다. 제1 절연층(111)은 무기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 제1 절연층(111)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제1 절연층(111)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
상기 제2 내지 제4 절연층(113, 115, 117) 각각은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 제2 내지 제4 절연층(113, 115, 117) 각각은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 제2 내지 제4 절연층(113, 115, 117) 각각은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectric) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 제2 내지 제4 절연층(113, 115, 117) 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)로 형성될 수 있다. 또는, 예시적인 실시예들에서, 제2 내지 제4 절연층(113, 115, 117) 각각은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제2 내지 제4 절연층(113, 115, 117) 각각은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
복수의 재배선 패턴(120, 130, 140)은 복수의 도전성 라인 패턴(121, 131, 141), 및 복수의 도전성 비아 패턴(123, 133, 143)을 포함할 수 있다. 복수의 도전성 라인 패턴(121, 131, 141)은 복수의 절연층(111, 113, 115, 117) 각각의 상면 및 하면 중 적어도 하나의 표면 상에 배치될 수 있다. 복수의 도전성 비아 패턴(123, 133, 143)은 복수의 절연층(111, 113, 115, 117) 중 적어도 하나의 층을 관통할 수 있다. 복수의 도전성 비아 패턴(123, 133, 143)은 복수의 도전성 라인 패턴(121, 131, 141) 중 적어도 하나에 연결되거나, UBM 비아(151)에 연결될 수 있다.
복수의 재배선 패턴(120, 130, 140)은 복수의 씨드층(125, 135, 145)을 포함할 수 있다. 복수의 씨드층(125, 135, 145)은 복수의 절연층(111, 113, 115, 117) 중 어느 하나와 복수의 도전성 라인 패턴(121, 131, 141) 중 어느 하나 사이에 개재되고, 복수의 절연층(111, 113, 115, 117) 중 어느 하나와 복수의 도전성 비아 패턴(123, 133, 143) 중 어느 하나 사이에 개재될 수 있다.
예시적인 실시예들에서, 복수의 씨드층(125, 135, 145)은 물리 기상 증착을 수행하여 형성될 수 있고, 복수의 도전성 라인 패턴 중 가장 최하단에 위치한 도전성 라인 패턴(121) 및 복수의 도전성 비아 패턴 중 가장 최하단에 위치한 도전성 비아 패턴(123)은 전해 도금을 수행하여 형성할 수 있다. 즉, UBM 비아(151)와 접촉한 재배선 패턴(120)은 전해 도금을 수행하여 형성할 수 있다. 따라서, 재배선 패턴 중 최하단의 재배선 패턴(120)은 전해 도금을 수행하여 형성할 수 있다. 나머지 복수의 도전성 라인 패턴(131, 141) 및 나머지 복수의 도전성 비아 패턴(133, 143)은 전해 도금 및/또는 무전해 도금을 수행하여 형성할 수 있다.
예를 들면, 복수의 씨드층(125, 135, 145)은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 씨드층(125, 135, 145)은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다. 그러나, 복수의 씨드층(125, 135, 145)이 이들 물질에 한정되는 것은 아니다.
복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)으로서 구리(Cu)가 이용되는 경우, 복수의 씨드층(125, 135, 145)의 적어도 일부분은 확산 배리어층으로서 작용할 수 있다.
UBM 층(150)은 UBM 비아(151) 및 UBM 패드(153)를 포함할 수 있다. 상기 UBM 비아(151)는 복수의 재배선 패턴(120, 130, 140)과 전기적으로 연결될 수 있다. UBM 층(150)의 하면 상에는 외부 연결 범프(400)가 부착될 수 있다. 반도체 패키지(10)는 외부 연결 범프(400)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
본 발명의 일 실시예에 따르면, 상기 UBM 비아(151)는 제1 절연층(111)에 매립되는 반면에, 상기 UBM 패드(153)는 상기 제1 절연층(111)의 하면으로부터 상기 제1 절연층(111)의 외부로 돌출될 수 있다.
이하에서, 반도체 칩(200)과 수직 방향으로 더 멀리 떨어진 수평 면을 하면이라 칭할 수 있고, 반도체 칩(200)과 수직 방향으로 더 가깝게 배치된 수평 면을 상면이라 칭할 수 있다. 상기 수평 방향(X 방향 및/또는 Y 방향)은 상기 반도체 칩(200)의 주면의 연장 방향을 의미할 수 있다.
UBM 비아(151)는 재배선 절연층(110)의 적어도 일부를 채울 수 있다. 상기 UBM 비아(151)는, 역 사다리꼴의 테이퍼드(tapered)된 형상을 가질 수 있다. 예를 들어, 상기 UBM 비아(151)는 상면의 폭이 하면의 폭보다 넓은 테이퍼드된 형상을 가질 수 있다. 또는, 상기 UBM 비아(151)는 하면의 폭이 상면의 폭보다 넓은 테이퍼드된 형상을 가질 수 있다. 또 다른 실시예에 따르면, 상기 UBM 비아(151)는 직사각형에 가까운 형상을 가질 수 있다.
상기 UBM 비아(151)는 복수의 도전성 비아 패턴(123, 133, 143)과 실질적으로 동일할 수 있다. UBM 비아(151)는 거의 내부가 채워진 충전형 비아(Filled-via)일 수 있다. 제1 절연층(111)의 높이 대비(H1) 상기 UBM 비아(151)의 높이(H2)의 범위는 약 50% 내지 약 80%일 수 있다. 제1 절연층(111)의 높이 대비(H1) 상기 UBM 비아(151)의 높이(H2)의 범위가 약 50% 이하인 경우, 상기 UBM 비아(151)와 제1 절연층(111)의 접착력이 낮아, 반도체 패키지의 신뢰성이 낮을 수 있다. 또한, 제1 절연층(111)의 높이 대비 상기 UBM 비아(151)의 높이의 범위가 약 80% 이상인 경우, 반도체 패키지(10)의 전체 두께가 크게 증가할 수 있다.
예를 들어, UBM 비아(151) 및/또는 UBM 패드(153)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
UBM 패드(153)는 서로 반대된 제1 면(153-1) 및 제2 면(153-2)을 가질 수 있다. UBM 패드(153)의 제1 면(153-1)은 외부 연결 범프(400)와 접촉할 수 있고, UBM 패드(153)의 제2 면(153-2)은 UBM 비아(151)에 접촉할 수 있다. 예시적인 실시예들에서, UBM 패드(153)의 제1 면(153-1) 및/또는 제2 면(153-2)은 평평한(flat) 형상을 가질 수 있다. 예시적인 실시예들에서, UBM 패드(153)는 전체적으로 균일한 두께를 가질 수 있다. 예시적인 실시예들에서, UBM 패드(153)의 두께는 약 3㎛ 내지 약 20㎛ 사이일 수 있다.
예시적인 실시예들에서, 평평한 형상의 UBM 패드(153)의 제1 면(153-1)에 각각 접하는 외부 연결 범프(400)의 표면은 서로 동일 평면(coplanar) 상에 있을 수 있다.
상기 UBM 패드(153)는, 역 사다리꼴의 테이퍼드(tapered)된 형상을 가질 수 있다. 예를 들어, 상기 UBM 패드(153)는 상면의 폭이 하면의 폭보다 넓은 테이퍼드된 형상을 가질 수 있다. 또는, 상기 UBM 패드(153)는 하면의 폭이 상면의 폭보다 넓은 테이퍼드된 형상을 가질 수 있다. 또 다른 실시예에 따르면, 상기 UBM 패드(153)는 직사각형에 가까운 형상을 가질 수 있다.
재배선 구조물(100)의 구성을 좀 더 자세히 살펴보면 다음과 같다.
재배선 절연층(110)은 순차적으로 적층된 제1 절연층(111), 제2 절연층(113), 제3 절연층(115), 및 제4 절연층(117)을 포함할 수 있다. 제1 재배선 패턴(120)은 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123), 및 제1 씨드층(125)을 포함할 수 있다. 제2 재배선 패턴(130)은 제2 도전성 라인 패턴(131), 제2 도전성 비아 패턴(133), 및 제2 씨드층(135)을 포함할 수 있다. 제3 재배선 패턴(140)은 제3 도전성 라인 패턴(141), 제3 도전성 비아 패턴(143), 및 제3 씨드층(145)을 포함할 수 있다.
제1 절연층(111)은 UBM 비아(151)가 노출되는 UBM 비아 오프닝(111O)을 포함할 수 있다. UBM 비아(151)의 하면 상에 UBM 패드(153)가 배치될 수 있다. 외부 연결 범프(400)는 UBM 패드(153)에 직접적으로 접촉할 수 있다. 즉, 외부 연결 범프(400)는 UBM 패드(153)를 통해 UBM 비아(151) 상에 전기적으로 연결될 수 있다.
제1 절연층(111) 상에는 UBM 비아(151)의 상면의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함하는 제2 절연층(113)이 적층될 수 있다. 제2 절연층(113)의 상면의 일부분, 제1 비아 오프닝(VO1)의 측벽, 및 제1 비아 오프닝(VO1)을 통하여 노출된 UBM 비아(151)의 상면의 일부분 상에는 제1 씨드층(125)이 형성될 수 있다. 제1 씨드층(125)의 일부는 제1 도전성 라인 패턴(121)과 제2 절연층(113)의 상면 사이에 개재되고, 제1 씨드층(125)의 다른 일부는 제1 도전성 비아 패턴(123)의 측벽을 둘러싸고 제1 도전성 비아 패턴(123)과 UBM 비아(151)의 상면 사이에 개재될 수 있다. 상술한 바와 같이, UBM 비아(151)가 UBM 비아 오프닝(111O)의 일부만을 채우기 때문에, 상기 제1 절연층(111)의 최상면은 상기 제2 절연층(113)의 최하면보다 높은 수직 레벨에 위치할 수 있다.
제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)은 제1 씨드층(125) 상에 배치될 수 있다. 제1 도전성 라인 패턴(121)과 제1 도전성 비아 패턴(123)은 도금 공정을 통해 함께 형성되며, 서로 일체를 이룰 수 있다. 제1 도전성 라인 패턴(121)은 제2 절연층(113)의 상면 상의 제1 씨드층(125)의 일부분 및 제1 도전성 비아 패턴(123) 상에 배치될 수 있다. 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1) 내의 제1 씨드층(125)의 일부분을 덮으며, 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 도전성 비아 패턴(123)은 제2 절연층(113)을 통해 수직 방향으로 연장되고, 제1 도전성 라인 패턴(121) 및 UBM 비아(151) 각각에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제1 도전성 비아 패턴(123)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 즉, 제1 도전성 비아 패턴(123)은 UBM 비아(151)의 상면으로부터 멀어질수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다.
제2 절연층(113) 상에는 제1 도전성 라인 패턴(121)의 일부분을 덮되, 제1 도전성 라인 패턴(121)의 나머지 일부분을 노출시키는 제2 비아 오프닝(도 3f의 VO2 참조)을 가지는 제3 절연층(115)이 적층될 수 있다. 제3 절연층(115)의 상면의 일부분, 제2 비아 오프닝(VO2)의 측벽, 및 제2 비아 오프닝(VO2)을 통하여 노출된 제1 도전성 라인 패턴(121)의 상면의 일부분 상에는 제2 씨드층(135)이 배치될 수 있다. 제2 씨드층(135)의 일부는 제2 도전성 라인 패턴(131)과 제3 절연층(115)의 상면 사이에 개재되고, 제2 씨드층(135)의 다른 일부는 제2 도전성 비아 패턴(133)의 측벽을 둘러싸고 제2 도전성 비아 패턴(133)과 제1 도전성 라인 패턴(121) 사이에 개재될 수 있다.
제2 도전성 비아 패턴(133) 및 제2 도전성 라인 패턴(131)은 제2 씨드층(135) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)과 제2 도전성 라인 패턴(131)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제2 도전성 라인 패턴(131)은 제3 절연층(115)의 상면 상의 제2 씨드층(135)의 일부분 및 제2 도전성 비아 패턴(133) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2) 내의 제2 씨드층(135)의 일부분을 덮으며, 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 도전성 비아 패턴(133)은 제3 절연층(115)을 통해 수직 방향으로 연장되고, 제2 도전성 라인 패턴(131) 및 제1 도전성 라인 패턴(121) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제2 도전성 비아 패턴(133)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 즉, 제2 도전성 비아 패턴(133)은 재배선 절연층(110)의 하면(119)으로부터 상면(118)을 향하는 방향으로 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다.
제3 절연층(115) 상에는 제2 도전성 라인 패턴(131)의 일부분을 덮되, 제2 도전성 라인 패턴(131)의 나머지 일부분을 노출시키는 제3 비아 오프닝(3f의 VO3 참조)을 가지는 제4 절연층(117)이 적층될 수 있다. 제4 절연층(117)의 상면의 일부분, 제3 비아 오프닝(VO3)의 측벽, 및 제3 비아 오프닝(VO3)을 통하여 노출된 제2 도전성 라인 패턴(131)의 상면의 일부분 상에는 제3 씨드층(145)이 배치될 수 있다. 제3 씨드층(145)의 일부는 제3 도전성 라인 패턴(141)과 제4 절연층(117)의 상면 사이에 개재되고, 제3 씨드층(145)의 다른 일부는 제3 도전성 비아 패턴(143)의 측벽을 둘러싸고 제3 도전성 비아 패턴(143)과 제2 도전성 라인 패턴(131) 사이에 개재될 수 있다.
제3 도전성 비아 패턴(143) 및 제3 도전성 라인 패턴(141)은 제3 씨드층(145) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)과 제3 도전성 라인 패턴(141)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제3 도전성 라인 패턴(141)은 제4 절연층(117)의 상면 상의 제3 씨드층(145)의 일부분 및 제3 도전성 비아 패턴(143) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3) 내의 제3 씨드층(145)의 일부분을 덮으며, 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 도전성 비아 패턴(143)은 제4 절연층(117)을 통해 수직 방향으로 연장되고, 제3 도전성 라인 패턴(141) 및 제2 도전성 라인 패턴(131) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제3 도전성 비아 패턴(143)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 즉, 제3 도전성 비아 패턴(143)은 재배선 절연층(110)의 하면(119)으로부터 상면(118)을 향하는 방향으로 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다.
제3 재배선 패턴(140)의 제3 도전성 라인 패턴(141)의 적어도 일부는 반도체 칩(200)의 아래에 배치되고, 칩 연결 단자(230)가 부착되기 위한 패드로서 기능할 수 있다.
도 1에는 재배선 구조물(100)이 4개의 절연층(111, 113, 115, 117), 3개의 도전성 라인 패턴(121, 131, 141), 및 3개의 도전성 비아 패턴(123, 133, 143)을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 절연층의 개수, 도전성 라인 패턴의 개수, 및 도전성 비아 패턴의 개수는 재배선 구조물(100) 내의 회로 배선의 설계에 따라 다양하게 변형될 수 있다.
반도체 칩(200)은 재배선 구조물(100) 상에 부착될 수 있다. 예를 들어, 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 구조물(100) 상에 실장될 수 있다.
반도체 칩(200)은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 메모리 칩은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
반도체 칩(200)은 반도체 기판(210) 및 반도체 기판(210)의 일면에 배치되는 칩 패드(220)를 포함할 수 있다.
반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(210)은 은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예시적인 실시예들에서, 반도체 기판(210)의 상기 활성면은 재배선 구조물(100)을 향할 수 있다. 반도체 칩(200)은 반도체 기판(210)의 상기 활성면에 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
예시적인 실시예들에서, 반도체 패키지(10)는 팬-아웃(fan-out) 구조의 반도체 패키지이며, 반도체 칩(200)이 차지하는 풋프린트(footprint)는 재배선 구조물(100)의 풋프린트 보다 작을 수 있다. 이 때, 복수의 UBM 패드(153) 중 적어도 하나는 반도체 칩(200)의 측면으로부터 외측으로 이격된 위치에 배치될 수 있다.
반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141) 사이에는, 칩 연결 단자(230)가 배치될 수 있다. 칩 연결 단자(230)는 반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141)을 전기적으로 연결할 수 있다. 칩 연결 단자(230)는 예를 들면, 필라 구조, 솔더 범프, 솔더볼, 및 솔더층 중 적어도 하나를 포함할 수 있다.
반도체 칩(200)은 칩 연결 단자(230), 재배선 구조물(100)의 제1 내지 제3 재배선 패턴(120, 130, 140), UBM 패드(153), 및 외부 연결 범프(400)를 통해, 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다.
반도체 칩(200)과 재배선 구조물(100) 사이에는 칩 연결 단자(230)를 감싸는 언더필 물질층(240)이 마련될 수 있다. 언더필 물질층(240)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성되는 에폭시 수지로 이루어질 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 비전도성 필름(NCF: Non Conductive Film)일 수 있다.
몰딩 층(300)은 재배선 구조물(100)의 상면(118) 상에 배치되고, 반도체 칩(200)의 적어도 일부를 덮을 수 있다. 몰딩 층(300)은 예를 들면, 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)로 이루어질 수 있다. 물론, 몰딩 층(300)은 상기 EMC 에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
예시적인 실시예들에서, 몰딩 층(300)은 재배선 절연층(110)의 상면(118)의 일부를 덮고, 반도체 칩(200)의 측면을 덮을 수 있다. 몰딩 층(300)의 상면은 반도체 칩(200)의 상면과 동일 평면 상에 있을 수 있다. 이 때, 반도체 칩(200)의 상면은 외부에 노출될 수 있다.
또한, 도면에 도시되지는 않았으나, 반도체 칩(200)의 상면에는 열 방출 부재가 부착될 수 있다. 상기 열 방출 부재는 예를 들면, 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)일 수 있다. 예시적인 실시예들에서, 상기 열 방출 부재와 반도체 칩(200)의 상면 사이에는 열 전도성 계면 물질(TIM: Thermal Interface Material)이 배치될 수 있다. 상기 열 전도성 계면 물질은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
도 3a 내지 도 3k는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 순서에 따라 나타내는 단면도들이다. 이하에서는 도 3a 내지 도 3k을 참조하여, 도 1에 예시된 반도체 패키지(10)의 제조 방법을 설명하기로 한다.
도 3a를 참조하면, 이형 필름(release film, 311)과 금속 씨드층(156)이 형성된 캐리어 기판(310)을 준비한다. 예를 들어, 상기 캐리어 기판(310)이 유기 기판(organic carrier)인 경우, 상기 캐리어 기판(310)은 도전성 포일을 포함할 수 있다. 상기 도전성 포일은 금속 씨드층(156)으로 이용될 수 있다. 또한, 상기 캐리어 기판(310)이 유리 기판(glass carrier)인 경우, 상기 금속 씨드층(156)은 예를 들면, 물리 기상 증착을 통해 유리 캐리어 기판 상에 형성될 수 있다. 금속 씨드층(156)은 이형 필름(311)의 상면 상에서 컨포멀(conformal)하게 연장될 수 있다.
캐리어 기판(310)은 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 추후 캐리어 기판(310)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 캐리어 기판(310)은 투광성 기판일 수 있다. 선택적으로, 추후 캐리어 기판(310)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(310)은 내열성 기판일 수 있다. 예시적인 실시예들에서, 캐리어 기판(310)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예들에서, 캐리어 기판(310)은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
이형 필름(311)은 예를 들면, 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(310)이 분리 가능하도록 할 수 있는 레이저 반응층일 수 있다. 이형 필름(311)은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름(311)은 비결정질 탄소막(amorphous carbon layer, ACL)을 포함할 수 있다.
도 3b를 참조하면, 금속 씨드층(156) 상에 UBM 비아 오프닝(111O)을 포함하는 제1 절연층(111)을 형성한다. 상술한 바와 같이, 제1 절연층(111)은 무기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 제1 절연층(111)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제1 절연층(111)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다. 예를 들어, 제1 절연층(111)은 build-up film을 포함할 수 있다. 상기 제1 절연층(111)의 일부를 제거하여 UBM 비아 오프닝(111O)을 형성할 수 있다. 추후, UBM 비아 오프닝(111O)에 의해, UBM 비아(151)의 하면의 일부분이 노출될 수 있다.
예를 들어, UBM 비아 오프닝(111O)을 형성하기 위해, 레이저 드릴링 등을 수행할 수 있다. 예시적인 실시예들에서, UBM 비아 오프닝(111O)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 즉, UBM 비아 오프닝(111O)에 의해 제공된 제1 절연층(111)의 내측벽은 경사 측벽부를 가질 수 있다. 예를 들어, 상기 경사 측벽부와 제1 절연층(111)의 하면이 이루는 사잇각은 약 65도 보다 크고 약 90도 보다 작을 수 있다.
도 3c를 참조하면, 상기 UBM 비아 오프닝(111O) 상에 UBM 비아(151)를 형성할 수 있다. 상기 UBM 비아(151)는 금속 씨드층(156)을 씨드(seed)로 이용한 도금 공정을 통해 형성될 수 있다.
상술한 바와 같이, 제1 절연층(111)의 높이(도 2a의 H1) 대 상기 UBM 비아(151)의 높이(도 2a의 H2)의() 범위는 약 50% 내지 약 80%일 수 있다.
도 3d를 참조하면, UBM 비아(151)를 형성한 이후, UBM 비아(151)의 상면의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함하는 제2 절연층(113)을 형성한다. 예를 들어, 제2 절연층(113)을 형성하기 위해, UBM 비아(151) 및 제1 절연층(111)을 덮는 절연성 물질막을 형성하고, 노광 및 현상을 수행하여 상기 절연성 물질막의 일부를 제거하여 제1 비아 오프닝(VO1)을 형성할 수 있다. 제1 비아 오프닝(VO1)에 의해, UBM 비아(151)의 상면의 일부분이 노출될 수 있다.
도 3e를 참조하면, 도 3d의 결과물 상에, 제1 씨드층(125), 제1 도전성 라인 패턴(121), 및 제1 도전성 비아 패턴(123)을 형성한다.
좀 더 구체적으로, 제1 씨드층(125)은 제2 절연층(113)의 상면, 제1 도전성 비아 패턴(123)과 제1 비아 오프닝(VO1)에 의해 제공된 제2 절연층(113)의 내측벽, 및 상기 제1 비아 오프닝(VO1)을 통해 노출된 UBM 비아(151)의 상면의 일부분을 덮도록 형성될 수 있다. 제1 도전성 라인 패턴(121)은 제2 절연층(113)의 상면을 따라 연장될 수 있고, 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 씨드층(125), 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123)은 제1 재배선 패턴(120)을 구성할 수 있다. 상기 제1 씨드층(125)은 전해 구리만을 포함할 수 있다. 따라서, 제1 씨드층(125)에 의해 형성된 제1 재배선 패턴(120)은 전해 도금으로 형성될 수 있다.
도 3f를 참조하면, 도 3e의 결과물 상에, 도 3e 및 도 3d에서 설명된 것과 실질적으로 동일 또는 유사한 과정을 통해, 제2 비아 오프닝(VO2)을 포함하는 제3 절연층(115), 제2 재배선 패턴(130), 제3 비아 오프닝(VO3)을 포함하는 제4 절연층(117), 및 제3 재배선 패턴(140)을 차례로 형성한다.
좀 더 구체적으로, 제2 씨드층(135)은 제3 절연층(115)의 상면, 제2 도전성 비아 패턴(133)과 제2 비아 오프닝(VO2)에 의해 제공된 제3 절연층(115)의 내측벽, 및 상기 제2 비아 오프닝(VO2)을 통해 노출된 제1 도전성 라인 패턴(121)의 일부를 덮도록 형성될 수 있다. 제2 도전성 라인 패턴(131)은 제3 절연층(115)의 상면을 따라 연장될 수 있고, 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 씨드층(135), 제2 도전성 라인 패턴(131), 및 제2 도전성 비아 패턴(133)은 제2 재배선 패턴(130)을 구성할 수 있다.
또한, 제3 씨드층(145)은 제4 절연층(117)의 상면, 제3 도전성 비아 패턴(143)과 제3 비아 오프닝(VO3)에 의해 제공된 제4 절연층(117)의 내측벽, 및 상기 제3 비아 오프닝(VO3)을 통해 노출된 제2 도전성 라인 패턴(131)의 일부를 덮도록 형성될 수 있다. 제3 도전성 라인 패턴(141)은 제4 절연층(117)의 상면을 따라 연장될 수 있고, 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 씨드층(145), 제3 도전성 라인 패턴(141), 및 제3 도전성 비아 패턴(143)은 제3 재배선 패턴(140)을 구성할 수 있다.
도 3g를 참조하면, 도 3f의 결과물 상에 반도체 칩(200)을 부착한다. 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 제3 도전성 라인 패턴(141)과 연결될 수 있다. 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 제3 재배선 패턴(140)의 제3 도전성 라인 패턴(141)과 전기적으로 연결될 수 있다.
반도체 칩(200)을 재배선 구조물(100) 상에 부착한 이후, 반도체 칩(200)과 재배선 절연층(110)의 상면(118) 사이의 공간을 채우는 언더필 물질층(240)을 형성한다. 언더필 물질층(240)은 칩 연결 단자(230)를 감쌀 수 있다. 예를 들어, 언더필 물질층(240)은 모세관 언더필 방법에 형성될 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 반도체 칩(200)의 칩 패드(220) 상에 비전도성 필름을 부착한 후, 반도체 칩(200)을 재배선 절연층(110)의 상면(118) 상에 부착하여 형성될 수도 있다.
도 3h를 참조하면, 언더필 물질층(240)을 형성한 이후, 반도체 칩(200)을 몰딩하는 몰딩 층(300)을 형성한다. 몰딩 층(300)은 반도체 칩(200)의 측면을 덮되, 반도체 칩(200)의 상면을 노출시킬 수 있다. 또한, 몰딩 층(300)은 재배선 절연층(110)의 상면(118)의 일부를 덮을 수 있다. 다른 예시적인 실시예들에서, 몰딩 층(300)은 반도체 칩(200)의 상면을 더 덮도록 형성될 수도 있다.
도 3i를 도 3h와 함께 참조하면, 몰딩 층(300)을 형성한 이후, 캐리어 기판(310)을 제거한다. 예를 들어, 도 3i의 결과물로부터 이형 필름(311)이 부착된 캐리어 기판(310)을 분리한다. 예를 들어, 캐리어 기판(310)을 분리하기 위해, 이형 필름(311)에 레이저를 조사하거나 또는 열을 가할 수 있다. 캐리어 기판(310)이 분리된 결과, 금속 씨드층(156)이 노출될 수 있다.
도 3j을 참조하면, 도 3i의 결과물을 뒤집은 후, 금속 씨드층(156)의 일부를 제거하여 UBM 패드(153)를 형성할 수 있다. 예를 들어, 금속 씨드층(156)의 상기 일부분을 제거하기 위해, 습식 식각을 수행할 수 있다. 제1 내지 제4 절연층(111, 113, 115, 117), 제1 내지 제3 재배선 패턴(120, 130, 140), UBM 비아(151) 및 UBM 패드(153)는 재배선 구조물(100)을 형성할 수 있다. 상술한 바와 같이, 상기 UBM 패드(153)는 테이퍼드된 형상을 가질 수 있다.
도 3k를 참조하면, UBM 패드(153) 상에 외부 연결 범프(400)를 부착한다. 상기 UBM 패드(153)는 제1 절연층(111)에 형성된 UBM 비아 오프닝(111O)을 채우고, 상기 UBM 비아 오프닝(111O)을 통해 노출된 UBM 패드(153)의 제1 면(도 2의 153-1 참조)에 접하도록 형성될 수 있다. 외부 연결 범프(400)는, 예를 들어 솔더볼 또는 범프일 수 있다. 예를 들면, 상기 외부 연결 범프(400)는 솔더 볼 어태치 공정을 통해 UBM 비아 오프닝(111O)을 통해 노출된 UBM 패드(153)의 제1 면(153-1) 상에 솔더 볼을 위치시키고, 이후 리플로우 공정을 통해 상기 솔더 볼을 용융시켜 UBM 패드(153)에 접합된 외부 연결 범프(400)를 형성할 수 있다.
도 3l을 참조하면, 외부 연결 범프(400)를 형성한 후, 스크라이브 레인(SL)을 따라 도 3l의 결과물을 절단하는 싱귤레이션 공정을 통해, 도 1에 도시된 것과 같이 개별화된 반도체 패키지(10)를 완성할 수 있다.
일반적으로 칩 라스트 방식의 반도체 패키지 제조 방법은 유기 물질을 포함하는 절연층을 이용하여, 재배선 절연층을 형성할 수 있다. 그러나, 본 발명의 예시적인 실시예들에 따른 반도체 패키지 제조 방법에 의하면, 재배선 절연층 중 가장 하단에 배치된 재배선 절연층은 무기 물질을 포함할 수 있다. 따라서, 공정을 간소화하고 생산 비용을 절감할 수 있다.
또한, 일반적으로 무기 물질을 포함하는 재배선 절연층을 사용하는 경우, 제1 재배선 패턴이 무전해 구리를 이용하여 형성될 수 있다. 그러나, 본 발명의 예시적인 실시예들에 따른 반도체 패키지 제조 방법에 의하면, 전해 구리를 이용하여 제1 재배선 패턴을 형성해, 공정을 간소화하고 생산 비용을 절감할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 5a 및 도 5b는 도 4의 “V”로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 4 및 내지 도 5b을 참조하면, 반도체 패키지(10a)는 재배선 구조물(100a), 반도체 칩(200), 몰딩 층(300), 및 외부 연결 범프(400)를 포함할 수 있다. 재배선 구조물(100a)은 재배선 절연층(110), 복수의 재배선 패턴(120, 130, 140), 및 UBM 층(150a)을 포함할 수 있다. 도 4 및 내지 도 5b의 반도체 패키지(10a)의 UBM 층(150a)은 UBM 패드를 포함하지 않는다는 점에서 도 1 내지 도 2d의 반도체 패키지(10)의 UBM 층(150)과 상이할 수 있다. 따라서, 여기서는 UBM 층(150a)에 대해서만 설명하겠다.
제1 절연층(111)은 UBM 비아(151)가 노출되는 UBM 비아 오프닝(111O)을 포함할 수 있다. UBM 비아(151) 상에 외부 연결 범프(400)가 배치될 수 있다. 즉, 외부 연결 범프(400)는 UBM 비아(151)에 직접적으로 접촉할 수 있다. UBM 비아(151)의 하면은 외부 연결 범프(400)와 직접적으로 접촉할 수 있고, UBM 비아(151)의 상면은 제1 도전성 비아 패턴(123)과 접촉할 수 있다. 예시적인 실시예들에서, UBM 비아(151)의 화면에 접하는 외부 연결 범프(400)의 표면은 서로 동일 평면 상에 있을 수 있다.
도 6a 내지 도 6c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)의 제조 방법을 순서에 따라 나타내는 단면도들이다. 이하에서는 도 3a 내지 도 3l 및 도 6a 내지 도 6c를 참조하여, 도 4에 예시된 반도체 패키지(10a)의 제조 방법을 설명하기로 한다.
도 6a을 참조하면, 도 3h의 결과물을 뒤집은 후, 금속 씨드층(156)을 제거할 수 있다. 예를 들어, 상기 금속 씨드층(156)을 제거하기 위해, 습식 식각을 수행할 수 있다. 제1 절연층(111)에 의해 둘러싸인 UBM 비아(151)는 잔류되어, UBM 층(150a)을 형성할 수 있다.
도 6b를 참조하면, UBM 비아(151) 상에 외부 연결 범프(400)를 부착한다. 상기 UBM 비아(151)는 제1 절연층(111)에 형성된 UBM 비아 오프닝(111O)을 채울 수 있다. 또한, 상기 외부 연결 범프(400)는 상기 UBM 비아 오프닝(111O)을 통해 노출된 UBM 비아(151)의 하면에 접하도록 형성될 수 있다. 외부 연결 범프(400)는, 예를 들어 솔더볼 또는 범프일 수 있다. 예를 들면, 상기 외부 연결 범프(400)는 솔더 볼 어태치 공정을 통해 상기 UBM 비아 오프닝(111O)을 통해 노출된 UBM 비아(151)의 하면 상에 솔더 볼을 위치시키고, 이후 리플로우 공정을 통해 상기 솔더 볼을 용융시켜 UBM 비아(151)에 접합된 외부 연결 범프(400)를 형성할 수 있다.
도 6c을 참조하면, 외부 연결 범프(400)를 형성한 후, 스크라이브 레인(SL)을 따라 도 6b의 결과물을 절단하는 싱귤레이션 공정을 통해, 도 4에 도시된 것과 같이 개별화된 반도체 패키지(10a)를 완성할 수 있다.
10, 10a: 반도체 패키지 100: 재배선 구조물
110: 재배선 절연층 120, 130, 140: 재배선 패턴
121, 131, 141: 도전성 라인 패턴
123, 133, 143: 도전성 비아 패턴
125, 135, 145: 씨드층 150, 150a: UBM 층
151: UBM 비아 153: UBM 패드
200: 반도체 칩 300: 몰딩 층
400: 외부 연결 범프

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩의 하부에 배치되며 UBM(Under Bump Metallurgy) 비아 오프닝을 포함하는 제1 재배선 절연층;
    제1 재배선 절연층 상에 배치되거나 또는 상기 UBM 비아 오프닝의 적어도 일부를 채우는 제2 재배선 절연층;
    상기 UBM 비아 오프닝의 적어도 일부를 채우는 UBM 비아; 및
    상기 UBM 비아와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;을 포함하고,
    상기 UBM 비아는 상기 재배선 패턴에 전기적으로 연결되며,
    상기 재배선 패턴 중 가장 최하단의 상기 재배선 패턴은 전해 도금으로 생성되고,
    상기 제1 재배선 절연층은 무기 소재를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 UBM 비아 오프닝은 상기 제1 재배선 절연층의 하면으로부터 상기 반도체 칩에 수직 방향으로 가까워질수록 점차 폭이 넓어지는 형상을 가지고,
    상기 제1 재배선 절연층의 하면은 상기 반도체 칩과 수직 방향으로 더 멀리 떨어진 상기 제1 재배선 절연층의 수평 평면을 의미하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 재배선 절연층의 내측벽은 경사 측벽부를 가질 수 있고,
    상기 경사 측벽부와 상기 제1 재배선 절연층의 하면이 이루는 사잇각의 범위가 65도 내지 90도인 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 재배선 절연층의 높이 대 상기 UBM 비아의 높이의 범위는 50% 내지 80%인 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 UBM 비아의 최상면은,
    상기 제1 재배선 절연층의 최상면보다 낮은 수직 레벨에 위치하며, 및
    상기 제2 재배선 절연층의 최하면과 동일한 수직 레벨에 위치하는 것을 특징으로 하고,
    상기 제2 재배선 절연층의 최하면은 상기 반도체 칩과 수직 방향으로 가장 멀리 떨어진 상기 제2 재배선 절연층의 수평 평면을 의미하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 절연층의 최상면은 상기 제2 절연층의 최하면보다 높은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    UBM 패드;를 더 포함하며,
    상기 UBM 패드는 상기 제1 재배선 절연층의 하면으로부터 상기 제1 재배선 절연층의 외부로 돌출되며, 상기 UBM 비아와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 UBM 패드는 상기 제1 재배선 절연층의 하면으로부터 상기 반도체 칩에 수직 방향으로 멀어질수록 점차 폭이 좁아지는 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 UBM 패드는 상기 UBM 비아와 접하는 제1 면 및 상기 제1 면에 반대되는 제2 면을 포함하고,
    상기 제1 면은 상기 제1 재배선 절연층의 하면과 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 면 및 상기 제2 면은 평평한 것을 특징으로 하는 반도체 패키지.
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