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KR20210049245A - 표시장치 - Google Patents

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KR20210049245A
KR20210049245A KR1020190133196A KR20190133196A KR20210049245A KR 20210049245 A KR20210049245 A KR 20210049245A KR 1020190133196 A KR1020190133196 A KR 1020190133196A KR 20190133196 A KR20190133196 A KR 20190133196A KR 20210049245 A KR20210049245 A KR 20210049245A
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KR
South Korea
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layer
insulating
disposed
light emitting
layers
Prior art date
Application number
KR1020190133196A
Other languages
English (en)
Inventor
서승우
이승재
이지황
한소라
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190133196A priority Critical patent/KR20210049245A/ko
Priority to US16/928,869 priority patent/US11244989B2/en
Priority to CN202011100510.8A priority patent/CN112713251A/zh
Priority to EP20203273.6A priority patent/EP3813122A1/en
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Abstract

표시장치는 베이스층, 회로층, 발광소자층, 및 박막 봉지층을 포함한다. 베이스층은 표시영역 및 비표시영역을 포함한다. 발광소자층은 표시영역에 중첩하는 발광영역, 개구부에 중첩하고 오목한 밸리영역 및 비표시영역에 중첩하는 피크영역을 포함하고, 회로층 상에 배치된다. 박막 봉지층은 발광영역 및 밸리영역을 커버하고, 피크영역의 적어도 일부를 커버하는 유기봉지층을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 구체적으로 입력센서를 포함하는 표시장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치는 이미지를 제공하는 복수의 화소들을 포함하고, 복수의 화소들을 덮는 박막 봉지층 및 박막 봉지층 상에 배치되는 입력센서를 포함할 수 있다.
박막 봉지층은 유기층 및 무기층을 포함할 수 있다. 유기층은 액상의 유기 물질이 경화되어 형성된다. 유동성을 갖는 유기 물질이 원하는 영역에 형성되도록 유기 물질 퍼짐을 제어하는 구조에 대해 지속적으로 개발이 이루어지고 있다.
최근 표시장치의 표시패널의 데드스페이스(Dead Space)를 감소시키기 위한 연구가 진행되면서 동시에 유기층의 유기 물질이 표시패널 밖으로 넘치지 않도록 유기 물질 퍼짐 구조에 대한 개발도 요구되고 있다.
본 발명의 목적은 데드 스페이스가 감소된 표시장치를 제공하는 것이다.
본 발명의 목적은 박막 봉지층을 구성하는 유기봉지층의 흐름을 효과적으로 차단할 수 있는 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 베이스층; 적어도 하나에 상기 비표시영역에 중첩하는 개구부가 정의된 복수의 절연층들을 포함하고, 상기 베이스층 상에 배치되는 회로층; 적어도 일부가 상기 표시영역에 중첩하는 발광영역, 상기 개구부에 중첩하고 오목한 밸리영역 및 상기 비표시영역에 중첩하는 피크영역을 포함하고, 상기 회로층 상에 배치되는 발광소자층; 및 상기 발광영역 및 상기 밸리영역을 커버하고, 상기 피크영역의 적어도 일부를 커버하는 유기봉지층을 포함하고, 상기 발광소자층 상에 배치되는 박막 봉지층; 을 포함하고, 상기 발광소자층은 상기 회로층 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치된 제2 전극을 포함하는 발광소자 및 상기 제1 전극의 일부를 노출시키는 화소정의막을 포함한다.
일 실시예예서, 상기 박막 봉지층 상에 배치되고, 복수의 감지전극들 및 상기 복수의 감지전극들에 연결된 복수의 신호라인들을 포함하는 입력센서를 더 포함하고, 상기 복수의 신호라인들 중 상기 비표시영역의 최외곽에 배치된 신호라인은 상기 밸리영역에 중첩할 수 있다.
일 실시예에서, 상기 복수의 절연층들은 상기 개구부가 정의된 제1 절연층 및 상기 개구부를 덮고 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제2 절연층의 일부분은 상기 개구부에 중첩하는 오목한 형상을 가지고, 상기 밸리영역은 상기 오목한 형상을 가지는 상기 제2 절연층의 일부분 상에 정의될 수 있다.
일 실시예에서, 상기 복수의 절연층들은 제1 절연층 및 상기 개구부가 정의되고 상기 제1 절연층 상에 배치되는 제2 절연층을 포함하고, 상기 밸리영역은 상기 개구부에 의해 노출되는 상기 제1 절연층 상에 정의될 수 있다.
일 실시예에서, 상기 베이스층 상에 배치되고 상기 피크영역에 중첩하는 피크부를 포함하고, 상기 피크부는 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성될 수 있다.
일 실시예예서, 상기 피크영역에 중첩하고, 상기 피크부와 이격된 댐을 더 포함하고, 상기 댐은 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성될 수 있다.
일 실시예예서, 상기 박막 봉지층은 제1 무기봉지층 및 제2 무기봉지층을 더 포함하고, 상기 유기봉지층은 상기 제1 무기봉지층 및 상기 제2 무기봉지층 사이에 배치되고, 상기 제1 무기봉지층 및 상기 제2 무기봉지층은 상기 피크부의 적어도 일부에서 접할 수 있다.
일 실시예에서, 상기 밸리영역은 절연패턴을 포함하고, 상기 절연패턴은 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성되고, 상기 베이스층에서 상기 절연패턴까지의 길이는 상기 베이스층에서 상기 피크부까지의 길이보다 작을 수 있다.
일 실시예에서, 상기 절연패턴은 제1 절연패턴 및 상기 제1 절연패턴과 이격된 제2 절연패턴을 포함할 수 있다.
일 실시예에서, 상기 절연패턴은 상기 피크부에 접할 수 있다.
일 실시예에서, 상기 발광층 및 상기 화소정의막은 상기 발광영역 내에 배치될 수 있다.
일 실시예에서, 상기 발광층은 상기 발광영역 내에 배치되고, 상기 화소정의막은 상기 발광영역, 상기 밸리영역, 및 상기 피크영역 내에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 베이스층; 적어도 하나에 상기 비표시영역에 중첩하는 개구부가 정의된 복수의 절연층들; 적어도 일부가 표시영역에 중첩하고, 복수의 절연층들 상에 배치되는 발광소자; 발광영역, 상기 개구부에 중첩하고 오목한 밸리영역, 및 상기 비표시영역에 중첩하는 피크영역을 포함하고, 상기 복수의 절연층들 상에 배치되는 화소정의막; 및 상기 발광영역 및 상기 밸리영역을 커버하며 상기 피크영역의 적어도 일부를 커버하는 유기봉지층을 포함하고, 상기 발광소자 상에 배치되는 박막 봉지층; 을 포함한다.
일 실시예에서, 상기 박막 봉지층 상에 배치되고, 복수의 감지전극들 및 상기 복수의 감지전극들에 연결된 복수의 신호라인들을 포함하는 입력센서를 더 포함하고, 상기 복수의 신호라인들 중 상기 비표시영역의 최외곽에 배치된 신호라인은 상기 밸리영역에 중첩할 수 있다.
일 실시예에서, 상기 발광소자는 상기 복수의 절연층들 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되고 상기 표시영역에 중첩하는 발광층, 및 상기 발광층 상에 배치된 제2 전극을 포함하고, 상기 화소정의막은 상기 발광영역에서 상기 제1 전극의 일부를 노출시킬 수 있다.
일 실시예에서, 상기 복수의 절연층들은 상기 개구부가 정의된 제1 절연층 및 상기 개구부를 덮고 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제2 절연층의 일부분은 상기 개구부에 중첩하는 오목한 형상을 가지고, 상기 밸리영역은 상기 오목한 형상을 가지는 상기 제2 절연층의 일부분 상에 정의될 수 있다.
일 실시예에서, 상기 복수의 절연층들은 제1 절연층 및 상기 개구부가 정의되고 상기 제1 절연층 상에 배치되는 제2 절연층을 포함하고, 상기 밸리영역은 상기 개구부에 의해 노출되는 상기 제1 절연층 상에 정의될 수 있다.
일 실시예에서, 상기 베이스층 상에 배치되고 상기 피크영역에 중첩하는 피크부를 포함하고, 상기 피크부는 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성될 수 있다.
일 실시예에서, 상기 박막 봉지층은 상기 베이스층 상에 순차적으로 배치되는 제1 무기봉지층, 유기봉지층, 및 제2 무기봉지층을 포함하고, 상기 유기봉지층은 상기 피크부의 일부분, 상기 밸리영역 및 상기 발광소자를 덮고, 상기 제1 무기봉지층 및 상기 제2 무기봉지층은 상기 피크부의 적어도 일부에서 접할 수 있다.
일 실시예에서, 상기 밸리영역은 절연패턴을 포함하고, 상기 베이스층에서 상기 절연패턴까지의 길이는 상기 베이스층에서 상기 피크부까지의 길이보다 작을 수 있다.
일 실시예에서, 상기 화소정의막의 상기 밸리영역에는 홀이 정의될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 베이스층; 상기 베이스층 상에 배치되고 복수의 절연층들을 포함하는 회로층; 상기 표시영역에 중첩하고, 상기 회로층 상에 배치된 제1 전극, 발광층, 및 제2 전극을 포함하는 발광소자; 상기 복수의 절연층 상에 배치되고 상기 제1 전극을 노출시키는 화소정의막; 상기 비표시영역에 배치되고, 상기 발광소자와 이격되어 배치된 피크부; 상기 피크부, 상기 발광소자, 및 상기 화소정의막을 커버하는 박막 봉지층; 상기 박막 봉지층 상에 배치된 복수의 감지전극들; 및 상기 복수의 감지전극들에 연결된 복수의 신호라인들; 을 포함하고, 상기 복수의 절연층들 중 적어도 하나의 절연층은 상기 비표시영역에 중첩하는 개구부가 정의되고, 상기 개구부에 중첩하는 상기 피크부 및 상기 발광소자 사이의 영역은 밸리영역으로 정의되고, 상기 신호라인들 중 적어도 하나는 상기 밸리영역에 중첩한다.
일 실시예에서, 상기 박막 봉지층은 상기 베이스층 상에 순차적으로 배치되는 제1 무기봉지층, 유기봉지층, 및 제2 무기봉지층을 포함하고, 상기 유기봉지층은 상기 피크부의 일부분, 상기 밸리영역 및 상기 발광소자를 덮고, 상기 제1 무기봉지층 및 상기 제2 무기봉지층은 상기 피크부의 적어도 일부분에서 접할 수 있다.
일 실시예에서, 상기 복수의 절연층들은 상기 개구부가 정의된 제1 절연층 및 상기 개구부를 덮고 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제2 절연층의 일부분은 상기 개구부에 중첩하는 오목한 형상을 가지고, 상기 밸리영역은 상기 오목한 형상을 가지는 상기 제2 절연층의 일부분 상에 정의될 수 있다.
일 실시예에서, 상기 복수의 절연층들은 제1 절연층 및 상기 개구부가 정의되고 상기 제1 절연층 상에 배치되는 제2 절연층을 포함하고, 상기 밸리영역은 상기 개구부에 의해 노출되는 상기 제1 절연층 상에 정의될 수 있다.
일 실시예에서, 상기 피크부는 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성될 수 있다.
일 실시예에서, 상기 밸리영역은 절연패턴을 포함하고, 상기 절연패턴은 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성되고, 상기 베이스층에서 상기 절연패턴까지의 거리는 상기 베이스층에서 상기 피크부까지의 거리보다 작을 수 있다.
일 실시예에서, 상기 절연패턴은 제1 절연패턴 및 상기 제1 절연패턴과 이격된 제2 절연패턴을 포함할 수 있다.
일 실시예에서, 상기 밸리영역은 절연패턴을 포함하고, 상기 절연패턴은 오목한 형상을 가질 수 있다.
본 발명의 일 실시예예 따른 표시장치는 데드 스페이스가 감소될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 박막 봉지층을 구성하는 유기봉지층의 흐름을 효과적으로 차단할 수 있다.
도 1a는 일 실시예에 따른 표시장치의 사시도이다.
도 1b는 일 실시예에 따른 표시장치의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 표시모듈의 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3b는 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 박막 봉지층의 단면도들이다.
도 5a는 본 발명의 일 실시예에 따른 입력센서의 단면도이다.
도 5b은 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 5c는 도 5b의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 5d는 도 5b의 Ⅱ-Ⅱ'에 대한 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 7, 도 8, 및 도 9는 일 실시예 표시모듈의 일부에 대한 단면도들이다.
도 10a, 도 10b, 도 10c, 도 11, 도 12, 및 도 13은 본 발명의 일 실시예에 따른 표시모듈의 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의되어야 한다.
본 출원에서, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 또는 "상부에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하에" 또는 "하부에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 출원에서 "상에" 배치된다고 하는 것은 상부뿐 아니라 하부에 배치되는 경우도 포함하는 것일 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
한편, 본 출원에서 "직접 접한다"는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 접하는" 것 은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시장치에 대하여 설명한다.
도 1a는 일 실시예에 따른 표시장치(DD)의 사시도이다. 도 1b는 일 실시예에 따른 표시장치(DD)의 단면도이다.
도 1a를 참조하면, 표시장치(DD)는 표시면(DD-IS)을 포함할 수 있다. 표시면(DD-IS)에는 표시영역(DA) 및 비표시영역(NDA)이 정의될 수 있다. 표시영역(DA)은 이미지(IM)가 표시되는 영역일 수 있다. 도 1a에서는 이미지(IM)의 예시로 아이콘이 표시되었다. 비표시영역(NDA)은 이미지(IM)가 표시되지 않는 영역일 수 있다. 표시영역(DA)에는 화소들이 배치되고, 비표시영역(NDA)에는 화소들이 배치되지 않을 수 있다. 화소들은 이미지(IM)를 제공하는 유효 화소들을 의미할 수 있다.
표시영역(DA)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한다. 표시영역(DA)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 방향 내지 제3 방향(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 방향 내지 제3 방향은 제1 방향 내지 제3 방향(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1a에서는 핸드폰 단말기에 적용될 수 있는 표시장치(DD)를 예시적으로 도시하였다. 도시하지 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시장치(DD)과 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
비표시영역(DD-NDA)에 의해 표시장치(DD)의 베젤 영역이 정의될 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)에 인접한 영역일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DD-DA)의 형상과 비표시영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다. 본 발명의 다른 실시예에서, 비표시영역(DD-NDA)은 생략될 수도 있다.
본 발명의 일 실시예에서 평면형 표시면(DD-IS)을 구비한 표시장치(DD)를 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수의 표시영역들을 포함할 수도 있다.
도 1b를 참조하면, 표시장치(DD)는 윈도우(WM), 광학층(LM), 표시모듈(DM), 보호필름(PM), 제1 접착층(AM1), 제2 접착층(AM2), 및 제3 접착층(AM3)를 포함할 수 있다. 표시모듈(DM)은 보호필름(PM)과 광학층(LM) 사이에 배치된다. 광학층(LM)는 표시모듈(DM)과 윈도우(WM) 사이에 배치된다. 제1 접착층(AM1)는 표시모듈(DM)과 보호필름(PM)을 결합하고, 제2 접착층(AM2)는 표시모듈(DM)과 광학층(LM)를 결합하고, 제3 접착층(AM3)는 광학층(LM)와 윈도우(WM)를 결합할 수 있다. 제1 접착층(AM1), 제2 접착층(AM2), 및 제3 접착층(AM3)는 생략될 수 있다.
보호필름(PM)은 표시모듈(DM)을 보호할 수 있다. 보호필름(PM)은 외부에 노출된 외면을 제공하고, 제1 접착층(AM1)에 접착되는 접착면을 제공할 수 있다. 보호필름(PM)은 외부의 습기가 표시모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수할 수 있다.
윈도우(WM)는 외부 충격으로부터 표시모듈(DM)를 보호하고, 사용자에게 입력면을 제공할 수 있다. 윈도우(WM)는 베이스 부재로써 플라스틱 필름을 포함할 수 있다. 윈도우(WM)는 다층구조를 가질 수 있다. 윈도우(WM)의 베이스 부재는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층구조를 가질 수 있다. 윈도우(WM)는 베젤패턴을 더 포함할 수 있다. 상기 다층구조는 연속공정 또는 접착층을 이용한 접착공정을 통해 형성될 수 있다. 그밖에 윈도우(WM)는 베이스 부재에 배치된 기능성층을 더 포함할 수 있다. 기능성층은, 하드 코팅층, 지문 방지층, 반사 방지층, 셀프 힐링층 등을 포함할 수 있다.
광학층(LM)는 외부광 반사율을 감소시킨다. 광학층(LM)는 적어도 편광필름을 포함할 수 있다. 광학층(LM)는 위상차 필름을 더 포함할 수 있다. 본 발명의 일 실시예에서 광학층(LM)는 생략될 수 있다.
표시모듈(DM)은 표시패널(DP) 및 입력센서(IS)를 포함할 수 있다. 표시패널(DP)은 유기발광 표시패널일 수 있으나, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 또 다른 자발광 표시패널인 퀀텀닷 발광 표시패널일 수 있다. 퀀텀닷 발광 표시패널은 발광층이 퀀텀닷, 및 퀀텀로드를 포함할 수 있다. 이하 표시패널(DP)은 유기발광 표시패널로 설명된다.
입력센서(IS)는 표시패널(DP) 상에 직접 배치된다. 본 명세서에서 "직접 배치된다"는 것은 별도의 접착층을 이용하여 부착하는 것을 제외하며, 연속공정에 의해 형성된 것을 의미한다.
표시패널(DP)은 입력된 영상 데이터에 대응하는 이미지(IM, 도 1a 참조)를 생성할 수 있다. 본 실시예에서 유기발광 표시패널을 예시적으로 설명하였으나, 표시패널은 이에 제한되지 않는다.
입력센서(IS)는 외부입력의 좌표정보를 획득할 수 있다. 입력센서(IS)는 예컨대, 정전용량 방식으로 외부입력을 감지할 수 있다. 본 발명에서 입력센서(IS)의 동작방식은 특별히 제한되지 않고, 본 발명의 일 실시예에서 입력센서(IS)는 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시모듈(DM)은 반사방지층을 더 포함할 수도 있다. 반사방지층은 컬러필터 또는 도전층/절연층/도전층의 적층 구조물을 포함할 수 있다. 반사방지층은 외부로부터 입사된 광을 흡수 또는 상쇄간섭 또는 편광시켜 외부광 반사율을 감소시킬 수 있다. 반사방지층은 광학층(LM)의 기능을 대체할 수 있다.
제1 접착층(AM1), 제2 접착층(AM2), 및 제3 접착층(AM3) 각각은 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착층일 수 있다. 유기 접착층은 폴리우레탄계, 폴리아크릴계, 폴리에스테르계, 폴리에폭시계, 폴리초산비닐계 등의 접착물질을 포함할 수 있다.
별도로 도시하지 않았으나, 표시장치(DD)는 표시패널의 형상에 따라 상기 구성들을 지지하는 프레임 구조물을 더 포함할 수 있다. 예를 들어, 폴더블 표시패널의 경우, 표시장치는 프레임 구조물은 관절 구조 또는 힌지 구조를 포함할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 2b는 본 발명의 일 실시예에 따른 표시모듈(DM)의 평면도이다. 도 3a는 본 발명의 일 실시예에 따른 화소(PXi)의 등가회로도이다. 도 3b는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 단면도이다.
도 2a를 참조하면, 표시모듈(DM)은 표시패널(DP) 및 입력센서(IS)를 포함할 수 있다. 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP-CL), 발광소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다. 베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로층(DP-CL)은 적어도 하나의 중간 절연층, 복수의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수의 도전층들은 신호라인들 또는 화소의 구동회로를 구성할 수 있다. 발광소자층(DP-OLED)은 발광소자(OLED)를 포함한다. 박막 봉지층(TFE)은 발광소자층(DP-OLED)을 밀봉한다. 박막 봉지층(TFE)은 무기층과 유기층을 포함할 수 있다. 박막 봉지층(TFE)은 적어도 2개의 무기층들과 그 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 수분/산소로부터 발광소자층(DP-OLED)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광소자층(DP-OLED)을 보호할 수 있다. 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(IS)는 박막 봉지층(TFE) 상에 직접 배치된다. 입력센서(IS)는 감지전극들과 신호라인들을 포함한다. 감지전극들과 신호라인들은 단층 또는 다층구조를 가질 수 있다.
감지전극들과 신호라인들은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 감지전극들과 신호라인들은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 감지전극들과 신호라인들은 동일한 층구조를 갖거나, 다른 층구조를 가질 수 있다. 입력센서(IS)에 대한 구체적인 내용은 후술한다.
도 2b에 도시된 것과 같이, 표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 본 실시예에서 비표시영역(NDA)은 표시영역(DA)의 테두리를 따라 정의될 수 있다. 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD)의 표시영역(DD-DA) 및 비표시영역(DD-NDA)에 각각 대응될 수 있다. 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD)의 표시영역(DD-DA) 및 비표시영역(DD-NDA)과 반드시 동일할 필요는 없고, 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.
표시패널(DP)은 구동회로(GDC), 복수의 신호라인들(SL-Vint, SL-VDD, EL, GL, DL, SL-D), 전원전극(미도시), 및 복수의 화소들(PX)을 포함한다. 복수의 화소들(PX)이 배치된 영역이 표시영역(DA)으로 정의될 수 있다.
구동회로(GDC)는 주사 구동회로(GDC)를 포함할 수 있다. 주사 구동회로(GDC)는 복수의 주사 신호들을 생성하고, 복수의 주사 신호들을 후술하는 복수의 주사 라인들(GL)에 순차적으로 출력할 수 있다.　또한, 주사 구동회로(GDC)는 복수의 발광 제어 신호들을 생성하고, 후술하는 복수의 발광 제어 라인들(EL)에 복수의 발광 제어 신호들을 출력할 수 있다.
도 2b에서 복수의 주사 신호들과 복수의 발광 제어 신호들이 하나의 주사 구동회로(GDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 복수의 주사 구동회로가 복수의 주사 신호들을 분할하여 출력하고, 복수의 발광 제어 신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 복수의 주사 신호들을 생성하여 출력하는 구동회로와 복수의 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다. 도 2b에 도시된 주사 구동회로(GDC)와 제2 방향(DR2)에서 마주하는 또 다른 주사 구동회로가 더 배치될 수 있다.
주사 구동회로(GDC)는 회로층(DP-CL)에 포함될 수 있다. 주사 구동회로(GDC)는 화소(PX)의 구동회로와 동일한 공정을 통해 형성된 복수의 박막 트랜지스터들을 포함할 수 있다.
별도로 도시하지 않았으나, 표시패널(DP)은 패드들(PD)에 COF(chip on film) 형태로 결합된 데이터 구동회로를 더 포함할 수 있다. 본 발명의 일 실시예에서 데이터 구동회로 역시 회로층(DP-CL)에 집적화될 수 있다.
복수의 신호라인들(GL, DL, EL, SL-VDD, SL-Vint, SL-D)은 주사 라인들(GL), 발광 제어 라인들(EL), 데이터 라인들(DL), 전원 라인(SL-VDD), 초기화 전압 라인(SL-Vint), 및 더미 신호 라인(SL-D)을 포함할 수 있다. 복수의 신호라인들(GL, DL, EL, SL-VDD, SL-Vint, SL-D)은 회로층(DP-CL)에 포함되고, 일부의 라인은 생략될 수도 있다. 패드들(PD)은 복수의 신호라인들(GL, DL, EL, SL-VDD, SL-Vint, SL-D)의 말단에 연결될 수 있다.
주사 라인들(GL)은 복수의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 발광 제어 라인들(EL) 각각은 주사 라인들(GL) 중 대응하는 주사 라인에 나란하게 배열될 수 있다.
전원 라인(SL-VDD)은 복수의 화소들(PX)에 연결되며, 복수의 화소들(PX)에 제1 전원전압을 제공할 수 있다. 전압 라인(SL-VDD)은 제1 방향(DR1)으로 연장하는 복수의 라인들 및 제2 방향(DR2)으로 연장하는 복수의 라인들을 포함할 수 있다.
초기화 전압 라인(SL-Vint)은 복수의 화소들(PX)에 초기화 전압을 제공할 수 있다. 초기화 전압 라인(SL-Vint)은 제1 방향(DR1)으로 연장하는 복수의 라인들 및 제2 방향(DR2)으로 연장하는 복수의 라인들을 포함할 수 있다.
더미 신호 라인(SL-D)은 주사 구동회로(GDC)에 제어신호들을 제공할 수 있다. 더미 신호 라인(SL-D)은 전원전극(미도시)에 제2 전원전압을 제공할 수 있다. 상기 제2 전원전압은 상기 제1 전원전압과 다른 레벨을 갖는다. 상기 제2 전원전압은 상기 제1 전원전압보다 낮은 레벨을 가질 수 있다.
도 3a에는 복수의 데이터 라인들(DL1~DLm) 중 k번째 데이터 라인(DLk)에 연결된 i번째 화소(PXi)를 예시적으로 도시하였다. i번째 화소(PXi)는 i번째 주사 라인(SLi)에 인가된 i번째 주사 신호(Si)에 응답하여 활성화된다.
i번째 화소(PXi)는 발광소자(OLED)를 제어하는 화소 구동회로를 포함할 수 있다. 화소 구동회로는 7개의 박막 트랜지스터들(T1~T7) 및 하나의 커패시터(Cst)를 포함할 수 있다. 다만, 7개의 박막 트랜지스터들(T1~T7) 및 하나의 커패시터(Cst)를 포함하는 화소 구동회로를 예시적으로 도시한 것이고, 화소 구동회로는 다양하게 변형될 수 있다.
구동 트랜지스터는 발광소자(OLED)에 공급되는 구동전류를 제어할 수 있다. 제2 트랜지스터(T2)의 출력전극은 발광소자(OLED)와 전기적으로 연결된다. 제2 트랜지스터(T2)의 출력전극은 제6 트랜지스터(T6)를 경유하여 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 출력전극과 발광소자(OLED)의 애노드전극인 제1 전극(EL1, 도 3b) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 제어 전극은 i번째 발광제어 라인(ELi)에 접속된다.
제어 트랜지스터의 제어 전극은 제어 신호를 수신할 수 있다. i번째 화소(PXi)에 인가되는 제어 신호는 i-1번째 주사 신호(Si-1), i번째 주사 신호(Si), i+1번째 주사 신호(Si+1), 데이터 신호(Dk), 및 i번째 발광 제어 신호(Ei)를 포함할 수 있다. 본 발명의 실시예에서 제어 트랜지스터는 제1 트랜지스터(T1) 및 제3 내지 제7 트랜지스터들(T3~T7)을 포함할 수 있다.
제1 트랜지스터(T1)는 k번째 데이터 라인(DLk)에 접속된 감지전극, i번째 주사 라인(GLi)에 접속된 제어 전극, 및 제2 트랜지스터(T2)의 출력전극에 접속된 출력전극을 포함할 수 있다. 제1 트랜지스터(T1)는 i번째 주사 라인(GLi)에 인가된 주사 신호(Si, 이하 i번째 주사 신호)에 의해 턴-온되고, k번째 데이터 라인(DLk)에 인가된 데이터 신호(Dk)를 스토리지 커패시터(Cst)에 제공할 수 있다.
도 3b를 참조하면, 표시패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성할 수 있다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로층(DP-CL) 및 발광소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성할 수 있다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 베이스층(BL)은 다층구조를 가질 수 있다. 예컨대 베이스층(BL)은 합성수지층, 접착층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층이 배치될 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 3b는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결전극 또는 연결 신호라인일 수 있다.
도 3b에 도시된 것과 같이, 제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제6 트랜지스터(T6)의 소스(S6), 액티브(A6), 드레인(D6)이 반도체 패턴으로부터 형성된다. 소스(S1, S6) 및 드레인(D1, D6)은 단면 상에서 액티브(A1, A6)로부터 서로 반대 방향으로 연장된다. 도 3b에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다.
버퍼층(BFL) 상에 제1 중간절연층(10)이 배치된다. 제1 중간절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 중간절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 중간절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 중간절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 중간절연층(10)뿐만 아니라 후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 중간절연층(10) 상에 게이트(G1, G6)가 배치된다. 게이트(G1)는 금속패턴의 일부일 수 있다. 게이트(G1, G6)는 액티브(A1, A6)에 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G6)는 마스크와 같다.
제1 중간절연층(10) 상에 게이트(G1, G6)를 커버하는 제2 중간절연층(20)이 배치된다. 제2 중간절연층(20)은 화소들(PX)에 공통으로 중첩할 수 있다. 제2 중간절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 중간절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 중간절연층(20) 상에 제1 연결전극(SD1)이 배치될 수 있다. 제1 연결전극(SD1)은 제1 중간절연층(10) 및 제2 중간절연층(20)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제2 중간절연층(20) 상에 제1 절연층(30)이 배치된다. 제1 절연층(30)은 유기층일 수 있다. 제1 절연층(30) 상에 제2 연결전극(SD2)이 배치될 수 있다. 제2 연결전극(SD2)은 제1 절연층(30)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(SD1)에 접속될 수 있다.
제1 절연층(30) 상에 제2 연결전극(SD2)을 커버하는 제2 절연층(40)이 배치된다. 제2 절연층(40)은 유기층일 수 있다. 제2 절연층(40) 상에 제1 전극(EL1)이 배치된다. 제1 전극(EL1)은 제2 절연층(40)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(SD2)에 연결된다. 화소정의막(PDL)에는 개구부가 정의된다. 화소정의막(PDL)의 개구부는 제1 전극(EL1)의 적어도 일부분을 노출시킨다.
도 3b에 도시된 것과 같이, 표시영역(DP-DA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을 수 있다. 본 실시예에서 발광영역(PXA)은 개구부에 의해 노출된 제1 전극(EL1)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(EL2)이 배치된다. 제2 전극(EL2)은 일체의 형상을 갖고, 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(EL2) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(EL2)을 직접 커버할 수 있다. 본 발명의 일 실시예에서, 박막 봉지층(TFE)과 제2 전극(EL2) 사이에는, 제2 전극(EL2)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 박막 봉지층들(TFE1, TFE2, TFE3)의 단면도들이다.
도 4a에 도시된 것과 같이, 박막 봉지층(TFE1)는 n개의 무기층들(IOL1 내지 IOLn)을 포함할 수 있다. 박막 봉지층(TFE1)는 n-1개의 유기층들(OL1 내지 OLn-1)을 포함하고, n-1개의 유기층들(OL1 내지 OLn-1)은 n개의 무기층들(IOL1 내지 IOLn)과 교번하게 배치될 수 있다. n-1개의 유기층들(OL1 내지 OLn-1)은 평균적으로 n개의 무기층들(IOL1 내지 IOLn)보다 더 큰 두께를 가질 수 있다.
n개의 무기층들(IOL1 내지 IOLn) 각각은 1개의 물질을 포함하는 단층이거나, 각각이 다른 물질을 포함하는 복층을 가질 수 있다. n-1개의 유기층들(OL1 내지 OLn-1) 각각은 유기 모노머들을 증착 또는 프린팅 또는 코팅하여 형성될 수 있다. 유기 모노머들은 아크릴계 모노머를 포함할 수 있다.
도 4b 및 도 4c에 도시된 것과 같이, 박막 봉지층들(TFE2, TFE3) 각각에 포함된 무기층들은 서로 동일하거나 다른 무기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다. 박막 봉지층들(TFE2, TFE3) 각각에 포함된 유기층들은 서로 동일하거나 다른 유기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다.
도 4b에 도시된 것과 같이, 박막 봉지층(TFE2)는 순차적으로 적층된 제1 무기봉지층(IOL1), 제1 유기봉지층(OL1), 제2 무기봉지층(IOL2), 제2 유기봉지층(OL2), 및 제3 무기봉지층(IOL3)을 포함할 수 있다.
제1 무기봉지층(IOL1)은 2층 구조를 가질 수 있다. 제1 서브층(S11)과 제2 서브층(S22)은 서로 다른 무기물질을 포함할 수 있다.
도 4c에 도시된 것과 같이, 박막 봉지층(TFE3)는 순차적으로 적층된 제1 무기봉지층(IOL10), 제1 유기봉지층(OL1) 및 제2 무기봉지층(IOL20)을 포함할 수 있다. 제1 무기봉지층(IOL10)은 2층 구조를 가질 수 있다. 제1 서브층(S10)과 제2 서브층(S20)은 서로 다른 무기물질을 포함할 수 있다. 제2 무기봉지층(IOL20)은 2층 구조를 가질 수 있다. 제2 무기봉지층(IOL20)은 서로 다른 증착 환경에서 증착된 제1 서브층(S100)과 제2 서브층(S200)을 포함할 수 있다. 제1 서브층(S100)은 저전원 조건에서 증착되고 제2 서브층(S200)은 고전원 조건에서 증착될 수 있다. 제1 서브층(S100)과 제2 서브층(S200)은 동일한 무기물질을 포함할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 입력센서(IS)의 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 입력센서(IS)의 평면도이다. 도 5c는 도 5b의 Ⅰ-Ⅰ'에 대한 단면도이다. 도 5d는 도 5b의 Ⅱ-Ⅱ'에 대한 단면도이다.
도 5a에 도시된 것과 같이, 입력센서(IS)는 제1 감지절연층(IS-IL1), 제1 도전층(IS-CL1), 제2 감지절연층(IS-IL2), 제2 도전층(IS-CL2), 및 제3 감지절연층(IS-IL3)을 포함할 수 있다. 제1 감지절연층(IS-IL1)은 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에서 제1 감지절연층(IS-IL1)은 생략될 수 있다.
제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 3층의 금속층 구조, 예컨대, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 상대적으로 내구성이 높고 반사율이 낮은 금속을 외층에, 전기전도율이 높은 금속을 내층에 적용할 수 있다.
제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 복수 개의 도전패턴들을 포함한다. 이하, 제1 도전층(IS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(IS-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 감지전극들 및 이에 연결된 신호라인들을 포함할 수 있다.
제1 감지절연층(IS-IL1) 내지 제3 감지절연층(IS-IL3) 각각은 무기막 또는 유기막을 포함할 수 있다. 본 실시예에서 제1 감지절연층(IS-IL1) 및 제2 감지절연층(IS-IL2)은 무기막일 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제3 감지절연층(IS-IL3)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에서 제2 감지절연층(IS-IL2)은 후술하는 감지영역(IS-DA)을 커버할 수 있다. 즉, 제2 감지절연층(IS-IL2)은 감지영역(IS-DA)에 전체적으로 중첩할 수 있다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에서 제2 감지절연층(IS-IL2)은 복수 개의 절연패턴들을 포함할 수 있다. 복수 개의 절연패턴들은 제1 감지전극들(IE1-1 내지 IE1-10)과 제2 감지전극들(IE2-1 내지 IE2-8)을 절연시키기 위해서 센싱유닛들(SU)의 교차영역마다 배치될 수 있다.
도 5b에 도시된 것과 같이, 입력센서(IS)는 제1 전극 그룹(EG1), 제2 전극 그룹(EG2), 및 상기 전극그룹들(EG1, EG2)에 연결된 신호라인그룹들을 포함한다. 본 실시예에서 2개의 신호라인그룹들(SG1, SG2)을 포함하는 입력센서(IS)을 예시적으로 도시하였다. 입력센서(IS)는 표시패널(DP)의 표시영역(DP-DA)과 비표시영역(DP-NDA)에 대응하는 감지영역(IS-DA)과 배선영역(IS-NDA)을 포함할 수 있다. 감지영역(IS-DA)은 제1 전극 그룹(EG1), 제2 전극 그룹(EG2)이 배치된 영역으로 정의될 수 있다. 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)은 배선영역(IS-NDA)에 배치된다.
본 실시예에서 입력센서(IS)은 정전용량식 터치센서일 수 있다. 제1 전극 그룹(EG1)과 제2 전극 그룹(EG2) 중 어느 하나는 구동 신호(driving signal)을 수신하고, 다른 하나는 제1 전극 그룹(EG1)과 제2 전극 그룹(EG2) 사이의 정전용량 변화량을 감지신호(sensing signal)로써 출력한다. 구동구간을 나누어 구동할 수 있고, 제1 구동구간에는 상술한 것과 같이 구동하고, 제2 구동구간에는 상술한 것과 반대로 구동할 수 있다.
제1 전극 그룹(EG1)은 복수 개의 제1 감지전극들(IE1-1 내지 IE1-10)을 포함한다. 10개의 제1 감지전극들(IE1-1 내지 IE1-10)을 포함하는 제1 전극 그룹(EG1)을 예시적으로 도시하였다. 제1 감지전극들(IE1-1 내지 IE1-10)은 제2 방향(DR2)으로 연장된 형상을 갖는다. 제2 전극 그룹(EG2)은 복수 개의 제2 감지전극들(IE2-1 내지 IE2-8)을 포함한다. 8개의 제2 감지전극들(IE2-1 내지 IE2-8)을 포함하는 제2 전극 그룹(EG2)을 예시적으로 도시하였다. 제2 감지전극들(IE2-1 내지 IE2-8)은 제1 방향(DR1)으로 연장된 형상을 갖는다. 제2 감지전극들(IE2-1 내지 IE2-8)은 제1 감지전극들(IE1-1 내지 IE1-10)보다 큰 길이를 갖는다.
제1 신호라인 그룹(SG1)은 제1 감지전극들(IE1-1 내지 IE1-10)과 동일한 개수의 제1 신호라인들을 포함할 수 있다. 제1 신호라인들은 제1 감지전극들(IE1-1 내지 IE1-10)의 양쪽 말단 중 일단에만 연결된다. 본 발명의 일 실시예에서 제2 감지전극들(IE2-1 내지 IE2-8)의 양쪽 말단은 모두 신호라인에 연결될 수도 있다.
제2 신호라인 그룹(SG2)은 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 개수의 제2 신호라인들을 포함할 수 있다. 제2 신호라인들은 제2 감지전극들(IE2-1 내지 IE2-8)의 양쪽 말단 중 일단에만 연결된다. 본 실시예에서, 제2 신호라인 그룹(SG2)의 8개의 신호라인들은 감지전극들(IE2-1 내지 IE2-8)의 하측 일단들에 각각 연결된 것으로 도시되었다.
본 실시예에서 제1 신호라인들은 2개의 그룹으로 다시 나뉠 수 있다. 하나의 그룹은 일측 신호라인 그룹(SG1-1)이고, 다른 하나는 타측 신호라인 그룹(SG1-2)으로 정의될 수 있다. 일측 신호라인 그룹(SG1-1)은 제1 감지전극들(IE1-1 내지 IE1-10) 중 일부에 연결되고, 타측 신호라인 그룹(SG1-2)은 제1 감지전극들(IE1-1 내지 IE1-10) 중 다른 일부에 연결된다. 일측 신호라인 그룹(SG1-1)과 타측 신호라인 그룹(SG1-2)은 제2 방향(DR2) 내에서 감지영역(IS-DA)을 사이에 두고 이격된다. 제1 신호라인들이 양측으로 나뉘어 배치됨으로써 배선영역(IS-NDA)의 폭이 좁아질 수 있다.
일측 신호라인 그룹(SG1-1)은 제1 감지전극들(IE1-1 내지 IE1-10) 중 홀수번째 감지전극들 또는 짝수번째 감지전극들에 전기적으로 연결될 수 있다. 타측 신호라인 그룹(SG1-2)은 일측 신호라인 그룹(SG1-1)이 연결되지 않은 감지전극들에 연결될 수 있다. 본 실시예에서 일측 신호라인 그룹(SG1-1)의 5개의 신호라인들은 짝수번째 제1 감지전극들의 우측 일단들에 각각 연결된 것으로 도시되었다.
제1 감지전극들(IE1-1 내지 IE1-10) 각각은 복수 개의 제1 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)을 포함할 수 있다. 제1 센서부들(SP1)은 제2 방향(DR2)을 따라 나열된다. 제1 연결부들(CP1) 각각은 제1 센서부들(SP1)은 중 인접하는 2개의 제1 센서부들(SP1)을 연결한다.
제2 감지전극들(IE2-1 내지 IE2-8) 각각은 복수 개의 제2 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)을 포함한다. 제2 센서부들(SP2)은 제1 방향(DR1)을 따라 나열된다. 제2 연결부들(CP2) 각각은 제2 센서부들(SP2)은 중 인접하는 2개의 제2 센서부들(SP2)을 연결한다.
도 5b를 참조하면, 감지영역(IS-DA)은 복수 개의 센싱유닛들(SU)로 구분될 수 있다. 복수 개의 센싱유닛들(SU)은 서로 동일한 면적을 갖는다. 복수 개의 센싱유닛들(SU) 각각은 제1 감지전극들(IE1-1 내지 IE1-10)과 제2 감지전극들(IE2-1 내지 IE2-8)의 교차영역들 중 대응하는 교차영역을 포함한다. 교차영역은 브릿지 패턴이 배치된 영역이다.
본 발명의 일 실시예에 있어서, 복수 개의 센싱유닛들(SU)은 동일한 형상의 메쉬패턴을 포함할 수 있다. 본 발명에서 메쉬패턴이란 감지전극의 메쉬라인이 형성하는 패턴으로, 메쉬라인들이 서로 교차하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 센싱유닛들에 배치된 메쉬패턴들의 형상에 따라 복수 개의 센싱유닛들(SU)은 복수 개의 그룹으로 구분될 수 있다. 하나의 그룹에 속한 센싱유닛들은 서로 동일한 형상의 메쉬패턴을 포함한다.
도 5c는 도 5b의 I-I’에 대응하는 단면을 도시하였다. 도 5c에는 제1 연결부(CP1)와 제2 연결부(CP2)가 교차하는 실시예를 도시하였다. 본 실시예에서 제1 연결부(CP1)가 브릿지 패턴에 해당할 수 있다. 본 발명의 일 실시예에서 제2 연결부(CP2)가 브릿지 패턴일 수도 있다.
도 5b 및 도 5c를 참조하면, 복수 개의 제1 연결부들(CP1)는 제1 도전층(IS-CL1)으로부터 형성되고, 복수 개의 제1 센서부들(SP1), 복수 개의 제2 센서부들(SP2), 및 복수 개의 제2 연결부들(CP2)은 제2 도전층(IS-CL2)으로부터 형성될 수 있다. 제2 감지절연층(IS-IL2)을 관통하는 컨택홀들(CNT-I)을 통해서 제1 센서부들(SP1)과 제1 연결부(CP1)가 접속될 수 있다.
본 실시예에서 복수 개의 제1 연결부들(CP1)과 복수 개의 제2 연결부들(CP2)이 서로 교차하는 것으로 도시하였으나, 이에 제한되지 않는다. 예컨대, 제1 연결부들(CP1) 각각은 제2 연결부들(CP2)에 비중첩하도록 "∧"의 굽은선 및/또는 "∨"의 굽은선 형태로 변형될 수 있다. "∧"의 굽은선 및/또는 "∨"의 굽은선 형태의 제1 연결부들(CP1)은 평면 상에서 제2 센서부들(SP2)에 중첩할 수 있다.
본 발명에 따르면, 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)의 신호라인들은 제1 감지전극들(IE1-1 내지 IE1-10)과 동일한 층 상에 배치된 부분과 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 층 상에 배치된 부분 중 적어도 하나를 포함한다.
도 5d는 도 5b의 II-II’에 대응하는 단면을 도시하였다. 일측 신호라인 그룹(SG1-1)의 네번째 및 다섯번째 신호라인들(SG1-14, SG1-15)이 예시적으로 도시되었다. 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)의 신호라인들은 적어도 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 층 상에 배치된 부분을 포함한다. 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)의 신호라인들은 제2 도전층(IS-CL2)으로부터 형성될 수 있다.
제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)의 신호라인들은 제1 도전층(IS-CL1)으로부터 형성된 부분을 더 포함할 수 있다. 제2 도전층(IS-CL2)으로부터 형성된 부분과 제1 도전층(IS-CL1)으로부터 형성된 부분은 제2 감지절연층(IS-IL2)을 관통하는 컨택홀들을 통해 연결될 수 있다. 이러한 2층 구조의 신호라인은 낮은 저항을 가질 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시모듈(DM, DM-1)의 단면도이다.
도 7, 도 8, 및 도 9는 일 실시예 표시모듈(DM)의 일부에 대한 단면도들이다.
도 10a, 도 10b, 도 10c, 도 11, 도 12, 및 도 13은 본 발명의 일 실시예에 따른 표시모듈(DM-2, DM-3, DM-4, DM-5, DM-6, DM-7)의 단면도들이다.
도 6a는 도 5b의 Ⅲ-Ⅲ’에 대응하는 표시모듈(DM)의 일부분에 대한 단면도일 수 있다. 표시영역(DA)에 배치된 버퍼층(BFL), 회로층(DP-CL), 발광소자층(DP-OLED), 및 박막 봉지층(TFE)의 적층구조는 도 3b, 도 4a 내지 도 4c를 참조하여 설명한 적층구조와 동일한 바, 상세한 설명은 생략한다. 다만, 정공 제어층(HCL)과 전자 제어층(ECL)은 미 도시되었다. 표시영역(DA)에 배치된 입력센서(IS)의 적층구조 역시 도 5a 내지 도 5f를 참조하여 설명한 구성과 동일한 바 상세한 설명은 생략한다. 제1 무기봉지층(IOL1)과 유기봉지층(OL) 및 제2 무기봉지층(IOL2)을 포함하는 박막 봉지층(TFE)이 예시적으로 도시되었다. 이하, 비표시영역(NDA)을 중심으로 설명한다.
회로층(DP-CL)을 구성하는 주사 구동회로(GDC)는 비표시영역(NDA)에 배치된다. 주사 구동회로(GDC)는 화소 트랜지스터(T6)과 동일한 공정을 통해 형성된 적어도 하나의 트랜지스터(GDC-T)를 포함한다. 주사 구동회로(GDC)는 화소 트랜지스터(T6)의 감지전극과 동일한 층 상에 배치된 신호라인들(GDC-SL)을 포함한다. 초기화 전압 라인(SL-Vint) 역시 화소 트랜지스터(T6)의 감지전극과 동일한 층 상에 배치된다. 초기화 전압 라인(SL-Vint) 및 화소 트랜지스터(T6)의 감지전극은 동일한 공정을 통해 형성되므로, 동일한 층구조 및 동일한 물질을 포함할 수 있다.
베이스층(BL)은 표시영역(DA) 및 비표시영역(NDA)을 포함한다. 일 실시예에서 베이스층(BL)의 비표시영역(NDA)은 표시영역(DA)를 둘러싸는 것일 수 있다. 비표시영역(NDA)은 표시패널(DP)의 외곽부일 수 있다.
일 실시예의 회로층(DP-CL)은 제2 중간절연층(20) 상에 순서대로 적층된 제1 절연층(30) 및 제2 절연층(40)을 포함할 수 있다. 제1 절연층(30) 및 제2 절연층(40)은 유기물을 포함하는 유기층일 수 있다. 제1 절연층(30) 또는 제2 절연층(40)은 패터닝될 수 있다.
도 6a에 도시된 바와 같이, 일 실시예의 표시모듈(DM)에서 제1 절연층(30)은 제2 중간절연층(20) 상에 패터닝될 수 있다. 구체적으로, 제1 절연층(30)에는 제2 중간절연층(20)을 노출시키는 개구부(OP1)가 정의될 수 있다.
제2 절연층(40)은 제1 절연층(30) 상에 배치될 수 있다. 제2 절연층(40)은 제1 절연층(30) 및 개구부(OP1)에 의해 노출된 제2 중간절연층(20) 상에 배치될 수 있다. 제2 절연층(40)은 제1 절연층(30) 및 제2 중간절연층(20) 상에 동일한 두께로 형성될 수 있다. 이에 따라, 제1 절연층(30) 및 제2 중간절연층(20)의 높이 차에 의해 제2 절연층(40)의 일부분에는 단차가 형성될 수 있다. 단차로 인해서 제2 절연층(40)의 일부 영역은 오목한 형상을 가질 수 있다.
회로층(CL) 상에는 발광소자층(DP-OLED)이 형성될 수 있다. 일 실시예에서, 발광소자층(DP-OLED)은 발광영역(EA), 밸리영역(VA), 및 피크영역(PA)을 포함할 수 있다. 발광영역(EA)의 적어도 일부는 표시영역(DA)에 중첩할 수 있다. 밸리영역(VA)은 발광영역(EA)에 이웃하는 영역일 수 있다. 밸리영역(VA)은 개구부(OP1, OP2)에 중첩하고 오목한 형상을 가지는 것일 수 있다. 개구부(OP1, OP2)에 대한 설명은 전술한 내용이 동일하게 적용된다. 피크영역(PA)은 밸리영역(VA)에 이웃한 영역일 수 있다. 즉, 밸리영역(VA)은 발광영역(EA) 및 피크영역(PA)의 사이의 영역일 수 있다. 피크영역(PA)은 비표시영역(NDA)에 중첩하는 것일 수 있다.
발광소자층(DP-OLED)은 회로층(CL) 상에 배치된 발광소자(OLED) 및 화소정의막(PDL)을 포함할 수 있다. 발광소자(OLED)는 회로층(CL) 상에 배치된 제1 전극(EL1), 제1 전극(EL1) 상에 배치된 발광층(EML), 및 발광층(EML) 상에 배치된 제2 전극(EL2)을 포함할 수 있다. 화소정의막(PDL)은 제1 전극(EL1)의 일부를 노출시킬 수 있다. 발광층(EML)은 화소정의막(PDL)에 의해 노출된 제1 전극(EL1) 상에 배치되는 것일 수 있다.
본 명세서에서, 절연막은 화소정의막(PDL)과 같은 물질을 포함하고, 화소정의막(PDL)과 같은 공정을 통해 형성될 수 있다. 절연막은 발광영역, 밸리영역, 및 피크영역을 포함할 수 있다. 절연막의 발광영역은 화소정의막(PDL)과 동일한 기능을 할 수 있다. 구체적으로, 절연막은 발광영역에서 제1 전극(EL1)의 일부를 노출시킬 수 있다. 이외에 절연막의 발광영역에 대한 설명은 화소정의막(PDL)에 대한 설명이 동일하게 적용될 수 있다. 절연막의 밸리영역 및 피크영역에는 발광소자층(DP-OLED)의 밸리영역(VA) 및 피크영역(PA)에 대한 설명이 동일하게 적용될 수 있다.
일 실시예에서, 발광소자(OLED)의 일부는 발광영역(EA) 내에 배치될 수 있다. 예를 들어, 발광층(EML)은 발광영역(EA)에 배치될 수 있다. 또한, 발광층(EML)은 표시영역(DA)에 중첩할 수 있다. 발광층(EML)에서 발광되는 광에 의해 표시영역(DA)은 이미지(IM)를 표시할 수 있다. 발광영역(EA)은 발광소자층(DP-OLED)에 정의된 영역이며, 표시영역(DA)은 베이스층(BL)에 정의된 영역이므로, 발광영역(EA) 및 표시영역(DA)은 서로 일치하지 않을 수 있다.
일 실시예의 표시모듈(DM, DM-1)은 베이스층(BL) 상에 배치되고 피크영역(PA)에 중첩하는 피크부(PK)를 포함할 수 있다. 피크부(PK)는 복수의 층들을 포함할 수 있다. 예를 들어, 복수의 층들은 제1 피크부(PK1) 및 제2 피크부(PK2)가 순서대로 적층된 것일 수 있다. 일 실시예에서,　복수의 층들 중 적어도 하나는 복수의 절연층들(30, 40) 및 화소정의막(PDL) 중 어느 하나와 동일한 공정으로 형성될수 있다. 제1 피크부(PK1)는 제2 절연층(40)과 동일한 물질을 포함하고, 제2 절연층(40)과 동일한 공정으로 형성된 것일 수 있다. 제2 피크부(PK2)는 화소정의막(PDL)과 동일한 물질을 포함하고 화소정의막(PDL)과 동일한 공정으로 형성된 것일 수 있다. 다만, 실시예가 이에 제한되는 것은 아니다. 피크부(PK)는 제1 피크부(PK1) 및 제2 피크부(PK2) 외에 다른 층을 더 포함할 수 있다. 예를 들어, 피크부(PK)는 제1 절연층(30)과 동일한 공정으로 형성된 층(PK0)을 더 포함할 수 있다.　 피크부(PK)가 제1 절연층(30)과 동일한 공정으로 형성된 층(PK0), 제1 피크부(PK1) 및 제2 피크부(PK2)를 포함함에 따라, 피크부(PK)는 회로층(CL)에 비해 상대적으로 볼록한 형상을 가질 수 있다.
일 실시예에서, 피크영역(PA)은 피크부(PK)와 이격되어 배치된 댐(DAM)을 더 포함할 수 있다. 댐(DAM)은 복수의 층을 포함할 수 있다. 예를 들어, 복수의 층은 제1 댐(DAM1), 제2 댐(DAM2), 및 제3 댐(DAM3)이 순서대로 적층된 것일 수 있다. 일 실시예에서, 제1 댐(DAM1)은 단층일 수 있고, 제2 절연층(40)과 동일한 공정으로 형성된 것일 수 있다. 제2 댐(DAM2)은 제1 댐(DAM1) 상에 배치될 수 있다. 제2 댐(DAM2)은 단층일 수 있고, 화소정의막(PDL)과 동시에 형성된 것일 수 있다. 제3 댐(DAM3)은 제2 댐(DAM2) 상에 배치될 수 있다. 제3 댐(DAM3)은 단층 또는 복층일 수 있다. 제3 댐(DAM3)은 유기물을 포함할 수 있다.
밸리영역(VA)은 피크영역(PA) 및 발광영역(EA) 사이에 정의된 영역일 수 있다. 도 6a를 참조하면, 일 실시예에서 밸리영역(VA)은 피크부(PK) 및 발광영역(EA) 사이에 정의된 제2 절연층(40) 상의 영역일 수 있다.
전술한 바와 같이, 피크부(PK)는 복수의 층을 포함할 수 있고, 복수의 층은 제1 절연층(30)과 동일한 공정으로 형성된 층(PK0), 제1 피크부(PK1) 및 제2 피크부(PK2)를 포함할 수 있다. 제1 절연층(30)에 개구부(OP1)가 정의됨에 따라, 제1 절연층(30) 상에 배치된 제1 피크부(PK) 및 개구부(OP1)에 중첩하는 제2 절연층(40) 사이에는 단차가 발생할 수 있다. 밸리영역(VA)은 피크부(PK) 및 발광영역(EA) 사이의 제2 절연층(40) 상의 영역으로 정의됨에 따라, 발광영역(EA) 및 피크부(PK)에 비해 상대적으로 오목한 형상을 가질 수 있다. 다만, 실시예가 이에 제한되지 않는다.
도 6b를 참조하면, 일 실시예의 표시모듈(DM-1)에서 제1 절연층(30)은 제2 중간절연층(20) 상에 베이스층(BL)과 나란하게 배치될 수 있다. 제2 절연층(40)은 제1 절연층(30) 상에 패터닝될 수 있다. 구체적으로, 제2 절연층(40)에는 제1 절연층(30)을 노출시키는 개구부(OP2)가 정의될 수 있다. 밸리영역(VA)은 피크부(PK) 및 발광영역(EA) 사이의 개구부(OP2)에 의해 노출된 제1 절연층(30) 상의 영역으로 정의될 수 있다.
전술한 바와 같이 피크부(PK)는 제2 절연층(40)과 동일한 공정으로 형성된 제1 피크부(PK1)를 포함한다. 제1 피크부(PK1) 및 밸리영역(VA)이 정의되는 제1 절연층(30) 사이의 높이차에 의해, 밸리영역(VA)은 피크부(PK) 및 발광영역(EA)에 비해 상대적으로 오목한 형상을 가질 수 있다.
발광소자층(DP-OLED) 상에는 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 순서대로 적층된 제1 무기봉지층(IOL1), 유기봉지층(OL), 및 제2 무기봉지층(IOL2)을 포함할 수 있다.
제1 무기봉지층(IOL1)은 발광소자층(DP-OLED)의 발광영역(EA), 밸리영역(VA), 및 피크영역(PA)을 커버할 수 있다. 구제척으로, 제1 무기봉지층(IOL1)은 피크영역(PA)의 피크부(PK) 및 댐(DAM)을 커버할 수 있다. 밸리영역밸리영역유기봉지층(OL)은 제1 무기봉지층(IOL1) 상에 배치되고, 제1 무기봉지층(IOL1)에 접할 수 있다. 유기봉지층(OL)은 액상의 유기물질이 제1 무기봉지층(IOL1) 상에 제공된 후 경화된 것일 수 있다. 액상 유기물질은 기상 증착(vapour deposition), 프린팅(printing), 슬릿 코팅(slit coating) 기법으로 형성될 수 있으나, 이에 제한되지 않는다. 일 실시예에서 유기봉지층(OL)은 잉크젯(ink-jet) 공정으로 형성될 수도 있다.
피크부(PK) 및 댐(DAM)은 표시영역(DA)의 외곽을 둘러싸도록 형성되어 유기봉지층(OL)이 표시패널(DP)의 외곽으로 넘치지 않도록 액상 유기물질의 흐름을 제어할 수 있다. 액상 유기물질은 표시영역(DA)에서 밸리영역(VA)을 거쳐 피크부(PK) 방향으로 흐르게 된다. 밸리영역(VA)은 오목한 형상을 가지고, 피크부(PK)는 복수의 층이 적층되어 상대적으로 볼록한 형상을 가짐에 따라 단차가 크게 형성되고, 액상 유기물질은 피크부(PK)를 넘기가 용이하지 않을 수 있다. 이에 따라, 유기봉지층(OL)의 끝단(ED)은 피크부(PK) 및 댐(DAM) 사이 또는 댐(DAM) 외측으로 넘어가지 않을 수 있다. 바람직하게는, 유기봉지층(OL)의 끝단(ED)이 피크부(PK)의 적어도 일부분에 접할 수 있다.
제2 무기봉지층(IOL2)은 유기봉지층(OL) 상에 배치되고, 유기봉지층(OL)에 접할 수 있다. 제2 무기봉지층(IOL2)은 발광소자층(DP-OLED)의 발광영역(EA), 밸리영역(VA), 및 피크영역(PA)을 커버할 수 있다. 제2 무기봉지층(IOL2)은 제1 무기봉지층(IOL1)과 전면으로 중첩할 수 있다. 제2 무기봉지층(IOL2)의 끝단은 제1 무기봉지층(IOL1)에 접할 수 있다. 유기봉지층(OL)의 끝단(ED)이 피크부(PK)의 외측에 배치되지 않을 수 있고, 이에 따라 제1 무기봉지층(IOL1) 및 제2 무기봉지층(IOL2)은 피크부(PK)의 적어도 일부분에서 접할 수 있다.
일 실시예에서, 박막 봉지층(TFE) 상에는 입력센서(IS)가 배치될 수 있다. 도 6a에서는 제2 무기봉지층(IOL2) 상에 배치된 제2 감지절연층(IS-IL2), 제1 센서부들(SP1), 신호라인 그룹(SG1-1)의 신호라인들(SG1-11 내지 SG1-15) 및 제3 감지절연층(IS-IL3)을 예시적으로 도시하였다.
일 실시예예서, 신호라인들(SG1-11 내지 SG1-15) 각각은 피크부(PK)에 비중첩할 수 있다. 또한, 신호라인들(SG1-11 내지 SG1-15) 중 비표시영역(NDA)의 최외각에 배치된 신호라인(SG1-11)은 밸리영역(VA)에 중첩할 수 있다.
한편, 밸리영역(VA)은 발광영역(EA) 및 피크영역(PA)에 비해 상대적으로 오목한 형상을 가짐에 따라, 유기봉지층(OL)의 액상의 유기물질이 밸리영역(VA) 내에 충분히 채워질 수 있다. 즉, 밸리영역(VA) 내에 유기봉지층(OL)이 충분한 두께로 형성될 수 있다. 이에 따라, 제2 신호라인들(SL2-1 내지 SL2-5)은 유기봉지층(OL)에 중첩할 수 있고, 제2 신호라인들(SL2-1 내지 SL2-5)에 단락이 발생하는 것을 방지할 수 있다.
도 7, 도 8, 및 도 9는 밸리영역(VA) 내/외에 액상 유기물을 탄착하였을 때 밸리영역(VA) 및 피크부(PK)에 의한 액상 유기물의 퍼짐 정도를 간략하게 도시한 것이다. 도 7에 도시한 바와 같이, 화소정의막(PDL) 상에 액상 유기물을 탄착할 경우, 밸리영역(VA)에 유기봉지층(OL)이 충분히 형성되지 않을 수 있다. 다시 말해서, 유기봉지층(OL)이 밸리영역(VA) 내에 전체적으로 형성되지 않거나, 밸리영역(VA) 내에 형성된 유기봉지층(OL) 중 적어도 일부가 충분한 두께로 형성되지 않을 수 있다. 이에 따라, 제2 신호라인들(SL2-1 내지 SL2-5) 중 적어도 일부에 단락이 발생할 수 있다.
도 8 및 도 9에 도시한 바와 같이, 밸리영역(VA) 내에 액상 유기물을 탄착할 경우, 유기봉지층(OL)이 밸리영역(VA) 전면에 형성되고, 밸리영역(VA) 내에서 소정의 두께로 형성될 수 있다. 제2 신호라인들(SL2-1 내지 SL2-5) 중 최외각에 배치된 신호라인(SL2-1)은 유기봉지층(OL)과 중첩하고, 신호라인들의 단락이 방지될 수 있다. 피크부(PK)와 댐(DAM) 사이에도 잔류유기봉지층(R-OL)이 형성될 수 있으나, 댐(DAM) 외측으로 유기봉지층(OL)이 형성되지 않아 액상 유기물이 표시패널 밖으로 넘치는 것을 제어할 수 있다.
별도로 도시하지 않았으나 액상 유기물질의 유량/유속을 제어하기 위해 제1 무기봉지층(IOL1) 상에 소수성 또는 친수성 플라즈마 처리를 실시할 수 있다.
도 10a, 도 10b, 및 도 10c의 표시모듈(DM-2, DM-3, DM-4)을 참조하면, 일 실시예에서 밸리영역(VA)에 대응하는 영역에는 절연패턴(IP)이 배치될 수 있다. 도 10a는 제1 절연층(30)에 개구부(OP1)가 정의되고, 제2 절연층(40) 상에 밸리영역(VA)이 정의된 실시예이다. 밸리영역(VA) 내 제2 절연층(40) 상에 절연패턴(IP)이 1개 이상 배치될 수 있다. 절연패턴(IP)의 높이는 피크부(PK)의 높이보다 낮을 수 있다.
일 실시예예서, 절연패턴(IP)은 1개 이상의 층을 포함할 수 있다. 예를 들어, 절연패턴(IP)은 복수의 층을 포함할 수 있다. 구체적으로, 절연패턴(IP)은 순서대로 적층된 제1 절연패턴층(IP1-1) 및 제2 절연패턴층(IP1-2)을 포함할 수 있다. 일 실시예에서, 절연패턴(IP)의 복수의 층들 중 적어도 하나는 복수의 절연층(30, 40) 및 화소정의막(PDL) 중 어느 하나와 동일한 공정으로 형성될 수 있다. 예를 들어, 제1 절연패턴층(IP1-1)은 제2 절연층(40)과 동일한 공정에 의해 형성될 수 있고, 제2 절연층(40)과 동일한 물질을 포함할 수 있다. 제2 절연패턴층(IP1-2)은 화소정의막(PDL)과 동일한 공정에 의해 형성될 수 있고, 화소정의막(PDL)과 동일한 물질을 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니다.
절연패턴(IP)은 액상 유기물질의 유량/유속을 제어할 수 있다. 구체적으로, 절연패턴들(IP)은 액상 유기물질의 유속을 감소시킬 수 있다. 밸리영역(VA) 내에 절연패턴(IP)이 배치됨에 따라, 액상 유기물질이 베이스층(BL)의 끝단을 향하여 흐르는 속도가 감소될 수 있다. 일 실시예에서 돌출된 절연패턴(IP)이 두께를 보상하여, 상대적으로 유기봉지층(OL)은 탄착 종말 지점인 비표시영역(NDA)에서도 균일한 두께를 가질 수 있다.
도 10b를 참조하면, 일 실시예의 표시모듈(DM-3)에서, 제2 절연층(40)에 개구부(OP2)가 정의될 수 있다. 밸리영역(VA)은 제2 절연층(40) 사이에 개구부(OP1)에 의해 노출된 제1 절연층(30) 상의 영역으로 정의될 수 있다. 이에 따라, 절연패턴(IP)은 제1 절연층(30) 상에 배치될 수 있다.
도 10c를 참조하면, 일 실시예의 표시모듈(DM-4)에서 발광소자층(DP-OLED)은 발광소자(OLED) 및 화소정의막(PDL)을 포함할 수 있다. 화소정의막(PDL)은 발광영역, 밸리영역, 및 피크영역을 포함할 수 있다. 화소정의막(PDL)은 발광영역에서 제1 전극(EL1)의 일부를 노출시킬 수 있다.
한편, 본 발명 명세서에서 화소정의막(PDL)이 발광영역, 밸리영역, 및 피크영역을 포함하는 것으로 기재될 경우, 화소정의막(PDL)의 발광영역, 밸리영역, 및 피크영역 각각에는 전술한 발광영역(EA), 밸리영역(VA), 및 피크영역(PA)에 대한 설명이 동일하게 적용될 수 있다. 예를 들어, 도 10a 및 도 10b는 화소정의막(PDL)의 밸리영역(VA)에 홀(HO)이 정의된 것과 동일한 구조일 수 있다. 도 10c는 화소정의막(PDL)의 밸리영역(VA)에 홀이 정의되지 않은 구조일 수 있다. 구체적으로, 화소정의막(PDL)은 비표시영역(NDA)으로 연장되어, 절연패턴(IP)의 제2 절연패턴(IP1-2) 및 피크부(PK)의 제2 피크부(PK2)와 연결되면서 밸리영역(VA) 및 피크부(PK)를 덮을 수 있다.
전술한 바와 같이, 절연패턴(IP)의 제2 절연패턴(IP1-2) 및 피크부(PK)의 제2 피크부(PK2)는 화소정의막(PDL)과 동일한 공정으로 형성될 수 있다. 이에 따라, 도 10c에서 화소정의막(PDL)은 제2 절연패턴(IP1-2) 및 제2 피크부(PK2)와 연결될 수 있다.
절연패턴(IP)은 밸리영역(VA) 내에 개수 및 위치에 제한 없이 배치 될 수 있다. 도 11의 표시모듈(DM-5)을 참조하면, 일 실시예의 절연패턴(IP-1)은 아래로 볼록한 형상을 가질 수 있다. 도 12의 표시모듈(DM-6)을 참조하면, 일 실시예의 절연패턴(IP-2)은 피크부(PK)에 접할 수 있다. 피크부(PK)와 절연패턴(IP-2)은 계단 형상을 포함할 수 있다. 도 13의 표시모듈(DM-7)을 참조하면, 밸리영역(VA) 내에 복수의 절연패턴(IP)이 배치될 수 있다. 복수의 절연패턴(IP)은 제1 절연패턴(IP1) 및 제2 절연패턴(IP2)을 포함할 수 있다. 제1 절연패턴(IP1) 및 제2 절연패턴(IP2)은 서로 이격되어 배치될 수 있다.
본 발명의 일 실시예에 따른 표시모듈(DM, DM-1, DM-2, DM-3, DM-4, DM-5, DM-6, DM-7)은 피크부(PK), 밸리영역(VA), 절연패턴(IP) 중 적어도 하나 이상을 포함함에 따라, 유기봉지층(OL)의 액상 유기물질의 유량/유속을 제어할 뿐만이니라, 입력신호전극의 단락을 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
OLED: 발광소자 30: 제1 절연층
40: 제2 절연층 PK: 피크부
VA: 밸리영역 DAM: 댐

Claims (29)

  1. 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 베이스층;
    적어도 하나에 상기 비표시영역에 중첩하는 개구부가 정의된 복수의 절연층들을 포함하고, 상기 베이스층 상에 배치되는 회로층;
    적어도 일부가 상기 표시영역에 중첩하는 발광영역, 상기 개구부에 중첩하고 오목한 밸리영역 및 상기 비표시영역에 중첩하는 피크영역을 포함하고, 상기 회로층 상에 배치되는 발광소자층; 및
    상기 발광영역 및 상기 밸리영역을 커버하고, 상기 피크영역의 적어도 일부를 커버하는 유기봉지층을 포함하고, 상기 발광소자층 상에 배치되는 박막 봉지층;을 포함하고,
    상기 발광소자층은 상기 회로층 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치된 제2 전극을 포함하는 발광소자 및 상기 제1 전극의 일부를 노출시키는 화소정의막을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 박막 봉지층 상에 배치되고, 복수의 감지전극들 및 상기 복수의 감지전극들에 연결된 복수의 신호라인들을 포함하는 입력센서를 더 포함하고,
    상기 복수의 신호라인들 중 상기 비표시영역의 최외곽에 배치된 신호라인은 상기 밸리영역에 중첩하는 표시장치.
  3. 제1 항에 있어서,
    상기 복수의 절연층들은 상기 개구부가 정의된 제1 절연층 및 상기 개구부를 덮고 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제2 절연층의 일부분은 상기 개구부에 중첩하는 오목한 형상을 가지고,
    상기 밸리영역은 상기 오목한 형상을 가지는 상기 제2 절연층의 일부분 상에 정의되는 표시장치.
  4. 제1 항에 있어서,
    상기 복수의 절연층들은 제1 절연층 및 상기 개구부가 정의되고 상기 제1 절연층 상에 배치되는 제2 절연층을 포함하고,
    상기 밸리영역은 상기 개구부에 의해 노출되는 상기 제1 절연층 상에 정의되는 표시장치.
  5. 제1 항에 있어서,
    상기 베이스층 상에 배치되고 상기 피크영역에 중첩하는 피크부를 포함하고,
    상기 피크부는 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성되는 표시장치.
  6. 제5 항에 있어서,
    상기 피크영역에 중첩하고, 상기 피크부와 이격된 댐을 더 포함하고,
    상기 댐은 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성되는 표시장치.
  7. 제5 항에 있어서,
    상기 박막 봉지층은 제1 무기봉지층 및 제2 무기봉지층을 더 포함하고,
    상기 유기봉지층은 상기 제1 무기봉지층 및 상기 제2 무기봉지층 사이에 배치되고,
    상기 제1 무기봉지층 및 상기 제2 무기봉지층은 상기 피크부의 적어도 일부에서 접하는 표시장치.
  8. 제5 항에 있어서,
    상기 밸리영역은 절연패턴을 포함하고,
    상기 절연패턴은 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성되고,
    상기 베이스층에서 상기 절연패턴까지의 길이는 상기 베이스층에서 상기 피크부까지의 길이보다 작은 표시장치.
  9. 제8 항에 있어서,
    상기 절연패턴은 제1 절연패턴 및 상기 제1 절연패턴과 이격된 제2 절연패턴을 포함하는 표시장치.
  10. 제8 항에 있어서,
    상기 절연패턴은 상기 피크부에 접하는 표시장치.
  11. 제1 항에 있어서,
    상기 발광층 및 상기 화소정의막은 상기 발광영역 내에 배치되는 표시장치.
  12. 제1 항에 있어서,
    상기 발광층은 상기 발광영역 내에 배치되고,
    상기 화소정의막은 상기 발광영역, 상기 밸리영역, 및 상기 피크영역 내에 배치되는 표시장치.
  13. 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 베이스층;
    적어도 하나에 상기 비표시영역에 중첩하는 개구부가 정의된 복수의 절연층들;
    적어도 일부가 상기 표시영역에 중첩하고, 상기 복수의 절연층들 상에 배치되는 발광소자;
    발광영역, 상기 개구부에 중첩하고 오목한 밸리영역, 및 상기 비표시영역에 중첩하는 피크영역을 포함하고, 상기 복수의 절연층들 상에 배치되는 화소정의막; 및
    상기 발광영역 및 상기 밸리영역을 커버하며 상기 피크영역의 적어도 일부를 커버하는 유기봉지층을 포함하고, 상기 발광소자 상에 배치되는 박막 봉지층; 을 포함하는 표시장치.
  14. 제13 항에 있어서,
    상기 박막 봉지층 상에 배치되고, 복수의 감지전극들 및 상기 복수의 감지전극들에 연결된 복수의 신호라인들을 포함하는 입력센서를 더 포함하고,
    상기 복수의 신호라인들 중 상기 비표시영역의 최외곽에 배치된 신호라인은 상기 밸리영역에 중첩하는 표시장치.
  15. 제13 항에 있어서,
    상기 발광소자는 상기 복수의 절연층들 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되고 상기 표시영역에 중첩하는 발광층, 및 상기 발광층 상에 배치된 제2 전극을 포함하고,
    상기 화소정의막은 상기 발광영역에서 상기 제1 전극의 일부를 노출시키는 표시장치.
  16. 제13 항에 있어서,
    상기 복수의 절연층들은 상기 개구부가 정의된 제1 절연층 및 상기 개구부를 덮고 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제2 절연층의 일부분은 상기 개구부에 중첩하는 오목한 형상을 가지고,
    상기 밸리영역은 상기 오목한 형상을 가지는 상기 제2 절연층의 일부분 상에 정의되는 표시장치.
  17. 제13 항에 있어서,
    상기 복수의 절연층들은 제1 절연층 및 상기 개구부가 정의되고 상기 제1 절연층 상에 배치되는 제2 절연층을 포함하고,
    상기 밸리영역은 상기 개구부에 의해 노출되는 상기 제1 절연층 상에 정의되는 표시장치.
  18. 제13 항에 있어서,
    상기 베이스층 상에 배치되고 상기 피크영역에 중첩하는 피크부를 포함하고,
    상기 피크부는 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성되는 표시장치.
  19. 제18 항에 있어서,
    상기 박막 봉지층은 상기 베이스층 상에 순차적으로 배치되는 제1 무기봉지층, 유기봉지층, 및 제2 무기봉지층을 포함하고,
    상기 유기봉지층은 상기 피크부의 일부분, 상기 밸리영역 및 상기 발광소자를 덮고,
    상기 제1 무기봉지층 및 상기 제2 무기봉지층은 상기 피크부의 적어도 일부에서 접하는 표시장치.
  20. 제18 항에 있어서,
    상기 밸리영역은 절연패턴을 포함하고,
    상기 베이스층에서 상기 절연패턴까지의 길이는 상기 베이스층에서 상기 피크부까지의 길이보다 작은 표시장치.
  21. 제13 항에 있어서,
    상기 화소정의막의 상기 밸리영역에는 홀이 정의되는 표시장치.
  22. 표시영역 및 상기 표시영역에 인접한 비표시영역을 포함하는 베이스층;
    상기 베이스층 상에 배치되고 복수의 절연층들을 포함하는 회로층;
    상기 표시영역에 중첩하고, 상기 회로층 상에 배치된 제1 전극, 발광층, 및 제2 전극을 포함하는 발광소자;
    상기 복수의 절연층 상에 배치되고 상기 제1 전극을 노출시키는 화소정의막;
    상기 비표시영역에 배치되고, 상기 발광소자와 이격되어 배치된 피크부;
    상기 피크부, 상기 발광소자, 및 상기 화소정의막을 커버하는 박막 봉지층;
    상기 박막 봉지층 상에 배치된 복수의 감지전극들; 및
    상기 복수의 감지전극들에 연결된 복수의 신호라인들; 을 포함하고,
    상기 복수의 절연층들 중 적어도 하나의 절연층은 상기 비표시영역에 중첩하는 개구부가 정의되고,
    상기 개구부에 중첩하는 상기 피크부 및 상기 발광소자 사이의 영역은 밸리영역으로 정의되고,
    상기 신호라인들 중 적어도 하나는 상기 밸리영역에 중첩하는 표시장치.
  23. 제22 항에 있어서,
    상기 박막 봉지층은 상기 베이스층 상에 순차적으로 배치되는 제1 무기봉지층, 유기봉지층, 및 제2 무기봉지층을 포함하고,
    상기 유기봉지층은 상기 피크부의 일부분, 상기 밸리영역 및 상기 발광소자를 덮고,
    상기 제1 무기봉지층 및 상기 제2 무기봉지층은 상기 피크부의 적어도 일부분에서 접하는 표시장치.
  24. 제22 항에 있어서,
    상기 복수의 절연층들은 상기 개구부가 정의된 제1 절연층 및 상기 개구부를 덮고 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제2 절연층의 일부분은 상기 개구부에 중첩하는 오목한 형상을 가지고,
    상기 밸리영역은 상기 오목한 형상을 가지는 상기 제2 절연층의 일부분 상에 정의되는 표시장치.
  25. 제22 항에 있어서,
    상기 복수의 절연층들은 제1 절연층 및 상기 개구부가 정의되고 상기 제1 절연층 상에 배치되는 제2 절연층을 포함하고,
    상기 밸리영역은 상기 개구부에 의해 노출되는 상기 제1 절연층 상에 정의되는 표시장치.
  26. 제22 항에 있어서,
    상기 피크부는 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성되는 표시장치.
  27. 제26 항에 있어서,
    상기 밸리영역은 절연패턴을 포함하고,
    상기 절연패턴은 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상기 복수의 절연층들 및 상기 화소정의막 중 어느 하나와 동일한 공정으로 형성되고,
    상기 베이스층에서 상기 절연패턴까지의 길이는 상기 베이스층에서 상기 피크부까지의 길이보다 작은 표시장치.
  28. 제27 항에 있어서,
    상기 절연패턴은 제1 절연패턴 및 상기 제1 절연패턴과 이격된 제2 절연패턴을 포함하는 표시장치.
  29. 제26 항에 있어서,
    상기 밸리영역은 절연패턴을 포함하고,
    상기 절연패턴은 오목한 형상을 가지는 표시장치.
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