KR20180134802A - 표시 장치 - Google Patents
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Abstract
표시 장치는 베이스 부재, 상기 베이스 부재 상에 배치된 회로층, 상기 베이스 부재 상에 배치되며 복수의 절연 패턴들 및 상기 복수의 절연 패턴들을 커버하는 커버 부재를 포함하는 보호 부재, 상기 회로층 상에 배치된 표시층, 및 상기 표시층 상에 배치되며 상기 표시층 및 상기 보호 부재를 커버하는 절연층을 포함할 수 있다.
Description
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 크랙(Crack) 발생 불량이 완화 된 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 최근에 표시 장치들은 입력장치로써 터치패널을 구비한다.
본 발명의 목적은 벤딩(Bending) 또는 폴딩(Folding) 시에 크랙 발생이 감소된 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 베이스 부재, 상기 베이스 부재 상에 배치된 회로층, 상기 베이스 부재 상에 배치되며 복수의 절연 패턴들 및 상기 복수의 절연 패턴들을 커버하는 커버 부재를 포함하는 보호 부재, 상기 회로층 상에 배치된 표시층, 및 상기 표시층 상에 배치되며 상기 표시층 및 상기 보호 부재를 커버하는 절연층을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 베이스 부재, 상기 베이스 부재 상에 배치된 회로층, 상기 베이스 부재 상에 배치되며 복수의 절연 패턴들 및 상기 복수의 절연 패턴들을 커버하는 커버 부재를 포함하는 보호 부재, 상기 회로층 상에 배치된 표시층, 상기 표시층 상에 배치되는 박막 봉지층, 및 상기 박막 봉지층 상에 배치되며, 도전 패턴들 및 상기 보호 부재를 커버하는 절연층을 포함하는 터치 센서층을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치에 따르면, 벤딩 또는 폴딩 시에 크랙 발생 불량이 개선될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 유기발광 표시패널의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다.
도 5c는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 박막 봉지층들의 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 터치센서층의 단면도이다.
도 7b 내지 7e는 본 발명의 일 실시예에 따른 터치센서층의 평면도들이다.
도 7f은 도 7e의 BB영역의 부분 확대도이다.
도 8a 내지 도 8d는 도 4b의 AA 영역의 부분 확대도이다.
도 9a 내지 도 9i는 도 8c에 도시된 표시 모듈의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 유기발광 표시패널의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다.
도 5c는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 박막 봉지층들의 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 터치센서층의 단면도이다.
도 7b 내지 7e는 본 발명의 일 실시예에 따른 터치센서층의 평면도들이다.
도 7f은 도 7e의 BB영역의 부분 확대도이다.
도 8a 내지 도 8d는 도 4b의 AA 영역의 부분 확대도이다.
도 9a 내지 도 9i는 도 8c에 도시된 표시 모듈의 제조 방법을 순차적으로 나타낸 단면도들이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하에서는 본 발명의 일 실시예에 따른 표시 장치에 대해서 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1a에 도시된 것과 같이, 표시 장치(DD)의 표시면(IS)은 복수 개의 영역들을 포함할 수 있다. 표시 장치(DD)는 이미지(IM)가 표시되는 표시영역(DD-DA) 및 표시영역(DD-DA)에 인접한 비표시영역(DD-NDA)을 포함한다. 비표시영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1a에는 이미지(IM)의 일 예로 화병을 도시하였다. 일 예로써, 표시영역(DD-DA)은 사각형상일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 에워싸을 수 있다. 비표시영역(DD-NDA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 장치(DD)는 일 부분이 벤딩된 형상을 가질 수 있다. 예를 들어, 도 1a에 도시된 것과 같이, 표시 장치(DD)는 벤딩된 형상을 가진 벤딩영역(BA) 및 플랫한 형상을 가진 비벤딩영역(NBA)으로 구분될 수 있다. 벤딩영역(BA)은 비벤딩영역(NBA)의 적어도 일 측에 인접할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 벤딩영역 또는 비벤딩영역은 생략될 수도 있다.
비벤딩영역(NBA)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한다. 비벤딩영역(NBA)의 법선 방향은 제3 방향(DR3)이 지시한다. 제3 방향(DR3)은 각 부재들의 전면과 배면을 구분하는 기준축이다. 비벤딩영역(NBA)으로부터 벤딩된 벤딩영역(BA)은 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)과 교차하는 제4 방향(DR4)으로 이미지(IM)를 표시할 수 있다. 그러나, 제1 내지 제4 방향들(DR1 내지 DR4)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
도 1b는 도 1a에 도시된 표시 장치의 단면도이다. 도 1b는 제1 방향(DR1)과 제3 방향(DR3)이 정의하는 단면을 도시하였다.
도 1b에 도시된 것과 같이, 표시 장치(DD)는 보호필름(PM), 표시 모듈(DM), 광학부재(LM), 윈도우(WM), 제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3)를 포함할 수 있다. 표시 모듈(DM)은 보호필름(PM)과 광학부재(LM) 사이에 배치된다. 광학부재(LM)는 표시 모듈(DM)과 윈도우(WM) 사이에 배치된다. 제1 접착부재(AM1)는 표시 모듈(DM)과 보호필름(PM)을 결합하고, 제2 접착부재(AM2)는 표시 모듈(DM)과 광학부재(LM)를 결합하고, 제3 접착부재(AM3)는 광학부재(LM)와 윈도우(WM)를 결합한다.
보호필름(PM)은 표시 모듈(DM)을 보호한다. 보호필름(PM)은 외부에 노출된 제1 외면(OS-L)을 제공하고, 제1 접착부재(AM1)에 접착되는 접착면을 제공한다. 보호필름(PM)은 외부의 습기가 표시 모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수한다.
보호필름(PM)은 플라스틱 필름을 베이스층으로써 포함할 수 있다. 보호필름(PM)는 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI,polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethyeleneterephthalate), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 폴리아릴렌에테르술폰(poly(arylene ethersulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 플라스틱 필름을 포함할 수 있다.
보호필름(PM)을 구성하는 물질은 플라스틱 수지들에 제한되지 않고, 유/무기 복합재료를 포함할 수 있다. 보호필름(PM)은 다공성 유기층 및 유기층의 기공들에 충전된 무기물을 포함할 수 있다. 보호필름(PM)은 플라스틱 필름에 형성된 기능층을 더 포함할 수 있다. 상기 기능층은 수지층을 포함할 수 있다. 상기 기능층은 코팅 방식에 의해 형성될 수 있다. 본 발명의 일 실시예에서 보호필름(PM)은 생략될 수 있다.
윈도우(WM)는 외부 충격으로부터 표시 모듈(DM)를 보호하고, 사용자에게 입력면을 제공할 수 있다. 윈도우(WM)은 외부에 노출된 제2 외면(OS-U)을 제공하고, 제2 접착부재(AM2)에 접착되는 접착면을 제공한다. 도 1a 및 도 1b에 도시된 표시면(IS)이 제2 외면(OS-U)일 수 있다.
윈도우(WM)는 플라스틱 필름을 포함할 수 있다. 윈도우(WM)는 다층구조를 가질 수 있다. 윈도우(WM)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층구조를 가질 수 있다. 윈도우(WM)는 베젤패턴을 더 포함할 수 있다. 상기 다층구조는 연속공정 또는 접착층을 이용한 접착공정을 통해 형성될 수 있다.
광학부재(LM)는 외부광 반사율을 감소시킨다. 광학부재(LM)는 적어도 편광필름을 포함할 수 있다. 광학부재(LM)는 위상차 필름을 더 포함할 수 있다. 본 발명의 일 실시예에서 광학부재(LM)는 생략될 수 있다.
표시 모듈(DM)은 유기발광 표시패널(DP) 및 터치센서층(TS)을 포함할 수 있다. 터치센서층(TS)은 유기발광 표시패널(DP) 상에 직접 배치된다. 본 명세서에서 "직접 배치된다"는 것은 별도의 접착층을 이용하여 부착하는 것을 제외하며, 연속공정에 의해 형성된 것을 의미한다.
유기발광 표시패널(DP)은 입력된 영상 데이터에 대응하는 이미지(IM, 도 1a 참조)를 생성한다. 유기발광 표시패널(DP)은 두께 방향(DR3)에서 마주하는 제1 표시패널면(BS1-L) 및 제2 표시패널면(BS1-U)을 제공한다. 본 실시예에서 유기발광 표시패널(DP)을 예시적으로 설명하였으나, 표시패널은 이에 제한되지 않는다.
터치센서층(TS)은 외부입력의 좌표정보를 획득한다. 터치센서층(TS)은 정전용량 방식으로 외부입력을 감지할 수 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시 모듈(DM)은 반사방지층을 더 포함할 수도 있다. 반사방지층은 컬러필터 또는 도전층/절연층/도전층의 적층 구조물을 포함할 수 있다. 반사방지층은 외부로부터 입사된 광을 흡수 또는 상쇄간섭 또는 편광시켜 외부광 반사율을 감소시킬 수 있다. 반사방지층은 광학부재(LM)의 기능을 대체할 수 있다.
제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3) 각각은 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착층일 수 있다. 유기 접착층은 폴리우레탄계, 폴리아크릴계, 폴리에스테르계, 폴리에폭시계, 폴리초산비닐계 등의 접착물질을 포함할 수 있다.
별도로 도시하지 않았으나, 표시 장치(DD)는 도 1a 및 도 1B에 도시된 상태를 유지하기 위해 상기 기능층들을 지지하는 프레임 구조물을 더 포함할 수 있다. 프레임 구조물은 관절 구조 또는 힌지 구조를 포함할 수 있다.
표시 장치(DD)의 벤딩영역(BA)은 일정한 곡률반경으로 벤딩된 형상을 가질 수 있다. 또는, 벤딩영역(BA)은 비벤딩영역(NBA)으로부터 거리가 멀어질수록 곡률반경이 감소하도록 벤딩된 형상을 가질 수 있다. 다만 이에 한정되지 않고, 벤딩영역(BA)는 다양한 곡률반경으로 벤딩될 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 보호 필름(PM), 접착층들(AM1, AM2, AM3), 광학부재(LM) 및 윈도우(WM) 중 적어도 어느 하나는 생략될 수 있다. 본 발명의 일 실시예에 따른 표시 장치는 다양한 부재들의 조합을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 이하, 도 2a 및 도 2b를 참조하여 표시 장치(DD-1)에 대해 설명한다. 한편, 도 1a 및 도 1b에서 설명한 구성과 동일 구성은 동일한 참조 부호를 부여하고 설명은 생략한다.
도 2a에 도시된 것과 같이, 표시 장치(DD-1)는 하나의 비벤딩영역(NBA)과 비벤딩영역(NBA)의 양 측면에 제1 벤딩영역(BA1) 및 제2 벤딩영역(BA2)을 포함할 수 있다. 도 2b는 제1 방향(DR1)과 제3 방향(DR3)이 정의하는 단면을 도시하였다.
표시 장치(DD-1)는 제1 벤딩영역(BA1) 및 제2 벤딩영역(BA2)을 포함할 수 있다. 벤딩 영역(BA1, BA2)들은 비벤딩영역(NBA)을 사이에 두고 서로 이격되도록 정의될 수 있다. 제1 벤딩영역(BA1)은 비벤딩영역(NBA)의 일측에 인접하여 제4 방향(DR4)으로 볼록하도록 벤딩된 형상을 갖는다. 제2 벤딩영역(BA2)은 비벤딩영역(NBA)의 타측에 인접하여 제5 방향(DR5)으로 볼록하도록 벤딩된 형상을 갖는다.
표시 장치(DD-1)는 제3 방향(DR3)을 향해 대체로 볼록한 형상을 가질 수 있다. 한편, 이는 예시적으로 도시한 것이고, 표시 장치(DD-1)는 제1 벤딩영역(BA1) 및 제2 벤딩영역(BA2) 각각의 형상에 따라 상측으로 오목한 형상을 가질 수도 있다. 본 발명의 일 실시예에 따른 표시 장치(DD-1)는 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1a 내지 도 2b는 표시 장치(DD, DD-1)의 일례로 벤디드 표시 장치를 도시하였다. 그러나, 본 발명은 플렉서블한 폴더블 표시 장치 또는 말려지는 롤러블 표시 장치일 수 있고, 특별히 제한되지 않는다. 또한, 본 실시예에서 플렉서블 표시 장치를 도시하였으나, 본 발명은 이에 제한되지 않는다. 본 실시예에 따른 표시 장치(DD)는 플랫한 리지드 표시 장치일 수도 있고, 휘어진 리지드 표시 장치일 수도 있다. 본 발명에 따른 표시 장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 사용될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 도 3a는 펼쳐진 상태의 표시 장치(DD-2)를 도시하였고, 도 3b는 벤딩된 상태의 표시 장치(DD-2)를 도시하였다.
표시 장치(DD-2)는 하나의 벤딩영역(BA)과 하나의 비벤딩영역(NBA)을 포함할 수 있다. 표시 장치(DD-2)의 비표시영역(DD-NDA)이 벤딩될 수 있다. 다만, 본 발명의 일 실시예에서 표시 장치(DD-2)의 벤딩영역은 변경될 수 있다.
본 실시예에 따른 표시 장치(DD-2)는, 하나의 형태로 고정되어 작동할 수 있다. 표시 장치(DD-2)는 도 3b에 도시된 것과 같이 벤딩된 상태로 작동할 수 있다. 표시 장치(DD-2)는 벤딩된 상태로 프레임 등에 고정되고, 프레임이 전자장치의 하우징과 결합될 수 있다.
본 실시예에 따른 표시 장치(DD-2)는 도 1b에 도시된 것과 동일한 단면 구조를 가질 수 있다. 한편, 이는 예시적으로 도시된 것이고, 비벤딩영역(NBA)과 벤딩영역(BA)은 다른 적층 구조를 가질 수도 있다. 예를 들어, 비벤딩영역(NBA)은 도 1b에 도시된 것과 동일한 단면 구조를 갖고, 벤딩영역(BA)은 도 1b에 도시된 것과 다른 단면 구조를 가질 수 있다. 벤딩영역(BA)에는 광학부재(LM) 및 윈도우(WM)가 미배치될 수 있다. 즉, 광학부재(LM) 및 윈도우(WM)는 비벤딩영역(NBA)에만 배치될 수 있다. 제2 접착부재(AM2) 및 제3 접착부재(AM3) 역시 벤딩영역(BA)에 미배치될 수 있다. 도 1b에 도시된 구성들 중 적어도 어느 하나의 구성이 비벤딩영역(NBA)에만 중첩하고 벤딩영역(BA)에는 비중첩하도록 제공됨에 따라, 벤딩영역(BA)은 비벤딩영역(NBA)에 비해 상대적으로 슬림한 두께를 가질 수 있다. 이에 따라, 벤딩영역(BA)이 용이하게 벤딩될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 유기발광 표시패널의 평면도이다. 도 4b는 본 발명의 일 실시예에 따른 표시 모듈의 단면도이다.
도 4a에 도시된 것과 같이, 유기발광 표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시 장치(DD, 도 1a 참조)의 표시영역(DD-DA, 도 1a 참조) 및 비표시영역(DD-NDA, 도 1a 참조)에 각각 대응한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시 장치(DD, 도 1a 참조)의 표시영역(DD-DA, 도 1a 참조) 및 비표시영역(DD-NDA, 도 1a 참조)과 반드시 동일할 필요는 없고, 유기발광 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.
유기발광 표시패널(DP)은 복수 개의 화소들(PX)을 포함한다. 복수 개의 화소들(PX)이 배치된 영역이 표시영역(DA)으로 정의된다. 본 실시예에서 비표시영역(NDA)은 표시영역(DA)의 테두리를 따라 정의될 수 있다.
유기발광 표시패널(DP)은 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD), 전원 공급 라인(E-VSS), 및 패드부(PD)를 포함한다.
게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 발광 라인들(EL) 각각은 게이트 라인들(GL) 중 대응하는 게이트 라인에 나란하게 배열될 수 있다. 제어신호 라인(SL-D)은 게이트 구동회로(GDC)에 제어신호들을 제공할 수 있다. 초기화 전압 라인(SL-Vint)은 복수 개의 화소들(PX)에 초기화 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 복수 개의 화소들(PX)에 연결되며, 복수 개의 화소들(PX)에 제1 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 제1 방향(DR1)으로 연장하는 복수의 라인들 및 제2 방향(DR2)으로 연장하는 복수의 라인들을 포함할 수 있다. 전원 공급 라인(E-VSS)은 비표시영역(NDA)에는 표시영역(DA)의 3개의 측면을 둘러싸며 배치될 수 있다. 전원 공급 라인(E-VSS)의 복수 개의 화소들(PX)에 공통 전압(예컨대, 제2 전압)을 제공할 수 있다. 공통 전압은 상기 제1 전압보다 낮은 레벨의 전압일 수 있다.
비표시영역(NDA)의 일측에는 게이트 라인들(GL) 및 발광 라인들(EL)이 연결된 게이트 구동회로(GDC)가 배치될 수 있다. 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD) 및 전원 공급 라인(E-VSS) 중 일부는 동일한 층에 배치되고, 일부는 다른 층에 배치된다.
패드부(PD)는 데이터 라인들(DL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 및 전압 라인(SL-VDD)의 말단에 연결될 수 있다.
도 4b에 도시된 것과 같이, 유기발광 표시패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 회로층(DP-CL), 표시층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다.
베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
회로층(DP-CL)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수 개의 도전층들은 신호라인들 또는 화소의 제어회로를 구성할 수 있다.
표시층(DP-OLED)은 유기발광 다이오드들을 포함한다.
박막 봉지층(TFE)은 표시층(DP-OLED)을 밀봉한다. 박막 봉지층(TFE)은 무기층과 유기층을 포함한다. 박막 봉지층(TFE)은 적어도 2개의 무기층들과 그 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 수분/산소로부터 표시층(DP-OLED)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 표시층(DP-OLED)을 보호한다. 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기물질을 포함할 수 있고, 이에 제한되지 않는다.
터치센서층(TS)은 박막 봉지층(TFE) 상에 직접 배치된다. 터치센서층(TS)은 터치센서들과 터치 신호라인들을 포함한다. 터치센서들과 터치 신호라인들은 단층 또는 다층구조를 가질 수 있다.
터치센서들과 터치 신호라인들은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 터치센서들과 터치 신호라인들은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 터치센서들과 터치 신호라인들은 동일한 층구조를 갖거나, 다른 층구조를 가질 수 있다. 터치센서층(TS)에 대한 구체적인 내용은 후술한다.
도 5a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5a에는 복수 개의 데이터 라인들(DL, 도 4a 참조) 중 k번째 데이터 라인(DLk)에 연결된 i번째 화소(PXi)를 예시적으로 도시하였다.
i번째 화소(PXi)는 유기발광 다이오드(OLED) 및 유기발광 다이오드를 제어하는 화소 구동회로를 포함한다. 구동회로는 7개의 박막 트랜지스터들(T1~T7) 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 구동 트랜지스터는 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)와 전기적으로 연결된다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)의 애노드와 직접 접촉하거나, 다른 트랜지스터(본 실시예에서 제6 트랜지스터(T6))를 경유하여 연결될 수 있다.
제어 트랜지스터의 제어 전극은 제어 신호를 수신할 수 있다. i번째 화소(PXi)에 인가되는 제어 신호는 i-1번째 게이트 신호(Si-1), i번째 게이트 신호(Si), i+1번째 게이트 신호(Si+1), 데이터 신호(Dk), 및 i번째 발광 제어 신호(Ei)를 포함할 수 있다. 본 발명의 실시예에서 제어 트랜지스터는 제1 트랜지스터(T1) 및 제3 내지 제7 트랜지스터들(T3~T7)을 포함할 수 있다.
제1 트랜지스터(T1)는 k번째 데이터 라인(DLk)에 접속된 입력전극, i번째 게이트 라인(GLi)에 접속된 제어 전극, 및 제2 트랜지스터(T2)의 출력전극에 접속된 출력전극을 포함한다. 제1 트랜지스터(T1)는 i번째 게이트 라인(GLi)에 인가된 게이트 신호(Si, 이하 i번째 게이트 신호)에 의해 턴-온되고, k번째 데이터 라인(DLk)에 인가된 데이터 신호(Dk)를 스토리지 커패시터(Cst)에 제공한다.
도 5b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다. 도 5c는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다. 구체적으로, 도 5b는 도 5a에 도시된 등가회로의 제1 트랜지스터(T1)에 대응하는 부분의 단면을 도시하였다. 도 5c는 도 5a에 도시된 등가회로의 제2 트랜지스터(T2), 제6 트랜지스터(T6) 및 유기발광 다이오드(OLED)에 대응하는 부분의 단면을 도시하였다.
도 5b 및 도 5c를 참조하면, 베이스층(SUB) 상에 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 베이스층(SUB)과 도전성 패턴들 또는 반도체 패턴들의 결합력을 향상시킨다. 버퍼층(BFL)은 무기층을 포함할 수 있다. 별도로 도시되지 않았으나, 이물질이 유입되는 것을 방지하는 배리어층이 베이스층(SUB)의 상면에 더 배치될 수도 있다. 버퍼층(BFL)과 배리어층은 선택적으로 배치/생략될 수 있다.
버퍼층(BFL) 상에 제1 트랜지스터(T1)의 반도체 패턴(OSP1: 이하 제1 반도체 패턴), 제2 트랜지스터(T2)의 반도체 패턴(OSP2: 이하 제2 반도체 패턴), 제6 트랜지스터(T6)의 반도체 패턴(OSP6: 이하 제6 반도체 패턴)이 배치된다. 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 및 제6 반도체 패턴(OSP6)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다.
제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6) 위에는 제1 절연층(10)이 배치될 수 있다. 도 5b 및 도 5c에서는 제1 절연층(10)이 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6)을 커버하는 층 형태로 제공되는 것을 예시적으로 도시하였으나, 제1 절연층(10)은 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6) 에 대응하여 배치된 패턴으로 제공될 수도 있다.
제1 절연층(10)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에는 제1 트랜지스터(T1)의 제어 전극(GE1: 이하, 제1 제어전극), 제2 트랜지스터(T2)의 제어 전극(GE2: 이하, 제2 제어전극), 제6 트랜지스터(T6)의 제어 전극(GE6: 이하, 제6 제어전극)이 배치된다. 제1 제어 전극(GE1), 제2 제어 전극(GE2), 제6 제어 전극(GE6)은 게이트 라인들(GL, 도 4a 참조)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다.
제1 절연층(10) 상에는 제1 제어 전극(GE1), 제2 제어 전극(GE2) 및 제6 제어 전극(GE6)을 커버하는 제2 절연층(20)이 배치될 수 있다. 제2 절연층(20)은 평탄한 상면을 제공할 수 있다. 제2 절연층(20)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.
제2 절연층(20) 상에 제1 트랜지스터(T1)의 입력전극(SE1: 이하, 제1 입력전극) 및 출력전극(DE1: 제1 출력전극), 제2 트랜지스터(T2)의 입력전극(SE2: 이하, 제2 입력전극) 및 출력전극(DE2: 제2 출력전극), 제6 트랜지스터(T6)의 입력전극(SE6: 이하, 제6 입력전극) 및 출력전극(DE6: 제6 출력전극)이 배치된다.
제1 입력전극(SE1)과 제1 출력전극(DE1)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 제1 반도체 패턴(OSP1)에 각각 연결된다. 제2 입력전극(SE2)과 제2 출력전극(DE2)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제3 관통홀(CH3)과 제4 관통홀(CH4)을 통해 제2 반도체 패턴(OSP2)에 각각 연결된다. 제6 입력전극(SE6)과 제6 출력전극(DE6)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제5 관통홀(CH5)과 제6 관통홀(CH6)을 통해 제6 반도체 패턴(OSP6)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제6 트랜지스터(T6)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 절연층(20) 상에 제1 입력전극(SE1), 제2 입력전극(SE2), 제6 입력전극(SE6), 제1 출력전극(DE1), 제2 출력전극(DE2), 제6 출력전극(DE6)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30)은 유기층 및/또는 무기층을 포함한다. 특히, 제3 절연층(30)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.
제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제2 절연층(20), 및 제3 절연층(30) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.
제3 절연층(30) 상에는 화소정의막(PDL) 및 유기발광 다이오드(OLED)가 배치된다. 제3 절연층(30) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제3 절연층(30)을 관통하는 제7 관통홀(CH7)을 통해 제6 출력전극(DE6)에 연결된다. 화소정의막(PDL)에는 개구부(OP)가 정의된다. 화소정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
화소(PX)는 평면 상에서 화소 영역에 배치될 수 있다. 화소 영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 4a 참조)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 유기발광층(EML)이 배치된다. 유기발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 유기발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다. 본 실시예에서 패터닝된 유기발광층(EML)을 예시적으로 도시하였으나, 유기발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기발광층(EML)은 백색 광을 생성할 수 있다. 또한, 유기발광층(EML)은 다층구조를 가질 수 있다.
유기발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 별도로 도시되지 않았으나, 전자 제어층(ECL)은 복수 개의 화소들(PX, 도 5a 참조)에 공통으로 형성될 수 있다.
전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 박막 봉지층(TFE)은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 박막 봉지층(TFE)은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)을 직접 커버한다. 본 발명의 일 실시예에서, 박막 봉지층(TFE)과 제2 전극(CE) 사이에는, 제2 전극(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 박막 봉지층들의 단면도들이다. 이하, 도 6a 내지 도 6c를 참조하여 본 발명의 일 실시예들에 따른 박막 봉지층들(TFE1, TFE2, TFE3)을 설명한다.
도 6a에 도시된 것과 같이, 박막 봉지층(TFE1)는 제2 전극(CE, 도 6c 참조)에 접촉하는 첫번째 무기 박막(IOL1)을 포함하여 n개의 무기 박막들(IOL1 내지 IOLn)을 포함할 수 있다. 첫번째 무기 박막(IOL1)은 하부 무기 박막으로 정의되고, n개의 무기 박막들(IOL1 내지 IOLn) 중 첫번째 무기 박막(IOL1) 이외의 무기 박막들은 상부 무기 박막들으로 정의될 수 있다.
박막 봉지층(TFE1)는 n-1개의 유기 박막들(OL1 내지 OLn)을 포함하고, n-1개의 유기 박막들(OL1 내지 OLn)은 n개의 무기 박막들(IOL1 내지 IOLn)과 교번하게 배치될 수 있다. n-1개의 유기 박막들(OL1 내지 OLn)은 평균적으로 n개의 무기 박막들(IOL1 내지 IOLn)보다 더 큰 두께를 가질 수 있다.
n개의 무기 박막들(IOL1 내지 IOLn) 각각은 1개의 물질을 포함하는 단층이거나, 각각이 다른 물질을 포함하는 복층을 가질 수 있다. n-1개의 유기 박막들(OL1 내지 OLn) 각각은 유기 모노머들을 제공하여 형성될 수 있다.예를 들어, n-1개의 유기 박막들(OL1 내지 OLn) 각각은 잉크젯 프린팅 방식을 이용하여 형성되거나, 아크릴계 모노머를 포함하는 조성물을 코팅하여 형성될 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE1)은 n번째 유기 박막을 더 포함할 수 있다.
도 6b 및 도 6c에 도시된 것과 같이, 박막 봉지층들(TFE2, TFE3) 각각에 포함된 무기 박막들은 서로 동일하거나 다른 무기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다. 박막 봉지층들(TFE2, TFE3) 각각에 포함된 유기 박막들은 서로 동일하거나 다른 유기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다.
도 6b에 도시된 것과 같이, 박막 봉지층(TFE2)는 순차적으로 적층된 제1 무기 박막(IOL1), 제1 유기 박막(OL1), 제2 무기 박막(IOL2), 제2 유기 박막(OL2), 및 제3 무기 박막(IOL3)을 포함할 수 있다.
제1 무기 박막(IOL1)은 2층 구조를 가질 수 있다. 제1 서브층(S1)과 제2 서브층(S2)은 서로 다른 무기물질을 포함할 수 있다.
도 6c에 도시된 것과 같이, 박막 봉지층(TFE3)는 순차적으로 적층된 제1 무기 박막(IOL10), 제1 유기 박막(OL1) 및 제2 무기 박막(IOL20)을 포함할 수 있다. 제1 무기 박막(IOL10)은 2층 구조를 가질 수 있다. 제1 서브층(S10)과 제2 서브층(S20)은 서로 다른 무기물질을 포함할 수 있다. 제2 무기 박막(IOL20)은 2층 구조를 가질 수 있다. 제2 무기 박막(IOL20)은 서로 다른 증착 환경에서 증착된 제1 서브층(S100)과 제2 서브층(S200)을 포함할 수 있다. 제1 서브층(S100)은 저전원 조건에서 증착되고 제2 서브층(S200)은 고전원 조건에서 증착될 수 있다. 제1 서브층(S100)과 제2 서브층(S200)은 동일한 무기물질을 포함할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 터치센서층의 단면도이다.
도 7a에 도시된 것과 같이, 터치센서층(TS)은 제1 도전층(TS-CL1), 제1 절연층(TS-IL1, 이하 제1 터치 절연층), 제2 도전층(TS-CL2) 및 제2 절연층(TS-IL2, 이하 제2 터치 절연층)을 포함한다. 제1 도전층(TS-CL1)은 박막 봉지층(TFE) 상에 직접 배치된다. 이에 제한되지 않고, 제1 도전층(TS-CL1)과 박막 봉지층(TFE) 사이에는 또 다른 무기층(예컨대 버퍼층)이 더 배치될 수 있다.
제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.
제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 복수 개의 패턴들을 포함한다. 이하, 제1 도전층(TS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(TS-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 터치전극들 및 터치 신호라인들을 포함할 수 있다.
제1 터치 절연층(TS-IL1)은 무기물 또는 유기물을 포함할 수 있다. 무기물은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 유기물은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제2 터치 절연층(TS-IL2)은 유기물을 포함한다. 유기물은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제1 터치 절연층(TS-IL1) 및 제2 터치 절연층(TS-IL2) 각각은 단층 또는 다층구조를 가질 수 있다. 제1 터치 절연층(TS-IL1)은 무기층 및 유기층 중 적어도 어느 하나를 가질 수 있다. 제2 터치 절연층(TS-IL2)은 적어도 하나의 유기층을 가질 수 있다. 무기층 및 유기층은 화학 기상 증착 방식에 의해 형성될 수 있다.
제1 터치 절연층(TS-IL1)은 제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2)을 절연시키면 충분하고 그 형상은 제한되지 않는다. 제1 도전패턴들과 제2 도전패턴들의 형상에 따라 제1 터치 절연층(TS-IL1)의 형상은 변경될 수 있다. 제1 터치 절연층(TS-IL1)은 박막 봉지층(TFE)을 전체적으로 커버하거나, 복수 개의 절연 패턴들을 포함할 수 있다. 복수 개의 절연 패턴들은 후술하는 제1 연결부들(CP1) 또는 제2 연결부들(CP2)에 중첩하면 충분하다.
본 실시예에서 2층형 터치센서층을 예시적으로 도시하였으나 이에 제한되지 않는다. 단층형 터치센서층은 도전층 및 도전층을 커버하는 절연층을 포함한다. 도전층은 터치센서들 및 터치센서들에 연결된 터치 신호라인들을 포함한다. 단층형 터치센서층은 셀프 캡 방식으로 좌표정보를 획득할 수 있다.
도 7b 내지 7e는 본 발명의 일 실시예에 따른 터치센서층의 평면도들이다.
도 7b에 도시된 것과 같이, 터치센서층(TS)은 제1 터치전극들(TE1-1 내지 TE1-4), 제1 터치전극들에 연결된 제1 터치 신호라인들(SL1-1 내지 SL1-4), 제2 터치전극들(TE2-1 내지 TE2-5), 및 제2 터치전극들(TE2-1 내지 TE2-5)에 연결된 제2 터치 신호라인들(SL2-1 내지 SL2-5), 제1 터치 신호라인들(SL1-1 내지 SL1-4)과 제2 터치 신호라인들(SL2-1 내지 SL2-5)에 연결된 패드부(PADa)를 포함할 수 있다. 도 7b에서는 4개의 제1 터치전극들(TE1-1 내지 TE1-4)과 5개의 제2 터치전극들(TE2-1 내지 TE2-5)을 포함하는 터치센서층(TS)을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다.
제1 터치전극들(TE1-1 내지 TE1-4) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제1 터치전극들(TE1-1 내지 TE1-4) 각각은 복수 개의 제1 터치 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)를 포함한다. 제1 터치 센서부들(SP1)은 제1 방향(DR1)을 따라 나열된다. 제1 연결부들(CP1) 각각은 제1 터치 센서부들(SP1) 중 인접하는 2개의 제1 터치 센서부들(SP1)을 연결한다. 구체적으로 도시하지 않았으나, 제1 터치 신호라인들(SL1-1 내지 SL1-4) 역시 메쉬 형상을 가질 수 있다.
제2 터치전극들(TE2-1 내지 TE2-5)은 제1 터치전극들(TE1-1 내지 TE1-4)과 절연 교차한다. 제2 터치전극들(TE2-1 내지 TE2-5) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제2 터치전극들(TE2-1 내지 TE2-5) 각각은 복수 개의 제2 터치 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)를 포함한다. 제2 터치 센서부들(SP2)은 제2 방향(DR2)을 따라 나열된다. 제2 연결부들(CP2) 각각은 제2 터치 센서부들(SP2) 중 인접하는 2개의 제2 터치 센서부들(SP2)을 연결한다. 제2 터치 신호라인들(SL2-1 내지 SL2-5) 역시 메쉬 형상을 가질 수 있다.
제1 터치전극들(TE1-1 내지 TE1-4)과 제2 터치전극들(TE2-1 내지 TE2-5)은 정전 결합된다. 제1 터치전극들(TE1-1 내지 TE1-4)에 터치 감지 신호들이 인가됨에 따라 제1 터치 센서부들(SP1)과 제2 터치 센서부들(SP2) 사이에 커패시터들이 형성된다.
복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 및 제1 터치 신호라인들(SL1-1 내지 SL1-4), 복수 개의 제2 터치 센서부들(SP2), 복수 개의 제2 연결부들(CP2), 및 제2 터치 신호라인들(SL2-1 내지 SL2-5) 중 일부는 도 7a에 도시된 제1 도전층(TS-CL1)을 패터닝하여 형성하고, 다른 일부는 도 7a에 도시된 제2 도전층(TS-CL2)을 패터닝하여 형성할 수 있다.
다른 층 상에 배치된 도전 패턴들을 전기적으로 연결하기 위해, 도 7a에 도시된 제1 터치 절연층(TS-IL1)을 관통하는 콘택홀을 형성할 수 있다. 이하, 도 7c 내지 도 7e를 참조하여 일 실시예에 따른 터치센서층(TS)을 설명한다.
도 7c에 도시된 것과 같이, 박막 봉지층(TFE) 상에 제1 도전패턴들이 배치된다. 제1 도전패턴들은 브릿지 패턴들(CP2)을 포함할 수 있다. 브릿지 패턴들(CP2)이 박막 봉지층(TFE) 상에 직접 배치된다. 브릿지 패턴들(CP2)은 도 7b에 도시된 제2 연결부들(CP2)에 대응한다.
도 7d에 도시된 것과 같이, 박막 봉지층(TFE) 상에 브릿지 패턴들(CP2)을 커버하는 제1 터치 절연층(TS-IL1)이 배치된다. 제1 터치 절연층(TS-IL1)에는 브릿지 패턴들(CP2)을 부분적으로 노출시키는 콘택홀들(CH)이 정의된다. 포토리소그래피 공정에 의해 콘택홀들(CH)이 형성될 수 있다.
도 7e에 도시된 것과 같이, 제1 터치 절연층(TS-IL1) 상에 제2 도전패턴들이 배치된다. 제2 도전패턴들은 복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 및 제1 터치 신호라인들(SL1-1 내지 SL1-4), 복수 개의 제2 터치 센서부들(SP2) 및 제2 터치 신호라인들(SL2-1 내지 SL2-5)을 포함할 수 있다. 별도로 도시하지 않았으나, 제1 터치 절연층(TS-IL1) 상에 제2 도전패턴들을 커버하는 제2 터치 절연층(TS-IL2)이 더 배치된다. 제2 터치 절연층(TS-IL2)에 대한 구체적인 내용은 후술한다.
본 발명의 다른 일 실시예에서 제1 도전패턴들은 제1 터치전극들(TE1-1 내지 TE1-4) 및 제1 터치 신호라인들(SL1-1 내지 SL1-4)을 포함할 수 있다. 제2 도전패턴들은 제2 터치전극들(TE2-1 내지 TE2-5) 및 제2 터치 신호라인들(SL2-1 내지 SL2-5)을 포함할 수 있다. 이때, 제1 터치 절연층(TS-IL1)에는 콘택홀들(CH)이 정의되지 않는다.
또한, 본 발명의 일 실시예에서 제1 도전패턴들과 제2 도전패턴들은 서로 바뀔 수 있다. 즉, 제2 도전패턴들이 브릿지 패턴들(CP2)을 포함할 수 있다.
도 7f은 도 7e의 BB영역의 부분 확대도이다.
도 7f에 도시된 것과 같이, 제1 터치 센서부(SP1)는 비발광영역(NPXA)에 중첩한다. 제1 터치 센서부(SP1)는 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제6 방향(DR6)으로 연장하는 복수 개의 제1 연장부들(SP1-A)과 제6 방향(DR6)과 교차하는 제7 방향(DR7)으로 연장하는 복수 개의 제2 연장부들(SP1-B)을 포함한다. 복수 개의 제1 연장부들(SP1-A)과 복수 개의 제2 연장부들(SP1-B)은 메쉬선으로 정의될 수 있다. 메쉬선의 선폭은 수 마이크로일 수 있다.
복수 개의 제1 연장부들(SP1-A)과 복수 개의 제2 연장부들(SP1-B)은 서로 연결되어 복수 개의 터치 개구부들(TS-OP)을 형성한다. 다시 말해, 제1 터치 센서부(SP1)는 복수 개의 터치 개구부들(TS-OP)을 구비한 메쉬 형상을 갖는다. 터치 개구부들(TS-OP)이 발광영역들(PXA)에 일대일 대응하는 것으로 도시하였으나, 이에 제한되지 않는다. 하나의 터치 개구부(TS-OP)는 2 이상의 발광영역들(PXA)에 대응할 수 있다.
발광영역들(PXA)의 크기는 다양할 수 있다. 예를 들어, 발광영역들(PXA) 중 청색광을 제공하는 발광영역들(PXA)과 적색광을 제공하는 발광영역들(PXA)의 크기는 상이할 수 있다. 따라서, 터치 개구부들(TS-OP)의 크기 역시 다양할 수 있다. 도 7f에서는 발광영역들(PXA)의 크기가 다양한 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 발광영역들(PXA)의 크기는 서로 동일할 수 있고, 또한 터치 개구부들(TS-OP)의 크기도 서로 동일할 수 있다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 표시 장치의 단면도들이다. 도 8a 내지 도 8d에는 용이한 설명을 위해 도 4b의 AA영역을 공통적으로 도시하였다. 이하, 도 8a 내지 도 8d를 참조하여 본 발명의 다양한 실시예들에 대해 설명한다. 한편, 도 1a 내지 도 7f에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략한다.
도 8a 내지 도 8d를 참조하면, 표시 장치는 베이스 부재(BSM), 회로층(DP-CL), 표시층(DP-OLED), 박막봉지층(TFE) 및터치센서층(TS)을 포함한다.
베이스 부재(BSM)는 제1 영역(AR1) 및 제2 영역(AR2)으로 구분된다. 제1 영역(AR1)은 제1 서브 영역(AR1-1) 및 제2 서브 영역(AR1-2)을 포함할 수 있다. 제1 영역(AR1)은 표시 영역 및 제1 비표시영역을 포함할 수 있다. 제1 서브 영역(AR1-1)은 표시 영역에 대응될 수 있다. 제2 서브 영역(AR1-2)은 제1 비표시 영역에 대응될 수 있다. 제2 영역(AR2)은 제2 비표시 영역에 대응될 수 있다. 제2 영역(AR2)은 표시 장치의 최외곽부에 해당하는 영역일 수 있다.
베이스 부재(BSM)은 베이스층(SUB) 및 버퍼층(BFL)을 포함할 수 있다.
베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 버퍼층(BFL)은 무기물을 포함할 수 있다. 버퍼층(BFL)은 실리콘 옥사이드 또는 실리콘 나이트라이드 중 어느 하나를 포함할 수 있다.
도 8a 내지 도 8d에서는 베이스층(SUB)의 일면 상에 기능층의 일 예시로 버퍼층(BFL)이 배치되는 것을 도시하였으나, 이에 한정되지 않고 기능층으로 배리어층을 포함할 수도 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 버퍼층(BFL)은 생략될 수도 있다.
한편, 도 8a 내지 도 8d에서 제2 영역(AR2)이 플랫한 형상인 것을 예시적으로 도시하였으나, 이에 한정되지 않고 제2 영역(AR2)은 일정한 곡률을 가지고 제3 방향(DR3)으로 휘어진 형상일 수 있다.
베이스 부재(BSM) 상에 회로층(DP-CL)이 제공된다. 회로층(DP-CL)은 제1 영역(AR1)을 커버하고, 제2 영역(AR2)을 노출시킨다. 회로층(DP-CL)은 제1 서브 영역(AR1-1) 및 제2 서브 영역(AR1-2)을 커버할 수 있다. 회로층(DP-CL)은 제2 영역(AR2)을 노출시킬 수 있다.
회로층(DP-CL)은 박막 트랜지스터(TR), 도전 라인들(ELVSS, CL) 및 적어도 하나의 절연층을 포함한다.
베이스층(SUB) 상에 박막 트랜지스터(TR)의 반도체 패턴(OSP)이 배치된다. 반도체 패턴(OSP)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다. 절연층은 제1 절연층(10) 및 제2 절연층(20)을 포함할 수 있다. 제1 절연층(10)의 끝단 및 제2 절연층(20)의 끝단은 나란하게 정렬될 수 있다. 또는, 제1 절연층(10)의 끝단 및 제2 절연층(20)의 끝단 중 어느 하나가 표시 장치의 외곽에 인접하도록 배치될 수 있다. 회로층(DP-CL)의 끝단은 제1 절연층(10)의 끝단 및 제2 절연층(20)의 끝단 중 평면상에서 최외곽에 배치되는 절연층의 끝단에 의해 정의될 수 있다. 절연층의 끝단은 제1 영역(AR1) 및 제2 영역(AR2)의 경계를 정의할 수 있다. 절연층의 끝단은 제2 서브 영역(AR1-2) 및 제2 영역(AR2)의 끝단을 정의할 수 있다.
제1 절연층(10)은 베이스층(SUB) 상에서 반도체 패턴(OSP)를 커버하도록 배치된다. 제1 절연층(10)은 유기층 및/또는 무기층을 포함할 수 있다. 제1 절연층(10)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드 층을 포함할 수 있다.
제1 절연층(10) 상에 박막 트랜지스터(TR)의 제어 전극(GE)이 배치된다. 제어 전극(GE)은 게이트 라인들(도 4a의 GL)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다. 제어 전극(GE)은 게이트 라인들과 동일한 물질로 구성되고, 동일한 적층 구조를 갖고, 동일한 층 상에 배치될 수 있다.
제1 절연층(10) 상에 제어 전극(GE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 유기층 및/또는 무기층을 포함한다. 제2 절연층(20)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다. 제2 절연층(20)은 제1 절연층(10)과 상이한 물질을 포함할 수 있다.
제2 절연층(20) 상에 박막 트랜지스터(TR)의 입력 전극(SE) 및 출력 전극(DE)이 배치된다. 제2 절연층(20) 상에 복수의 신호 라인들(CL) 및 전원 공급 라인(E-VSS)이 배치될 수 있다.
제2 서브 영역(AR1-2)에는 제1 댐부(DM1) 및 제2 댐부(DM2)가 배치될 수 있다. 제1 댐부(DM1) 및 제2 댐부(DM2)는 평면 상에서 제1 서브 영역(AR1-1)을 둘러싸며 배치될 수 있다. 박막 봉지층(TFE)의 유기 박막(OL1)을 형성하기 위해 유기 모노머를 인쇄할 때, 제1 댐부(DM1) 및 제2 댐부(DM2)는 유기 모노머가 흘러 넘치는 것을 방지할 수 있다.
제1 댐부(DM1)는 전원 공급 라인(E-VSS) 위에 배치될 수 있다. 제1 댐부(DM1)는 단일층으로 형성될 수 있고, 제1 댐부(DM1)는 화소정의막(PDL)과 동시에 형성될 수 있다.
제2 댐부(DM2)는 제1 댐부(DM1) 외곽에 배치될 수 있다. 예컨대, 제1 댐부(DM1)와 제1 서브 영역(AR1-1) 사이의 거리보다 제2 댐부(DM2)와 제1 서브 영역(AR1-1) 사이의 거리가 더 클 수 있다.
제2 댐부(DM2)는 전원 공급 라인(E-VSS)의 일부를 커버할 수 있다. 제2 댐부(DM2)는 복수의 층으로 형성될 수 있고, 제2 댐부(DM2)는 제1 층(DM2-1) 및 제2 층(DM2-2)을 포함할 수 있다.
제2 절연층(20) 상에 입력 전극(SE) 및 출력 전극(DE)를 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30)은 유기층 및/또는 무기층을 포함한다. 제3 절연층(30)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.
제1 절연층(10), 제2 절연층(20) 및 제3 절연층(30) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제2 절연층(20) 및 제3 절연층(30) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.
제3 절연층(30) 상에 표시층(DP-OLED)이 배치된다. 제3 절연층(30) 상에 화소정의막(PDL) 및 유기발광 다이오드(OLED)가 배치된다. 제3 절연층(30) 상에 애노드(AE)가 배치된다. 애노드(AE)는 제3 절연층(30)을 관통하는 관통홀을 통해 출력전극(DE)에 연결된다. 화소정의막(PDL)에는 발광 영역(OP)이 정의된다. 화소정의막(PDL)의 발광 영역(OP)은 애노드(AE)의 적어도 일부분을 노출시킨다.
애노드(AE) 상에 발광 유닛(EU)이 배치된다. 발광 유닛(EU) 상에 캐소드(CE)가 배치된다. 도시하지는 않았으나, 도 5c와 같이 발광 유닛(EU)은 정공 제어층(HCL), 유기 발광층(EML) 및 전자 제어층(ECL)을 포함할 수 있다.
연결 전극(E-CNT)은 애노드(AE)와 동일층 상에 형성될 수 있다. 애노드(AE) 및 연결 전극(E-CNT)은 제3 절연층(30) 상에 형성될 수 있다. 애노드(AE) 및 연결 전극(E-CNT)은 동일한 공정을 통해 형성될 수 있다. 연결 전극(E-CNT)은 전원 공급 라인(E-VSS)에 전기적으로 연결될 수 있다. 연결 전극(E-CNT)은 전원 공급 라인(E-VSS)으로부터 제2 전압(도 5a의 ELVSS)을 수신할 수 있다. 도시하지는 않았으나, 연결 전극(E-CNT)은 제2 댐부(DM2)의 제1 층(DM2-L1) 상에 일부 중첩하여 배치될 수 있다.
본 실시예에서 박막 봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 캐소드(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버한다. 박막 봉지층(TFE)은 순차적으로 적층된 제1 무기 박막(IOL10), 제1 유기 박막(OL1) 및 제2 유기 박막(OL2)을 포함할 수 있다. 다만 이에 한정되지 않고, 박막 봉지층(TFE)은 복수의 무기 박막들 및 유기박막들을 포함할 수 있다.
박막봉지층(TFE)의 끝단은 제1 영역(AR1) 상에 배치될 수 있다. 박막봉지층(TFE)의 끝단은 제2 서브 영역(AR1-2) 상에 배치될 수 있다. 박막봉지층(TFE)의 끝단은 제1 절연층(10) 및 제2 절연층(20)의 끝단에 비해 표시 장치의 중심부에 가깝도록 배치될 수 있다.
박막 봉지층(TFE) 상에는 터치센서층(TS)이 배치된다. 터치센서층(TS)은 제1 터치 절연층(TS-IL1) 및 제1 터치 절연층(TS-IL1) 상에 배치되는 복수의 도전 패턴들, 및 도전 패턴들 상에 배치된 제2 터치 절연층(TS-IL2)을 포함한다. 복수의 도전 패턴들은 제1 서브 영역(AR1-1)에 배치되는 터치 센서부들(SP) 및 제2 서브 영역(AR1-2)에 배치되는 터치 신호라인들(SL)을 포함할 수 있다.
터치 센서부들(SP)은 도 7a 내지 도 7f에 도시된 제1 터치 센서부들(SP1), 제2 터치 센서부들(SP2)에 대응되고, 터치 신호라인들(SL)은 도 7a 내지 도 7f에 도시된 제1 터치 신호라인들(SL1-1 내지 SL1-4) 및 제2 터치 신호라인들(SL2-1 내지 SL2-5)에 대응될 수 있다. 도시되지 않았으나, 도전 패턴들은 제1 터치 절연층(TS-IL1) 및 박막 봉지층(TFE) 사이에 배치된 패턴들을 더 포함할 수도 있다. 이하, 터치 센서부들(SP) 및 터치 신호라인들(SL)에 대한 중복된 설명은 생략하기로 한다.
제1 터치 절연층(TS-IL1)의 끝단은 제1 영역 상에 배치될 수 있다. 제1 터치 절연층(TS-IL1)의 끝단은 제2 서브 영역(AR1-2) 상에 배치될 수 있다. 제1 터치 절연층(TS-IL1)의 끝단은 박막봉지층(TFE)의 끝단과 나란하게 정렬될 수 있다. 제1 터치 절연층(TS-IL1)의 끝단은 제1 절연층(10) 및 제2 절연층(20)의 끝단에 비해 표시 장치의 중심부에 가깝도록 배치될 수 있다.
제2 터치 절연층(TS-IL2)은 유기물을 포함한다. 이하, 용이한 설명을 위해 제2 터치 절연층(TS-IL2)은 유기층으로 지칭한다. 유기층(TS-IL2)은 제1 서브 영역(AR1-1) 및 제2 서브 영역(AR1-2)에 중첩한다. 유기층(TS-IL2)은 제2 영역(AR2)의 적어도 일부에 중첩한다. 유기층(TS-IL2)은 제2 영역(AR2)을 커버한다. 유기층(TS-IL2)은 터치센서층(TS)의 상부에 직접 접촉하여 배치될 수 있다. 유기층(TS-IL2)은 제1 터치 절연층(TS-IL1) 및 제1 터치 절연층(TS-IL1) 상에 배치되는 복수의 도전 패턴들을 직접 접촉하여 커버할 수 있다. 유기층(TS-IL2)은 제1 절연층(TS-IL1)의 일부분에 접촉하고, 제1 절연층(TS-IL1) 상에 배치된 터치 센서부들(SP) 및 터치 신호 라인들(SL)을 커버할 수 있다.
유기층(TS-IL2)은 절연층에 전면적으로 중첩할 수 있다. 유기층(TS-IL2)은 제1 절연층(10) 및 제2 절연층(20)에 전면적으로 중첩할 수 있다. 유기층(TS-IL2)은 도 8a에 도시된 바와 같이 평면상에서 제2 영역(AR2)에 전면적으로 중첩하여, 표시 장치의 끝단까지 커버할 수 있다. 또는, 유기층(TS-IL2)은 도 8b 내지 도 8d에 도시된 바와 같이 평면상에서 제2 영역(AR2)의 일부에 중첩할 수 있다. 유기층(TS-IL2)은 박막 봉지층(TFE) 및 터치센서층(TS)의 끝단을 커버하도록 배치될 수 있다.
한편 도시되지 않았으나, 표시 패널(DP)의 최외곽부 중 도 8a 내지 도 8d에 도시된 영역과 다른 영역에 복수의 패드부들(PD: 도 4 참조) 및 제어 신호 라인(SL-D: 도 4 참조) 등이 배치될 수 있다. 복수의 패드부들(PD)은 제2 영역(AR2)에 중첩하도록 배치될 수 있다. 이때, 유기층(TS-IL2)은 복수의 패드부들(PD)에 중첩하지 않도록 배치될 수 있다. 유기층(TS-IL2)은 복수의 패드부들(PD)을 노출시킬수 있다. 복수의 패드부들(PD)이 노출되어 외부로부터 제공되는 전기적 구성과 용이하게 접속될 수 있다.
도 8b를 참조하면, 베이스층(SUB)의 제2 영역 상에 배치되는 충격 완화 부재(DM-C)를 더 포함할 수 있다. 충격 완화 부재(DM-C)는 베이스층(SUB)의 제2 영역(AR2) 상에 배치될 수 있다. 충격 완화 부재(DM-C)는 복수의 절연 패턴들(DM-CP)을 포함할 수 있다. 충격 완화 부재(DM-C)는 표시 장치의 외곽에서 발생하는 충격을 완화하여 절연층에 크랙(Crack)이 발생하는 것을 방지할 수 있다.
복수의 절연 패턴들(DM-CP)은 제1 방향(DR1)을 따라 서로 이격되어 배치될 수 있다. 본 실시예에서, 제2 영역(AR2)의 벤딩축은 제2 방향(DR2)을 따라 정의될 수 있다. 복수의 절연 패턴들(DM-CP)은 제1 방향(DR1)을 따라 서로 이격되고, 제2 방향(DR2)을 따라 연장된 형태일 수 있다. 복수의 절연 패턴들(DM-CP)은 벤딩축과 나란한 방향으로 연장되고, 벤딩축과 교차하는 방향으로 서로 이격되어 배치됨으로써, 복수의 절연 패턴들(DM-CP)이 표시 장치의 벤딩에 미치는 영향을 완화시킬 수 있다.
유기층(TS-IL2)은 충격 완화 부재(DM-C)의 측면 및 상면을 커버할 수 있다. 유기층(TS-IL2)은 충격 완화 부재(DM-C)의 복수의 절연 패턴들(DM-CP) 각각을 커버할 수 있다. 복수의 절연 패턴들(DM-CP) 각각의 사이에는 이격된 공간이 정의될 수 있다. 복수의 절연 패턴들(DM-CP)이 이격된 간격은 도시된 바와 같이 일정할 수 있다. 또는, 이격된 간격이 상이하여 일정하지 않을 수도 있다. 유기층(TS-IL2)은 복수의 절연 패턴들(DM-CP) 각각의 사이에 이격된 공간들 각각에 충진될 수 있다. 유기층(TS-IL2)은 복수의 절연 패턴들(DM-CP) 각각의 두께 이상의 두께로 배치되어 복수의 절연 패턴들(DM-CP) 각각을 전면적으로 커버할 수 있다.
복수의 절연 패턴들(DM-CP) 각각은 제1 층(DM-C1) 및 제2 층(DM-C2)을 포함할 수 있다. 제1 층(DM-C1) 및 제2 층(DM-C2)은 순차적으로 적층된 구조일 수 있다. 제1 층(DM-C1)은 제1 절연층(10)과 동일한 두께를 가질 수 있다. 제2 층(DM-C2)은 제2 절연층(20)과 동일한 두께를 가질 수 있다.
복수의 절연 패턴들(DM-CP) 각각은 절연층과 동일한 물질을 포함할 수 있다. 제1 층(DM-C1)은 제1 절연층(10)과 동일한 물질을 포함할 수 있다. 제2 층(DM-C2)은 제2 절연층(20)과 동일한 물질을 포함할 수 있다. 제1 층(DM-C1)은 제1 절연층(10)과 동일한 공정에서 형성되고, 제2 층(DM-C2)은 제2 절연층(20)과 동일한 공정에서 형성될 수 있다.
도 8c에 도시된 바와 같이, 충격 완화 부재(DM-C)는 복수의 절연 패턴들(DM-CP)을 커버하는 커버 부재(DM-CC)를 더 포함할 수 있다. 커버 부재(DM-CC)는 복수의 절연 패턴들(DM-CP)의 전면을 커버하여, 복수의 절연 패턴들(DM-CP)로부터 점막 등의 이물질이 이탈하는 것을 방지할 수 있다. 커버 부재(DM-CC)는 제2 영역에 중첩할 수 있다. 커버 부재(DM-CC)는 일부가 제1 영역에 중첩할 수 있다. 커버 부재(DM-CC)는 일부가 제2 서브 영역(AR1-2)에 중첩할 수 있다.
유기층(TS-IL2)은 커버 부재(DM-CC)의 측면 및 상면을 커버할 수 있다. 유기층(TS-IL2)이 커버 부재(DM-CC)의 측면 및 상면을 커버함으로써, 유기층(TS-IL2)이 충격 완화 부재(DM-C)를 노출시키지 않고 완전히 커버할 수 있다.
도 8d를 참조하면, 본 발명의 일 실시예에 따른 표시 장치에서 버퍼층(BFL)은 제1 버퍼부(BFL-A) 및 제2 버퍼부(BFL-B)를 포함할 수 있다. 제1 버퍼부(BFL-A) 및 제2 버퍼부(BFL-B)는 서로 이격될 수 있다. 제1 버퍼부(BFL-A) 및 제2 버퍼부(BFL-B) 사이에 적어도 하나의 개구부(BFL-OP)가 정의될 수 있다.
제1 버퍼부(BFL-A)는 제2 영역 상에 배치될 수 있다. 제1 버퍼부(BFL-A)는 제2 영역(AR2)에 중첩할 수 있다. 개구부(BFL-OP)는 제2 영역(AR2)에 정의될 수 있다. 개구부(BFL-OP)는 제1 방향(DR1)을 따라 소정의 간격을 가지고, 제2 방향(DR2)을 따라 연장된 형태일 수 있다.
유기층(TS-IL2)은 개구부(BFL-OP)를 충진시킬 수 있다. 유기층(TS-IL2)이 개구부(BFL-OP)에 충진됨에 따라, 유기층(TS-IL2)이 제1 버퍼부(BFL-A) 및 제2 버퍼부(BFL-B)의 노출된 측면을 커버할 수 있다.
본 발명의 일 실시예에 따른 유기층(TS-IL2)은 베이스 부재(BSM) 상에 단차를 발생시키는 구성들을 커버한다. 이에 따라, 유기층(TS-IL2)은 도 8a에 도시된 것과 같이, 베이스 부재(BSM) 상에 단차를 발생시키는 회로층(DP-CL)의 끝단을 커버하고, 도 8b 및 도 8c에 도시된 것과 같이, 충격 완화 부재(DM-C)를 커버한다. 또한 도 8d에 도시된 것과 같이, 베이스 부재(BSM)에 정의된 개구부(BFL-OP)를 커버함으로써, 오목하게 단차진 영역을 커버한다.
본 발명에서 터치센서층(TS)의 상부에 배치되는 유기층(TS-IL2)이 표시 모듈(DM)의 최외곽부인 제2 영역(AR2)을 커버하여, 외곽부에서 크랙이 발생하는 문제를 완화할 수 있다. 특히, 제2 영역(AR2)에 충격 완화 부재(DM-C)가 배치되거나 버퍼층(BFL)의 개구부(BFL-OP)가 정의되는 경우, 유기층(TS-IL2)이 충격 완화 부재(DM-C)를 커버하거나 개구부(BFL-OP)를 충진하여 벤딩시 발생하는 응력(stress)를 완화시킴으로써, 외곽부에서 크랙이 발생하는 문제를 완화할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해서 설명한다.
도 9a 내지 도 9i는 도 8c에 도시된 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 9a 및 도 9b에 도시된 것과 같이, 베이스층(SUB)을 준비한다. 베이스층(SUB)의 일면 상에 버퍼층(BFL)과 같은 기능층들이 더 배치될 수 있다. 베이스층(SUB) 상에 적어도 하나의 반도체 패턴(OSP)을 형성하고, 베이스층(SUB) 상에 적어도 하나의 반도체 패턴(OSP)을 커버하도록 제1 절연층(10)을 형성한다.
도 9c에 도시된 것과 같이, 제1 절연층(10) 상에 제어 전극(GE)을 형성한다. 제어 전극(GE)은 반도체 패턴(OSP) 상에 배치되도록 형성된다. 제어 전극(GE)은 포토리소그래피 공정에 따라 형성될 수 있다. 제1 절연층(10) 상에 형성된 제어 전극(GE)를 커버하도록 제2 절연층(20)을 형성한다. 제1 절연층(10)의 끝단 및 제2 절연층(20)의 끝단은 나란하게 정렬되어 형성될 수 있다. 또는, 제1 절연층(10) 및 제2 절연층(20)은 각각 베이스층(SUB)에 전면적으로 중첩하도록 형성될 수 있다.
도 9d에 도시된 것과 같이, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 제1 절연층(10) 및 제2 절연층(20)의 일부를 식각하는 단계를 포함한다. 식각하는 단계에서 제1 절연층(10) 및 제2 절연층(20)의 외곽부를 부분적으로 식각하여 복수의 절연 패턴들(DM-CP)을 형성할 수 있다. 복수의 절연 패턴들(DM-CP)은 제1 층(DM-C1) 및 제2 층(DM-C2)을 포함할 수 있다. 제1 층(DM-C1)은 제1 절연층(10)의 일부가 식각된 형태이고, 제2 층(DM-C2)은 제2 절연층(20)의 일부가 식각된 형태일 수 있다. 식각하는 단계에서, 반도체 패턴(OSP) 상에 제1 절연층(10) 및 제2 절연층(20)을 관통하는 관통홀(TH1)을 형성할 수 있다. 복수의 절연 패턴들(DM-CP)은 하나의 마스크를 이용하여 회로층(DP-CL)을 구성하는 제1 절연층(10) 및 제2 절연층(20)과 동시에 형성될 수 있다. 이에 따라, 공정 시간이 단축되고 공정 비용의 절감이 가능하다.
도 9e에 도시된 것과 같이, 제2 절연층(20) 상에 출력 전극(DE), 입력 전극(SE), 복수의 신호 라인(CL) 및 전원 공급 라인(E-VSS)을 형성할 수 있다. 제2 절연층(20)의 상부에는 박막 트랜지스터(TR) 및 복수의 신호 라인(CL)을 커버하도록 제3 절연층(30)이 형성될 수 있다. 제3 절연층(30)은 제1 절연층(10) 및 제2 절연층(20)에 전면적으로 중첩되도록 형성된 후에, 일부를 식각하여 패터닝 될 수 있다. 이때, 제2 댐부(도 8c의 DM2)의 제1 층(DM2-L1) 및 충격 완화 부재(DM-C)의 커버 부재(DM-CC)가 형성될 수 있다. 제2 댐부의 제1 층(DM2-L1)은 전원 공급 라인(E-VSS)에 일부 중첩하도록 형성될 수 있다. 제3 절연층(30), 제2 댐부의 제1 층(DM2-L1) 및 커버 부재(DM-CC)는 동일한 물질을 포함할 수 있다. 식각하는 단계에서, 입력 전극(SE) 상에 제3 절연층(30)을 관통하는 관통홀(TH2)을 형성할 수 있다.
도 9f에 도시된 것과 같이, 출력 전극(SE) 중 어느 하나와 연결되는 애노드(AE) 및 연결 전극(E-CNT)이 형성될 수 있다. 애노드(AE) 및 연결 전극(E-CNT)은 동일층 상에 형성될 수 있다. 애노드(AE) 및 연결 전극(E-CNT)은 제3 절연층(30) 상에 형성될 수 있다. 애노드(AE)는 제3 절연층(30)을 관통하여 박막 트랜지스터(TR)에 접속될 수 있다.
연결 전극(E-CNT)은 전원 공급 라인(E-VSS)에 전기적으로 연결될 수 있다. 연결 전극(E-CNT)은 전원 공급 라인(E-VSS)로부터 제2 전압(도 5a의 ELVSS)을 수신할 수 있다. 도시하지는 않았으나, 연결 전극(E-CNT)은 제2 댐부(DM2)의 제1 층(DM2-L1) 상에 일부 배치되도록 형성될 수도 있다.
제3 절연층(30) 상에 발광 유닛(EU), 화소정의막(PDL) 및 캐소드(CE)가 형성될 수 있다. 발광 유닛(EU)은 애노드(AE) 및 캐소드(CE) 사이에 배치되도록 형성된다. 화소정의막(PDL)을 형성하는 단계에서, 전원 공급 라인(E-VSS)에 중첩하는 제1 댐부(DM1) 및 제2 댐부(DM2)의 제1 층(DM2-L1)에 중첩하는 제2 층(DM2-L2)을 형성할 수 있다. 화소정의막(PDL), 제1 댐부(DM1) 및 제2 층(DM2-L2)은 동일한 공정으로 형성될 수 있고, 동일한 물질을 포함할 수 있다.
도 9g에 도시된 것과 같이, 표시층(DP-OLED) 상에 박막봉지층(TFE)을 형성할 수 있다. 박막봉지층(TFE)은 제1 무기 박막(IOL10), 제1 유기 박막(OL1) 및 제2 무기 박막(IOL20)이 순차적으로 적층되도록 형성될 수 있다. 제1 유기 박막(OL1)은 제1 무기 박막(IOL10) 상에 액상의 유기 모노머를 제공하여 형성될 수 있다. 유기 모노머는 제1 댐부(DM1) 및 제2 댐부(DM2)에 의해 제1 댐부(DM1) 및 제2 댐부(DM2) 외곽으로 흘러 넘치지 않아 소정의 두께를 가진 상태로 안정적으로 형성될 수 있다.
도 9h에 도시된 것과 같이, 박막봉지층(TFE) 상에 제1 터치 절연층(TS-IL1) 및 복수의 도전 패턴들이 형성될 수 있다. 박막봉지층(TFE) 상에 제1 터치 절연층(TS-IL1)을 형성하고, 제1 터치 절연층(TS-IL1) 상에 신호 라인들(SL) 및 터치 센서부들(SP)이 형성될 수 있다. 터치 센서부들(SP)은 제1 서브 영역(AR1-1) 상에 형성되고, 신호 라인들(SL)은 제2 서브 영역(AR1-2) 상에 형성될 수 있다.
도 9i에 도시된 것과 같이, 제1 터치 절연층(TS-IL1) 상에 유기층(TS-IL2)이 형성될 수 있다. 유기층(TS-IL2)은 제1 터치 절연층(TS-IL1) 상에 형성되어 복수의 도전 패턴들을 전면적으로 커버한다.
유기층(TS-IL2)은 제1 절연층(10) 및 제2 절연층(20)에 전면적으로 중첩하도록 형성될 수 있다. 유기층(TS-IL2)은 제1 서브 영역(AR1-1), 제2 서브 영역(AR1-2) 및 제2 영역(AR2)에 중첩하도록 형성될 수 있다.
유기층(TS-IL2)은 제2 영역(AR2) 상에 형성된 충격 완화 부재(DM-C)를 커버하도록 형성될 수 있다. 유기층(TS-IL2)은 터치층(DP-CL)을 전면적으로 커버하고, 터치센서층(TS)으로부터 연장되어 충격 완화 부재(DM-C)의 측면 및 상면까지 커버할 수 있다. 유기층(TS-IL2)은 베이스 부재(BSM) 상에서 단차를 발생시키는 최외곽 구성인 충격 완화 부재(DM-C)를 커버함으로써, 벤딩시 발생하는 응력(stress)를 완화하여 외곽부에서 크랙이 발생하는 문제를 완화할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치
DM: 표시 모듈
DP: 유기발광 표시패널 TS: 터치센서층
SUB: 베이스층 10: 제1 절연층
20: 제2 절연층 30: 제3 절연층
TS-IL2: 유기층 DM-C: 충격 완화 부재
DP: 유기발광 표시패널 TS: 터치센서층
SUB: 베이스층 10: 제1 절연층
20: 제2 절연층 30: 제3 절연층
TS-IL2: 유기층 DM-C: 충격 완화 부재
Claims (18)
- 베이스 부재;
상기 베이스 부재 상에 배치된 회로층;
상기 베이스 부재 상에 배치되며 복수의 절연 패턴들 및 상기 복수의 절연 패턴들을 커버하는 커버 부재를 포함하는 보호 부재;
상기 회로층 상에 배치된 표시층; 및
상기 표시층 상에 배치되며 상기 표시층 및 상기 보호 부재를 커버하는 절연층을 포함하는 표시 장치. - 제1항에 있어서,
상기 표시층 위에 배치되어 외부의 입력을 감지하는 도전 패턴들을 더 포함하는 표시 장치. - 제2 항에 있어서,
상기 표시층과 상기 도전 패턴들 사이에 배치된 박막 봉지층을 더 포함하고, 상기 도전 패턴들은 상기 박막 봉지층 위에 직접 배치된 표시 장치. - 제2 항에 있어서,
상기 표시층과 상기 도전 패턴들 사이에 배치된 박막 봉지층, 및 상기 박막 봉지층과 상기 도전 패턴들 사이에 배치된 터치 절연층을 더 포함하고, 상기 도전 패턴들은 상기 터치 절연층 위에 직접 배치된 표시 장치. - 제4 항에 있어서,
상기 터치 절연층의 끝단은 상기 박막 봉지층의 끝단과 나란하게 정렬된 표시 장치. - 제2 항에 있어서,
상기 도전 패턴들은 상기 표시층과 상기 절연층 사이에 배치되는 표시 장치. - 제1항에 있어서,
상기 절연층은 유기층인 표시 장치. - 제1항에 있어서,
상기 복수의 절연 패턴들은 제1 방향을 따라 이격되어 배치되고, 상기 복수의 절연 패턴들이 배치된 상기 베이스 부재의 일 영역은 상기 제1 방향과 교차하는 제2 방향을 축으로 벤딩된 표시 장치. - 제1항에 있어서,
상기 커버 부재는 상기 복수의 절연 패턴들 각각의 상면 및 측면들 모두를 커버하는 표시 장치. - 제1항에 있어서,
상기 절연층은 상기 커버 부재의 상면 및 측면들 모두를 커버하는 표시 장치. - 제1항에 있어서,
상기 커버 부재는 상기 복수의 절연 패턴들 사이의 이격된 공간들 각각에 충진된 표시 장치. - 제1항에 있어서,
상기 커버 부재의 일부분은 상기 회로층의 일부분을 커버하는 표시 장치. - 제1항에 있어서,
상기 절연층은 상기 회로층의 끝단, 상기 표시층의 끝단, 및 상기 보호 부재의 끝단을 모두 커버하는 표시 장치. - 제1항에 있어서,
상기 절연층의 최대 두께는 상기 보호 부재의 최대 두께보다 두꺼운 표시 장치. - 제1 항에 있어서,
상기 복수의 절연 패턴들 각각은 제1 층 및 상기 제1 층 위에 배치된 제2 층을 포함하는 표시 장치. - 제1 항에 있어서,
평면 상에서 보았을 때, 상기 보호 부재와 상기 회로층은 서로 비중첩하는 표시 장치. - 베이스 부재;
상기 베이스 부재 상에 배치된 회로층;
상기 베이스 부재 상에 배치되며 복수의 절연 패턴들 및 상기 복수의 절연 패턴들을 커버하는 커버 부재를 포함하는 보호 부재;
상기 회로층 상에 배치된 표시층;
상기 표시층 상에 배치되는 박막 봉지층; 및
상기 박막 봉지층 상에 배치되며, 도전 패턴들 및 상기 보호 부재를 커버하는 절연층을 포함하는 터치 센서층을 포함하는 표시 장치. - 제17 항에 있어서,
평면 상에서 보았을 때, 상기 보호 부재는 상기 회로층과 이격되는 표시 장치.
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