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KR20210047225A - 반도체 장치 및 제조 방법 - Google Patents

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KR20210047225A
KR20210047225A KR1020200010618A KR20200010618A KR20210047225A KR 20210047225 A KR20210047225 A KR 20210047225A KR 1020200010618 A KR1020200010618 A KR 1020200010618A KR 20200010618 A KR20200010618 A KR 20200010618A KR 20210047225 A KR20210047225 A KR 20210047225A
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South Korea
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metal
core
semiconductor device
core solder
solder balls
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KR1020200010618A
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지운 이 우
첸-후아 유
청-시 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 금속-코어 솔더 볼을 제1 반도체 장치의 도전성 패드 위에 배치하는 단계로서, 상기 금속-코어 솔더 볼은 솔더 재료에 의해 둘러싸인 금속 코어를 포함하는 것인 단계, 및 장치 구조물을 형성하는 단계로서, 상기 제1 반도체 장치를 캐리어 기판 위에 배치하는 단계, 상기 제1 반도체 장치를 봉지재로 봉지화하는 단계로서, 상기 봉지재는 상기 금속-코어 솔더 볼을 덮는 것인 단계, 상기 봉지재에 평탄화 공정을 수행하는 단계로서, 상기 평탄화 공정은 상기 금속-코어 솔더 볼을 노출시키는 것인 단계, 및 상기 봉지재 및 상기 제1 반도체 장치 위에 재분배 구조물을 형성하는 단계로서, 상기 재분배 구조물은 상기 금속-코어 솔더 볼에 전기적으로 연결되는 것인 단계를 포함하는, 장치 구조물을 형성하는 단계를 포함한다.

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
반도체 산업은, 최소 피처부 크기를 반복적으로 감소시킴으로써, 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 개선하고, 이로 인해 더 많은 구성 요소 및 그로 인한 다양한 기능이 소정의 영역에 통합될 수 있게 하였다. 그러나 소형화가 중요한 애플리케이션에는 소형 패키지가 필요할 수 있다.
통합 팬 아웃(Integrated Fan-Out, InFO) 패키지 기술은 점점 대중화되고 있으며, 집적 회로의 컨택 패드보다 더 큰 피치로 전기 컨택부를 만들 수 있도록, 재분배층(Redistribution Layer, RDL), 또는 패키지의 컨택 패드에 대한 팬 아웃 배선에 사용되는 포스트 패시베이션 상호 연결물을 일반적으로 포함하는 패키지로 집적 회로가 패키징되는 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP) 기술과 결합되는 경우에 특히 그러하다. 이러한 결과적인 패키지 구조물은 비교적 낮은 비용 및 고성능 패키지로 높은 기능 밀도를 제공한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 전자 장치의 단면도를 도시한다.
도 2는 일부 실시예에 따른 전자 장치 상에 배치된 금속-코어 솔더 볼의 단면도를 도시한다.
도 3 내지 도 8은 일부 실시예에 따른 패키지 구조물을 형성하는 중간 단계의 단면도를 도시한다.
도 9a는 일부 실시예에 따른 패키지 구조물의 단면도를 도시한다.
도 9b는 일부 실시예에 따른 상호 연결 구조물의 단면도를 도시한다.
도 10 내지 도 12는 일부 실시예에 따른 패키지를 형성하는 중간 단계의 단면도를 도시한다.
도 13a 및 도 13b는 일부 실시예에 따른 상이한 유형의 캐리어 기판 상에 패키지 구조물을 형성하는 중간 단계를 도시한다.
아래의 개시는 본 개시의 다양한 피처부를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처부 상의 또는 그 위의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 컨택하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부 사이에 형성되어 제1 및 제2 피처부가 직접 컨택하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 구성 요소 또는 피처부와 다른 구성 요소(들) 또는 피처부(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 장치의 다른 방향을 망라한다. 장비는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
본 개시에서, 장치 패키지의 다양한 양태 및 그 형성이 설명된다. 장치 패키지는 예를 들어, 시스템 인 패키지일 수 있다. 일부 실시예에서, 패키지 내의 장치는 금속-코어 솔더 볼을 사용하여 재분배 구조물에 전기적으로 연결될 수 있다. 금속-코어 솔더 볼은 봉지화된 후에, 재분배 구조물을 형성하기 전에 금속 코어를 노출시키도록 평탄화될 수 있다. 금속-코어 솔더 볼을 사용하여 전기적 연결물을 형성함으로써, 장치 패키지의 전기 성능, 수율 및 신뢰성이 향상될 수 있고, 장치 패키지의 전체 제조 비용이 감소될 수 있다. 상호 연결 구조물이 코어 기판 상에 형성된 후에, 재분배 구조물에 부착될 수 있다. 상호 연결 구조물은 장치 패키지에 강성을 제공하고 뒤틀림(warping) 또는 박리(delamination)의 변화를 감소시킬 수 있다.
도 1 및 도 2는 일부 실시예에 따른 금속-코어 솔더 볼(110)을 갖는 전자 장치(100)의 단면도를 도시한다. 도 3 내지 도 8은 일부 실시예에 따른 패키지 구조물(200)(도 8 참조)을 형성하는 중간 단계의 단면도를 도시한다. 도 9a, 도 9b 내지 도 12는 일부 실시예에 따른 패키지(400)(도 12 참조)를 형성하는 중간 단계의 단면도를 도시한다.
도 1은 일부 실시예에 따른 전자 장치(100)를 도시한다. 전자 장치(100)는, 예를 들어 다이(예를 들어, 집적 회로 다이, 전력 집적 회로 다이, 로직 다이 등), 칩, 반도체 장치, 메모리 장치(예를 들어, 메모리 스택, DRAM, 플래시 메모리, 고대역폭 메모리(High-Bandwidth Memory, HBM) 등), 수동 장치(예를 들어, 독립 수동 장치(Independent Passive Device, IPD), 다층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전압 조정기 등), 다른 유형의 전자 장치, 시스템 온 칩(System-On-A-Chip, SoC), 컴포넌트 온 웨이퍼(Component On A Wafer, CoW), 하나 이상의 다이 또는 장치를 포함하는 패키지 등, 또는 이의 조합일 수 있다. 전자 장치(100)는, 트랜지스터, 다이오드 등과 같은 하나 이상의 능동 장치 및/또는 커패시터, 저항기, 인덕터 등과 같은 하나 이상의 수동 장치를 포함할 수 있다. 일부 실시예에서, 전자 장치(100)는 표면 실장 장치(Surface-Mount Device, SMD) 등일 수 있다. 일부 실시예에서, 전자 장치(100)는 약 100 μm 내지 약 1200 μm의 두께를 갖고 약 4 mm2 내지 약 900 mm2의 면적을 갖는다. 도 1에 도시된 전자 장치(100)는 예시적인 것으로 의도되며, 전자 장치의 다른 유형, 조합 또는 구성이 사용될 수 있다.
일부 실시예에서, 전자 장치(100)는 전자 장치(100)와 다른 장치 또는 구성 요소 사이를 전기적으로 연결하는 데 사용되는 도전성 커넥터(106)를 포함한다. 도전성 커넥터(106)는 일부 실시예에서 전자 장치(100)의 상호 연결 구조물 또는 재분배 구조물의 일부일 수 있다. 일부 실시예에서, 도전성 커넥터(106)는 도 1에 별도로 표시되지 않은 언더 범프 금속화물(Under Bump Metallizations, UBM)을 포함한다. 일 실시예에서, 도전성 커넥터(106)의 UBM은 티타늄층, 구리층 및 니켈층과 같은 도전성 재료의 세 개의 층을 포함할 수 있다. 그러나, 당업자는, UBM의 형성에 적절한 크롬/크롬-구리 합금/구리/금 배열, 티타늄 텅스텐/구리/니켈 배열, 또는 티타늄/구리/니켈/금 배열과 같은 재료 및 층의 많은 적절한 배열이 있음을 인식할 것이다. 도전성 커넥터(106)의 UBM에 사용될 수 있는 임의의 적절한 재료 또는 상이한 재료층의 조합은 본 출원의 범위 내에 완전히 포함되도록 의도된다.
일부 실시예에서, 패시베이션층(104)이 도전성 커넥터(106) 위에 형성될 수 있다. 패시베이션층(104)은 도전성 커넥터(106)의 일부를 노출시키도록 패터닝될 수 있다. 일 실시예에서, 패시베이션층(104)은, 산화물(예를 들어, 실리콘 산화물 등), 질화물(예를 들어, 실리콘 질화물 등), 폴리벤족사졸(polybenzoxazole, PBO), 폴리이미드, 폴리이미드 유도체 등 또는 다른 적절한 재료 또는 재료의 조합과 같은 재료일 수 있다. 일부 실시예에서, 패시베이션층(104)은 도전성 커넥터(106)의 일부 위로 연장될 수 있다. UBM(존재하는 경우)은 패시베이션층(104)의 형성 이전 또는 이후에 형성될 수 있다.
도 2를 참조하면, 일부 실시예에 따라, 금속-코어 솔더 볼(110)이 도전성 커넥터(106) 상에 배치된다. 금속-코어 솔더 볼(110)은 솔더층(114)에 코팅될 수 있는 금속 코어(112)를 포함한다. 금속 코어(112)는 구리, 구리 합금 등과 같은 금속 또는 금속 합금일 수 있다. 일부 실시예에서, 금속 코어(112)는 대략 구형 형상일 수 있고, 직경이 약 14 μm 내지 약 600 μm일 수 있지만, 다른 실시예에서 금속 코어(112)는 다른 치수를 가질 수 있다. 다른 실시예에서, 금속 코어(112)는 원통 형태, 불규칙한 형태 또는 다른 형태와 같이 구형과 다른 형태를 가질 수 있다. 솔더층(114)은 금속-코어 솔더 볼(110)의 배치 전에 금속 코어(112)를 부분적으로 또는 완전히 덮을 수 있다. 솔더층(114)은 SnAg, SnCu, SnBi, SnAgCu 등과 같은 솔더 재료일 수 있다. 솔더층(114)은 소정의 두께와 다른 두께를 가질 수 있거나, 솔더층(114)의 상이한 일부가 상이한 두께를 가질 수도 있어도, 솔더층(114)은 일부 실시예에서 약 1 μm 내지 약 200 μm의 두께를 가질 수 있다. 일부 실시예에서, 금속-코어 솔더 볼(110)은 대략 구형 형상일 수 있고, 약 15 μm 내지 약 610 μm의 직경을 가질 수 있지만, 다른 실시예에서는 금속-코어 솔더 볼(110)이 다른 치수를 가질 수도 있다. 다른 실시예에서, 금속-코어 솔더 볼(110)은 원통 형태, 불규칙한 형태 또는 다른 형태와 같이 구형과 다른 형태를 가질 수 있다.
일부 경우에, 금속-코어 솔더 볼(110) 내의 금속 코어(112)의 존재는 전자 장치(100)와 다른 구성 요소(예를 들어, 도 6에 도시된 재분배 구조물(220)) 사이에 개선된 도전성 및 연결 신뢰성을 허용할 수 있다. 일부 경우에, 고속 작동(예를 들어, 약 2 Gbit/초 초과) 중에, 전기 신호는 도전성 구성 요소의 표면 근처에서 전도될 수 있다. 금속 코어(112)는 솔더보다 표면 거칠기가 작을 수 있으므로, 금속-코어 솔더 볼(110)의 사용은 고속 신호에 의해 경험되는 저항을 감소시키고 고속 작동 중의 신호 손실(예를 들어, 삽입 손실) 또한 감소시킬 수 있다. 이는 고속 회로, 예를 들어 직렬/역직렬 변환기(Serializer/Deserializer, SerDes) 회로 또는 고속으로 작동할 수 있는 다른 회로의 성능을 향상시킬 수 있다. 일부 경우에, 금속 코어(112)는 약 0.1 μm 미만의 거칠기(RA)를 가질 수 있다. 일부 경우에, 금속 코어(112)는 솔더보다 열 효과에 대해 더 강건할 수 있으며, 따라서 다른 유형의 연결물보다 더 큰 신뢰성을 가질 수 있다.
일부 실시예에서, 금속-코어 솔더 볼(110)은 스텐실 기술을 사용하여 도전성 커넥터(106) 상에 배치된다. 예를 들어, 도전성 커넥터(106)의 위치에 상응하는 개구부를 갖는 스텐실이 도전성 커넥터(106)와 정렬될 수 있고, 금속-코어 솔더 볼(110)이 상응하는 도전성 커넥터(106)에 컨택하도록 금속-코어 솔더 볼(110)이 스텐실 개구부 내에 배치되거나, 그렇지 않으면 퇴적된다. 일부 실시예에서, 금속-코어 솔더 볼(110)의 배치 전에, 플럭스 재료가 도전성 커넥터에 도포될 수 있다. 금속-코어 솔더 볼(110)의 솔더층(114)의 재료를 리플로우하고, 금속-코어 솔더 볼(110)을 도전성 커넥터(106)에 본딩하도록 리플로우 공정이 수행될 수 있다. 리플로우 공정을 수행한 후에, 각 금속-코어 솔더 볼(110)의 금속 코어(112)가 도전성 커넥터(106)와 물리적으로 컨택하거나, 솔더층(114)의 일부(및/또는 존재하는 경우 플럭스)에 의해 도전성 커넥터(106)로부터 분리될 수 있다. 이러한 솔더층(114)의 일부는, 리플로우 공정을 수행하기 전의 솔더층(114)의 원래 두께보다 얇을 수 있다. 금속-코어 솔더 볼(110)을 배치하기 위한 볼 배치 기술 또는 다른 적절한 기술이 다른 실시예에서 사용될 수 있다. 일부 실시예에서, 전자 장치(100) 상의 금속-코어 솔더 볼(110)의 피치는 약 30 μm 내지 약 1000 μm일 수 있다.
도 3 내지 도 8은 일부 실시예에 따라 금속-코어 솔더 볼(110)을 사용하여 패키지(200)(도 8 참조)를 형성하는 중간 단계의 단면도를 도시한다. 이제 도 3을 참조하면, 일부 실시예에 따라, 전자 장치(100) 및/또는 반도체 장치(210)(후술함)와 같은 하나 이상의 장치가 그 상에 배치된 캐리어 기판(202)이 도시된다. 도 3은 단일 반도체 장치(210) 및 두 개의 전자 장치(100)를 도시하지만, 다른 실시예에서는 다른 개수의 반도체 장치(210) 및/또는 다른 개수의 전자 장치(100)가 캐리어 기판(202) 상에 배치될 수 있다. 전자 장치(100)는 유사한 유형의 전자 장치이거나 상이한 유형의 전자 장치일 수 있다. 전자 장치(100) 및 반도체 장치(210)는 임의의 적절한 배열 또는 구성으로 배치될 수 있다.
캐리어 기판(202)은, 예를 들어 실리콘 기판(예를 들어, 실리콘 웨이퍼)과 같은 실리콘계 재료, 유리 재료, 실리콘 산화물, 또는 알루미늄 산화물과 같은 다른 재료 등 또는 이의 조합을 포함할 수 있다. 일부 실시예에서, 캐리어 기판(202)은, 예를 들어 유리 재료, 플라스틱 재료 또는 유기 재료와 같은 적절한 유전체 재료로 형성되는 지지 기판일 수 있는 패널 구조물일 수 있다. 패널 구조물은 예를 들어 직사각형 패널일 수 있다. 캐리어 기판(202)은 전자 장치(100) 또는 반도체 장치(210)와 같은 장치의 부착을 수용하기 위해 평면일 수 있다.
예시적인 예로서, 도 13a 및 도 13b는 일부 실시예에 따라 상이한 유형의 캐리어 기판(202)을 사용하여 형성되는 패키지 구조물(200)(도 9a 참조)을 도시한다. 도 13a는 캐리어 기판(202)이 실리콘 웨이퍼인 실시예를 도시하고, 도 13b는 캐리어 기판(202)이 패널 구조물인 실시예를 도시한다. 도 13a 및 도 13b는 캐리어 기판(202) 상에 형성된 다중 패키지 구조물(200)을 도시한다. 이러한 방식으로, 상이한 유형의 캐리어 기판(202)이 다중 패키지 구조물(200)을 형성하는 데 사용될 수 있다. 상이한 유형의 캐리어 기판(202)은 또한 다중 패키지(400)(도 12 참조)를 형성하는 데 사용될 수 있다. 캐리어 기판(202) 상에 형성되는 패키지 구조물(200) 또는 패키지(400)는, 이후에 개별 패키지 구조물(200) 또는 개별 패키지(400)를 형성하도록 단일화(singulation)될 수 있다.
도 3으로 돌아가면, 일부 실시예에서, 캐리어 기판(202)의 후속 디본딩을 용이하게 하기 위해 캐리어 기판(202)의 최상면에 이형층(204)이 형성될 수 있다. 일부 실시예에서, 이형층(204)은, 후속 단계에서 형성될 상부 구조물로부터 캐리어 기판(202)과 함께 제거될 수 있는, 폴리머 기반 재료로 형성될 수 있다. 일부 실시예에서, 이형층(204)은, 광 열 전환(Light-To-Heat-Conversion, LTHC) 이형 코팅과 같이, 가열될 때 그 접착성을 상실하는 에폭시 계열 열 박리 재료이다. 다른 실시예에서, 이형층(204)은 자외선(Ultra-Violet, UV) 접착제일 수 있으며, 이는 자외선에 노출될 때 접착성을 상실한다. 이형층(204)은 액체로서 분배되어 경화될 수 있고, 캐리어 기판(202) 상에 적층된 라미네이트 필름 등일 수 있다. 이형층(204)의 최상면은 평평할 수 있고, 높은 공면성(co-planarity)을 가질 수 있다. 일부 실시예에서, 다이 부착 필름(Die Attach Film, DAF)(미도시)이 이형층(204) 대신에 또는 추가로 사용될 수 있다.
반도체 장치(210)는, 메모리 다이(예를 들어, DRAM 다이, 스택 메모리 다이, 고대역폭 메모리(High-Bandwidth Memory, HBM) 다이 등), 로직 다이, 중앙 처리부(Central Processing Unit, CPU) 다이, 시스템 온 칩(System-On-A-Chip, SoC), 컴포넌트 온 웨이퍼(Component On A Wafer, CoW), 통합 팬 아웃(Integrated Fan-Out, InFO) 구조물, 패키지 등, 또는 이의 조합과 같이, 의도된 목적을 위해 설계된 장치를 포함하는 하나 이상의 장치를 포함할 수 있다. 일 실시예에서, 반도체 장치(210)는, 특정 기능에 요구되는 트랜지스터, 커패시터, 인덕터, 저항기, 금속화물층, 외부 커넥터 등과 같은 집적 회로 장치를 그 안에 포함한다. 일부 실시예에서, 반도체 장치(210)는 하나를 초과하는 동일한 유형의 장치를 포함하거나 상이한 장치를 포함할 수 있다. 일부 실시예에서, 반도체 장치(210)는 도 1에서 전술한 바와 같이 전자 장치(100)와 유사할 수 있다.
일 실시예에서, 반도체 장치(210)는 컨택부(212)를 포함한다. 일부 실시예에서, 컨택부(212)은 구리 필라(pillar) 또는 구리 포스트와 같은 도전성 필라일 수 있다. 다른 실시예에서, 컨택부(212)는, 반도체 장치(210)에 전기적 연결물을 제공하는 데 사용될 수 있는 솔더 범프, 구리 범프, 또는 다른 적절한 컨택 구조물일 수 있다. 이러한 모든 컨택부는 실시예의 범위에 포함되도록 완전히 의도된다. 다른 실시예에서, 컨택부(212)는 전술한 금속-코어 솔더 볼(110)과 유사한 금속-코어 솔더 볼을 사용하여 형성될 수 있다. 일부 실시예에서, 반도체 장치 상의 컨택부(212)의 피치는 약 30 μm 내지 약 300 μm일 수 있다.
도 4를 참조하면, 일부 실시예에 따라, 전자 장치(100) 및 반도체 장치(210)가 봉지재(214)를 사용하여 봉지화된다. 봉지화는 몰딩 장치 내에서 수행될 수 있거나, 봉지재(214)가 다른 기술을 사용하여 퇴적될 수 있다. 봉지재(214)는, 예를 들어 수지, 폴리이미드, PPS, PEEK, PES, 다른 재료 등 또는 이의 조합과 같은 몰딩 화합물일 수 있다. 봉지재(214)는 도 4에 도시된 바와 같이 금속-코어 솔더 볼(110) 및 컨택부(212)를 둘러싸고 및/또는 덮을 수 있다.
도 5a 및 도 5b에서, 일부 실시예에 따라, 금속-코어 솔더 볼(110) 및 컨택부(212)를 노출시키기 위해 봉지재(214)에 평탄화 공정이 수행된다. 평탄화 공정은 예를 들어 기계적 그라인딩 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 등을 사용하여 수행될 수 있다. 평탄화 공정은 봉지재(214)의 과잉 부분을 제거하고 금속-코어 솔더 볼(110) 및 컨택부(212)를 노출시킨다. 일부 경우에, 금속-코어 솔더 볼(110) 및/또는 컨택부(212)의 상부가 평탄화 공정에 의해 제거될 수 있다. 예를 들어, 도 5b를 참조하면, 일부 실시예에 따라, 평탄화 공정이 수행된 후의 전자 장치(100)의 확대도가 도시되어 있다. 도 5b에 도시된 바와 같이, 평탄화 공정은 금속-코어 솔더 볼(110)의 금속 코어(112) 위의 솔더층(114)의 일부를 제거하고, 또한 금속-코어 솔더 볼(110)의 금속 코어(112)의 상부를 제거하였다. 평탄화 공정 후에, 금속-코어 솔더 볼(110)은 대략 수평인 노출된 표면을 가질 수 있다. 전자 장치(100)의 금속-코어 솔더 볼(110)의 일부 또는 전부는 수평인 표면을 가질 수 있고, 금속-코어 솔더 볼(110)의 일부 또는 전부는 봉지재(214)의 표면 및/또는 컨택부(212)(도 5a에 도시됨)의 노출된 표면과 동일 높이의 표면을 가질 수 있다. 일부 경우에, 평탄화 공정 후에, 금속 코어(112)의 노출된 표면은 약 10 μm 내지 약 300 μm의 폭(W1)을 가질 수 있다. 일부 경우에, 금속 코어(112)의 노출된 표면은 대략 원 형상일 수 있고, 폭(W1)은 직경에 상응한다. 금속-코어 솔더 볼(110)의 금속 코어(112)는, 도 6에 도시되는 재분배 구조물(220)과 같이, 후속하여 전자 장치(100)에 형성될 전기적 연결물을 위해, 도 5b에 도시된 바와 같이 비교적 균일한 평면의 도전성 표면을 형성하도록, 봉지화 및 평탄화 공정이 사용될 수 있도록 한다. 이러한 방식으로 금속-코어 솔더 볼(110)을 사용하여 도전성 표면을 형성하는 것은 전자 장치(100)에 대한 전기적 연결물의 신뢰성을 향상시키고, 저항을 감소시키고, 수율을 향상시킬 수 있다.
도 6을 참조하면, 일부 실시예에 따라 전자 장치(100), 반도체 장치(210) 및 봉지재(214) 위에 재분배 구조물(220)이 형성된다. 재분배 구조물(220)은 전자 장치(100)의 금속-코어 솔더 볼(110)과 반도체 장치(210)의 컨택부(212)에 전기적 연결물을 만든다. 도시된 재분배 구조물(220)은 절연층(222A-F)(명확하게는, 모든 절연층(222A-F)이 표시된 것은 아님)을 포함하고, 재분배층(224A-G)(명확하게는, 모든 재분배층(224A-G)이 표시된 것은 아님)을 포함한다. 다른 실시예에서는, 도 6에 도시된 것과 다른 개수의 절연층 또는 재분배층이 재분배 구조물(220)에 형성될 수 있다. 예를 들어, 일부 실시예에서, 재분배 구조물(220)은 약 1개 내지 약 15개의 절연층 또는 재분배층, 또는 다른 개수의 절연층 또는 재분배층을 포함할 수 있다. 일부 실시예에서, 재분배 구조물(220)은 예를 들어 팬 아웃 구조물일 수 있다.
여전히 도 6을 참조하면, 전자 장치(100), 반도체 장치(210) 및 봉지재(214) 위에 제1 절연층(222A)이 형성된다. 절연층(222A)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물), 폴리머 재료, 폴리이미드 재료, 저-k 유전체 재료, 몰딩 재료, 다른 유전체 재료 등, 또는 이의 조합과 같은 하나 이상의 적절한 유전체 재료로 제조될 수 있다. 절연층(222A)은 스핀 코팅, 라미네이션, CVD 등 또는 이의 조합과 같은 공정에 의해 형성될 수 있다. 절연층(222A)은 약 1 μm 내지 약 50 μm, 예를 들어 약 5 μm의 두께를 가질 수 있지만, 임의의 적절한 두께가 사용될 수 있다. 절연층(222A)으로의 개구부는 적절한 포토 리소그래피 마스크 및 에칭 공정을 사용하여 형성될 수 있다. 예를 들어, 포토 레지스트가 절연층(222A) 위에 형성되어 패터닝될 수 있고, 하나 이상의 에칭 공정(예를 들어, 습식 에칭 공정 또는 건식 에칭 공정)이 절연층(108A)의 일부를 제거하기 위해 사용된다. 일부 실시예에서, 절연층(222A)은 PBO, 폴리이미드, BCB 등과 같은 감광성 폴리머로 형성되며, 여기서 개구부가 포토 리소그래피 마스크 및 에칭 공정을 사용하여 직접 패터닝될 수 있다. 절연층(222A)의 개구부는 전자 장치(100)의 금속-코어 솔더 볼(110) 및 반도체 장치(210)의 컨택부(212)를 노출시킬 수 있다.
이어서, 절연층(222A) 위에 제1 재분배층(224A)이 형성된다. 재분배층(224A)은 절연층(222A)의 주 표면 상에 위치하며 이를 따라 연장되는 라인부(도전성 라인이라고도 함)를 포함하는 패터닝된 도전층(예를 들어, 금속화물 패턴)일 수 있다. 재분배층(224A)은 절연층(222A)을 통해 연장되어 전자 장치(100)와 반도체 장치(210)를 물리적으로 그리고 전기적으로 결합하는 비아부(도전성 비아라고도 함)를 더 포함한다. 일 실시예에서, 재분배층(224A)은 처음에 시드층(미도시)을 형성함으로써 형성된다. 일부 실시예에서, 시드층은 금속층이며, 이는 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은, PVD, CVD, 스퍼터링 등과 같은 적절한 형성 공정을 사용하여 형성될 수 있다. 시드층은, 절연층(222A) 위에, 전자 장치(100)의 금속-코어 솔더 볼(110) 위에, 그리고 절연층(222A)의 개구부에 의해 노출된 반도체 장치(210)의 컨택부(212) 위에 형성된다. 그 후에, 포토 레지스트(미도시)가 시드층을 덮도록 형성되고, 재분배층(224A)이 후속하여 형성될 곳에 위치한 시드층의 일부를 노출시키도록 패터닝될 수 있다. 포토 레지스트가 형성되고 패터닝되면, 도전성 재료가 시드층 상에 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 다른 금속 등 또는 이의 조합과 같은 재료일 수 있다. 도전성 재료는 전기 도금, 무전해 도금 등과 같은 퇴적 공정을 통해 형성될 수 있다. 그러나, 논의된 재료 및 방법은 도전성 재료를 형성하기에 적절하지만, 이는 단지 예일 뿐이다. 임의의 다른 적절한 재료 또는 CVD 또는 PVD와 같은 임의의 다른 적절한 형성 공정이 대안적으로 재분배층(224A)을 형성하는 데 사용될 수 있다. 도전성 재료가 형성되면, 애싱 공정 또는 예를 들어 산소 플라즈마를 사용하는 화학적 스트리핑 공정과 같은 적절한 제거 공정을 통해 포토 레지스트가 제거될 수 있다. 또한, 포토 레지스트를 제거한 후에, 포토 레지스트로 덮인 시드층의 일부는, 예를 들어 적절한 습식 에칭 공정 또는 건식 에칭 공정을 통해 제거될 수 있으며, 이 때 도전성 마스크를 에칭 마스크로서 사용할 수 있다. 시드층 및 도전성 재료의 나머지 부분은 재분배층(224A)을 형성한다. 절연층(222A) 위로 연장되는 재분배층(224A)의 일부는 일부 실시예에서 약 1 μm 내지 약 25 μm의 두께를 가질 수 있지만, 임의의 적절한 두께가 사용될 수도 있다. 이러한 방식으로, 재분배층(224A)은 전자 장치(100) 및 반도체 장치(210)에 전기적 연결물을 형성할 수 있다. 일부 경우에, 제1 재분배층(224A)이 구리 또는 구리 합금으로 제조되는 경우, 금속-코어 솔더 볼(110)에 구리 또는 구리 합금으로 형성된 금속 코어(112)를 사용하면, 전자 장치(100)와 재분배 구조물(220) 사이의 전기적 연결물의 성능 및 신뢰성을 향상시킬 수 있다. 예를 들어, 금속-코어 솔더 볼(110)과 제1 재분배층(224A) 사이에 형성된 구리-구리 결합은, 예를 들어 구리와 솔더 재료 사이의 결합보다 더 도전성이 높고 열적 문제에 덜 민감할 수 있다.
재분배 구조물(220) 내에서 전기적 연결물과 함께 추가적인 라우팅을 제공하기 위해, 재분배층(224A) 및 절연층(222A) 위에 추가적인 절연층(222B-F) 및 재분배층(224B-G)이 형성될 수 있다. 절연층(222B-G) 및 재분배층(224B-G)은 교번하는 층으로 형성될 수 있고, 절연층(222A) 또는 재분배층(224A)에 사용된 것과 유사한 공정 및 재료를 사용하여 형성될 수 있다. 예를 들어, 절연층(예를 들어, 절연층(222B))을 재분배층(예를 들어, 재분배층(224A)) 위에 형성한 다음, 하부 재분배층의 일부를 노출시키기 위해 적절한 포토 리소그래피 마스크 및 에칭 공정을 사용하여 절연층을 통해 개구부가 만들어질 수 있다. 시드층이 절연층 위에 형성되고, 도전성 재료가 시드층의 일부 상에 형성되어, 상부 재분배층(예를 들어, 재분배층(224B))을 형성할 수 있다. 이러한 단계는, 적절한 개수와 구성의 절연층 및 재분배층을 가지는 재분배 구조물(220)을 형성하도록 반복될 수 있다. 대안적으로, 절연층(222B-F) 또는 재분배층(224B-G)은 절연층(222A) 또는 재분배층(224A)과 다르게 형성될 수 있다. 다른 실시예에서, 재분배 구조물(220)은 본 명세서에서 설명한 것과 다른 공정으로 형성될 수 있다.
도 7을 참조하면, 외부 커넥터(226)가 재분배 구조물(220) 상에 형성된다. 일부 실시예에서, 언더 범프 금속화 구조물(Under-Bump Metallization Structures, UBM, 미도시)이 처음에 재분배 구조물(220)(예를 들어, 도 6의 재분배층(224G))의 최상부 재분배층의 일부 상에 형성된다. UBM은, 예를 들어 티타늄층, 구리층 및 니켈층과 같이, 도전성 재료의 세 개의 층을 포함할 수 있다. 그러나, UBM의 형성에 적절한, 크롬/크롬-구리 합금/구리/금 배열, 티타늄/티타늄 텅스텐/구리 배열, 또는 구리/니켈/금 배열과 같은 재료 및 층의 다른 적절한 배열도 사용될 수 있다. UBM에 사용될 수 있는 임의의 적절한 재료 또는 재료층이 본 출원의 범위 내에 완전히 포함되도록 의도된다. UBM은, 재분배 구조물(220) 위에 UBM의 각 층을 형성하여 생성될 수 있다. 각 층의 형성은 전기 도금 또는 무전해 도금과 같은 도금 공정을 사용하여 수행될 수 있지만, 원하는 재료에 따라 대안적으로 스퍼터링, 증착, 또는 PECVD 공정도 사용될 수 있다. 원하는 층이 형성되면, 원치 않는 재료를 제거하고, 원형, 팔각형, 정사각형 또는 직사각형과 같이 원하는 형태로 UBM을 남기도록, 적절한 포토 리소그래피 마스킹 및 에칭 공정을 통해 층의 일부가 제거될 수 있고, 그러나, 임의의 원하는 형상이 대안적으로 형성될 수도 있다. 일부 실시예에서, UBM은 재분배 구조물(220)의 형성의 일부로서 최상부 재분배층 위에 형성되며, 이는 최상부 재분배층을 형성하는 데 사용된 동일한 포토 리소그래피 단계를 사용하는 것을 포함할 수 있다. 예를 들어, UBM의 층이 최상부 재분배층 위에 퇴적될 수 있고, 이어서 최상부 재분배층 및 UBM의 과잉 재료가 동일한 공정에서 제거될 수 있다. 일부 실시예에서, UBM은 재분배 구조물(220)의 최상부 재분배층의 일부일 수 있고, 예를 들어 재분배 구조물(220)의 최상부 절연층(예를 들어, 도 6의 절연층(222F))을 통해 연장될 수 있다.
이어서, 도 7에서, 외부 커넥터(226)가 재분배 구조물(220)의 최상부 재분배층(예를 들어, 재분배층(224G) 또는 존재하는 경우 UBM) 상에 형성된다. 외부 커넥터(226)는, 볼 그리드 어레이(Ball Grid Array, BGA) 커넥터, 솔더 볼, 금속 필라(pillar), 제어 컬랩스 칩 연결(Controlled Collapse Chip Connection, C4) 범프, 마이크로 범프, 니켈 무전해-팔라듐 무전해-금 침지 (Electroless Nickel-Electroless Palladium-Immersion Gold Technique, ENEPIG) 기술 형성 범프 등일 수 있다. 외부 커넥터(226)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예에서, 외부 커넥터(226)는, 처음에 증착, 전기 도금, 프린팅, 솔더 트랜스퍼, 볼 배치 등을 통해 솔더층을 형성함으로써 형성된다. 솔더층이 구조물 상에 형성되면, 재료를 원하는 범프 형태로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전성 커넥터(150)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예를 들어, 구리 필라)를 포함한다. 금속 필라에는 솔더가 없을 수 있고, 금속 필라는 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층이 금속 필라의 최상부에 형성된다. 금속 캡층은, 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다. 일부 실시예에서, 외부 커넥터(226)의 피치는 약 150 μm 내지 약 1250 μm일 수 있다.
여전히 도 7을 참조하면, 재분배 구조물(220)과 전기적 연결을 형성하기 위해, 재분배 구조물(220)의 최상부 재분배층(또는 존재하는 경우 UBM)에 하나 이상의 통합 장치(228)가 부착된다. 통합 장치(228)는, 예를 들어 커패시터, 저항기, 인덕터 등과 같은 하나 이상의 수동 장치를 포함하는 반도체 장치 또는 다른 장치일 수 있다. 통합 장치(228)는 예를 들어 집적 패시브 장치(Integrated Passive Devices, IPD)일 수 있다. 재분배 구조물(220)에 부착된 통합 장치(228)는 유사한 장치나 상이한 유형의 장치일 수 있다. 도 7은 두 개의 통합 장치(228)의 배치를 도시하지만, 다른 실시예에서 더 많거나 적은 통합 장치(228)가 부착될 수 있다. 다른 실시예에서, 통합 장치(228)는 외부 커넥터(226)를 형성하기 전에 부착될 수 있다. 통합 장치(215)는, 예를 들어 솔더 볼(미도시)과 같은 통합 장치(228)의 커넥터(예를 들어, 도전성 범프 또는 패드)를 플럭스에 순차적으로 디핑(dipping)하는 단계 후에, 통합 장치(228)의 커넥터를 재분배 구조물(220)의 상응하는 영역과 물리적으로 정렬시키기 위해 픽 앤 플레이스 툴을 사용하는 단계에 의해 부착될 수 있다. 일부 경우에, 통합 장치(228)의 커넥터를 부착하기 위해 리플로우 공정이 수행될 수 있다. 일부 경우에, 리플로우 공정은 통합 장치(228) 및 외부 커넥터(226) 모두에 수행될 수 있다.
일부 실시예에서, 언더필(230)이 각각의 통합 장치(228)와 재분배 구조물(220) 사이에 형성되어, 통합 장치(228)의 커넥터를 둘러싼다. 언더필(230)은 응력을 감소시키고 리플로우 공정으로 인한 손상으로부터 조인트를 보호할 수 있다. 언더필(230)은 통합 장치(228)가 부착된 후에 모세관 흐름 공정에 의해 형성될 수 있거나, 통합 장치(228)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 통합 장치(228)를 부착하기 위해 플럭스가 사용되는 일부 실시예에서, 플럭스가 언더필로서 작용할 수 있다.
도 8을 참조하면, 일부 실시예에 따라, 캐리어 기판(202)을 전자 장치(100), 반도체 장치(210) 및 봉지재(214)로부터 분리(또는 "디본딩")하도록 캐리어 기판(202)이 디본딩된다. 이러한 방식으로, 전자 장치(100)를 본딩하기 위해 금속-코어 솔더 볼(110)을 사용하여 패키지 구조물(200)이 형성될 수 있으며, 이는 장치 성능 및 수율을 향상시킬 수 있다. 일부 실시예에서, 이형층(204)이 광의 열로 인해 분해되어 캐리어 기판(202)이 제거될 수 있도록, 디본딩 단계는 이형층(204)에 레이저 광 또는 UV 광과 같은 광을 투사하는 단계를 포함한다. 일부 실시예에서, 다수의 패키지 구조물(200)이 캐리어 기판(202) 상에 형성되고 개별 패키지 구조물(200)을 형성하도록 단일화된다. 일부 실시예에서, (선택적으로) 덮개(232)가, 예를 들어 열적 접착제를 사용하여 패키지 구조물(200)에 부착될 수 있다. 덮개(232)는 열 방출을 용이하게 하고 패키지 구조물(200)을 보호하기 위해 사용될 수 있고, 금속, 반도체 재료, 유전체 재료 또는 이의 조합과 같은 적절한 재료로 형성될 수 있다.
도 9A, 도 9B 내지 도 12는 일부 실시예에 따른 패키지(400)(도 12 참조)를 형성하는 중간 단계의 단면도를 도시한다. 패키지(400)는 도 9a에 도시된 패키지 구조물(200)을 포함하며, 이는 도 7과 관련하여 설명된, (예를 들어, 캐리어 기판(202)을 디본딩하기 전의) 패키지 구조물(200)과 유사할 수 있다. 예를 들어, 도 9a에 도시된 패키지 구조물(200)은 금속-코어 솔더 볼(110)을 사용하여 연결되는 전자 장치(100)를 포함한다. 도 9a에 도시된 패키지 구조물(200)은 상호 연결 구조물(300)(도 9b 참조)에 부착되어 패키지(400)를 형성한다. 상호 연결 구조물(300)은 패키지 구조물(200)에 추가적인 라우팅 및 안정성을 제공한다. 예를 들어, 상호 연결 구조물(300)은 패키지 구조물(200), 특히 큰 면적(예를 들어, 약 90 mm2 초과)을 갖는 패키지 구조물(200)의 뒤틀림(warping)을 감소시킬 수 있다. 일부 실시예에서, 상호 연결 구조물(300)은, 라우팅층(예를 들어, 도 9b에서 라우팅층(308A-B 또는 309A-B)과 함께 형성되는 전력 평면 또는 접지 평면을 포함할 수 있고, 패키지 구조물(200)에 제공되는 전력에 추가적인 안정성을 제공할 수 있으며, 향상된 전원/접지 동기화를 제공할 수 있다. 이러한 방식으로, 상호 연결 구조물(300)은 패키지(400) 내의 패키지 구조물(200)에 물리적 및 작동상의 이점을 모두 제공할 수 있다.
도 9b를 참조하면, 일부 실시예에 따른 상호 연결 구조물(300)이 도시된다. 일부 실시예에서, 상호 연결 구조물(300)은 예를 들어 인터포저 또는 "반제품(semi-finished) 기판"일 수 있고, 상호 연결 구조물(300)에는 능동 장치가 없을 수 있다. 일부 실시예에서, 상호 연결 구조물은 코어 기판(302) 위에 형성되는 라우팅층을 포함할 수 있다. 코어 기판(302)은, 아지노모토 빌드 업 필름(Ajinomoto Build-Up Film, ABF), 사전 함침된(pre-impregnated) 복합 섬유(프리프레그) 재료, 에폭시, 몰딩 화합물, 에폭시 몰딩 화합물, 유리 섬유 강화 수지 재료, 인쇄 회로 기판(Printed Circuit Board, PCB) 재료, 실리카 충전재, 폴리머 재료, 폴리이미드 재료, 종이, 유리 섬유, 부직포 유리 직물, 유리, 세라믹, 기타 라미네이트 등, 또는 이의 조합을 포함할 수 있다. 일부 실시예에서, 코어 기판은 양면 구리 피복 라미네이트(Copper-Clad Laminate, CCL) 기판 등일 수 있다. 코어 기판(302)은 약 30 μm 내지 약 2000 μm, 예를 들어 약 500 μm 또는 약 1200 μm의 두께를 가질 수 있다.
상호 연결물 구조물(300)은, 코어 기판(302)의 각각의 대향면 상에 형성되는 하나 이상의 라우팅 구조물(312/313), 및 코어 기판(302)을 통해 연장되는 관통 비아(310)를 가질 수 있다. 라우팅 구조물(312/313) 및 관통 비아(310)는 추가적인 전기 라우팅 및 상호 연결물을 제공한다. 라우팅 구조물(312/313)은 하나 이상의 라우팅층(308A-B/309A-B) 및 하나 이상의 유전층(318/319)을 포함할 수 있다. 일부 실시예에서, 라우팅층(308A-B/309A-B) 및/또는 관통 비아(310)는 구리, 니켈, 알루미늄, 기타 도전성 재료 등 또는 이의 조합의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 유전층(318/319)은 빌드 업 재료, ABF, 프리프레그 재료, 라미네이트 재료, 코어 기판(302)에 대해 전술한 것과 유사한 그 밖의 재료, 또는 이의 조합과 같은 재료를 포함할 수 있다. 도 9b에 도시된 상호 연결 구조물(300)은 총 네 개의 라우팅층을 갖는 두 개의 라우팅 구조물을 도시하지만, 다른 실시예에서 코어 기판(302)의 어느 한 면 위에 더 많거나 적은 라우팅층이 형성될 수 있다.
일부 실시예에서, 관통 비아(310)를 위한 코어 기판(302)의 개구부는 충전재(311)로 채워질 수 있다. 충전재(311)는 관통 비아(310)의 도전성 재료에 대해 구조적 지지 및 보호를 제공할 수 있다. 일부 실시예에서, 충전재(311)는, 몰딩 재료, 에폭시, 에폭시 몰딩 화합물, 수지, 아크릴레이트 우레탄, 고무 개질 아크릴레이트 에폭시 수지, 또는 다기능 모노머 등과 같은 모노머 또는 올리고머를 포함하는 재료, 또는 이의 조합일 수 있다. 일부 실시예에서, 충전재(311)는 안료 또는 염료(예를 들어, 컬러물), 또는 리올로지를 개질하거나, 접착성을 개선하거나, 충전재(311)의 다른 특성에 영향을 미치는 다른 충전재 및 첨가제를 포함할 수 있다. 일부 실시예에서, 관통 비아(310)의 도전성 재료는 관통 비아(310)를 완전히 채우고, 충전재(311)를 생략할 수 있다.
일부 실시예에서, 상호 연결 구조물(300)은 상호 연결 구조물(300)의 하나 이상의 면 위에 형성되는 패시베이션층(307)을 포함할 수 있다. 패시베이션층(307)은, 질화물, 산화물, 폴리이미드, 저온 폴리이미드, 솔더 레지스트, 이의 조합 등일 수 있다. 패시베이션층(307)이 형성되면, 라우팅 구조물(312/313)의 라우팅층(308A-B/309A-B)의 일부를 노출시키기 위해, (예를 들어, 적절한 포토 리소그래피 및 에칭 공정을 사용하여) 패시베이션층(307)이 패터닝될 수 있다.
도 10은 일부 실시예에 따라 상호 연결 구조물(300)을 패키지 구조물(200)과 전기적으로 연결되도록 배치하는 것을 도시한다. 도 10은 단일 패키지 구조물(200)에 본딩된 단일 상호 연결 구조물(300)을 도시하지만, 일부 실시예에서, 다중 상호 연결 구조물(300)이 캐리어 기판(202) 상에 형성된 다중 패키지 구조물에 본딩될 수 있고, 이어서 다수의 개별 패키지(400)를 형성하기 위해 단일화될 수 있다. 일 실시예에서, 상호 연결 구조물(300)은 패키지 구조물(200) 상의 외부 커넥터(226)와 물리적으로 컨택하도록 예를 들어 픽 앤 플레이스 공정을 사용하여 배치된다. 상호 연결 구조물(300)은, 라우팅 구조물(예를 들어, 라우팅 구조물(313))의 최상부 라우팅층의 노출된 영역이 패키지 구조물(200)의 상응하는 외부 커넥터(226)와 정렬되도록 배치될 수 있다. 물리적 컨택이 되면, 패키지 구조물(200)의 외부 커넥터(226)를 상호 연결 구조물(300)에 본딩하도록 리플로우 공정이 수행될 수 있다. 일부 실시예에서, 패키지 구조물(200) 상에 형성된 외부 커넥터(226) 대신에 또는 이에 추가하여 외부 커넥터가 상호 연결 구조물(300) 상에 형성된다. 일부 실시예에서, 외부 커넥터(226)는 패키지 구조물(200) 상에 형성되지 않으며, 상호 연결 구조물(300)은 열 압착 본딩 기술과 같은 직접 본딩 기술을 사용하여 패키지 구조물(200)에 본딩된다.
도 11에서, 언더필(320)이 상호 연결물 구조물(300)의 측벽을 따라 그리고 상호 연결물 구조물(300)과 패키지 구조물(200) 사이의 갭에 퇴적된다. 언더필(320)은 몰딩 화합물, 에폭시, 언더필, 몰딩 언더필(Molding Underfill, MUF), 수지 등과 같은 재료일 수 있다. 언더필(320)은 외부 커넥터(226)를 보호하고 패키지 구조물(200)에 대한 구조적 지지를 제공할 수 있다. 일부 실시예에서, 언더필(320)은 퇴적 후에 경화될 수 있다. 일부 실시예에서, 언더필(320)은 퇴적 후에 박형화될 수 있다. 박형화 단계는, 예를 들어 기계적 그라인딩 또는 CMP 공정을 사용하여 수행될 수 있다. 일부 실시예에서, 언더필(320)은 라우팅 구조물(312) 위에 퇴적될 수 있고, 박형화 단계는 라우팅 구조물(312)의 최상부 라우팅층을 노출시킬 수 있다.
도 12에서, 외부 커넥터(322)가, 상호 연결물 구조물(300) 위에 형성되고 이에 전기적으로 연결되어, 패키지(400)를 형성한다. 외부 커넥터(322)는 라우팅 구조물(312)의 최상부 라우팅층의 노출된 일부 상에 형성될 수 있다. 일부 실시예에서, UBM이 라우팅 구조물(312) 상에 형성되고, 외부 커넥터(322)가 UBM 위에 형성된다. 일부 실시예에서, 보호층(미도시)이 라우팅 구조물(312) 위에 먼저 형성된다. 보호층이 존재한다면 UBM 위에 형성될 수 있다. 보호층은 폴리 벤조옥사졸(Polybenzoxazole, PBO), 폴리머 재료, 폴리이미드 재료, 폴리이미드 유도체, 산화물, 질화물 등 또는 이의 조합과 같은 하나 이상의 적절한 유전체 재료로 형성될 수 있다. 라우팅 구조물(312)(존재하는 경우 UBM을 포함할 수 있다)의 일부를 노출시키기 위해 개구부가 보호층에 형성될 수 있다. 외부 커넥터(322)가 라우팅 구조물(312)의 노출된 일부 위에 형성되고, 라우팅 구조물(312)에 전기적으로 연결된다. 외부 커넥터(322)는, 예를 들어 컨택 범프 또는 솔더 볼일 수 있지만, 임의의 적절한 유형의 커넥터가 사용될 수도 있다. 외부 커넥터(322)가 컨택 범프인 실시예에서, 외부 커넥터(322)는 주석, 또는 은, 무연 주석 또는 구리와 같은 다른 적절한 재료를 포함할 수 있다. 외부 커넥터(322)가 주석 솔더 범프인 실시예에서, 외부 커넥터(322)는, 증착, 전기 도금, 프린팅, 솔더 트랜스퍼, 볼 배치 등과 같은 기술을 사용하여 주석층을 처음에 형성함으로써 형성될 수 있다. 주석층이 구조물 상에 형성되면, 외부 커넥터(322)에 대해 원하는 범프 형태로 재료를 성형하기 위해 리플로우가 수행될 수 있다. 일부 실시예에서, 외부 커넥터(406)는 약 150 μm 내지 약 1250 μm의 피치를 가질 수 있다. 일부 실시예에서, 외부 커넥터(406)는 도 7과 관련하여 전술한 외부 커넥터(226)와 유사할 수 있다. 외부 커넥터(226)의 형성 후에, 캐리어 기판(202)의 디본딩이 도 8에서 설명한 디본딩과 유사한 방식으로 수행될 수 있다.
다른 특징부 및 공정도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 장치의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 이용 등을 허용하는 재분배층에 또는 기판 상에 형성되는 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해, 공지된 양호한 다이의 중간 검증을 통합하는 테스트 방법과 함께 이용될 수 있다.
본 명세서에 설명된 실시예를 사용함으로써, 장치 패키지의 성능이 개선될 수 있고, 장치 패키지의 비용이 감소될 수 있으며, 장치 패키지의 신뢰성이 향상될 수 있다. 본 명세서에 설명된 실시예의 상이한 피처부는 이러한 이점 및 다른 이점을 달성하기 위해 결합될 수 있다. 일부 경우에, 전술한 바와 같은 금속-코어 솔더 볼을 사용하면, 전기적 연결물의 도전성 및 신뢰성을 향상시킬 수 있고 고속 작동 동안 신호 손실을 줄일 수 있다. 일부 경우에, 본 명세서에 설명된 기술은 다른 일반적인 제조 공정과 함께 공정 흐름에서 수행될 수 있고, 따라서 기존 공정에서 추가 비용이 거의 또는 전혀 추가되지 않을 수 있다. 또한, 설명한 바와 같이 금속-코어 솔더 볼을 사용하면, 특히 더 큰 면적을 갖는 장치 패키지에 있어서 개선된 수율을 초래할 수 있다. 일부 경우에, 본 명세서에서 설명한 바와 같은 금속-코어 솔더 볼의 사용은 플립 칩 기술과 같은 다른 기술보다 저렴할 수 있다. 본 명세서에서 설명한 기술 및 실시예는 칩 온 웨이퍼(Chip On A Wafer, CoW) 구조물, 시스템 온 칩(System-On-A-Chip, SoC) 구조물, 통합 팬 아웃 패키지 온 패키지(Integrated Fan-Out Package-on-Package, InFO-PoP) 구조물 등과 같은 패키지의 다른 유형 또는 구성에 적용될 수 있다. 본 명세서에서 설명한 기술은 또한, 재분배 구조물 또는 다른 연결 구조물을 형성하기 전에 구성 요소(예를 들어, 장치 또는 칩)가 배치되는 "구성 요소 우선" 공정을 허용할 수 있다.
일 실시예에서, 방법은, 금속-코어 솔더 볼을 제1 반도체 장치의 도전성 패드 상에 배치하는 단계로서, 상기 금속-코어 솔더 볼은 솔더 재료에 의해 둘러싸인 금속 코어를 포함하는 것인 단계, 및 장치 구조물을 형성하는 단계로서, 상기 제1 반도체 장치를 캐리어 기판 상에 배치하는 단계, 상기 제1 반도체 장치를 봉지재로 봉지화하는 단계로서, 상기 봉지재는 상기 금속-코어 솔더 볼을 덮는 것인 단계, 상기 봉지재에 평탄화 공정을 수행하는 단계로서, 상기 평탄화 공정은 상기 금속-코어 솔더 볼을 노출시키는 것인 단계, 및 상기 봉지재 및 상기 제1 반도체 장치 위에 재분배 구조물을 형성하는 단계로서, 상기 재분배 구조물은 상기 금속-코어 솔더 볼에 전기적으로 연결되는 것인 단계를 포함하는, 장치 구조물을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은, 상기 금속-코어 솔더 볼을 상기 도전성 패드 상에 배치하는 단계 후에, 상기 금속-코어 솔더 볼에 리플로우 공정을 수행하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은, 제2 반도체 장치를 상기 캐리어 기판 상에 배치하는 단계를 더 포함한다. 일 실시예에서, 상기 제2 반도체 장치는 금속-코어 솔더 볼을 포함하고, 상기 재분배 구조물은 상기 금속-코어 솔더 볼에 전기적으로 연결된다. 일 실시예에서, 상기 제2 반도체 장치는 솔더 범프를 포함하고, 상기 재분배 구조물은 상기 솔더 범프에 전기적으로 연결된다. 일 실시예에서, 상기 평탄화 공정은 상기 금속-코어 솔더 볼의 상부를 제거한다. 상기 평탄화 공정을 수행하는 단계 후에, 각각의 금속-코어 솔더 볼은 상기 봉지재의 표면과 동일 높이의 표면을 갖는다. 일 실시예에서, 상기 금속 코어는 구리를 포함한다. 일 실시예에서, 상기 방법은 상호 연결 구조물을 상기 재분배 구조물에 부착하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 덮개를 상기 장치 구조물에 부착하는 단계를 더 포함하고, 상기 덮개는 상기 제1 반도체 장치 및 상기 봉지재 위로 연장된다.
일 실시예에서, 장치는, 캐리어 기판 상의 복수의 반도체 장치로서, 각각의 반도체 장치는 상기 캐리어 기판의 반대편에 위치하는, 상기 반도체 장치의 측 상에 배치되는 금속-코어 솔더 볼을 포함하는 것인 복수의 반도체 장치, 상기 복수의 반도체 장치 위의 몰딩 재료로서, 상기 복수의 반도체 장치 각각은 상기 몰딩 재료에 의해 분리되는 것이고, 상기 각각의 반도체 장치의 금속-코어 솔더 볼은 상기 몰딩 재료와 동일 높이인 평면을 가지는 것인 몰딩 재료, 상기 복수의 반도체 장치 위의 재분배 구조물로서, 상기 복수의 반도체 장치 각각에 전기적으로 연결되고, 상기 각각의 반도체 장치의 금속-코어 솔더 볼에 전기적으로 연결되는 재분배 구조물, 및 상기 재분배 구조물 상의 복수의 도전성 커넥터로서, 상기 재분배 구조물에 전기적으로 연결되는 복수의 도전성 커넥터를 포함한다. 일 실시예에서, 상기 금속-코어 솔더 볼은 구리를 포함하는 코어 및 상기 코어 위의 솔더층을 포함한다. 일 실시예에서, 상기 장치는 상기 재분배 구조물에 부착되는 집적 패시브 장치를 더 포함한다. 일 실시예에서, 상기 장치는 상기 복수의 도전성 커넥터에 부착되는 상호 연결 구조물을 더 포함한다. 일 실시예에서, 상기 상호 연결 구조물은 코어 기판 및 복수의 라우팅층을 포함한다. 일 실시예에서, 상기 각각의 금속-코어 솔더 볼의 평면은 10 μm 내지 300 μm의 직경을 갖는다.
일 실시예에서, 패키지는, 적어도 하나의 제1 반도체 장치에 전기적으로 연결되는 재분배 구조물을 포함하는 장치 구조물을 포함하고, 상기 적어도 하나의 제1 반도체 장치는 복수의 금속-코어 솔더 볼에 의해 상기 재분배 구조물에 전기적으로 연결되고, 상기 복수의 금속-코어 솔더 볼 각각은 솔더 재료에 의해 적어도 부분적으로 덮이는 금속 볼을 포함하고, 상기 재분배 구조물 및 상기 적어도 하나의 반도체 장치는 몰딩 재료에 의해 둘러싸인다. 일 실시예에서, 상기 패키지는 상기 재분배 구조물에 전기적으로 연결되는 상호 연결 구조물을 더 포함하고, 상기 상호 연결 구조물은 기판 위에 형성되는 라우팅 구조물, 및 상기 재분배 구조물과 상기 상호 연결 구조물 사이에서 연장되는 언더필 재료를 포함한다. 일부 실시예에서, 상기 적어도 하나의 제1 반도체 장치는 메모리 다이를 포함한다. 일부 실시예에서, 상기 장치 구조물은 적어도 하나의 제2 반도체 장치를 더 포함하고, 상기 재분배 구조물은 솔더 범프에 의해 상기 적어도 하나의 제2 반도체 장치에 전기적으로 연결된다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
<부기>
1. 방법으로서,
금속-코어 솔더 볼들을 제1 반도체 장치의 도전성 패드들 상에 배치하는 단계로서, 상기 금속-코어 솔더 볼들은 솔더 재료에 의해 둘러싸인 금속 코어를 포함하는 것인 상기 배치하는 단계; 및
장치 구조물을 형성하는 단계로서,
상기 제1 반도체 장치를 캐리어 기판 상에 배치하는 단계;
상기 제1 반도체 장치를 봉지재(encapsulant)로 봉지화하는 단계로서, 상기 봉지재는 상기 금속-코어 솔더 볼들을 덮는 것인 상기 봉지화하는 단계;
상기 봉지재에 대해 평탄화 공정을 수행하는 단계로서, 상기 평탄화 공정은 상기 금속-코어 솔더 볼들을 노출시키는 것인 상기 평탄화 공정 수행 단계; 및
상기 봉지재 및 상기 제1 반도체 장치 위에 재분배 구조물(redistribution structure)을 형성하는 단계로서, 상기 재분배 구조물은 상기 금속-코어 솔더 볼들에 전기적으로 연결되는 것인 상기 재분배 구조물을 형성하는 단계
를 포함하는 상기 장치 구조물을 형성하는 단계
를 포함하는 방법.
2. 제1항에 있어서, 상기 금속-코어 솔더 볼들을 상기 도전성 패드들 상에 배치하는 단계 후에, 상기 금속-코어 솔더 볼들에 대하여 리플로우 공정을 수행하는 단계를 더 포함하는 방법.
3. 제1항에 있어서, 상기 캐리어 기판 상에 제2 반도체 장치를 배치하는 단계를 더 포함하는 방법.
4. 제3항에 있어서, 상기 제2 반도체 장치는 금속-코어 솔더 볼들을 포함하고, 상기 재분배 구조물은 상기 금속-코어 솔더 볼들에 전기적으로 연결되는 것인 방법.
5. 제3항에 있어서, 상기 제2 반도체 장치는 솔더 범프들을 포함하고, 상기 재분배 구조물은 상기 솔더 범프들에 전기적으로 연결되는 것인 방법.
6. 제1항에 있어서, 상기 평탄화 공정은 상기 금속-코어 솔더 볼들의 상부를 제거하는 것인 방법.
7. 제6항에 있어서, 상기 평탄화 공정을 수행하는 단계 후에, 각각의 금속-코어 솔더 볼은 상기 봉지재의 표면과 동일 높이의 표면을 갖는 것인 방법.
8. 제1항에 있어서, 상기 금속 코어는 구리를 포함하는 것인 방법.
9. 제1항에 있어서, 상기 재분배 구조물에 상호 연결 구조물을 부착하는 단계를 더 포함하는 방법.
10. 제1항에 있어서, 상기 장치 구조물에 덮개를 부착하는 단계를 더 포함하고, 상기 덮개는 상기 제1 반도체 장치 및 상기 봉지재 위로 연장되는 것인 방법.
11. 장치로서,
캐리어 기판 상의 복수의 반도체 장치들로서, 각각의 반도체 장치는 상기 반도체 장치의 상기 캐리어 기판 반대측 상에 배치되는 금속-코어 솔더 볼들을 포함하는 것인 상기 복수의 반도체 장치들;
상기 복수의 반도체 장치들 위의 몰딩 재료로서, 상기 복수의 반도체 장치들 각각은 상기 몰딩 재료에 의해 분리되고, 상기 각각의 반도체 장치의 상기 금속-코어 솔더 볼들은 상기 몰딩 재료와 동일 높이인 평면 표면들을 가지는 것인 상기 몰딩 재료;
상기 복수의 반도체 장치 위의 재분배 구조물로서, 상기 재분배 구조물은 상기 복수의 반도체 장치들 각각에 전기적으로 연결되고, 상기 재분배 구조물은 상기 각각의 반도체 장치의 상기 금속-코어 솔더 볼들에 전기적으로 연결되는 상기 재분배 구조물; 및
상기 재분배 구조물 상의 복수의 도전성 커넥터들로서, 상기 복수의 도전성 커넥터들은 상기 재분배 구조물에 전기적으로 연결되는 상기 복수의 도전성 커넥터들
을 포함하는 장치.
12. 제11항에 있어서, 상기 금속-코어 솔더 볼들은, 구리를 포함하는 코어 및 상기 코어 위의 솔더층을 포함하는 것인 장치.
13. 제11항에 있어서, 상기 재분배 구조물에 부착되는 집적 패시브 장치(integrated passive device)를 더 포함하는 장치.
14. 제11항에 있어서, 상기 복수의 도전성 커넥터들에 부착되는 상호 연결 구조물을 더 포함하는 장치.
15. 제14항에 있어서, 상기 상호 연결 구조물은 코어 기판 및 복수의 라우팅층들을 포함하는 것인 장치.
16. 제11항에 있어서, 상기 각각의 금속-코어 솔더 볼의 평면 표면은 10 μm 내지 300 μm의 직경을 갖는 것인 장치.
17. 패키지로서,
적어도 하나의 제1 반도체 장치에 전기적으로 연결되는 재분배 구조물을 포함하는 장치 구조물을 포함하고, 상기 적어도 하나의 제1 반도체 장치는, 복수의 금속-코어 솔더 볼들에 의해 상기 재분배 구조물에 전기적으로 연결되고, 상기 복수의 금속-코어 솔더 볼들 각각은 솔더 재료에 의해 적어도 부분적으로 덮히는 금속 볼을 포함하고, 상기 재분배 구조물 및 상기 적어도 하나의 반도체 장치는 몰딩 재료에 의해 둘러싸이는 것인 패키지.
18. 제17항에 있어서, 상기 재분배 구조물에 전기적으로 연결되는 상호 연결 구조물을 더 포함하고, 상기 상호 연결 구조물은 기판 위에 형성되는 라우팅 구조물, 및 상기 재분배 구조물과 상기 상호 연결 구조물 사이에서 연장되는 언더필 재료를 포함하는 것인 패키지.
19. 제17항에 있어서, 상기 적어도 하나의 제1 반도체 장치는 메모리 다이를 포함하는 것인 패키지.
20. 제17항에 있어서, 상기 장치 구조물은 적어도 하나의 제2 반도체 장치를 더 포함하고, 상기 재분배 구조물은 솔더 범프에 의해 상기 적어도 하나의 제2 반도체 장치에 전기적으로 연결되는 것인 패키지.

Claims (10)

  1. 방법으로서,
    금속-코어 솔더 볼들을 제1 반도체 장치의 도전성 패드들 상에 배치하는 단계로서, 상기 금속-코어 솔더 볼들은 솔더 재료에 의해 둘러싸인 금속 코어를 포함하는 것인 상기 배치하는 단계; 및
    장치 구조물을 형성하는 단계로서,
    상기 제1 반도체 장치를 캐리어 기판 상에 배치하는 단계;
    상기 제1 반도체 장치를 봉지재(encapsulant)로 봉지화하는 단계로서, 상기 봉지재는 상기 금속-코어 솔더 볼들을 덮는 것인 상기 봉지화하는 단계;
    상기 봉지재에 대해 평탄화 공정을 수행하는 단계로서, 상기 평탄화 공정은 상기 금속-코어 솔더 볼들을 노출시키는 것인 상기 평탄화 공정 수행 단계; 및
    상기 봉지재 및 상기 제1 반도체 장치 위에 재분배 구조물(redistribution structure)을 형성하는 단계로서, 상기 재분배 구조물은 상기 금속-코어 솔더 볼들에 전기적으로 연결되는 것인 상기 재분배 구조물을 형성하는 단계
    를 포함하는 상기 장치 구조물을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 금속-코어 솔더 볼들을 상기 도전성 패드들 상에 배치하는 단계 후에, 상기 금속-코어 솔더 볼들에 대해 리플로우 공정을 수행하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 평탄화 공정은 상기 금속-코어 솔더 볼들의 상부를 제거하는 것인 방법.
  4. 제3항에 있어서, 상기 평탄화 공정을 수행하는 단계 후에, 각각의 금속-코어 솔더 볼은 상기 봉지재의 표면과 동일 높이의 표면을 갖는 것인 방법.
  5. 장치로서,
    캐리어 기판 상의 복수의 반도체 장치들로서, 각각의 반도체 장치는 상기 반도체 장치의 상기 캐리어 기판 반대측 상에 배치되는 금속-코어 솔더 볼들을 포함하는 것인 상기 복수의 반도체 장치들;
    상기 복수의 반도체 장치들 위의 몰딩 재료로서, 상기 복수의 반도체 장치들 각각은 상기 몰딩 재료에 의해 분리되고, 상기 각각의 반도체 장치의 상기 금속-코어 솔더 볼들은 상기 몰딩 재료와 동일 높이인 평면 표면들을 가지는 것인 상기 몰딩 재료;
    상기 복수의 반도체 장치들 위의 재분배 구조물로서, 상기 복수의 반도체 장치들 각각에 전기적으로 연결되고, 상기 각각의 반도체 장치의 상기 금속-코어 솔더 볼들에 전기적으로 연결되는 상기 재분배 구조물; 및
    상기 재분배 구조물 상의 복수의 도전성 커넥터들로서, 상기 재분배 구조물에 전기적으로 연결되는 상기 복수의 도전성 커넥터들
    을 포함하는 장치.
  6. 제5항에 있어서, 상기 금속-코어 솔더 볼들은, 구리를 포함하는 코어 및 상기 코어 위의 솔더층을 포함하는 것인 장치.
  7. 제5항에 있어서, 상기 재분배 구조물에 부착되는 집적 패시브 장치(integrated passive device)를 더 포함하는 장치.
  8. 제5항에 있어서, 상기 복수의 도전성 커넥터들에 부착되는 상호 연결 구조물을 더 포함하는 장치.
  9. 제8항에 있어서, 상기 상호 연결 구조물은 코어 기판 및 복수의 라우팅층들을 포함하는 것인 장치.
  10. 패키지로서,
    적어도 하나의 제1 반도체 장치에 전기적으로 연결되는 재분배 구조물을 포함하는 장치 구조물을 포함하고, 상기 적어도 하나의 제1 반도체 장치는, 복수의 금속-코어 솔더 볼들에 의해 상기 재분배 구조물에 전기적으로 연결되고, 상기 복수의 금속-코어 솔더 볼들 각각은 솔더 재료에 의해 적어도 부분적으로 덮히는 금속 볼을 포함하고, 상기 재분배 구조물 및 상기 적어도 하나의 제1 반도체 장치는 몰딩 재료에 의해 둘러싸이는 것인 패키지.
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