Nothing Special   »   [go: up one dir, main page]

KR20210027641A - 표시패널 - Google Patents

표시패널 Download PDF

Info

Publication number
KR20210027641A
KR20210027641A KR1020190106954A KR20190106954A KR20210027641A KR 20210027641 A KR20210027641 A KR 20210027641A KR 1020190106954 A KR1020190106954 A KR 1020190106954A KR 20190106954 A KR20190106954 A KR 20190106954A KR 20210027641 A KR20210027641 A KR 20210027641A
Authority
KR
South Korea
Prior art keywords
end signal
signal line
disposed
signal lines
lines
Prior art date
Application number
KR1020190106954A
Other languages
English (en)
Inventor
정영택
황원미
정진태
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190106954A priority Critical patent/KR20210027641A/ko
Priority to US17/003,508 priority patent/US11706955B2/en
Priority to CN202010884227.2A priority patent/CN112447811A/zh
Priority to EP20193496.5A priority patent/EP3786940B1/en
Publication of KR20210027641A publication Critical patent/KR20210027641A/ko
Priority to US18/332,422 priority patent/US20230337490A1/en

Links

Images

Classifications

    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L51/5203—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0242—Compensation of deficiencies in the appearance of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시모듈은 복수의 화소들 및 상기 복수의 화소들에 데이터 신호를 제공하는 복수의 데이터 신호라인들을 포함한다. 상기 복수의 데이터 신호라인들 각각은 스파이더 배선부를 포함한다. 상기 스파이더 배선부는 서로 다른 레이어에 배치되는 2개의 신호라인들 및 상기 2개의 신호라인들을 전기적으로 연결하는 연결라인을 포함한다.

Description

표시패널{DISPLAY PANEL}
본 발명은 표시장치에 관한 것으로, 구체적으로 얇은 베젤을 가지는 표시장치에 관한 것이다.
표시장치는 표시화면에 다양한 이미지를 표시하여 사용자에게 정보를 제공한다. 일반적으로 표시장치는 할당된 화면 내에서 정보를 표시한다.
표시장치는 정보를 표시하기 위한 표시영역 및 표시영역을 에워싸는 비표시영역을 포함한다.
최근 표시장치의 해상도가 높아짐에 따라, 비표시영역에 배치되는 신호라인들의 수가 많아지고 있다. 이에 따라, 비표시영역의 너비(또는 베젤영역의 너비)가 커져서, 표시장치의 심미감이 저하되는 문제점이 있었다.
또한, 표시장치가 대형화되어, 표시장치의 화소들에 데이터 신호를 전달하는 데이터 신호라인들 사이에 길이 편차가 발생하게 되었다. 이에 따라, 데이터 신호라인들 각각이 가지는 저항값이 균일하지 않아서, 표시장치의 표시품질이 저하되는 문제점이 있었다.
본 발명은 얇은 베젤을 가지면서, 표시품질이 우수한 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 제1 부분, 상기 제1 부분에서 연장되는 제2 부분, 및 상기 제2 부분에서 연장되는 제3 부분을 포함하는 베이스층, 제1 발광소자, 제2 발광소자, 및 제3 발광소자를 포함하고, 상기 제1 부분 상에 배치되는 복수의 발광소자들, 상기 제1 발광소자와 전기적으로 연결되고, 상기 제1 부분 상에 배치되는 제1 전단 신호라인, 상기 제2 발광소자와 전기적으로 연결되고, 상기 제1 전단 신호라인과 다른 레이어에 배치되며, 상기 제1 부분 상에 배치되는 제2 전단 신호라인, 상기 제3 발광소자와 전기적으로 연결되고, 상기 제1 전단 신호라인 및 상기 제2 전단 신호라인과 다른 레이어에 배치되는 제3 전단 신호라인, 상기 제1 전단 신호라인과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 제1 후단 신호라인, 상기 제2 전단 신호라인과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 제2 후단 신호라인, 상기 제3 전단 신호라인과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 제3 후단 신호라인 및 적어도 어느 하나는 상기 제1 전단 신호라인과 상기 제3 후단 신호라인을 전기적으로 연결하고, 적어도 일부분이 상기 제2 부분에 중첩하는 복수의 연결라인들을 포함한다.
본 발명의 일 실시예에서, 상기 베이스층의 상기 제2 부분은 벤딩될 수 있다.
본 발명의 일 실시예에서, 상기 베이스층의 상기 제3 부분 상에 실장된 데이터 구동회로를 더 포함하고, 상기 데이터 구동회로는 상기 제1 후단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 제1 전단 신호라인, 상기 제2 전단 신호라인, 상기 제3 전단 신호라인, 상기 제1 후단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인 각각은 제1 금속물질을 포함하고, 상기 복수의 연결라인들 각각은 상기 제1 금속물질과 다른 제2 금속물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 금속물질이 가지는 고유저항(specific resistance)은 상기 제2 금속물질이 가지는 고유저항(specific resistance) 보다 클 수 있다.
본 발명의 일 실시예에서, 상기 제1 금속물질은 몰리브덴을 포함하고, 상기 제2 금속물질은 알루미늄을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 연결라인들은, 상기 제1 전단 신호라인 및 상기 제3 후단 신호라인을 전기적으로 연결하는 제1 연결라인, 상기 제2 전단 신호라인 및 상기 제2 후단 신호라인을 전기적으로 연결하는 제2 연결라인 및 상기 제3 전단 신호라인 및 상기 제1 후단 신호라인을 전기적으로 연결하는 제3 연결라인을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 전단 신호라인, 상기 제2 전단 신호라인, 및 상기 제3 전단 신호라인 각각은 복수로 제공되고, 상기 복수의 제1 전단 신호라인들, 상기 복수의 제2 전단 신호라인들, 및 상기 복수의 제3 전단 신호라인들 중 외측에 배치된 전단 신호라인들은 내측에 배치된 전단 신호라인들보다 더 큰 너비 또는 더 큰 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 후단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인 각각은 복수로 제공되고, 상기 복수의 제1 후단 신호라인들, 상기 복수의 제2 후단 신호라인들, 및 상기 복수의 제3 후단 신호라인들 중 외측에 배치된 후단 신호라인들은 내측에 배치된 후단 신호라인들보다 더 큰 너비 또는 더 큰 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 복수의 연결라인들 중 외측에 배치된 연결라인들은 내측에 배치된 연결라인들보다 더 큰 너비 또는 더 큰 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 베이스층의 상기 제1 부분 상에 배치되고, 상기 복수의 발광소자들에 전기적으로 연결된 복수의 트랜지스터들 및 상기 복수의 트랜지스터들에 초기화 전압을 제공하고, 상기 제3 전단 신호라인과 같은 레이어에 배치되는 전원라인을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 전단 신호라인 및 상기 제1 후단 신호라인을 커버하고, 상기 제2 전단 신호라인 및 상기 제2 후단 신호라인 하부에 배치되는 제1 절연층, 상기 제2 전단 신호라인 및 상기 제2 후단 신호라인을 커버하고, 상기 제3 전단 신호라인 및 상기 제3 후단 신호라인 하부에 배치되는 제2 절연층 및 상기 제3 전단 신호라인 및 상기 제3 후단 신호라인을 커버하고, 상기 복수의 연결라인들 하부에 배치되는 제3 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층에는 복수의 컨택홀들이 정의되고, 상기 제1 전단 신호라인, 상기 제2 전단 신호라인, 상기 제3 전단 신호라인, 상기 제1 후단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인은 상기 복수의 컨택홀들을 통해서 상기 복수의 연결라인들과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 부분, 상기 제1 부분에서 연장되는 제2 부분, 및 상기 제2 부분에서 연장되는 제3 부분을 포함하는 베이스층, 상기 제1 부분 상에 배치되는 복수의 발광소자들, 상기 복수의 발광소자들 중 적어도 일부와 전기적으로 연결되고, 상기 제1 부분 상에 배치되는 복수의 제1 전단 신호라인들, 상기 복수의 발광소자들 중 적어도 일부와 전기적으로 연결되고, 상기 복수의 제1 전단 신호라인들과 다른 레이어에 배치되며, 상기 제1 부분 상에 배치되는 복수의 제2 전단 신호라인들, 상기 복수의 발광소자들 중 적어도 일부와 전기적으로 연결되고, 상기 복수의 제1 전단 신호라인들 및 상기 복수의 제2 전단 신호라인들과 다른 레이어에 배치되는 복수의 제3 전단 신호라인들, 상기 복수의 제2 전단 신호라인들과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 복수의 제2 후단 신호라인들, 상기 복수의 제3 전단 신호라인들과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 복수의 제3 후단 신호라인들 및 상기 복수의 제1 전단 신호라인들을 상기 복수의 제2 후단 신호라인들과 전기적으로 연결시키고, 상기 복수의 제2 전단 신호라인들 및 상기 복수의 제3 전단 신호라인들을 상기 복수의 제3 후단 신호라인들과 전기적으로 연결시키는 복수의 연결라인들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 베이스층의 상기 제2 부분은 벤딩될 수 있다.
본 발명의 일 실시예에서, 상기 베이스층의 상기 제3 부분 상에 실장된 데이터 구동회로를 더 포함하고, 상기 데이터 구동회로는 상기 복수의 제2 후단 신호라인들, 및 상기 제3 후단 신호라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제1 전단 신호라인들, 상기 복수의 제2 전단 신호라인들, 상기 복수의 제3 전단 신호라인들, 상기 복수의 제2 후단 신호라인들, 및 상기 복수의 제3 후단 신호라인들 각각은 제1 금속물질을 포함하고, 상기 복수의 연결라인들 각각은 상기 제1 금속물질과 다른 제2 금속물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 금속물질이 가지는 고유저항(specific resistance)은 상기 제2 금속물질이 가지는 고유저항(specific resistance) 보다 클 수 있다.
본 발명의 일 실시예에서, 상기 제1 금속물질은 몰리브덴을 포함하고, 상기 제2 금속물질은 알루미늄을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제1 전단 신호라인들, 상기 복수의 제2 전단 신호라인들, 및 상기 복수의 제3 전단 신호라인들 중 외측에 배치된 전단 신호라인들은 내측에 배치된 전단 신호라인들보다 더 큰 너비 또는 더 큰 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 복수의 제2 후단 신호라인들, 및 상기 복수의 제3 후단 신호라인들 중 외측에 배치된 후단 신호라인들은 내측에 배치된 후단 신호라인들보다 더 큰 너비 또는 더 큰 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 복수의 연결라인들 중 외측에 배치된 연결라인들은 내측에 배치된 연결라인들보다 더 큰 너비 또는 더 큰 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 베이스층의 상기 제1 부분 상에 배치되고, 상기 복수의 발광소자들에 전기적으로 연결된 복수의 트랜지스터들 및 상기 복수의 트랜지스터들에 초기화 전압을 제공하고, 상기 제3 전단 신호라인과 같은 레이어에 배치되는 전원라인을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 전단 신호라인을 커버하고, 상기 제2 전단 신호라인 및 상기 제2 후단 신호라인 하부에 배치되는 제1 절연층, 상기 제2 전단 신호라인 및 상기 제2 후단 신호라인을 커버하고, 상기 제3 전단 신호라인 및 상기 제3 후단 신호라인 하부에 배치되는 제2 절연층 및 상기 제3 전단 신호라인 및 상기 제3 후단 신호라인을 커버하고, 상기 복수의 연결라인들 하부에 배치되는 제3 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층에는 복수의 컨택홀들이 정의되고, 상기 제1 전단 신호라인, 상기 제2 전단 신호라인, 상기 제3 전단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인은 상기 복수의 컨택홀들을 통해서 상기 복수의 연결라인들과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 데이터 신호를 전달하기 위한 신호라인들이 복수의 층으로 적층됨에 따라, 표시장치는 얇은 베젤을 가져서 심미감이 향상될 수 있다. 또한, 화소들간의 색 편차가 적어서, 표시품질이 우수한 표시장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시장치의 사시도를 예시적으로 도시한 것이다.
도 1b 본 발명의 일 실시예에 따른 표시장치의 분해사시도를 예시적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 표시모듈의 평면도를 예시적으로 도시한 것이다.
도 3은 도 2의 표시모듈을 벤딩영역을 기준으로 벤딩한 형상을 예시적으로 도시한 것이다.
도 4a는 도 3의 화소에 대응하는 등가회로도를 예시적으로 도시한 것이다.
도 4b는 도 4a의 화소에 인가되는 구동신호들을 예시적으로 도시한 것이다.
도 5a는 도 4a의 등가회로에 대응하는 화소의 레이아웃을 예시적으로 도시한 것이다.
도 5b는 본 발명의 일 실시예에 따른 제3 도전층에 포함된 도전 패턴의 평면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 7a는 도 2의 AA영역을 확대하여 도시한 것이다.
도 7b는 도 7a의 I-I'에 대응하는 단면도이다.
도 7c는 도 7a의 II-II'에 대응하는 단면도이다.
도 7d는 도 7a의 II-II'에 대응하는 단면도이다.
도 8a, 도 8b, 도 8c, 및 도 8d 각각은 도 7a에 도시된 라인들을 레이어별로 도시한 것이다.
도 9는 도 2의 AA영역의 변형실시예를 확대하여 도시한 것이다.
도 10a, 도 10b, 도 10c, 및 도 10d 각각은 도 9에 도시된 라인들을 레이어별로 도시한 것이다.
도 11은 도 2의 BB영역을 확대하여 도시한 것이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하 는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시장치(DD)의 사시도를 예시적으로 도시한 것이다. 도 1b는 본 발명의 일 실시예에 따른 표시장치(DD)의 분해사시도를 예시적으로 도시한 것이다.
도 1a에는 스마트폰에 채용되는 표시장치(DD)를 예시적으로 도시하였다. 그러나, 이에 제한되지 않으며, 표시장치(DD)는 텔레비전, 또는 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 태블릿, 자동차 내비게이션, 게임기, 또는 스마트 와치 등과 같은 중소형 전자장치 등 일 수 있다.
표시장치(DD)에는 표시영역(DA) 및 비표시영역(NDA)이 정의될 수 있다. 다만 이에 제한되지 않고 표시장치(DD)에는 또 다른 영역이 더 정의될 수 있다. 표시영역(DA)은 후술하는 입력센서(SP)가 외부입력을 감지하기 위한 압력감지영역일 수 있다. 표시영역(DA)은 이미지(IM)를 표시하고, 사용자의 입력(예컨대, 터치)을 감지할 수 있다.
표시영역(DA)은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 면과 평행할 수 있다. 표시영역(DA)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1a에 도시된 표시영역(DA)의 형상은 예시적인 것으로, 표시영역(DA)의 형상은 필요에 따라 제한없이 변경될 수 있다. 비표시영역(NDA)은 표시영역(DA)에 인접한 영역으로, 이미지(IM)가 표시되지 않는 영역이다. 비표시영역(NDA)에 의해 표시장치(DD)의 베젤영역이 정의될 수 있다. 비표시영역(NDA)은 표시영역(DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비표시영역(NDA)의 형상은 변형될 수 있다.
도 1b를 참조하면, 표시장치(DD)는 윈도우 부재(WM), 표시모듈(DM), 및 세트부재(ST)를 포함할 수 있다. 윈도우 부재(WM)에는 투과영역(TA) 및 베젤영역(BZA)이 정의될 수 있다. 다만 이에 제한되지 않고 윈도우 부재(WM)에는 또 다른 영역이 더 정의될 수 있다.
투과영역(TA)은 입사되는 광을 투과시키는 영역일 수 있다. 구체적으로, 표시모듈(DM)이 생성한 이미지(IM)가 투과영역(TA)을 통과하여, 사용자에게 시인될 수 있다. 투과영역(TA)은 표시영역(DA)에 중첩할 수 있다.
베젤영역(BZA)은 투과영역(TA)에 인접할 수 있다. 구체적으로, 베젤영역(BZA)은 투과영역(TA)을 에워쌀 수 있다. 본 발명의 일 실시예에서, 베젤영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤영역(BZA)은 비표시영역(NDA)에 중첩할 수 있다.
표시모듈(DM)은 윈도우 부재(WM) 하부에 배치될 수 있다. 표시모듈(DM)은 윈도우 부재(WM)에 의해 외부의 충격 등으로부터 보호 받을 수 있다.
표시모듈(DM)에는 액티브 영역(ACA) 및 비액티브 영역(NACA)이 정의될 수 있다. 액티브 영역(ACA)은 도 1a의 표시영역(DA)에 대응하는 영역으로, 이미지(IM)를 표시하고, 사용자의 입력을 감지할 수 도 있다.
비액티브 영역(NACA)은 비표시영역(NDA)에 대응하는 영역으로, 액티브 영역(ACA)에 전기적 신호를 제공하거나, 액티브 영역(ACA)으로부터 전기적 신호를 제공받기 위한 배선들이 배치될 수 있다.
세트부재(ST)의 적어도 일부분은 표시모듈(DM)의 하부에 배치될 수 있다. 세트부재(ST)는 윈도우 부재(WM) 및 표시모듈(DM)을 수용할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시모듈(DM)의 평면도를 예시적으로 도시한 것이다. 도 3은 도 2의 표시모듈(DM)을 벤딩영역(BA)을 기준으로 벤딩한 형상을 예시적으로 도시한 것이다.
표시모듈(DM)은 표시패널(DP), 입력센서(SP), 데이터 구동회로(DIC), 복수의 패드들(PD), 인쇄회로기판(PCB), 입력감지 구동회로(TIC), 및 제어 구동회로(CIC)를 포함할 수 있다.
표시패널(DP)은 베이스층(BL), 회로층(CL), 발광소자층(ELL), 및 봉지층(TFE)를 포함할 수 있다. 베이스층(BL)은 폴리이미드(PI, polyimide)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 베이스층(BL)은 제1 부분(PT1), 제1 부분(PT1)에서 연장되는 제2 부분(PT2), 및 제2 부분(PT2)에서 연장되는 제3 부분(PT3)을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 부분(PT1), 제2 부분(PT2), 및 제3 부분(PT3)은 일체로써 베이스층(BL)을 구성할 수 있다.
실질적으로 제2 부분(PT2)이 곡률을 형성하는 영역이다. 제3 부분(PT3)은 제1 부분(PT1)과 제3 방향(DR3)에서 이격된다. 베이스층(BL)의 제2 부분(PT2)은 벤딩영역(BA)으로 정의될 수 있다. 베이스층(BL)의 제2 부분(PT2)을 제2 방향(DR2) 상에서 측정한 길이는 필요에 따라 변경될 수 있다.회로층(CL)은 베이스층(BL) 상에 배치되며, 화소 구동회로 및 신호라인들을 포함한다. 예컨대, 회로층(CL)은 복수의 트랜지스터들(T1~T7, 도 4a 참조), 커패시터(CP, 도 4a 참조), 및 복수의 트랜지스터들(T1~T7, 도 4a 참조)과 전기적으로 연결되는 복수의 라인들(SL, DL, VL, PL, 도 4a 참조)을 포함할 수 있다.
회로층(CL)은 베이스층(BL)의 제1 부분(PT1), 제2 부분(PT2), 및 제3 부분(PT3)에 중첩한다. 다만, 제1 부분(PT1), 제2 부분(PT2), 및 제3 부분(PT3)에 대응하는 회로층의 구성은 다를 수 있다. 회로층(CL)은 제1 부분(PT1)의 액티브 영역(ACA)에 대응하게 구비된 화소 구동회로를 포함하고, 제1 부분(PT1)의 비액티브 영역(NACA)에 대응하게 구비된 신호라인을 포함한다. 회로층(CL)은 제2 부분(PT2) 및 제3 부분(PT3)에 대응하게 서로 다른 층 상에 배치된 신호라인들을 포함한다.
발광소자층(ELL)은 회로층(CL) 상에 배치되고, 베이스층(BL)의 제1 부분(PT1)에 중첩할 수 있다. 발광소자층(ELL)은 복수의 트랜지스터들(T1~T7, 도 4a 참조)에 전기적으로 연결되는 복수의 발광소자들(LD, 도 4a 참조)을 포함할 수 있다.
봉지층(TFE)은 발광소자층(ELL) 상에 배치되어, 발광소자층(ELL)을 밀봉할 수 있다. 봉지층(TFE)의 일부분은 비액티브 영역(NACA)에 중첩할 수 있다. 별도로 도시하지 않았으나, 발광소자층(ELL)과 봉지층(TFE) 사이 또는 봉지층(TFE)과 입력센서(SP) 사이에는 광학성질을 향상시키기 위한 또다른 절연층이 더 배치될 수 있다.
입력센서(SP)는 봉지층(TFE) 상에 배치되고, 베이스층(BL)의 제1 부분(PT1)에 중첩할 수 있다. 도 3에서는 입력센서(SP)가 봉지층(TFE) 상에 직접적으로 배치되는 것을 예시적으로 도시하였으나, 본 발명의 다른 실시예에서, 입력센서(SP)는 접착부재에 의해 봉지층(TFE) 상에 결합될 수 있다.
입력센서(SP)는 제1 센서(IE1) 및 제2 센서(IE2)를 포함할 수 있다. 제1 센서(IE1) 및 제2 센서(IE2) 각각은 금속을 포함하는 전극을 포함할 수 있다. 제1 센서(IE1) 및 제2 센서(IE2) 각각은 메쉬 형상을 가질 수 있다.
복수의 제1 센서들(IE1)은 복수의 제2 센서들(IE2)과 정전용량을 형성할 수 있다. 사용자가 액티브 영역(ACA)을 터치하는 경우, 제1 센서(IE1) 및 제2 센서(IE2) 사이의 정전용량은 변할 수 있다. 입력감지 구동회로(TIC)는 입력센서(SP)의 정전용량 변화를 감지하여, 사용자가 액티브 영역(ACA) 중 어느 지점을 터치하였는지 판단할 수 있다.
한편, 입력센서(SP)의 구성은 특별히 제한되지 않는다. 표시모듈(DM)에는 2 종의 센서를 포함하는 뮤츄얼캡 구동방식의 입력센서가 적용되거나, 1 종의 센서를 포함하는 셀프캡 구동방식의 입력센서가 적용될 수 있다. 표시모듈(DM)에는 정전용량 방식이 아닌 입력센서가 적용될 수 있다.
본 발명의 일 실시예에서, 데이터 구동회로(DIC)는 베이스층(BL)의 제3 부분(PT3)에 중첩할 수 있다. 즉, 데이터 구동회로(DIC)는 베이스층(BL)의 제3 부분(PT3)에 실장될 수 있다.
데이터 구동회로(DIC)는 액티브 영역(ACA)의 화소들(PX)에 전기적으로 연결되어, 화소들(PX)에 데이터 신호를 제공할 수 있다.
패드들(PD)은 복수의 제1 패드들(PD1) 및 복수의 제2 패드들(PD2)을 포함할 수 있다.
제1 패드들(PD1)은 데이터 구동회로(DIC)를 통해 화소들(PX)에 전기적 신호를 전달할 수 있다. 본 발명의 일 실시예에서, 제1 패드들(PD1)은 화소들(PX)의 트랜지스터들(T1~T7, 도 4a) 중 적어도 어느 하나와 전기적으로 연결될 수 있다.
제2 패드들(PD2)은 입력센서(SP)와 전기적으로 연결될 수 있다. 제2 패드들(PD2) 각각은 제1 전극들(IE1) 및 제2 전극들(IE2) 중 어느 하나에 전기적으로 연결될 수 있다.
인쇄회로기판(PCB)은 패드들(DP)에 전기적으로 연결될 수 있다. 입력감지 구동회로(TIC) 및 제어 구동회로(CIC)는 인쇄회로기판(PCB)에 실장될 수 있다.
입력감지 구동회로(TIC)는 제2 패드들(PD2)을 이용하여 입력센서(SP)의 정전용량 변화를 감지할 수 있다. 이에 따라, 입력감지 구동회로(TIC)는 액티브 영역(ACA)에 인가되는 사용자의 터치 및 외부에서 인가되는 압력을 감지할 수 있다.
제어 구동회로(CIC)는 데이터 구동회로(DIC) 및 입력감지 구동회로(TIC) 중 적어도 어느 하나를 제어하기 위한 회로일 수 있다.
표시모듈(DM)은 베이스층(BL)의 제2 부분(PT2, 또는 벤딩영역)에 대응하는 부분이 벤딩될 수 있다.
별도로 도시되지는 않았으나, 표시모듈(DM)과 윈도우 부재(WM) 사이에는 반사방지부재가 배치될 수 있다. 본 발명의 일 실시예에서, 반사방지부재는 편광필름 또는 편광판일 수 있다.
별도로 도시되지는 않았으나, 표시모듈(DM)은 밴딩영역에 대응하게 배치된 합성수지층 또는 합성수지필름을 더 포함할 수 있다. 합성수지층 또는 합성수지필름은 밴딩영역에 배치된 신호라인들의 스트레스를 감소시킬 수 있다.
도 4a은 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도를 도시한 것이다. 도 4b는 도 4a의 화소(PX)에 인가되는 구동신호들을 예시적으로 도시한 것이다. 도 4a에는 i번째 스캔 라인(SLi), i+1번째 스캔 라인(SLi+1) 및 i번째 발광제어 라인(ECLi)에 연결된 화소(PX)를 예시적으로 도시하였다.
화소(PX)는 발광소자(LD) 및 화소회로(CC)를 포함할 수 있다. 화소회로(CC)는 복수의 트랜지스터들(T1~T7) 및 커패시터(CP)를 포함할 수 있다. 화소회로(CC)는 데이터 신호에 대응하여 발광소자(LD)에 흐르는 전류량을 제어한다.
발광소자(LD)는 화소회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 이를 위하여, 제1 전원전압(ELVDD)의 전위는 제2 전원전압(ELVSS)의 전위보다 높게 설정될 수 있다. 제1 전원전압(ELVDD)은 제1 전원라인(PL)에 제공된다.
복수의 트랜지스터들(T1~T7)은 각각 소스, 드레인 및 게이트를 포함할 수 있다. 소스, 드레인, 게이트는 전극의 형태로 구현되거나, 반도체 패턴의 일부 영역으로 구현될 수 있다. 전극 형태의 소스, 드레인, 게이트는 금속 패턴을 포함할 수 있다. 반도체 형태의 소스, 드레인, 게이트는 도핑 농도가 높아 실질적으로 전도성을 갖는 반도체 영역을 포함한다. 한편, 미도핑 되거나 도핑농도가 상대적으로 낮은 영역은 트랜지스터의 액티브에 해당한다.
본 명세서 내에서 편의상 소스와 드레인 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다. 게이트는 제어전극으로 지칭된다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원라인(PL)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광소자(LD)의 애노드 전극에 접속된다. 제1 트랜지스터(T1)는 본 명세서 내에서 드라이빙 트랜지스터로 지칭될 수 있다. 제1 트랜지스터(T1)는 제어전극에 인가되는 전압에 대응하여 발광소자(LD)에 흐르는 전류량을 제어한다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어전극은 i번째 스캔 라인(SLi)에 접속된다. 제2 트랜지스터(T2)는 i번째 스캔 라인(SLi)으로 i번째 스캔신호(Si)가 제공될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제어전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어전극은 i번째 스캔 라인(SLi)에 접속된다. 제3 트랜지스터(T3)는 i번째 스캔 라인(SLi)으로 i번째 스캔신호(Si)가 제공될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제어전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제어 노드(ND)와 제2 전원라인(VL) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어전극은 i-1번째 스캔 라인(SLi-1)에 접속된다. 제4 트랜지스터(T4)는 i-1번째 스캔 라인(SLi-1)으로 i-1번째 스캔신호(Si-1)가 제공될 때 턴-온되어 제어 노드(ND)로 초기화전압(Vint)을 제공한다.
제5 트랜지스터(T5)는 제1 전원 라인(PL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어전극은 i번째 발광제어 라인(ECLi)에 접속된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광소자(LD)의 애노드 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 제어전극은 i번째 발광제어 라인(ECLi)에 접속된다.
제7 트랜지스터(T7)는 제2 전원라인(VL)과 발광소자(LD)의 애노드 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어전극은 i+1번째 스캔 라인(SLi+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(SLi+1)으로 i+1번째 스캔신호(Si+1)가 제공될 때 턴-온되어 초기화전압(Vint)을 발광소자(LD)의 애노드 전극으로 제공한다.
커패시터(CP)는 제1 전원 라인(PL)과 제어 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(CP)에 저장된 전압에 따라 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
도 4b를 참조하면, 발광제어신호(Ei)는 하이레벨(E-HIGH) 또는 로우레벨(E-LOW)을 가질 수 있다. 스캔신호들(SLi-1, SLi, SLi+1)은 각각 하이레벨(S-HIGH) 또는 로우레벨(S-LOW)을 가질 수 있다.
발광제어신호(Ei)가 하이레벨(E-HIGH)을 가질 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프된다. 제5 트랜지스터(T5)가 턴-오프되면 제1 전원 라인(PL)과 제1 트랜지스터(T1)의 제1 전극이 전기적으로 차단된다. 제6 트랜지스터(T6)가 턴-오프되면 제1 트랜지스터(T1)의 제2 전극과 발광소자(LD)의 애노드 전극이 전기적으로 차단된다. 따라서, i번째 발광제어 라인(ECLi)으로 하이레벨(E-HIGH)을 가지는 발광제어신호(Ei)가 제공되는 기간 동안 발광소자(LD)는 발광하지 않는다.
이후, i-1번째 스캔 라인(SLi-1)으로 제공되는 i-1번째 스캔신호(Si-1)가 로우레벨(S-LOW)을 가지면 제4 트랜지스터(T4)가 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 초기화전압(Vint)이 제어 노드(ND)로 제공된다.
i번째 스캔 라인(SLi)으로 제공되는 i번째 스캔신호(Si)가 로우레벨(S-LOW)을 가지면 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제7 트랜지스터(T7)가 턴-온된다.
제2 트랜지스터(T2)가 턴-온되면 데이터 신호가 제1 트랜지스터(T1)의 제1 전극으로 제공된다. 이 때, 제어 노드(ND)가 초기화전압(Vint)으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온된다. 제1 트랜지스터(T1)가 턴-온되면 데이터신호에 대응되는 전압이 제어 노드(ND)로 제공된다. 이때, 커패시터(CP)는 데이터신호에 대응되는 전압을 저장한다.
제7 트랜지스터(T7)가 턴-온되면 초기화전압(Vint)이 발광소자(LD)의 애노드 전극으로 제공되어 발광소자(LD)의 기생 커패시터가 방전된다.
발광제어 라인(ECLi)으로 제공되는 발광제어신호(Ei)가 로우레벨(E-LOW)를 가지면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온된다. 제5 트랜지스터(T5)가 턴-온되면 제1 전원(ELVDD)이 제1 트랜지스터(T1)의 제1 전극에 제공된다. 제6 트랜지스터(T6)가 턴-온되면 제1 트랜지스터(T1)의 제2 전극과 발광소자(LD)의 애노드 전극이 전기적으로 접속된다. 그러면, 발광소자(LD)는 제공받는 전류량에 대응하여 소정 휘도의 광을 생성한다.
도 4a에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 화소(PX)는 NMOS로 구성될 수 있다. 본 발명의 또 다른 실시예에서 화소(PX)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.
본 발명에서 화소(PX)의 구조는 도 4a에 도시된 구조로 한정되지 않는다. 본 발명의 다른 실시예에서 화소(PX)는 발광소자(LD)를 발광시키기 위한 다양한 형태로 구현될 수 있다. 본 발명의 일 실시예에서 발광소자(LD)는 유기발광소자, 마이크로 LED, 또는 퀀텀닷을 이용하는 발광소자 일 수 있다.
도 5a는 도 4a의 등가회로에 대응하는 화소의 레이아웃을 예시적으로 도시한 것이다. 도 5b는 제3 도전층(GMP3)에 포함된 도전패턴의 평면도이다. 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시패널의 단면도이다. 도 6a 및 도 6b 각각은 액티브 영역(ACA) 및 비액티브 영역(NACA)을 부분적으로 포함하고 있으며, 도 6a는 벤딩영역(BA)의 신호라인에 중첩하는 단면을 도시하였고, 도 6b는 벤딩영역(BA)의 신호라인에 비-중첩하는 단면을 도시하였다.
도 5a를 참조하면, 화소(PX)의 제1 내지 제7 트랜지스터(T1 내지 T7)가 도시되었다. 또한, 주사 라인들(SLi-1, SLi, SLi+1), 발광제어 라인(ECLi), 제1 전원라인(PL), 및 제2 전원라인(VL)이 도시되었다. 도 5a는 도 6a의 베이스층(BL)으로부터 제5 도전층(DMP2)까지의 적층 구조를 도시하였다.
도 6a를 참조하면 회로층(CL)은 제1 버퍼층(BFL1), 제2 버퍼층(BFL2), 제1 절연층(GI1), 제2 절연층(GI2), 제3 절연층(ILD1), 제4 절연층(ILD2), 제5 절연층(VIA1), 제6 절연층(VIA2), 복수 개의 패턴을 포함하는 반도체층(ACP), 복수 개의 패턴을 포함하는 제1 도전층(GMP1), 복수 개의 패턴을 포함하는 제2 도전층(GMP2), 복수 개의 패턴을 포함하는 제3 도전층(GMP3), 복수 개의 패턴을 포함하는 제4 도전층(DMP1), 및 복수 개의 패턴을 포함하는 제5 도전층(DMP2)을 포함할 수 있다.
도 5a에 도시된 화소(PX)의 제1 내지 제7 트랜지스터(T1 내지 T7), 주사 라인들(SLi-1, SLi, SLi+1), 발광제어 라인(ECLi), 제1 전원라인(PL), 및 제2 전원라인(VL)은 회로층(CL)을 구성하는 제1 내지 제5 도전층(GMP1, GMP2, GMP3, DMP1, DMP2)의 도전 패턴 및 반도체층(ACP)의 반도체 패턴에 의해 형성된다. 도 5a에는 직렬연결된 2개의 제4 트랜지스터(T4)를 포함하는 화소(PX)가 예시적으로 도시되었다.
도 5b에는 제3 도전층(GMP3)에 포함된 제2 전원라인(VL)을 도시하였다. 제3 도전층(GMP3)은 다른 도전 패턴을 더 포함할 수 있다. 제2 전원라인(VL)은 제3 도전층(GMP3)에 구비된 하나의 도전 패턴인데, 제2 전원라인(VL)으로 명명된 이유는 라인 형상의 도전 패턴이 초기화 전압을 수신하였기 때문이다.
본 발명의 일 실시예에서 초기화 전압을 수신하지 않는 라인 패턴이 제2 전원라인(VL)과 동일한 형상으로 배치될 수도 있다. 이러한 라인 패턴은 일부 트랜지스터들(예컨대 제4 및 제7 트랜지스터(T4, T7))에 중첩하여 외부광이 트랜지스터들에 입사되는 것을 차단한다. 외부광에 의해 트랜지스터의 전압-전류 특성이 변화되는 것을 방지할 수 있다.
본 실시예에서 제1 절연층(GI1)은 제1 게이트 절연층일 수 있고, 제2 절연층(GI2)은 제2 게이트 절연층일 수 있고, 제3 절연층(ILD1)은 제1 층간절연층 일 수 있고, 제4 절연층(ILD2)은 제2 층간 절연층 일 수 있고, 제5 절연층(VIA1)은 제1 비아층 일 수 있고, 제6 절연층(VIA2)은 제2 비아층 일 수 있고, 제1 도전층(GMP1)은 제1 게이트 메탈 패턴 일 수 있고, 제2 도전층(GMP2)은 제2 게이트 메탈 패턴 일 수 있고, 제3 도전층(GMP3)은 제3 게이트 메탈 패턴일 수 있고, 제4 도전층(DMP1)은 제1 데이터 메탈 패턴일 수 있고, 제5 도전층(DMP2)은 제2 데이터 메탈 패턴일 수 있으나 이에 제한되지 않는다.
본 발명의 일 실시예에서, 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 층간절연층(ILD1), 및 제2 층간 절연층(ILD2) 각각은 유기막 및/또는 무기막을 포함한다. 본 발명의 일 실시예에서, 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 층간절연층(ILD1), 및 제2 층간 절연층(ILD2) 각각은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
본 발명의 일 실시예에서, 제1 비아층(VIA1) 및 제2 비아층(VIA2) 각각은 유기물을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 게이트 메탈 패턴(GMP1), 제2 게이트 메탈 패턴(GMP2), 및 제3 게이트 메탈 패턴(GMP3) 각각은 몰리브덴(Mo)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 제1 데이터 메탈 패턴(DMP1) 및 제2 데이터 메탈 패턴(DMP2) 각각은 알루미늄(Al) 및 티타늄(Ti) 중 적어도 어느 하나를 포함할 수 있으나, 이제 제한되는 것은 아니다. 본 발명의 일 실시예에서, 제1 데이터 메탈 패턴(DMP1) 및 제2 데이터 메탈 패턴(DMP2) 각각은 티타늄, 알루미늄, 및 티타늄이 순서대로 적층된 구조를 가질 수 있다.
제1 버퍼층(BFL1)은 베이스층(BL) 상에 배치될 수 있다. 제2 버퍼층(BFL2)은 제1 버퍼층(BFL1) 상에 배치될 수 있다. 제1 버퍼층(BFL1) 및 제2 버퍼층(BFL2) 각각은 베이스층(BL)에 존재하는 불순물이 화소(PX)에 유입되는 것을 방지한다. 특히, 불순물이 화소(PX)를 구성하는 트랜지스터들(T1~T7)의 반도체 패턴(ACP)에 확산되는 것을 방지한다.
불순물은 외부에서 유입되거나, 베이스층(BL)이 열분해됨으로써 발생할 수 있다. 불순물은 베이스층(BL)으로부터 배출된 가스 또는 나트륨일 수 있다. 또한, 제1 버퍼층(BFL1) 및 제2 버퍼층(BFL2) 각각은 외부로부터 화소(PX)로 유입되는 수분을 차단할 수 있다. 본 발명의 다른 실시예에서, 제1 버퍼층(BFL1) 및 제2 버퍼층(BFL2) 중 적어도 어느 하나는 생략될 수 있다.
제2 버퍼층(BFL2) 상에 반도체 패턴(ACP)이 배치된다. 반도체 패턴(ACP)은 트랜지스터들(T1~T7) 각각을 구성할 수 있다. 반도체 패턴(ACP)은 폴리 실리콘, 아몰포스 실리콘, 또는 금속 산화물 반도체를 포함할 수 있다. 도 6a에는 제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)을 구성하는 반도체 패턴과 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)을 구성하는 반도체 패턴을 도시하였다. 도 6b에서 2개의 반도체 패턴이 이격되어 도시되었으나, 도 5a에 도시된 것과 같이, 2개의 반도체 패턴은 평면 상에서 볼 때 일체의 형상을 가질 수 있다. 제1 게이트 절연층(GI1)은 제2 버퍼층(BFL2) 상에 배치되고, 반도체 패턴(ACP)을 커버할 수 있다. 제1 게이트 메탈 패턴(GMP1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)와 제2 트랜지스터(T2)의 게이트(G2)가 제1 게이트 메탈 패턴(GMP1)으로써 도시되었다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에서, 제1 게이트 메탈 패턴(GMP1)은 화소(PX)의 커패시터(CP)를 구성하는 두 개의 전극들 중 어느 하나를 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1) 상에 배치되고, 제1 게이트 메탈 패턴(GMP1)을 커버할 수 있다. 제2 게이트 메탈 패턴(GMP2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 본 발명의 일 실시예에서, 제2 게이트 메탈 패턴(GMP2)은 화소(PX)의 커패시터(CP)를 구성하는 두 개의 전극들 중 다른 하나일 수 있다. 상부전극(UE)이 제2 게이트 메탈 패턴(GMP2)으로써 도시되었다. 상부전극(UE)에는 개구부(UE-OP)가 정의될 수 있다.
제1 층간 절연층(ILD1)은 제2 게이트 절연층(GI2) 상에 배치되고, 제2 게이트 메탈 패턴(GMP2)을 커버할 수 있다. 제3 게이트 메탈 패턴(GMP3)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 2개의 연결전극(CNE-G3)이 제3 게이트 메탈 패턴(GMP3)으로써 예시적으로 도시되었다. 하나의 연결전극(CNE-G3)은 제2 게이트 절연층(Gl2) 및 제1 층간절연층(ILD1)을 관통하는 컨택홀(CH10)을 통해 제1 트랜지스터(T1)의 게이트(G1)에 연결된다. 컨택홀(CH10)은 개구부(UE-OP)를 통과한다. 다른 하나의 연결전극(CNE-G3)은 제1 게이트 절연층(Gl1), 제2 게이트 절연층(Gl2), 및 제1 층간절연층(ILD1)을 관통하는 컨택홀(CH20)을 통해 제2 트랜지스터(T2)의 소스(S2)에 연결된다. 도 6a에 미도시하였으나, 제3 게이트 메탈 패턴(GMP3)은 제2 전원라인(VL)을 포함할 수 있다. 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1) 상에 배치되고, 제3 게이트 메탈 패턴(GMP3)을 커버할 수 있다. 제1 데이터 메탈 패턴(DMP1)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 2개의 연결전극(CNE-D1)이 제1 데이터 메탈 패턴(DMP1)으로써 예시적으로 도시되었다. 연결전극들(CNE-D1)은 제2 층간 절연층(ILD2)을 관통하는 컨택홀(CH11, CH21)을 통해 대응하는 연결전극들(CNE-G3)에 각각 연결된다. 본 발명의 일 실시예에서 제3 게이트 메탈 패턴(GMP3)의 연결전극들(CNE-G3)은 생략될 수 있고, 이때 제1 데이터 메탈 패턴(DMP1)의 연결전극들(CNE-D1)이 제1 트랜지스터(T1)의 게이트(G1) 및 제2 트랜지스터(T2)의 소스(S2)에 각각 연결될 수 있다.
제1 비아층(VIA1)은 제2 층간 절연층(ILD2) 상에 배치되고, 제1 데이터 메탈 패턴(DMP1)을 커버할 수 있다. 제2 데이터 메탈 패턴(DMP2)은 제1 비아층(VIA1) 상에 배치될 수 있다. 1개의 연결전극(CNE-D2)이 제2 데이터 메탈 패턴(DMP2)으로써 예시적으로 도시되었다. 연결전극들(CNE-D1)은 제1 비아층(VIA1)을 관통하는 컨택홀(CH22)을 통해 대응하는 연결전극(CNE-D1)에 각각 연결된다. 컨택홀
제2 비아층(VIA2)은 제1 비아층(VIA1) 상에 배치되고, 제2 데이터 메탈 패턴(DMP2)을 커버할 수 있다. 발광소자층(ELL)은 발광소자(LD) 및 화소정의막(PDL)을 포함할 수 있다. 발광소자(LD)는 애노드 전극(AE), 발광층(EML), 및 캐소드 전극(CE)을 포함할 수 있다.
애노드 전극(AE)은 제2 비아층(VIA2) 상에 배치될 수 있다. 애노드 전극(AE)은 컨택홀을 통해 제2 데이터 메탈 패턴(DMP2)과 전기적으로 연결될 수 있다. 화소정의막(PDL)은 제2 비아층(VIA2) 상에 배치되며, 애노드 전극(AE)의 적어도 일부분을 노출시킬 수 있다. 발광층(EML)은 애노드 전극(AE) 상에 배치될 수 있다. 캐소드 전극(CE)은 발광층(EML) 상에 배치될 수 있다.
발광소자(LD)가 유기발광다이오드(OLED) 인 경우, 발광층(EML)은 유기물을 포함할 수 있다. 본 발명의 다른 실시예에서, 발광소자(LD)가 마이크로 LED인 경우, 발광층(EML)은 무기물을 포함할 수 있다. 봉지층(ECP)은 발광소자층(ELL)을 밀봉하여, 외부의 산소 또는 수분으로부터 발광소자층(ELL)을 보호할 수 있다. 봉지층(ECP)은 유기막 및 무기막이 혼합된 층일 수 있다.
도 6a 및 6b의 비액티브 영역(NACA)을 참조하면 영역에 따라 신호라인(LNC)이 배치될 수도 있다. 신호라인(LNC)은 제2 데이터 메탈 패턴(DMP2)일 수 있다.
벤딩영역(BA)에 대응하는 부분에는 제1 버퍼층(BFL1), 제2 버퍼층(BFL2), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 층간절연층(ILD1), 및 제2 층간 절연층(ILD2)이 배치되지 않을 수 있다. 도 6a 및 도 6b에는 제1 버퍼층(BFL1)로부터 제2 층간 절연층(ILD2)까지 벤딩영역(BA)에 중첩하도록 개구부(OP)가 형성되었다. 본 실시예에서는 2 단계에 의해 형성된 개구부(OP)를 예시적으로 도시하였다. 2 단계에 의해 형성된 개구부(OP)는 개구부(OP) 정의하는 경사면이 단차진 것을 알 수 있다.
이와 같이 벤딩영역(BA)에 대응하는 부분에는 제1 비아층(VIA1) 및 제2 비아층(VIA2) 만 존재하게 함으로써, 벤딩영역(BA)의 유연성을 향상시킬 수 있다.
도 7a는 도 2의 AA영역을 확대하여 도시한 것이다. 도 7b는 도 7a의 I-I'에 대응하는 단면도이다. 도 7c 및 도 7d는 도 7a의 II-II'에 대응하는 단면도이다. 도 8a, 도 8b, 도 8c, 및 도 8d 각각은 도 7a에 도시된 라인들(STF, LNC, STR)을 레이어별로 도시한 것이다.
베이스층(BL)의 제1 부분(PT1) 상에는 전단 신호라인들(STF)이 배치될 수 있다. 전단 신호라인들(STF)은 화소들(PX)과 전기적으로 연결될 수 있다. 전단 신호라인들(STF)은 제1 전단 신호라인들(STF1), 제2 전단 신호라인들(STF2), 및 제3 전단 신호라인들(STF3)을 포함할 수 있다. 제1 전단 신호라인들(STF1), 제2 전단 신호라인들(STF2), 및 제3 전단 신호라인들(STF3)은 서로 다른 레이어에 배치될 수 있다. 본 명세서 내에서, 전단 신호라인들(STF)이 배치되는 부분이 스파이더 배선부라고 지칭될 수 있다.베이스층(BL)의 제3 부분(PT3) 상에는 후단 신호라인들(STR)이 배치될 수 있다. 후단 신호라인들(STR)은 데이터 구동회로(DIC)와 전기적으로 연결될 수 있다. 후단 신호라인들(STR)은 제1 후단 신호라인들(STR1), 제2 후단 신호라인들(STR2), 및 제3 후단 신호라인들(STR3)을 포함할 수 있다. 제1 후단 신호라인들(STR1), 제2 후단 신호라인들(STR2), 및 제3 후단 신호라인들(STR3)은 서로 다른 레이어에 배치될 수 있다.베이스층(BL)의 제2 부분(PT2) 상에는 전단 신호라인들(STF)과 후단 신호라인들(STR)을 전기적으로 연결하는 연결라인들(LNC, 또는 연결 신호라인)이 배치될 수 있다. 연결라인들(LNC)은 제1 연결라인들(LNC1), 제2 연결라인들(LNC2), 및 제3 연결라인들(LNC3)을 포함할 수 있다.
본 발명의 일 실시예에서, 전단 신호라인들(STF) 및 후단 신호라인들(STR) 각각은 제1 금속물질을 포함하고, 연결라인들(LNC) 각각은 제2 금속물질을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 금속물질이 가지는 고유저항(specific resistance)은 상기 제2 금속물질이 가지는 고유저항(specific resistance) 보다 클 수 있다. 본 발명의 일 실시예에서, 상기 제1 금속물질은 몰리브덴(Mo)을 포함할 수 있다. 본 발명의 일 실시예에서 상기 제2 금속물질은 알루미늄(Al) 및 티타늄(Ti) 중 적어도 어느 하나를 포함할 수 있다.
도 7b 및 도 8a를 참조하면, 제1 전단 신호라인들(STF1)과 제1 후단 신호라인들(STR1)은 같은 레이어에 배치될 수 있다. 본 발명의 일 실시예에서, 제1 전단 신호라인들(STF1)과 제1 후단 신호라인들(STR1)은 제1 게이트 메탈 패턴(GMP1)과 같은 레이어에 배치될 수 있다.
제1 전단 신호라인들(STF1) 각각은 라인부(LNF1) 및 패드부(PDF1)를 포함할 수 있다. 제1 후단 신호라인들(STR1) 각각은 라인부(LNR1) 및 패드부(PDR1)를 포함할 수 있다.
도 7b 및 도 8b를 참조하면, 제2 전단 신호라인들(STF2)과 제2 후단 신호라인들(STR2)은 같은 레이어에 배치될 수 있다. 본 발명의 일 실시예에서, 제2 전단 신호라인들(STF2)과 제2 후단 신호라인들(STR2)은 제2 게이트 메탈 패턴(GMP2)과 같은 레이어에 배치될 수 있다.
제2 전단 신호라인들(STF2) 각각은 라인부(LNF2) 및 패드부(PDF2)를 포함할 수 있다. 제2 후단 신호라인들(STR2) 각각은 라인부(LNR2) 및 패드부(PDR2)를 포함할 수 있다.
도 7b 및 도 8c를 참조하면, 제3 전단 신호라인들(STF3)과 제3 후단 신호라인들(STR3)은 같은 레이어에 배치될 수 있다. 본 발명의 일 실시예에서, 제3 전단 신호라인들(STF3)과 제3 후단 신호라인들(STR3)은 제3 게이트 메탈 패턴(GMP3)과 같은 레이어에 배치될 수 있다.
제3 전단 신호라인들(STF3) 각각은 라인부(LNF3) 및 패드부(PDF3)를 포함할 수 있다. 제3 후단 신호라인들(STR3) 각각은 라인부(LNR3) 및 패드부(PDR3)를 포함할 수 있다.
도 8d를 참조하면, 본 발명의 일 실시예에서, 연결라인들(LNC)은 제2 데이터 메탈 패턴(DMP2)과 같은 레이어에 배치될 수 있다. 단, 이에 제한되는 것은 아니며, 본 발명의 다른 실시예에서, 연결라인들(LNC)은 제1 데이터 메탈 패턴(DMP1)과 같은 레이어에 배치될 수 있다.
도 7a 및 도 7c에 도시된 것과 같이, 제1 연결라인들(LNC1)은 제1 전단 신호라인들(STF1)과 컨택홀들(CTH)을 통해 연결되고, 제3 후단 신호라인들(STR3)과 컨택홀들(CTH)을 통해 전기적으로 연결될 수 있다. 도 7c에 도시된 것과 같이, 제1 연결라인(LNC1)과 제1 전단 신호라인(STF1)을 연결하는 컨택홀(CTH)은 제2 게이트 절연층(Gl2)부터 제1 비아층(VIA1)까지 관통할 수 있다. 제1 연결라인(LNC1)과 제3 후단 신호라인(STR3)을 연결하는 컨택홀(CTH)은 제2 층간 절연층(ILD2)부터 제1 비아층(VIA1)까지 관통할 수 있다. 본 발명의 일 실시예에서, 제2 연결라인들(LNC2)은 제2 전단 신호라인들(STF2)과 및 제2 후단 신호라인들(STR2)과 컨택홀들(CTH)을 통해 전기적으로 연결될 수 있다. 제3 연결라인들(LNC3)은 제3 전단 신호라인들(STF3) 및 제1 후단 신호라인들(STR1)과 컨택홀들(CTH)을 통해 전기적으로 연결될 수 있다.
도 7d에 도시된 것과 같이, 제1 연결라인(LNC1)은 연결전극(CNE-D1)을 거쳐 제1 전단 신호라인(STF1)과 연결되고, 연결전극(CNE-D1)을 거쳐 제3 후단 신호라인(STR3)과 연결될 수 있다. 하나의 연결전극(CNE-D1)은 제2 게이트 절연층(Gl2)부터 제2 층간 절연층(ILD2)까지 관통하는 컨택홀(CH30)을 통해서 제1 전단 신호라인(STF1)과 연결되고, 다른 연결전극(CNE-D1)은 제2 층간 절연층(ILD2)을 관통하는 컨택홀(CH40)을 통해서 제3 후단 신호라인(STR3)과 연결될 수 있다. 제1 연결라인(LNC1)은 제1 비아층(VIA1)을 관통하는 컨택홀들(CH31, CH41)을 통해서 연결전극(CNE-D1)에 연결될 수 있다. 컨택홀들(CH30, CH31, CH40, CH41)의 개수는 특별히 제한되지 않고, 단수 또는 복수개 제공될 수 있다.
본 발명의 일 실시예에서, 전단 신호라인들(STF) 각각이 가지는 너비 및/또는 두께는 다를 수 있다. 예를들어, 제1 방향(DR1)과 나란한 방향상에서, 전단 신호라인들(STF) 중 외측에 배치되는 신호라인들이 내측에 배치되는 신호라인들보다 더 큰 너비를 가지거나, 더 큰 두께를 가질 수 있다.
본 발명의 일 실시예에서, 후단 신호라인들(STR) 각각이 가지는 너비 및/또는 두께는 다를 수 있다. 예를들어, 제1 방향(DR1)과 나란한 방향상에서, 후단 신호라인들(STR) 중 외측에 배치되는 신호라인들이 내측에 배치되는 신호라인들보다 더 큰 너비를 가지거나, 더 큰 두께를 가질 수 있다.
본 발명의 일 실시예에서, 연결라인들(LNC) 각각이 가지는 너비 및/또는 두께는 다를 수 있다. 예를들어, 제1 방향(DR1)과 나란한 방향상에서, 연결라인들(LNC) 중 외측에 배치되는 신호라인들이 내측에 배치되는 신호라인들보다 더 큰 너비를 가지거나, 더 큰 두께를 가질 수 있다.
외측에 배치되는 신호라인이 내측에 배치되는 신호라인보다 더 길기 때문에, 외측에 배치되는 신호라인의 너비 또는 두께를 내측에 배치되는 신호라인의 너비 또는 두께보다 더 크게 하여 신호라인들 사이의 저항 편차를 줄일 수 있다.
도 9는 도 2의 AA영역의 변형실시예를 확대하여 도시한 것이다. 도 10a, 도 10b, 도 10c, 및 도 10d 각각은 도 9에 도시된 라인들(STF-1, LNC-1, STR-1)을 레이어별로 도시한 것이다.
베이스층(BL)의 제1 부분(PT1) 상에는 전단 신호라인들(STF-1)이 배치될 수 있다. 전단 신호라인들(STF-1)은 제1 전단 신호라인들(STF1-1), 제2 전단 신호라인들(STF2-1), 및 제3 전단 신호라인들(STF3-1)을 포함할 수 있다. 제1 전단 신호라인들(STF1-1), 제2 전단 신호라인들(STF2-1), 및 제3 전단 신호라인들(STF3-1)은 서로 다른 레이어에 배치될 수 있다.
전단 신호라인들(STF-1)은 화소들(PX)과 전기적으로 연결될 수 있다.
베이스층(BL)의 제3 부분(PT3) 상에는 후단 신호라인들(STR-1)이 배치될 수 있다. 후단 신호라인들(STR-1)은 제2 후단 신호라인들(STR2-1) 및 제3 후단 신호라인들(STR3-1, STR3-2)을 포함할 수 있다. 제3 후단 신호라인들(STR3-1, STR3-2)은 제1 그룹 라인들(STR3-1) 및 제2 그룹 라인들(STR3-2)을 포함할 수 있다.
제2 후단 신호라인들(STR2-1) 및 제3 후단 신호라인들(STR3-1, STR3-2)은 서로 다른 레이어에 배치될 수 있다.
후단 신호라인들(STR-1)은 데이터 구동회로(DIC)와 전기적으로 연결될 수 있다.
베이스층(BL)의 제2 부분(PT2) 상에는 전단 신호라인들(STF-1)과 후단 신호라인들(STR-1)을 전기적으로 연결하는 연결라인들(LNC-1)이 배치될 수 있다. 연결라인들(LNC-1)은 제1 연결라인들(LNC1-1), 제2 연결라인들(LNC2-1), 및 제3 연결라인들(LNC3-1)을 포함할 수 있다.
도 10a를 참조하면, 본 발명의 일 실시예에서, 제1 전단 신호라인들(STF1-1)은 제1 게이트 메탈 패턴(GMP1)과 같은 레이어에 배치될 수 있다.
제1 전단 신호라인들(STF1-1) 각각은 라인부(LNF1-1) 및 패드부(PDF1-1)를 포함할 수 있다.
도 10b를 참조하면, 제2 전단 신호라인들(STF2-1)과 제2 후단 신호라인들(STR2-1)은 같은 레이어에 배치될 수 있다. 본 발명의 일 실시예에서, 제2 전단 신호라인들(STF2-1)과 제2 후단 신호라인들(STR2-1)은 제2 게이트 메탈 패턴(GMP2)과 같은 레이어에 배치될 수 있다.
제2 전단 신호라인들(STF2-1) 각각은 라인부(LNF2-1) 및 패드부(PDF2-1)를 포함할 수 있다. 제2 후단 신호라인들(STR2-1) 각각은 라인부(LNR2-1) 및 패드부(PDR2-1)를 포함할 수 있다.
도 10c를 참조하면, 제3 전단 신호라인들(STF3-1)과 제3 후단 신호라인들(STR3-1, STR3-2)은 같은 레이어에 배치될 수 있다. 본 발명의 일 실시예에서, 제3 전단 신호라인들(STF3-1)과 제3 후단 신호라인들(STR3-1, STR3-2)은 제3 게이트 메탈 패턴(GMP3)과 같은 레이어에 배치될 수 있다.
제3 전단 신호라인들(STF3-1) 각각은 라인부(LNF3-1) 및 패드부(PDF3-1)를 포함할 수 있다. 제1 그룹 라인들(STR3-1) 각각은 라인부(LNR3-1) 및 패드부(PDR3-1)를 포함할 수 있다. 제2 그룹 라인들(STR3-2) 각각은 라인부(LNR3-2) 및 패드부(PDR3-2)를 포함할 수 있다.
도 10d를 참조하면, 본 발명의 일 실시예에서, 연결라인들(LNC-1)은 제2 데이터 메탈 패턴(DMP2)과 같은 레이어에 배치될 수 있다. 단, 이에 제한되는 것은 아니며, 본 발명의 다른 실시예에서, 연결라인들(LNC-1)은 제1 데이터 메탈 패턴(DMP1)과 같은 레이어에 배치될 수 있다.
본 발명의 일 실시예에서, 제1 연결라인들(LNC1-1)은 제1 전단 신호라인들(STF1-1) 및 제2 후단 신호라인들(STR2-1)과 컨택홀들(CTH)을 통해 전기적으로 연결될 수 있다. 즉, 제1 연결라인들(LNC1-1)은 제1 전단 신호라인들(STF1-1) 및 제2 후단 신호라인들(STR2-1)을 서로 전기적으로 연결시킬 수 있다.
본 발명의 일 실시예에서, 제2 연결라인들(LNC2-1)은 제2 전단 신호라인들(STF2-1) 및 제1 그룹 라인들(STR3-1)과 컨택홀들(CTH)을 통해 전기적으로 연결될 수 있다. 즉, 제2 연결라인들(LNC2-1)은 제2 전단 신호라인들(STF2-1) 및 제1 그룹 라인들(STR3-1)을 서로 전기적으로 연결시킬 수 있다.
본 발명의 일 실시예에서, 제3 연결라인들(LNC3-1)은 제3 전단 신호라인들(STF3-1) 및 제2 그룹 라인들(STR3-2)과 컨택홀들(CTH)을 통해 전기적으로 연결될 수 있다. 즉, 제3 연결라인들(LNC3-1)은 제3 전단 신호라인들(STF3-1) 및 제2 그룹 라인들(STR3-2)을 서로 전기적으로 연결시킬 수 있다.
도 11은 도 2의 BB영역을 확대하여 도시한 것이다.
후단 신호라인들(STR) 각각은 저항조절부(RCP)를 포함할 수 있다. 저항조절부(RCP)는 구불구불한 형상을 가지는 신호라인일 수 있다.
본 발명의 일 실시예에서, 저항조절부들(RCP) 중 외측에 배치된 저항조절부들(RCP)이 가지는 구불구불한 패턴의 밀도는 내측에 배치된 저항조절부들(RCP)이 가지는 구불구불한 패턴의 밀도보다 작을 수 있다.
외측에 배치되는 신호라인이 내측에 배치되는 신호라인보다 더 길기 때문에, 외측에 배치되는 신호라인의 조저항조절부가 가지는 구불구불한 패턴의 밀도를 더 낮게 하여 신호라인들 사이의 저항 편차를 줄일 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시장치 DM: 표시모듈
WM: 윈도우 부재 ST: 세트부재
PX: 화소 SP: 센싱부
BL: 베이스층 GMP1~GMP3: 게이트 메탈 패턴
DMP1, DMP2: 데이터 메탈 패턴 STF: 전단 신호라인
STR: 후단 신호라인 LNC: 연결라인

Claims (25)

  1. 제1 부분, 상기 제1 부분에서 연장되는 제2 부분, 및 상기 제2 부분에서 연장되는 제3 부분을 포함하는 베이스층;
    제1 발광소자, 제2 발광소자, 및 제3 발광소자를 포함하고, 상기 제1 부분 상에 배치되는 복수의 발광소자들;
    상기 제1 발광소자와 전기적으로 연결되고, 상기 제1 부분 상에 배치되는 제1 전단 신호라인;
    상기 제2 발광소자와 전기적으로 연결되고, 상기 제1 전단 신호라인과 다른 레이어에 배치되며, 상기 제1 부분 상에 배치되는 제2 전단 신호라인;
    상기 제3 발광소자와 전기적으로 연결되고, 상기 제1 전단 신호라인 및 상기 제2 전단 신호라인과 다른 레이어에 배치되는 제3 전단 신호라인;
    상기 제1 전단 신호라인과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 제1 후단 신호라인;
    상기 제2 전단 신호라인과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 제2 후단 신호라인;
    상기 제3 전단 신호라인과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 제3 후단 신호라인; 및
    적어도 어느 하나는 상기 제1 전단 신호라인과 상기 제3 후단 신호라인을 전기적으로 연결하고, 적어도 일부분이 상기 제2 부분에 중첩하는 복수의 연결라인들을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 베이스층의 상기 제2 부분은 벤딩되는 표시장치.
  3. 제2 항에 있어서,
    상기 베이스층의 상기 제3 부분 상에 실장된 데이터 구동회로를 더 포함하고,
    상기 데이터 구동회로는 상기 제1 후단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인과 전기적으로 연결되는 표시장치.
  4. 제2 항에 있어서,
    상기 제1 전단 신호라인, 상기 제2 전단 신호라인, 상기 제3 전단 신호라인, 상기 제1 후단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인 각각은 제1 금속물질을 포함하고,
    상기 복수의 연결라인들 각각은 상기 제1 금속물질과 다른 제2 금속물질을 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 제1 금속물질이 가지는 고유저항(specific resistance)은 상기 제2 금속물질이 가지는 고유저항(specific resistance) 보다 큰 표시장치.
  6. 제4 항에 있어서,
    상기 제1 금속물질은 몰리브덴을 포함하고, 상기 제2 금속물질은 알루미늄을 포함하는 표시장치.
  7. 제2 항에 있어서,
    상기 복수의 연결라인들은,
    상기 제1 전단 신호라인 및 상기 제3 후단 신호라인을 전기적으로 연결하는 제1 연결라인;
    상기 제2 전단 신호라인 및 상기 제2 후단 신호라인을 전기적으로 연결하는 제2 연결라인; 및
    상기 제3 전단 신호라인 및 상기 제1 후단 신호라인을 전기적으로 연결하는 제3 연결라인을 포함하는 표시장치.
  8. 제2 항에 있어서,
    상기 제1 전단 신호라인, 상기 제2 전단 신호라인, 및 상기 제3 전단 신호라인 각각은 복수로 제공되고,
    상기 복수의 제1 전단 신호라인들, 상기 복수의 제2 전단 신호라인들, 및 상기 복수의 제3 전단 신호라인들 중 외측에 배치된 전단 신호라인들은 내측에 배치된 전단 신호라인들보다 더 큰 너비 또는 더 큰 두께를 가지는 표시장치.
  9. 제2 항에 있어서,
    상기 제1 후단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인 각각은 복수로 제공되고,
    상기 복수의 제1 후단 신호라인들, 상기 복수의 제2 후단 신호라인들, 및 상기 복수의 제3 후단 신호라인들 중 외측에 배치된 후단 신호라인들은 내측에 배치된 후단 신호라인들보다 더 큰 너비 또는 더 큰 두께를 가지는 표시장치.
  10. 제2 항에 있어서,
    상기 복수의 연결라인들 중 외측에 배치된 연결라인들은 내측에 배치된 연결라인들보다 더 큰 너비 또는 더 큰 두께를 가지는 표시장치.
  11. 제1 항에 있어서,
    상기 베이스층의 상기 제1 부분 상에 배치되고, 상기 복수의 발광소자들에 전기적으로 연결된 복수의 트랜지스터들; 및
    상기 복수의 트랜지스터들에 초기화 전압을 제공하고, 상기 제3 전단 신호라인과 같은 레이어에 배치되는 전원라인을 더 포함하는 표시장치.
  12. 제1 항에 있어서,
    상기 제1 전단 신호라인 및 상기 제1 후단 신호라인을 커버하고, 상기 제2 전단 신호라인 및 상기 제2 후단 신호라인 하부에 배치되는 제1 절연층;
    상기 제2 전단 신호라인 및 상기 제2 후단 신호라인을 커버하고, 상기 제3 전단 신호라인 및 상기 제3 후단 신호라인 하부에 배치되는 제2 절연층; 및
    상기 제3 전단 신호라인 및 상기 제3 후단 신호라인을 커버하고, 상기 복수의 연결라인들 하부에 배치되는 제3 절연층을 더 포함하는 표시장치.
  13. 제12 항에 있어서,
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층에는 복수의 컨택홀들이 정의되고,
    상기 제1 전단 신호라인, 상기 제2 전단 신호라인, 상기 제3 전단 신호라인, 상기 제1 후단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인은 상기 복수의 컨택홀들을 통해서 상기 복수의 연결라인들과 전기적으로 연결되는 표시장치.
  14. 제1 부분, 상기 제1 부분에서 연장되는 제2 부분, 및 상기 제2 부분에서 연장되는 제3 부분을 포함하는 베이스층;
    상기 제1 부분 상에 배치되는 복수의 발광소자들;
    상기 복수의 발광소자들 중 적어도 일부와 전기적으로 연결되고, 상기 제1 부분 상에 배치되는 복수의 제1 전단 신호라인들;
    상기 복수의 발광소자들 중 적어도 일부와 전기적으로 연결되고, 상기 복수의 제1 전단 신호라인들과 다른 레이어에 배치되며, 상기 제1 부분 상에 배치되는 복수의 제2 전단 신호라인들;
    상기 복수의 발광소자들 중 적어도 일부와 전기적으로 연결되고, 상기 복수의 제1 전단 신호라인들 및 상기 복수의 제2 전단 신호라인들과 다른 레이어에 배치되는 복수의 제3 전단 신호라인들;
    상기 복수의 제2 전단 신호라인들과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 복수의 제2 후단 신호라인들;
    상기 복수의 제3 전단 신호라인들과 같은 레이어에 배치되고, 상기 제3 부분 상에 배치되는 복수의 제3 후단 신호라인들; 및
    상기 복수의 제1 전단 신호라인들을 상기 복수의 제2 후단 신호라인들과 전기적으로 연결시키고, 상기 복수의 제2 전단 신호라인들 및 상기 복수의 제3 전단 신호라인들을 상기 복수의 제3 후단 신호라인들과 전기적으로 연결시키는 복수의 연결라인들을 포함하는 표시장치.
  15. 제14 항에 있어서,
    상기 베이스층의 상기 제2 부분은 벤딩되는 표시장치.
  16. 제15 항에 있어서,
    상기 베이스층의 상기 제3 부분 상에 실장된 데이터 구동회로를 더 포함하고,
    상기 데이터 구동회로는 상기 복수의 제2 후단 신호라인들, 및 상기 제3 후단 신호라인과 전기적으로 연결되는 표시장치.
  17. 제15 항에 있어서,
    상기 복수의 제1 전단 신호라인들, 상기 복수의 제2 전단 신호라인들, 상기 복수의 제3 전단 신호라인들, 상기 복수의 제2 후단 신호라인들, 및 상기 복수의 제3 후단 신호라인들 각각은 제1 금속물질을 포함하고,
    상기 복수의 연결라인들 각각은 상기 제1 금속물질과 다른 제2 금속물질을 포함하는 표시장치.
  18. 제17 항에 있어서,
    상기 제1 금속물질이 가지는 고유저항(specific resistance)은 상기 제2 금속물질이 가지는 고유저항(specific resistance) 보다 큰 표시장치.
  19. 제17 항에 있어서,
    상기 제1 금속물질은 몰리브덴을 포함하고, 상기 제2 금속물질은 알루미늄을 포함하는 표시장치.
  20. 제15 항에 있어서,
    상기 복수의 제1 전단 신호라인들, 상기 복수의 제2 전단 신호라인들, 및 상기 복수의 제3 전단 신호라인들 중 외측에 배치된 전단 신호라인들은 내측에 배치된 전단 신호라인들보다 더 큰 너비 또는 더 큰 두께를 가지는 표시장치.
  21. 제15 항에 있어서,
    상기 복수의 제2 후단 신호라인들, 및 상기 복수의 제3 후단 신호라인들 중 외측에 배치된 후단 신호라인들은 내측에 배치된 후단 신호라인들보다 더 큰 너비 또는 더 큰 두께를 가지는 표시장치.
  22. 제15 항에 있어서,
    상기 복수의 연결라인들 중 외측에 배치된 연결라인들은 내측에 배치된 연결라인들보다 더 큰 너비 또는 더 큰 두께를 가지는 표시장치.
  23. 제14 항에 있어서,
    상기 베이스층의 상기 제1 부분 상에 배치되고, 상기 복수의 발광소자들에 전기적으로 연결된 복수의 트랜지스터들; 및
    상기 복수의 트랜지스터들에 초기화 전압을 제공하고, 상기 제3 전단 신호라인과 같은 레이어에 배치되는 전원라인을 더 포함하는 표시장치.
  24. 제14 항에 있어서,
    상기 제1 전단 신호라인을 커버하고, 상기 제2 전단 신호라인 및 상기 제2 후단 신호라인 하부에 배치되는 제1 절연층;
    상기 제2 전단 신호라인 및 상기 제2 후단 신호라인을 커버하고, 상기 제3 전단 신호라인 및 상기 제3 후단 신호라인 하부에 배치되는 제2 절연층; 및
    상기 제3 전단 신호라인 및 상기 제3 후단 신호라인을 커버하고, 상기 복수의 연결라인들 하부에 배치되는 제3 절연층을 더 포함하는 표시장치.
  25. 제24 항에 있어서,
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층에는 복수의 컨택홀들이 정의되고,
    상기 제1 전단 신호라인, 상기 제2 전단 신호라인, 상기 제3 전단 신호라인, 상기 제2 후단 신호라인, 및 상기 제3 후단 신호라인은 상기 복수의 컨택홀들을 통해서 상기 복수의 연결라인들과 전기적으로 연결되는 표시장치.


KR1020190106954A 2019-08-30 2019-08-30 표시패널 KR20210027641A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190106954A KR20210027641A (ko) 2019-08-30 2019-08-30 표시패널
US17/003,508 US11706955B2 (en) 2019-08-30 2020-08-26 Display device with signal lines on different layers connected over bending area
CN202010884227.2A CN112447811A (zh) 2019-08-30 2020-08-28 显示装置
EP20193496.5A EP3786940B1 (en) 2019-08-30 2020-08-28 Display device
US18/332,422 US20230337490A1 (en) 2019-08-30 2023-06-09 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190106954A KR20210027641A (ko) 2019-08-30 2019-08-30 표시패널

Publications (1)

Publication Number Publication Date
KR20210027641A true KR20210027641A (ko) 2021-03-11

Family

ID=72292283

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190106954A KR20210027641A (ko) 2019-08-30 2019-08-30 표시패널

Country Status (4)

Country Link
US (2) US11706955B2 (ko)
EP (1) EP3786940B1 (ko)
KR (1) KR20210027641A (ko)
CN (1) CN112447811A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11481008B2 (en) 2020-04-10 2022-10-25 Samsung Display Co., Ltd. Display device
US12029082B2 (en) 2019-12-26 2024-07-02 Samsung Display Co., Ltd. Display device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101888423B1 (ko) 2011-06-10 2018-08-17 엘지디스플레이 주식회사 평판 표시장치
US9870744B2 (en) * 2013-01-21 2018-01-16 Sharp Kabushiki Kaisha Active matrix substrate and display device
KR102557892B1 (ko) 2016-08-19 2023-07-21 삼성디스플레이 주식회사 디스플레이 장치
KR102597681B1 (ko) * 2016-09-19 2023-11-06 삼성디스플레이 주식회사 표시 장치
KR20180051739A (ko) 2016-11-08 2018-05-17 삼성디스플레이 주식회사 표시 장치
KR102631257B1 (ko) 2016-11-18 2024-01-31 삼성디스플레이 주식회사 디스플레이 장치
KR20180082688A (ko) * 2017-01-10 2018-07-19 삼성디스플레이 주식회사 표시 장치
KR101903019B1 (ko) 2017-06-02 2018-10-01 단국대학교 천안캠퍼스 산학협력단 채널배선에 의한 저항 불균일을 보상하는 디스플레이 장치
US10797123B2 (en) * 2017-10-13 2020-10-06 Samsung Display Co., Ltd. Display panel and method of fabricating the same
KR102482822B1 (ko) * 2017-10-24 2022-12-30 삼성디스플레이 주식회사 표시 장치
KR102606570B1 (ko) * 2017-11-29 2023-11-30 삼성디스플레이 주식회사 표시패널 및 그 제조방법
KR102416038B1 (ko) 2017-11-30 2022-07-04 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조 방법
KR102173434B1 (ko) 2017-12-19 2020-11-03 엘지디스플레이 주식회사 표시 장치
KR20200133118A (ko) 2019-05-17 2020-11-26 삼성디스플레이 주식회사 표시장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12029082B2 (en) 2019-12-26 2024-07-02 Samsung Display Co., Ltd. Display device
US11481008B2 (en) 2020-04-10 2022-10-25 Samsung Display Co., Ltd. Display device
US11733748B2 (en) 2020-04-10 2023-08-22 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
US20230337490A1 (en) 2023-10-19
CN112447811A (zh) 2021-03-05
US11706955B2 (en) 2023-07-18
EP3786940A1 (en) 2021-03-03
US20210066441A1 (en) 2021-03-04
EP3786940B1 (en) 2023-07-19

Similar Documents

Publication Publication Date Title
KR102446436B1 (ko) 표시 장치
EP4426088A2 (en) Flexible display device
CN117222277A (zh) 显示装置
US11374067B2 (en) Display device
US20230337490A1 (en) Display device
US10754181B2 (en) Flexible display panel and manufacturing method thereof, and display device
US20240313185A1 (en) Display device
KR20200143609A (ko) 표시모듈 및 이를 포함하는 표시장치
CN111613658B (zh) 显示基板和显示装置
KR102701049B1 (ko) 터치 센서 및 이를 구비한 표시 장치
KR20210069779A (ko) 터치 센서, 그의 제조 방법, 및 이를 구비한 표시 장치
KR20210105467A (ko) 입력 감지 유닛 및 이를 포함하는 전자 장치
KR20200073338A (ko) 표시장치
KR20210126841A (ko) 표시장치
US20240179973A1 (en) Display panel and display apparatus
CN114664906B (zh) 一种光感模组、显示面板及显示装置
US20240138188A1 (en) Light emitting display device
US20240008311A1 (en) Display apparatus
KR20240103750A (ko) 표시 장치 및 표시 패널
KR20240002840A (ko) 표시 장치
KR20240049760A (ko) 입력센서 및 이를 포함하는 전자장치
KR20220145948A (ko) 표시 장치
KR20220102194A (ko) 표시 장치
KR20230124144A (ko) 전자 장치
CN116414255A (zh) 触摸显示装置

Legal Events

Date Code Title Description
A201 Request for examination