KR20210014828A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
Description
도 2는 제 1 배선 구조체 및 제 2 배선 구조체의 평면도이다.
도 3은 제 1 배선 구조체의 평면도이다.
도 4는 제 2 배선 구조체의 평면도이다.
도 5a, 도 5b 및 도 5c는 각각 도 1의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이다.
도 6, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 7a 및 도 7b는 도 6의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 14a 및 도 14b는 도 13의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 16a 및 도 16b는 도 15의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
Claims (20)
- 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들;
상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 연장되는 수직 전극들;
상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들;
상기 수직 전극들의 상부에 연결되는 제 2 콘택들; 및
상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체를 포함하고,
상기 제 1 배선 구조체는:
제 1 방향으로 연장되고 상기 제 2 콘택들의 상면과 접하는 제 1 서브 배선들; 및
상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 제 1 서브 배선들과 접하는 제 2 서브 배선들을 포함하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 콘택들의 상면과 상기 제 2 콘택들의 상면은 실질적으로 동일 레벨인 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 2 콘택들은 상기 제 1 방향으로의 폭이 상기 제 2 방향으로의 폭보다 큰 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 2 콘택들의 상기 제 1 방향으로의 이격 거리는 상기 제 1 콘택들의 상기 제 1 방향으로의 이격 거리보다 큰 반도체 메모리 소자. - 제 4 항에 있어서,
상기 제 2 콘택들의 상기 제 1 방향으로의 이격 거리는 상기 제 1 콘택들의 상기 제 1 방향으로의 이격 거리의 10배 내지 20배인 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 배선 구조체는 그리드 형상을 갖는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 전극 구조체들을 관통하고 채널 패턴들을 포함하는 수직 구조체들을 더 포함하고,
상기 제 1 서브 배선들은 상기 수평 전극들과 오버랩되고,
상기 제 2 서브 배선들은 상기 수직 구조체들과 오버랩되는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 배선 구조체 상에 제공되는 제 2 배선 구조체를 더 포함하고,
상기 제 2 배선 구조체는:
상기 제 1 서브 배선들과 오버랩되고 상기 제 1 서브 배선들과 동일한 방향으로 연장되는 제 3 서브 배선들; 및
상기 제 2 서브 배선들과 오버랩되고 상기 제 2 서브 배선들과 동일한 방향으로 연장되는 제 4 서브 배선들을 포함하는 반도체 메모리 소자. - 제 8 항에 있어서,
상기 제 2 서브 배선들과 상기 제 4 서브 배선들을 연결하는 제 1 비아들을 더 포함하는 반도체 메모리 소자. - 제 8 항에 있어서,
상기 수직 구조체들의 상부에 접속되는 스터드들을 더 포함하고,
상기 제 2 배선 구조체의 상면과 상기 스터드들의 상면은 실질적으로 동일 레벨인 반도체 메모리 소자. - 제 10 항에 있어서,
상기 제 2 배선 구조체 상의 제 2 비아들;
상기 제 2 방향으로 연장되며 상기 제 2 비아들을 통하여 상기 스터드들과 연결되는 제 3 배선들;
상기 제 2 방향으로 연장되며 상기 제 2 비아들을 통하여 상기 제 2 배선 구조체와 연결되는 제 4 배선들을 더 포함하고,
상기 제 4 배선들의 상기 제 1 방향으로의 폭은 상기 제 3 배선들의 상기 제 1 방향으로의 폭보다 큰 반도체 메모리 소자. - 제 1 항에 있어서,
상기 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 전극 구조체들은 상기 셀 어레이 영역에 제공되고,
상기 주변 회로 영역에 제공되는 주변 트랜지스터 및 상기 주변 트랜지스터에 연결되는 제 3 콘택들을 더 포함하고,
상기 제 3 콘택들의 상면은 상기 제 2 콘택들의 상면과 실질적으로 동일 레벨인 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 콘택들 및 상기 제 2 콘택들은 그들의 측벽들을 둘러싸는 스페이서 패턴들을 포함하는 반도체 메모리 소자. - 제 13 항에 있어서,
상기 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 전극 구조체들은 상기 셀 어레이 영역에 제공되고,
상기 주변 회로 영역에 제공되는 주변 트랜지스터, 상기 주변 트랜지스터를 덮는 층간 절연막, 및 상기 층간 절연막을 관통하여 상기 주변 트랜지스터에 연결되는 제 3 콘택들을 더 포함하고,
상기 제 3 콘택들은 금속층 및 상기 금속층의 측벽을 덮는 배리어층을 포함하고, 상기 배리어층은 상기 층간 절연막과 접하는 반도체 메모리 소자. - 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들;
상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 연장되는 수직 전극들;
상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들;
상기 수직 전극들의 상부에 연결되는 제 2 콘택들; 및
상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체를 포함하고,
상기 제 1 콘택들의 상면과 상기 제 2 콘택들의 상면은 실질적으로 동일 레벨이고,
상기 수직 전극들은 제 1 방향으로 연장되고, 상기 제 2 콘택들의 상기 제 1 방향으로의 이격 거리는 상기 제 1 콘택들의 상기 제 1 방향으로의 이격 거리보다 큰 반도체 메모리 소자. - 제 15 항에 있어서,
상기 제 1 배선 구조체는:
상기 제 1 방향으로 연장되고 상기 제 2 콘택들의 상면과 접하는 제 1 서브 배선들; 및
상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 제 1 서브 배선들과 접하는 제 2 서브 배선들을 포함하는 반도체 메모리 소자. - 제 15 항에 있어서,
상기 제 1 배선 구조체 상에 제공되는 제 2 배선 구조체를 더 포함하고,
상기 제 2 배선 구조체는:
상기 제 1 서브 배선들과 오버랩되고 상기 제 1 서브 배선들과 동일한 방향으로 연장되는 제 3 서브 배선들; 및
상기 제 2 서브 배선들과 오버랩되고 상기 제 2 서브 배선들과 동일한 방향으로 연장되는 제 4 서브 배선들을 포함하는 반도체 메모리 소자. - 제 15 항에 있어서,
상기 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 전극 구조체들은 상기 셀 어레이 영역에 제공되고,
상기 주변 회로 영역에 제공되는 주변 트랜지스터 및 상기 주변 트랜지스터에 연결되는 제 3 콘택들을 더 포함하고,
상기 제 3 콘택들의 상면은 상기 제 2 콘택들의 상면과 실질적으로 동일 레벨인 반도체 메모리 소자. - 제 15 항에 있어서,
상기 제 1 콘택들 및 상기 제 2 콘택들은 그들의 측벽들을 둘러싸는 스페이서 패턴들을 포함하고,
상기 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 전극 구조체들은 상기 셀 어레이 영역에 제공되고,
상기 주변 회로 영역에 제공되는 주변 트랜지스터, 상기 주변 트랜지스터를 덮는 층간 절연막, 및 상기 층간 절연막을 관통하여 상기 주변 트랜지스터에 연결되는 제 3 콘택들을 더 포함하고,
상기 제 3 콘택들은 금속층 및 상기 금속층의 측벽을 덮는 배리어층을 포함하고, 상기 배리어층은 상기 층간 절연막과 접하는 반도체 메모리 소자. - 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판 상에 차례로 배치된 수평 전극들을 포함하는 복수의 전극 구조체들;
상기 전극 구조체들을 관통하는 수직 구조체들;
상기 수직 구조체들의 상부에 연결되는 스터드들;
상기 전극 구조체들 사이에 배치되고 상기 수평 전극들을 따라 제 1 방향으로 연장되는 수직 전극들;
상기 전극 구조체들의 단부에서 상기 수평 전극들에 연결되는 제 1 콘택들;
상기 수직 전극들의 상부에 연결되는 제 2 콘택들;
상기 제 2 콘택들의 상면과 연결되는 연장 패드들;
상기 주변 회로 영역의 주변 트랜지스터에 연결되는 제 3 콘택들;
상기 제 3 콘택들의 상면과 연결되는 주변 패드들;
상기 제 2 콘택들의 상면과 연결되는 제 1 배선 구조체; 및
상기 제 1 배선 구조체 상에 제공되고 상기 제 1 배선 구조체와 제 1 비아들을 통하여 연결되는 제 2 배선 구조체를 포함하고,
상기 제 1 콘택들의 상면들, 상기 제 2 콘택들의 상면들, 및 상기 제 3 콘택들의 상면은 실질적으로 동일 레벨이고,
상기 제 1 배선 구조체의 상면, 연장 패드들의 상면들, 및 상기 주변 패드들의 상면은 실질적으로 동일 레벨이고,상기 스터드들의 상면들 및 상기 제 2 배선 구조체의 상면은 실질적으로 동일 레벨인 반도체 메모리 소자.
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