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KR20200123865A - 고체 촬상 소자 - Google Patents

고체 촬상 소자 Download PDF

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KR20200123865A
KR20200123865A KR1020207030493A KR20207030493A KR20200123865A KR 20200123865 A KR20200123865 A KR 20200123865A KR 1020207030493 A KR1020207030493 A KR 1020207030493A KR 20207030493 A KR20207030493 A KR 20207030493A KR 20200123865 A KR20200123865 A KR 20200123865A
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KR
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circuit
transistor
chip
photodiode
detection
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KR1020207030493A
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Inventor
아츠미 니와
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
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Publication date
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Abstract

어드레스 이벤트를 검출하는 고체 촬상 소자에 있어서, 실장 면적을 삭감한다. 고체 촬상 소자는, 수광 칩 및 검출 칩을 구비한다. 수광 칩 및 검출 칩을 구비하는 고체 촬상 소자에 있어서, 수광 칩에는, 입사광을 광전 변환하여 광전류를 생성하는 포토 다이오드가 설치된다. 또한, 고체 촬상 소자에 있어서, 검출 칩은, 수광 칩 내의 포토 다이오드에 의해 생성된 광전류에 따른 전압 신호를 양자화하여 검출 신호로서 출력한다.

Description

고체 촬상 소자{SOLID-STATE IMAGE PICKUP ELEMENT}
본 기술은, 고체 촬상 소자에 관한 것이다. 상세하게는, 입사광의 광량을 역치와 비교하는 고체 촬상 소자에 관한 것이다.
종래부터, 수직 동기 신호 등의 동기 신호에 동기하여 화상 데이터(프레임)를 촬상하는 동기형의 고체 촬상 소자가 촬상 장치 등에 있어 이용되고 있다. 이 일반적인 동기형의 고체 촬상 소자에서는, 동기 신호의 주기(예를 들면, 1/60초)로만 화상 데이터를 취득할 수 있기 때문에, 교통이나 로봇 등에 관한 분야에 있어서, 보다 고속 처리가 요구된 경우에 대응하는 것이 곤란하게 된다. 따라서, 화소 어드레스마다, 그 화소의 광량이 역치를 넘은 사실을 어드레스 이벤트로서 리얼타임으로 검출하는 어드레스 이벤트 검출 회로를 화소마다 설치한 비동기형의 고체 촬상 소자가 제안되어 있다(예를 들면, 특허문헌 1 참조).
일본 특허출원공표 제2016-533140호 공보
상술한 비동기형의 고체 촬상 소자에서는, 동기형의 고체 촬상 소자보다 훨씬 고속으로 데이터를 생성하여 출력할 수 있다. 이 때문에, 예를 들면, 교통 분야에 있어서, 사람이나 장애물을 화상 인식하는 처리를 고속으로 실행하여, 안전성을 향상시킬 수 있다. 그러나, 어드레스 이벤트 검출 회로는, 동기형에 있어서의 화소 회로보다 회로 규모가 크고, 그와 같은 회로를 화소마다 설치하면, 실장 면적이 동기형과 비교하여 증대되어 버린다고 하는 문제가 있다.
본 기술은 이와 같은 상황을 감안하여 이루어진 것으로, 어드레스 이벤트를 검출하는 고체 촬상 소자에 있어서, 실장 면적을 삭감하는 것을 목적으로 한다.
본 기술은, 상술한 문제점을 해소하기 위해 이루어진 것으로, 그 제1 측면은, 행 구동 회로와, 열 구동 회로와, 복수의 화소를 구비하고, 상기 복수의 화소는 각각, 입사광을 광전 변환하여 광전류를 생성하는 포토 다이오드와, 상기 광전류에 따른 전압 신호를 양자화하여 검출 신호로서 출력하는 화소 회로와, 접속부를 갖고, 상기 행 구동 회로 및 상기 열 구동 회로는 제2 칩에 설치되고, 상기 포토 다이오드는 제1 칩에 설치되고, 적어도 일부의 상기 화소 회로는 상기 제2 칩에 설치되고, 상기 접속부를 거쳐 상기 제1 칩에 설치된 상기 포토 다이오드에 전기적으로 접속되는 고체 촬상 소자이다. 이에 의해, 제1 칩과 제2 칩에 회로가 분산하여 배치되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 화소 회로에 있어서, 상기 제1 칩에는, 상기 광전류를 상기 전압 신호로 변환하여 출력하는 복수의 N형 트랜지스터가 더 설치되고, 상기 제2 칩에는, 상기 복수의 N형 트랜지스터 중 어느 것에 일정한 전류를 공급하는 P형 트랜지스터가 더 설치되어도 된다. 이에 의해, N형 트랜지스터 및 포토 다이오드가 동일한 칩에 배치되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 화소 회로에 있어서, 상기 제2 칩에는, 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로가 더 설치되어도 된다. 이에 의해, 전류 전압 변환 회로만큼, 제1 칩의 회로 규모가 삭감되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 전류 전압 변환 회로는, 상기 포토 다이오드의 캐소드에 드레인이 접속되고, 게이트 및 소스가 전원에 공통으로 접속된 N형 트랜지스터를 포함하며, 상기 N형이어도 된다. 이에 의해, N형 트랜지스터만에 의해 광전류가 전압 신호로 변환되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 전류 전압 변환 회로는, 상기 포토 다이오드의 캐소드에 애노드가 접속되고, 캐소드가 전원에 접속된 다이오드를 포함하고, 상기 다이오드와 상기 포토 다이오드의 접속점은, 상기 버퍼의 입력 단자에 접속되어도 된다. 이에 의해, 다이오드에 의해 광전류가 전압 신호로 변환되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 전류 전압 변환 회로는, 소정의 바이어스 전압이 게이트에 인가되고, 드레인이 상기 포토 다이오드의 캐소드에 접속된 제1 N형 트랜지스터와, 상기 포토 다이오드와 상기 제1 트랜지스터의 접속점에 게이트가 접속되고, 드레인이 상기 제1 N형 트랜지스터의 소스에 접속되고, 소스가 접지된 제2 N형 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터의 접속점은, 상기 버퍼의 입력 단자에 접속되어도 된다. 이에 의해, 게이트 접지 회로를 포함하는 회로에 의해 저주파 노이즈가 억제되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 전류 전압 변환 회로는, 복수단의 루프 회로를 포함하고, 상기 복수단의 루프 회로의 각각은, 제1 N형 트랜지스터와, 상기 제1 N형 트랜지스터의 소스에 게이트가 접속되고, 상기 제1 N형 트랜지스터의 게이트에 드레인이 접속된 제2 N형 트랜지스터를 구비해도 된다. 이에 의해, 복수단의 루프 회로에 의해, 높은 게인으로 광전류가 전압 신호로 변환되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 화소 회로에 있어서, 상기 제1 칩에는, 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로와 상기 전압 신호를 보정하여 출력하는 버퍼가 더 설치되어도 된다. 이에 의해, 전류 전압 변환 회로 및 버퍼만큼, 제2 칩의 회로 규모가 삭감되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 화소 회로에 있어서, 상기 제1 칩에는, 상기 버퍼의 출력 단자에 일단이 접속된 제1 콘덴서가 더 설치되고, 상기 제2 칩에는, 상기 제1 콘덴서의 타단에 입력 단자가 접속된 인버터와 상기 인버터에 병렬로 접속된 제2 콘덴서가 더 설치되어도 된다. 이에 의해, 제1 콘덴서 및 제2 콘덴서가 제1 칩 및 제2 칩에 분산하여 배치되는 작용을 가져온다.
또한, 이 제1 측면에 있어서, 상기 화소 회로에 있어서, 상기 제1 칩에는, 상기 버퍼로부터 출력된 상기 전압 신호의 레벨을 저하시키는 감산기와 상기 저하한 전압 신호를 양자화하여 상기 검출 신호로서 출력하는 양자화기가 더 설치되어도 된다. 이에 의해, 감산기 및 양자화기만큼, 제2 칩의 회로 규모가 삭감되는 작용을 가져온다.
또한, 본 기술의 제2 측면은, 입사광을 광전 변환하여 광전류를 생성하는 포토 다이오드가 설치된 수광 칩과, 상기 광전류에 따른 전압 신호를 양자화하여 검출 신호로서 출력하는 검출 칩을 구비하는 고체 촬상 소자이다. 이에 의해, 수광 칩과 검출 칩에 회로가 분산하여 배치되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 수광 칩에는, 상기 광전류를 상기 전압 신호로 변환하여 출력하는 복수의 N형 트랜지스터가 더 설치되고, 상기 검출 칩에는, 상기 복수의 N형 트랜지스터 중 어느 것에 일정한 전류를 공급하는 P형 트랜지스터가 더 설치되어도 된다. 이에 의해, N형 트랜지스터 및 포토 다이오드가 동일한 칩에 배치되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 검출 칩에는, 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로가 더 설치되어도 된다. 이에 의해, 전류 전압 변환 회로만큼, 검출 칩의 회로 규모가 삭감되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 전류 전압 변환 회로는, 상기 포토 다이오드의 캐소드에 드레인이 접속되고, 게이트 및 소스가 전원에 공통으로 접속된 N형 트랜지스터를 포함하고, 상기 N형 트랜지스터와 상기 포토 다이오드의 접속점은, 상기 버퍼의 입력 단자에 접속되어도 된다. 이에 의해, N형 트랜지스터만에 의해 광전류가 전압 신호로 변환되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 전류 전압 변환 회로는, 상기 포토 다이오드의 캐소드에 애노드가 접속되고, 캐소드가 전원에 접속된 다이오드를 포함하고, 상기 다이오드와 상기 포토 다이오드의 접속점은, 상기 버퍼의 입력 단자에 접속되어도 된다. 이에 의해, 다이오드에 의해 광전류가 전압 신호로 변환되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 전류 전압 변환 회로는, 소정의 바이어스 전압이 게이트에 인가되고, 드레인이 상기 포토 다이오드의 캐소드에 접속된 제1 N형 트랜지스터와, 상기 포토 다이오드와 상기 제1 트랜지스터의 접속점에 게이트가 접속되고, 드레인이 상기 제1 N형 트랜지스터의 소스에 접속되고, 소스가 접지된 제2 N형 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터의 접속점은, 상기 버퍼의 입력 단자에 접속되어도 된다. 이에 의해, 게이트 접지 회로를 포함하는 회로에 의해 저주파 노이즈가 억제되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 전류 전압 변환 회로는, 복수단의 루프 회로를 포함하고, 상기 복수단의 루프 회로의 각각은, 제1 N형 트랜지스터와, 상기 제1 N형 트랜지스터의 소스에 게이트가 접속되고, 상기 제1 N형 트랜지스터의 게이트에 드레인이 접속된 제2 N형 트랜지스터를 구비하여도 된다. 이에 의해, 복수단의 루프 회로에 의해, 높은 게인으로 광전류가 전압 신호로 변환되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 수광 칩에는, 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로와 상기 전압 신호를 보정하여 출력하는 버퍼가 더 설치되어도 된다. 이에 의해, 전류 전압 변환 회로 및 버퍼만큼, 검출 칩의 회로 규모가 삭감되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 수광 칩에는, 상기 버퍼의 출력 단자에 일단이 접속된 제1 콘덴서가 더 설치되고, 상기 검출 칩에는, 상기 제1 콘덴서의 타단에 입력 단자가 접속된 인버터와 상기 인버터에 병렬로 접속된 제2 콘덴서가 더 설치되어도 된다. 이에 의해, 제1 콘덴서 및 제2 콘덴서가 수광 칩 및 검출 칩에 분산하여 배치되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 수광 칩에는, 상기 버퍼로부터 출력된 상기 전압 신호의 레벨을 저하시키는 감산기와 상기 저하한 전압 신호를 양자화하여 상기 검출 신호로서 출력하는 양자화기가 더 설치되어도 된다. 이에 의해, 감산기 및 양자화기만큼, 검출 칩의 회로 규모가 삭감되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 검출 신호를 처리하는 신호 처리 칩을 더 구비할 수도 있다. 이에 의해, 수광 칩과 검출 칩과 신호 처리 칩에 회로가 분산하여 배치되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 수광 칩에는, 소정 수의 상기 포토 다이오드가 이차원 격자 형상으로 배열된 수광부가 설치되고, 상기 검출 칩에는, 상기 검출 신호를 출력하는 어드레스 이벤트 검출 회로가 설치되고, 상기 어드레스 이벤트 검출 회로는, 상기 수광부 내에서 인접하는 복수의 포토 다이오드에 공통으로 접속되어도 된다. 이에 의해, 복수의 화소에 의해 어드레스 이벤트 검출 회로가 공유되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 검출 칩에는, 상기 복수의 포토 다이오드의 각각의 광전류 중 어느 것을 선택하여 상기 어드레스 이벤트 검출 회로에 출력하는 멀티 플렉서(multiplexer)가 더 설치되어도 된다. 이에 의해, 멀티 플렉서만큼, 수광 칩의 회로 규모가 삭감되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 수광 칩에는, 상기 복수의 포토 다이오드의 각각의 광전류 중 어느 것을 선택하여 상기 어드레스 이벤트 검출 회로에 출력하는 멀티 플렉서가 더 설치되어도 된다. 이에 의해, 멀티 플렉서만큼, 검출 칩의 회로 규모가 삭감되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 수광 칩과 상기 검출 칩 사이에 설치된 쉴드(shield)를 더 구비할 수도 있다. 이에 의해, 전자(電磁) 노이즈가 억제되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 포토 다이오드는, 통상 화소와 위상차 화소의 각각에 설치되고, 상기 위상차 화소의 포토 다이오드의 일부는 차광되어 있어도 된다. 이에 의해, 위상차가 검출되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 수광 칩에는, 이차원 격자 형상으로 배열된 소정 수의 상기 포토 다이오드와 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로가 설치되고, 상기 소정 수의 상기 포토 다이오드 중 인접하는 복수의 포토 다이오드는, 상기 전류 전압 변환 회로에 공통으로 접속되어도 된다. 이에 의해, 복수의 화소에 의해, 전류 전압 변환 회로가 공유되는 작용을 가져온다.
또한, 이 제2 측면에 있어서, 상기 검출 칩에는, 상기 전압 신호와 복수의 역치 전압을 비교하여 당해 비교 결과를 나타내는 복수 비트의 신호를 상기 검출 신호로서 출력하는 양자화기가 설치되어도 된다. 이에 의해, 복수 비트의 검출 신호로 이루어진 화상 데이터가 생성되는 작용을 가져온다.
본 기술에 의하면, 어드레스 이벤트를 검출하는 고체 촬상 소자에 있어서, 실장 면적을 삭감하는 뛰어난 효과를 얻을 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니라, 본 개시 중에 기재된 어떤 효과이어도 된다.
[도 1] 본 기술의 제1 실시형태에 있어서의 촬상 장치의 일 구성예를 나타내는 블록도이다.
[도 2] 본 기술의 제1 실시형태에 있어서의 고체 촬상 소자의 적층 구조의 일례를 나타내는 도면이다.
[도 3] 본 기술의 제1 실시형태에 있어서의 수광 칩의 평면도의 일례이다.
[도 4] 본 기술의 제1 실시형태에 있어서의 검출 칩의 평면도의 일례이다.
[도 5] 본 기술의 제1 실시형태에 있어서의 어드레스 이벤트 검출부의 평면도의 일례이다.
[도 6] 본 기술의 제1 실시형태에 있어서의 어드레스 이벤트 검출 회로의 일 구성예를 나타내는 블록도이다.
[도 7] 본 기술의 제1 실시형태에 있어서의 전류 전압 변환 회로의 일 구성예를 나타내는 회로도이다.
[도 8] 본 기술의 제1 실시형태에 있어서의 감산기 및 양자화기의 일 구성예를 나타내는 회로도이다.
[도 9] 본 기술의 제1 실시형태의 변형예에 있어서의 수광 칩 및 검출 칩의 각각에 설치되는 회로의 일례를 나타내는 회로도이다.
[도 10] 본 기술의 제2 실시형태에 있어서의 수광 칩 및 검출 칩의 각각에 설치되는 회로의 일례를 나타내는 회로도이다.
[도 11] 본 기술의 제2 실시형태의 제1 변형예에 있어서의 수광 칩 및 검출 칩의 각각에 설치되는 회로의 일례를 나타내는 회로도이다.
[도 12] 본 기술의 제2 실시형태의 제2 변형예에 있어서의 수광 칩 및 검출 칩의 각각에 설치되는 회로의 일례를 나타내는 회로도이다.
[도 13] 본 기술의 제3 실시형태에 있어서의 전류 전압 변환 회로의 일 구성예를 나타내는 회로도이다.
[도 14] 본 기술의 제4 실시형태에 있어서의 전류 전압 변환 회로의 일 구성예를 나타내는 회로도이다.
[도 15] 본 기술의 제5 실시형태에 있어서의 전류 전압 변환 회로의 일 구성예를 나타내는 회로도이다.
[도 16] 본 기술의 제6 실시형태에 있어서의 전류 전압 변환 회로의 일 구성예를 나타내는 회로도이다.
[도 17] 본 기술의 제7 실시형태에 있어서의 고체 촬상 소자의 적층 구조의 일례를 나타내는 도면이다.
[도 18] 본 기술의 제7 실시형태에 있어서의 검출 칩의 평면도의 일례이다.
[도 19] 본 기술의 제7 실시형태에 있어서의 신호 처리 칩의 평면도의 일례이다.
[도 20] 본 기술의 제8 실시형태에 있어서의 수광 칩의 평면도의 일례이다.
[도 21] 본 기술의 제8 실시형태에 있어서의 어드레스 이벤트 검출부의 평면도의 일례이다.
[도 22] 본 기술의 제8 실시형태의 변형예에 있어서의 수광 칩의 평면도의 일례이다.
[도 23] 본 기술의 제9 실시형태에 있어서의 쉴드의 배치 개소의 일례를 나타내는 회로도이다.
[도 24] 본 기술의 제10 실시형태에 있어서의 수광 칩의 평면도의 일례이다.
[도 25] 본 기술의 제10 실시형태에 있어서의 통상 화소 및 위상차 화소의 일 구성예를 나타내는 회로도이다.
[도 26] 본 기술의 제11 실시형태에 있어서의 수광 칩의 평면도의 일례이다.
[도 27] 본 기술의 제11 실시형태에 있어서의 쉴드의 배치 개소의 일례를 나타내는 회로도이다.
[도 28] 본 기술의 제12 실시형태에 있어서의 버퍼, 감산기 및 양자화기의 일 구성예를 나타내는 회로도이다.
[도 29] 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
[도 30] 촬상부의 설치 위치의 일례를 나타내는 설명도이다.
이하, 본 기술을 실시하기 위한 형태(이하, 실시형태라 함)에 대해 설명한다. 설명은 이하의 순서에 의해 행한다.
1. 제1 실시형태(수광 칩에 포토 다이오드를 배치하는 예)
2. 제2 실시형태(수광 칩에 포토 다이오드, 전류 전압 변환 회로 및 버퍼를 배치하는 예)
3. 제3 실시형태(수광 칩에 포토 다이오드를 배치하고, 전류 전압 변환 회로 내에 N형 트랜지스터 1개를 배치하는 예)
4. 제4 실시형태(수광 칩에 포토 다이오드를 배치하고, 전류 전압 변환 회로 내에 다이오드를 배치하는 예)
5. 제5 실시형태(수광 칩에 포토 다이오드를 배치하고, 전류 전압 변환 회로 내에 게이트 접지 회로를 배치하는 예)
6. 제6 실시형태(수광 칩에 포토 다이오드를 배치하고, 전류 전압 변환 회로 내에 2단의 루프 회로를 배치하는 예)
7. 제7 실시형태(수광 칩에 포토 다이오드를 배치하고, 나머지를 검출 칩 및 신호 처리 칩에 배치하는 예)
8. 제8 실시형태(수광 칩에 포토 다이오드를 배치하고, 복수의 화소에 의해 어드레스 이벤트 검출 회로를 공유하는 예)
9. 제9 실시형태(수광 칩에 포토 다이오드를 배치하고, 검출 칩과의 사이에 쉴드를 배치하는 예)
10. 제10 실시형태(수광 칩 내의 통상 화소 및 위상차 화소의 각각에 포토 다이오드를 배치하는 예)
11. 제11 실시형태(수광 칩에 포토 다이오드를 배치하고, 복수의 화소에 의해 전류 전압 변환 회로를 공유하는 예)
12. 제12 실시형태(수광 칩에 포토 다이오드를 배치하고, 전압 신호를 복수의 역치 전압과 비교하는 예)
13. 이동체에의 응용예
<1. 제1 실시형태>
[촬상 장치의 구성예]
도 1은, 본 기술의 제1 실시형태에 있어서의 촬상 장치(100)의 일 구성예를 나타내는 블록도이다. 이 촬상 장치(100)는, 촬상 렌즈(110), 고체 촬상 소자(200), 기록부(120) 및 제어부(130)를 구비한다. 촬상 장치(100)로서는, 산업용 로봇에 탑재되는 카메라나, 차재 카메라 등이 상정된다.
촬상 렌즈(110)는, 입사광을 집광하여 고체 촬상 소자(200)로 가이드하는 것이다. 고체 촬상 소자(200)는, 입사광을 광전 변환하여 화상 데이터를 촬상하는 것이다. 이 고체 촬상 소자(200)는, 촬상한 화상 데이터에 대해서, 화상 인식 처리 등의 소정의 신호 처리를 화상 데이터에 대해 실행하고, 그 처리 후의 데이터를 기록부(120)에 신호선(209)을 거쳐 출력한다.
기록부(120)는, 고체 촬상 소자(200)로부터의 데이터를 기록하는 것이다. 제어부(130)는, 고체 촬상 소자(200)를 제어하여 화상 데이터를 촬상시키는 것이다.
[고체 촬상 소자의 구성예]
도 2는, 본 기술의 제1 실시형태에 있어서의 고체 촬상 소자(200)의 적층 구조의 일례를 나타내는 도면이다. 이 고체 촬상 소자(200)는, 검출 칩(202)과, 그 검출 칩(202)에 적층된 수광 칩(201)을 구비한다. 이러한 칩은, 비어 등의 접속부를 거쳐 전기적으로 접속된다. 또한, 비어 외에, Cu-Cu 접합이나 범프에 의해 접속할 수도 있다. 또한, 수광 칩(201)은, 청구범위에 기재된 제1 칩의 일례이며, 검출 칩(202)은, 청구범위에 기재된 제2 칩의 일례이다.
도 3은, 본 기술의 제1 실시형태에 있어서의 수광 칩(201)의 평면도의 일례이다. 수광 칩(201)에는, 수광부(220)와, 비어 배치부(211, 212 및 213)가 설치된다.
비어 배치부(211, 212 및 213)에는, 검출 칩(202)과 접속되는 비어가 배치된다. 또한, 수광부(220)에는, 이차원 격자 형상으로 복수의 포토 다이오드(221)가 배열된다. 포토 다이오드(221)는, 입사광을 광전 변환하여 광전류를 생성하는 것이다. 이들 포토 다이오드(221)의 각각에는, 행 어드레스 및 열 어드레스로 이루어지는 화소 어드레스가 할당되며, 화소로서 취급된다.
도 4는, 본 기술의 제1 실시형태에 있어서의 검출 칩(202)의 평면도의 일례이다. 이 검출 칩(202)에는, 비어 배치부(231, 232 및 233)와, 신호 처리 회로(240)와, 행 구동 회로(251)와, 열 구동 회로(252)와, 어드레스 이벤트 검출부(260)가 설치된다. 비어 배치부(231, 232 및 233)에는, 수광 칩(201)과 접속되는 비어가 배치된다.
어드레스 이벤트 검출부(260)는, 복수의 포토 다이오드(221)의 각각의 광전류로부터 검출 신호를 생성하여 신호 처리 회로(240)에 출력하는 것이다. 이 검출 신호는, 입사광의 광량이 소정의 역치를 넘은 사실을 어드레스 이벤트로서 검출했는지의 여부를 나타내는 1 비트의 신호이다.
행 구동 회로(251)는, 행 어드레스를 선택하여, 그 행 어드레스에 대응하는 검출 신호를 어드레스 이벤트 검출부(260)에 출력시키는 것이다.
열 구동 회로(252)는, 열 어드레스를 선택하여, 그 열 어드레스에 대응하는 검출 신호를 어드레스 이벤트 검출부(260)에 출력시키는 것이다.
신호 처리 회로(240)는, 어드레스 이벤트 검출부(260)로부터의 검출 신호에 대해서 소정의 신호 처리를 실행하는 것이다. 이 신호 처리 회로(240)는, 검출 신호를 화소 신호로서 이차원 격자 형상으로 배열하고, 화소마다에 1 비트의 정보를 갖는 화상 데이터를 취득한다. 그리고, 신호 처리 회로(240)는, 그 화상 데이터에 대해서 화상 인식 처리 등의 신호 처리를 실행한다.
도 5는, 본 기술의 제1 실시형태에 있어서의 어드레스 이벤트 검출부(260)의 평면도의 일례이다. 이 어드레스 이벤트 검출부(260)에는, 이차원 격자 형상으로 복수의 어드레스 이벤트 검출 회로(300)가 배열된다. 어드레스 이벤트 검출 회로(300)의 각각에는 화소 어드레스가 할당되며, 동일 어드레스의 포토 다이오드(221)와 접속된다.
어드레스 이벤트 검출 회로(300)는, 대응하는 포토 다이오드(221)로부터의 광전류에 따른 전압 신호를 양자화하여 검출 신호로서 출력하는 것이다.
[어드레스 이벤트 검출 회로의 구성예]
도 6은, 본 기술의 제1 실시형태에 있어서의 어드레스 이벤트 검출 회로(300)의 일 구성예를 나타내는 블록도이다. 이 어드레스 이벤트 검출 회로(300)는, 전류 전압 변환 회로(310), 버퍼(320), 감산기(330), 양자화기(340) 및 전송 회로(350)를 구비한다.
전류 전압 변환 회로(310)는, 대응하는 포토 다이오드(221)로부터의 광전류를 전압 신호로 변환하는 것이다. 이 전류 전압 변환 회로(310)는, 전압 신호를 버퍼(320)에 공급한다.
버퍼(320)는, 전류 전압 변환 회로(310)로부터의 전압 신호를 보정하는 것이다. 이 버퍼(320)는, 보정 후의 전압 신호를 감산기(330)에 출력한다.
감산기(330)는, 행 구동 회로(251)로부터의 행 구동 신호에 따라 버퍼(320)로부터의 전압 신호의 레벨을 저하시키는 것이다. 이 감산기(330)는, 저하 후의 전압 신호를 양자화기(340)에 공급한다.
양자화기(340)는, 감산기(330)로부터의 전압 신호를 디지털 신호로 양자화하여 검출 신호로서 전송 회로(350)에 출력하는 것이다.
전송 회로(350)는, 열 구동 회로(252)로부터의 열 구동 신호에 따라, 검출 신호를 양자화기(340)로부터 신호 처리 회로(240)로 전송하는 것이다.
[전류 전압 변환 회로의 구성예]
도 7은, 본 기술의 제1 실시형태에 있어서의 전류 전압 변환 회로(310)의 일 구성예를 나타내는 회로도이다. 이 전류 전압 변환 회로(310)는, N형 트랜지스터(311 및 313)와 P형 트랜지스터(312)를 구비한다. 이들 트랜지스터로서, 예를 들면, MOS(Metal-Oxide-Semiconductor) 트랜지스터가 이용된다.
N형 트랜지스터(311)의 소스는 포토 다이오드(221)의 캐소드에 접속되고, 드레인은 전원 단자에 접속된다. P형 트랜지스터(312) 및 N형 트랜지스터(313)는, 전원 단자와 접지 단자 사이에 있어서, 직렬로 접속된다. 또한, P형 트랜지스터(312) 및 N형 트랜지스터(313)의 접속점은, N형 트랜지스터(311)의 게이트와 버퍼(320)의 입력 단자에 접속된다. 또한, P형 트랜지스터(312)의 게이트에는, 소정의 바이어스 전압 Vbias1이 인가된다.
N형 트랜지스터(311 및 313)의 드레인은 전원 측에 접속되어 있고, 이와 같은 회로는 소스 팔로어라 칭해진다. 이들 루프 형상으로 접속된 2개의 소스 팔로어에 의해, 포토 다이오드(221)로부터의 광전류는 전압 신호로 변환된다. 또한, P형 트랜지스터(312)는, 일정한 전류를 N형 트랜지스터(313)에 공급한다.
또한, 수광 칩(201)의 그라운드(ground)와 검출 칩(202)의 그라운드는, 간섭 대책을 위해 서로 분리되어 있다.
[감산기 및 양자화기의 구성예]
도 8은, 본 기술의 제1 실시형태에 있어서의 감산기(330) 및 양자화기(340)의 일 구성예를 나타내는 회로도이다. 감산기(330)는, 콘덴서(331 및 333)와, 인버터(332)와, 스위치(334)를 구비한다. 또한, 양자화기(340)는, 컴퍼레이터(341)를 구비한다.
콘덴서(331)의 일단은, 버퍼(320)의 출력 단자에 접속되고, 타단은, 인버터(332)의 입력 단자에 접속된다. 콘덴서(333)는, 인버터(332)에 병렬로 접속된다. 스위치(334)는, 콘덴서(333)의 양단을 접속하는 경로를 행 구동 신호에 따라 개폐하는 것이다.
인버터(332)는, 콘덴서(331)를 거쳐서 입력된 전압 신호를 반전하는 것이다. 이 인버터(332)는 반전한 신호를 컴퍼레이터(341)의 비반전 입력 단자(+)에 출력한다.
스위치(334)를 온 했을 때에 콘덴서(331)의 버퍼(320) 측에 전압 신호 Vinit가 입력되고, 그 반대 측은 가상 접지 단자가 된다. 이 가상 접지 단자의 전위를 편의상, 제로라고 한다. 이 때, 콘덴서(331)에 축적되어 있는 전위 Qinit은, 콘덴서(331)의 용량을 C1이라 하면, 다음의 식에 의해 나타내진다. 한편, 콘덴서(333)의 양단은, 단락되어 있기 때문에, 그 축적 전하는 제로가 된다.
Qinit=C1×Vinit ··· 식 1
다음으로, 스위치(334)가 오프되고, 콘덴서(331)의 버퍼(320) 측의 전압이 변화하여 Vafter가 되었을 경우를 생각하면, 콘덴서(331)에 축적되는 전하 Qafter는, 다음의 식에 의해 나타내진다.
Qafter=C1×Vafter ··· 식 2
한편, 콘덴서(333)에 축적되는 전하 Q2는, 출력 전압을 Vout이라 하면, 다음의 식에 의해 나타내진다.
Q2=-C2×Vout ··· 식 3
이 때, 콘덴서(331 및 333)의 총 전하량은 변화하지 않기 때문에, 다음의 식이 성립한다.
Qinit=Qafter+Q2 ··· 식 4
식 4에 식 1 내지 식 3을 대입하여 변형하면, 다음의 식을 얻을 수 있다.
Vout=―(C1/C2)×(Vafter―Vinit) ··· 식 5
식 5는, 전압 신호의 감산 동작을 나타내고, 감산 결과의 이득은 C1/C2가 된다. 통상, 이득을 최대화하는 것이 바람직하기 때문에, C1을 크게, C2를 작게 설계하는 것이 바람직하다. 한편, C2가 너무 작으면, kTC 노이즈가 증대하고, 노이즈 특성이 악화될 우려가 있기 때문에, C2의 용량 삭감은, 노이즈를 허용할 수 있는 범위로 제한된다. 또한, 화소마다 감산기(330)를 포함하는 어드레스 이벤트 검출 회로(300)가 탑재되기 때문에, 용량 C1이나 C2에는, 면적 상의 제약이 있다. 이들을 고려하여, 예를 들면, C1은, 20 내지 200 펨토 패러드(fF)의 값으로 설정되고, C2는, 1 내지 20 펨토 패러드(fF)의 값으로 설정된다.
컴퍼레이터(341)는, 감산기(330)로부터의 전압 신호와, 반전 입력 단자(―)에 인가된 소정의 역치 전압 Vth를 비교하는 것이다. 컴퍼레이터(341)는, 비교 결과를 나타내는 신호를 검출 신호로서 전송 회로(350)에 출력한다.
수직 동기 신호에 동기하여 촬상을 행하는 동기형의 고체 촬상 소자에서는, 화소마다에, 포토 다이오드와 3개나 4개의 트랜지스터로 이루어지는 간이한 화소 회로가 배치된다. 이에 대하여, 비동기형의 고체 촬상 소자(200)에서는, 도 6 내지 도 8에 예시한 것처럼, 동기형의 경우보다 복잡한, 포토 다이오드(221) 및 어드레스 이벤트 검출 회로(300)로 이루어지는 화소 회로가 화소마다 설치된다. 따라서, 만일, 포토 다이오드(221) 및 어드레스 이벤트 검출 회로(300)의 양방을 동일 칩에 배치하면, 실장 면적이 동기형보다 넓어져 버린다. 그러므로, 고체 촬상 소자(200)에서는, 포토 다이오드(221)와 어드레스 이벤트 검출 회로(300)를 적층한 수광 칩(201) 및 검출 칩(202)에 분산하여 배치함으로써, 실장 면적을 삭감하고 있다.
이와 같이, 본 기술의 제1 실시형태에서는, 포토 다이오드(221)를 수광 칩(201)에 배치하고, 어드레스 이벤트 검출 회로(300)를 검출 칩(202)에 배치했기 때문에, 그들을 동일 칩에 배치하는 경우보다 실장 면적을 삭감할 수 있다.
[변형예]
상술한 제1 실시형태에서는, 전류 전압 변환 회로(310)의 전부를 검출 칩(202)에 배치하고 있었으나, 화소수의 증대에 따라, 검출 칩(202) 내의 회로의 회로 규모가 증대할 우려가 있다. 이 제1 실시형태의 변형예의 고체 촬상 소자(200)는, 전류 전압 변환 회로(310)의 일부의 회로를 수광 칩(201)에 설치한 점에 있어 제1 실시형태와 다르다.
도 9는, 본 기술의 제1 실시형태의 변형예에 있어서의 수광 칩(201) 및 검출 칩(202)의 각각에 설치되는 회로의 일례를 나타내는 회로도이다. 동 도면에 예시한 것처럼, 수광 칩(201)에는, 포토 다이오드(221)에 더하여, N형 트랜지스터(311 및 313)가 더 설치된다. 한편, 검출 칩(202)에는, P형 트랜지스터(312)와, 그 후단의 회로가 설치된다.
N형 트랜지스터(311 및 313)를 수광 칩(201)에 배치함으로써, 그들 트랜지스터만큼, 검출 칩(202)의 회로 규모를 삭감할 수 있다. 또한, 수광 칩(201) 내의 트랜지스터를 N형만으로 함으로써, N형 트랜지스터 및 P형 트랜지스터를 혼재시키는 경우와 비교하여, 트랜지스터를 형성할 때의 공정수를 삭감할 수 있다. 이에 의해, 수광 칩(201)의 제조 코스트를 삭감할 수 있다.
이와 같이, 본 기술의 제1 실시형태의 변형예에서는, N형 트랜지스터(311 및 313)를 수광 칩(201)에 배치했기 때문에, 제조 코스트와 검출 칩(202)의 회로 규모를 삭감할 수 있다.
<2. 제2 실시형태>
상술한 제1 실시형태에서는, 어드레스 이벤트 검출 회로(300) 내의 회로의 전부를 검출 칩(202)에 배치하고 있었으나, 화소수의 증대에 따라, 검출 칩(202) 내의 회로의 회로 규모가 증대할 우려가 있다. 이 제2 실시형태의 고체 촬상 소자(200)는, 어드레스 이벤트 검출 회로(300) 내의 전류 전압 변환 회로(310) 및 버퍼(320)를 수광 칩(201)에 설치한 점에 있어 제1 실시형태와 다르다.
도 10은, 본 기술의 제2 실시형태에 있어서의 수광 칩(201) 및 검출 칩(202)의 각각에 설치되는 회로의 일례를 나타내는 회로도이다. 이 제2 실시형태의 수광 칩(201)에는, 포토 다이오드(221)에 더하여, 전류 전압 변환 회로(310) 및 버퍼(320)가 더 설치된다. 한편, 검출 칩(202)에는, 감산기(330) 이후의 회로가 설치된다.
이와 같이, 본 기술의 제2 실시형태에서는, 전류 전압 변환 회로(310) 및 버퍼(320)를 수광 칩(201)에 배치했기 때문에, 그들을 검출 칩(202)에 설치하는 경우와 비교하여, 검출 칩(202)의 회로 규모를 삭감할 수 있다.
[제1 변형예]
상술한 제2 실시형태에서는, 감산기(330)의 전부를 검출 칩(202)에 배치하고 있었으나, 화소수의 증대에 따라, 검출 칩(202) 내의 회로의 회로 규모나 실장 면적이 증대할 우려가 있다. 이 제2 실시형태의 제1 변형예의 고체 촬상 소자(200)는, 감산기(330)의 일부를 수광 칩(201)에 설치한 점에 있어 제2 실시형태와 다르다.
도 11은, 본 기술의 제2 실시형태의 제1 변형예에 있어서의 수광 칩(201) 및 검출 칩(202)의 각각에 설치되는 회로의 일례를 나타내는 회로도이다.
수광 칩(201)에는, 감산기(330) 내의 콘덴서(331)가 배치된다. 또한, 콘덴서(331)는, 청구범위에 기재된 제1 콘덴서의 일례이다.
한편, 검출 칩(202)에는, 감산기(330) 내의 인버터(332), 콘덴서(333) 및 스위치(334)가 배치된다. 또한, 인버터(332)는, 청구범위에 기재된 인버터의 일례이고, 콘덴서(333)는, 청구범위에 기재된 제2 콘덴서의 일례이다.
콘덴서(331 및 333) 등의 콘덴서는, 일반적으로, 트랜지스터나 다이오드 등과 비교하여, 넓은 실장 면적을 필요로 한다. 콘덴서(331)와 콘덴서(333)를 수광 칩(201)과 검출 칩(202)에 분산하여 배치함으로써, 회로 전체의 실장 면적을 삭감할 수 있다.
이와 같이, 본 기술의 제2 실시형태의 제1 변형예에서는, 콘덴서(331)를 수광 칩(201)에 배치하고, 콘덴서(333)를 검출 칩(202)에 배치했기 때문에, 그들을 동일 칩에 설치하는 경우와 비교하여, 실장 면적을 삭감할 수 있다.
[제2 변형예]
상술한 제2 실시형태에서는, 감산기(330) 및 양자화기(340)를 검출 칩(202)에 배치하고 있었으나, 화소수의 증대에 따라, 검출 칩(202) 내의 회로의 회로 규모가 증대할 우려가 있다. 이 제2 실시형태의 제2 변형예의 고체 촬상 소자(200)는, 감산기(330) 및 양자화기(340)를 수광 칩(201)에 설치한 점에 있어 제2 실시형태와 다르다.
도 12는, 본 기술의 제2 실시형태의 제2 변형예에 있어서의 수광 칩(201) 및 검출 칩(202)의 각각에 설치되는 회로의 일례를 나타내는 회로도이다. 이 제2 실시형태의 제2 변형예의 수광 칩(201)에는, 포토 다이오드(221), 전류 전압 변환 회로(310) 및 버퍼(320)에 더하여, 감산기(330) 및 양자화기(340)가 더 설치되는 점에 있어 제2 실시형태와 다르다. 한편, 검출 칩(202)에는, 전송 회로(350) 및 신호 처리 회로(240)가 설치된다.
이와 같이, 본 기술의 제2 실시형태의 제2 변형예에서는, 감산기(330) 및 양자화기(340)를 수광 칩(201)에 배치했기 때문에, 그들을 검출 칩(202)에 설치하는 경우와 비교하여, 검출 칩(202)의 회로 규모를 삭감할 수 있다.
<3. 제3 실시형태>
상술한 제1 실시형태에서는, N형 트랜지스터(311 및 313)와 P형 트랜지스터(312)로 이루어지는 전류 전압 변환 회로(310)를 어드레스 이벤트 검출부(260) 내에 화소마다 배열하고 있었다. 그러나, 화소수의 증대에 따라, 어드레스 이벤트 검출부(260)의 회로 규모가 증대할 우려가 있다. 이 제3 실시형태의 고체 촬상 소자(200)는, N형 트랜지스터(311)만을 전류 전압 변환 회로(310)에 배치한 점에 있어 제1 실시형태와 다르다.
도 13은, 본 기술의 제3 실시형태에 있어서의 전류 전압 변환 회로(310)의 일 구성예를 나타내는 회로도이다. 이 제3 실시형태의 전류 전압 변환 회로(310)에는, N형 트랜지스터(311)만이 배치되는 점에 있어 제1 실시형태와 다르다. 이 N형 트랜지스터(311)의 게이트 및 드레인은, 전원 단자에 공통으로 접속되고, 소스는, 포토 다이오드(221)의 캐소드에 접속된다. 또한, N형 트랜지스터(311) 및 포토 다이오드(221)의 접속점은, 버퍼(320)의 입력 단자에 접속된다.
또한, 제3 실시형태에 있어서도, 제2 실시형태와 마찬가지로 버퍼(320)까지의 회로를 수광 칩(201)에 배치할 수 있다. 또한, 제3 실시형태에 있어서도, 제2 실시형태의 제1 변형예와 마찬가지로 콘덴서(331)까지의 회로를 수광 칩(201)에 배치할 수 있다. 또한, 제3 실시형태에 있어서도, 제2 실시형태의 제2 변형예와 마찬가지로 양자화기(340)까지의 회로를 수광 칩(201)에 배치할 수 있다.
이와 같이, 본 기술의 제3 실시형태에서는, N형 트랜지스터(311)만을 전류 전압 변환 회로(310)에 배치했기 때문에, 3개의 트랜지스터를 배치하는 경우와 비교하여 전류 전압 변환 회로(310)의 회로 규모를 삭감할 수 있다.
<4. 제4 실시형태>
상술한 제1 실시형태에서는, N형 트랜지스터(311 및 313)와 P형 트랜지스터(312)로 이루어지는 전류 전압 변환 회로(310)를 어드레스 이벤트 검출부(260) 내에 화소마다 배열하고 있었다. 그러나, 화소수의 증대에 따라, 어드레스 이벤트 검출부(260)의 회로 규모가 증대할 우려가 있다. 이 제4 실시형태의 고체 촬상 소자(200)는, 다이오드만을 전류 전압 변환 회로(310)에 배치한 점에 있어 제1 실시형태와 다르다.
도 14는, 본 기술의 제4 실시형태에 있어서의 전류 전압 변환 회로(310)의 일 구성예를 나타내는 회로도이다. 이 제4 실시형태의 전류 전압 변환 회로(310)에는, 다이오드(314)만이 배치된다. 이 다이오드(314)의 캐소드는 전원 단자에 접속되고, 애노드는, 포토 다이오드(221)의 캐소드에 접속된다. 또한, 다이오드(314) 및 포토 다이오드(221)의 접속점은, 버퍼(320)의 입력 단자에 접속된다.
또한, 제4 실시형태에 있어서도, 제2 실시형태와 마찬가지로 버퍼(320)까지의 회로를 수광 칩(201)에 배치할 수 있다. 또한, 제4 실시형태에 있어서도, 제2 실시형태의 제1 변형예와 마찬가지로 콘덴서(331)까지의 회로를 수광 칩(201)에 배치할 수 있다. 또한, 제4 실시형태에 있어서도, 제2 실시형태의 제2 변형예와 마찬가지로 양자화기(340)까지의 회로를 수광 칩(201)에 배치할 수 있다.
이와 같이, 본 기술의 제4 실시형태에서는, 다이오드(314)만을 전류 전압 변환 회로(310)에 배치했기 때문에, 3개의 트랜지스터를 배치하는 경우와 비교하여 전류 전압 변환 회로(310)의 회로 규모를 삭감할 수 있다.
<5. 제5 실시형태>
상술한 제1 실시형태에서는, 소스 팔로어 회로를 전류 전압 변환 회로(310)에 설치하고 있었으나, 일반적으로 소스 팔로어 회로는, 주파수 특성이 그다지 좋지 않다. 이 때문에, 저주파 노이즈가 발생할 때에, 그 노이즈를 충분히 억제할 수 없을 우려가 있다. 이 제5 실시형태의 전류 전압 변환 회로(310)는, 게이트 접지 회로를 배치하여 저주파수 노이즈를 억제하는 점에 있어 제1 실시형태와 다르다.
도 15는, 본 기술의 제5 실시형태에 있어서의 전류 전압 변환 회로(310)의 일 구성예를 나타내는 회로도이다. 이 제5 실시형태의 N형 트랜지스터(311)의 게이트에는, 일정한 바이어스 전압 Vbias2가 인가되고, 드레인은 포토 다이오드(221)의 캐소드에 접속되고, 소스는, P형 트랜지스터(312) 및 N형 트랜지스터(313)의 접속점에 접속된다. 이와 같은 N형 트랜지스터(311)의 게이트는 교류적으로 접지되어 있고, 이와 같은 회로는, 게이트 접지 회로로 불린다. 게이트 접지 회로의 배치에 의해, 폐루프 게인이 커져, 저주파수 노이즈를 억제할 수 있다.
또한, 제5 실시형태에 있어서도, 제2 실시형태와 마찬가지로 버퍼(320)까지의 회로를 수광 칩(201)에 배치할 수 있다. 또한, 제5 실시형태에 있어서도, 제2 실시형태의 제1 변형예와 마찬가지로 콘덴서(331)까지의 회로를 수광 칩(201)에 배치할 수 있다. 또한, 제5 실시형태에 있어서도, 제2 실시형태의 제2 변형예와 마찬가지로 양자화기(340)까지의 회로를 수광 칩(201)에 배치할 수 있다.
이와 같이, 본 기술의 제5 실시형태에서는, 게이트 접지 회로를 전류 전압 변환 회로(310) 내에 배치했기 때문에, 소스 팔로어 회로를 배치하는 경우와 비교하여, 저주파 노이즈를 억제할 수 있다.
<6. 제6 실시형태>
상술한 제1 실시형태에서는, 1개의 루프 회로를 전류 전압 변환 회로(310)에 설치하고 있었으나, 루프 회로 1개만으로는, 전류를 전압으로 변환할 때의 변환 게인이 부족할 우려가 있다. 이 제6 실시형태의 전류 전압 변환 회로(310)는, 2단의 루프 회로를 전류 전압 변환 회로(310)에 설치한 점에 있어 제1 실시형태와 다르다.
도 16은, 본 기술의 제6 실시형태에 있어서의 전류 전압 변환 회로(310)의 일 구성예를 나타내는 회로도이다. 이 제6 실시형태의 전류 전압 변환 회로(310)는, N형 트랜지스터(315 및 316)가 더 설치되는 점에 있어 제1 실시형태와 다르다. 이들 트랜지스터로서, 예를 들면, MOS 트랜지스터가 이용된다.
N형 트랜지스터(315 및 311)는, 전원 단자와 포토 다이오드(221) 사이에 직렬로 접속되고, P형 트랜지스터(312)와 N형 트랜지스터(316 및 313)는, 전원 단자와 접지 단자 사이에 직렬로 접속된다. 또한, N형 트랜지스터(311)의 게이트는, N형 트랜지스터(316 및 313)의 접속점에 접속되고, N형 트랜지스터(315)의 게이트는, P형 트랜지스터(312) 및 N형 트랜지스터(316)의 접속점에 접속된다.
한편, N형 트랜지스터(313)의 게이트는, 제1 실시형태와 마찬가지로, 포토 다이오드(221) 및 N형 트랜지스터(311)의 접속점에 접속된다. N형 트랜지스터(316)의 게이트는, N형 트랜지스터(311 및 315)의 접속점에 접속된다. 또한, P형 트랜지스터(312) 및 N형 트랜지스터(316)의 접속점은, 버퍼(320)에 접속된다.
또한, N형 트랜지스터(315 및 311)는, 청구범위에 기재된 제1 N형 트랜지스터의 일례이고, N형 트랜지스터(316 및 313)는, 청구범위에 기재된 제2 N형 트랜지스터의 일례이다.
상술한 것처럼, N형 트랜지스터(311 및 313)로 이루어지는 루프 회로와, N형 트랜지스터(315 및 316)로 이루어지는 루프 회로가 2단으로 접속되어 있기 때문에, 루프 회로가 1단만인 경우와 비교하여 변환 게인이 2배가 된다.
이와 같이, 본 기술의 제6 실시형태에서는, 2단의 루프 회로를 전류 전압 변환 회로(310)에 설치했기 때문에, 1단만인 경우와 비교하여, 변환 게인을 증대시킬 수 있다.
<7. 제7 실시형태>
상술한 제1 실시형태에서는, 고체 촬상 소자(200) 내의 회로를 2매의 칩에 분산하여 배치하고 있었으나, 화소수의 증대에 따라, 고체 촬상 소자(200) 내의 회로의 실장 면적이 증대할 우려가 있다. 이 제7 실시형태의 고체 촬상 소자(200)는, 회로를 3매의 칩에 분산하여 배치한 점에 있어 제1 실시형태와 다르다.
도 17은, 본 기술의 제7 실시형태에 있어서의 고체 촬상 소자(200)의 적층 구조의 일례를 나타내는 도면이다. 이 제7 실시형태의 고체 촬상 소자(200)는, 수광 칩(201) 및 검출 칩(202)에 더하여, 신호 처리 칩(203)을 더 구비하는 점에 있어 제1 실시형태와 다르다. 이들 칩은 적층되어 있다.
도 18은, 본 기술의 제7 실시형태에 있어서의 검출 칩(202)의 평면도의 일례이다. 이 제7 실시형태의 검출 칩(202)은, 행 구동 회로(251), 열 구동 회로(252) 및 신호 처리 회로(240)가 배치되어 있지 않은 점에 있어 제1 실시형태와 다르다. 또한, 비어 배치부(231, 232 및 233) 대신에 비어 배치부(253 및 254)가 배치된다. 또한, 제7 실시형태의 수광 칩(201)의 구성은, 비어 배치부(211, 212 및 213)가 배치되지 않는 점 이외는, 제1 실시형태와 마찬가지이다.
도 19는, 본 기술의 제7 실시형태에 있어서의 신호 처리 칩(203)의 평면도의 일례이다. 이 신호 처리 칩(203)에는, 행 구동 회로(251), 열 구동 회로(252) 및 신호 처리 회로(240)가 배치된다.
이와 같이, 본 기술의 제7 실시형태에서는, 고체 촬상 소자(200) 내의 회로를 수광 칩(201), 검출 칩(202) 및 신호 처리 칩(203)의 3매에 분산하여 배치했기 때문에, 2매에 분산하여 배치하는 경우와 비교하여 실장 면적을 더 삭감할 수 있다.
<8. 제8 실시형태>
상술한 제1 실시형태에서는, 검출 칩(202)에 있어서 어드레스 이벤트 검출 회로(300)를 화소마다 배치하고 있었으나, 화소수의 증대에 따라 검출 칩(202)의 회로 규모가 증대할 우려가 있다. 이 제8 실시형태의 고체 촬상 소자(200)는, 복수의 화소가 1개의 어드레스 이벤트 검출 회로(300)를 공유하는 점에 있어 제1 실시형태와 다르다.
도 20은, 본 기술의 제8 실시형태에 있어서의 수광 칩(201)의 평면도의 일례이다. 이 제8 실시형태의 수광 칩(201)은, 수광부(220) 내에 복수의 화소 블록(222)이 이차원 격자 형상으로 배열되는 점에 있어 제1 실시형태와 다르다. 화소 블록(222)의 각각에는, 복수(예를 들면, 4개)의 포토 다이오드(221)가 배치된다. 포토 다이오드(221)의 각각에는 화소 어드레스가 할당되고, 화소로서 취급된다.
도 21은, 본 기술의 제8 실시형태에 있어서의 어드레스 이벤트 검출부(260)의 평면도의 일례이다. 이 제8 실시형태의 어드레스 이벤트 검출부(260)에는, 화소 블록(222)마다, 멀티 플렉서(261) 및 어드레스 이벤트 검출 회로(300)가 배치된다.
멀티 플렉서(261)는, 대응하는 복수의 포토 다이오드(221)의 각각으로부터의 광전류 중 어느 것을 선택하여 어드레스 이벤트 검출 회로(300)에 공급하는 것이다. 이 멀티 플렉서(261)의 제어는, 예를 들면, 행 구동 회로(251)에 의해 행해진다. 어드레스 이벤트 검출 회로(300)는, 대응하는 포토 다이오드(221)와 멀티 플렉서(261)를 거쳐 접속된다.
이와 같이 본 기술의 제8 실시형태에서는, 화소 블록(222) 내의 복수의 화소가 1개의 어드레스 이벤트 검출 회로(300)를 공유하기 때문에, 공유하지 않는 경우와 비교하여 화소 당의 회로 규모를 삭감할 수 있다.
[변형예]
상술한 제8 실시형태에서는, 검출 칩(202)에 있어서 멀티 플렉서(261) 및 어드레스 이벤트 검출 회로(300)를 화소마다 배치하고 있었으나 화소수의 증대에 따라 검출 칩(202)의 회로 규모가 증대할 우려가 있다. 이 제8 실시형태의 변형예의 고체 촬상 소자(200)는, 멀티 플렉서(261)를 수광 칩(201)에 배치하는 점에 있어 제1 실시형태와 다르다.
도 22는, 본 기술의 제8 실시형태의 변형예에 있어서의 수광 칩(201)의 평면도의 일례이다. 이 제8 실시형태의 변형예의 수광 칩(201)은, 화소 블록(222) 내에 멀티 플렉서(261)가 더 배치되는 점에 있어 제8 실시형태와 다르다.
이와 같이, 본 기술의 제8 실시형태의 변형예에서는, 멀티 플렉서(261)를 수광 칩(201)에 배치했기 때문에, 멀티 플렉서(261)를 검출 칩(202)에 설치하는 경우와 비교하여, 검출 칩(202)의 회로 규모를 삭감할 수 있다.
<9. 제9 실시형태>
상술한 제1 실시형태에서는, 수광 칩(201) 및 검출 칩(202)의 각각에 회로를 배치하고 있었으나, 그들 회로의 동작에 의해 전자(電磁) 노이즈가 발생할 우려가 있다. 이 제9 실시형태의 고체 촬상 소자(200)는, 수광 칩(201)과 검출 칩(202) 사이에 쉴드를 설치한 점에 있어 제1 실시형태와 다르다.
도 23은, 본 기술의 제9 실시형태에 있어서의 쉴드의 배치 개소의 일례를 나타내는 회로도이다. 이 제9 실시형태의 수광 칩(201)은, 포토 다이오드(221)에 더하여, 전류 전압 변환 회로(310) 및 버퍼(320)가 더 배치되는 점에 있어 제1 실시형태와 다르다. 한편, 검출 칩(202)에는, 감산기(330) 및 양자화기(340)가 배치된다.
또한, 수광 칩(201)과 검출 칩(202) 사이에는, 쉴드(401, 402 및 403)가 배치된다. 쉴드(401 및 402)는, 수광 칩(201) 측을 위로 하여, 포토 다이오드(221)의 바로 아래에 배치된다. 쉴드(402)는, 전류 전압 변환 회로(310)의 바로 아래에 배치된다. 또한, 버퍼(320)와 감산기(330)는, Cu-Cu 접속에 의해 접속된다. 그리고, 쉴드(403)는, 버퍼(320)의 바로 아래에 배치되고, 버퍼(320)와 감산기(330)를 접속하는 신호선은, 그 쉴드(403)를 관통하여 배선된다. 이들 쉴드(401, 402 및 403)로서, 예를 들면, 전자 쉴드가 이용된다.
또한, 제9 실시형태에서는, 수광 칩(201)에, 포토 다이오드(221), 전류 전압 변환 회로(310) 및 버퍼(320)를 배치하고 있지만, 이 구성에 한정되지 않는다. 제1 실시형태와 마찬가지로 수광 칩(201)에 포토 다이오드(221)만을 배치해도 된다. 또한, 제2 실시형태의 제1 변형예나 제2 변형예와 마찬가지의 배치이어도 된다.
이와 같이, 본 기술의 제9 실시형태에서는, 수광 칩(201)과 검출 칩(202) 사이에 쉴드(401 내지 403)를 배치했기 때문에, 전자 노이즈의 발생을 억제할 수 있다.
<10. 제10 실시형태>
상술한 제1 실시형태에서는, 고체 촬상 소자(200)는, 검출 신호로 이루어지는 화상 데이터를 촬상하고 있었으나, 이 화상 데이터로부터 물체까지의 거리를 측정할 수는 없다. 거리를 측정하는 방식으로서는, 스테레오 화상을 이용하는 방식이나 ToF(Time of Flight) 방식 등이 있으나, 이들 방식에서는 촬상 렌즈(110)나 고체 촬상 소자(200)와는 별도로, 카메라를 추가할 필요가 있다. 이 때문에, 이들 방식에 의해 거리를 구하는 구성에서는, 부품점수나 코스트가 증대할 우려가 있다. 이 제10 실시형태의 고체 촬상 소자(200)는, 위상차 화소에 의해, 상면 위상차 방식을 이용하여 거리를 측정하는 점에 있어 제1 실시형태와 다르다.
도 24는, 본 기술의 제10 실시형태에 있어서의 수광 칩(201)의 평면도의 일례이다. 이 제10 실시형태의 수광 칩(201)은, 수광부(220) 내에, 복수의 통상 화소(223)와 복수 쌍의 위상차 화소(224)가 배치되는 점에 있어 제1 실시형태와 다르다. 통상 화소(223)는, 화상 데이터를 생성하기 위한 화소이다. 한편, 위상차 화소(224)는, 2개의 상의 위상차를 구하기 위한 화소이다.
도 25는, 본 기술의 제10 실시형태에 있어서의 통상 화소(223) 및 위상차 화소(224)의 일 구성예를 나타내는 회로도이다. 동 도면에 있어서의 "a"는, 통상 화소(223)의 일 구성예를 나타내는 회로도이고, 동 도면에 있어서의 "b"는, 위상차 화소(224)의 일 구성예를 나타내는 회로도이다.
통상 화소(223)에는, 포토 다이오드(221), 전류 전압 변환 회로(310) 및 버퍼(320)가 배치된다. 또한, 버퍼(320)의 바로 아래에는 쉴드(403)가 배치된다. 또한, 제9 실시형태와 마찬가지로, 쉴드(401)나 쉴드(402)를 더 배치할 수도 있다.
한편, 위상차 화소(224)에는, 포토 다이오드(411), 전류 전압 변환 회로(413) 및 버퍼(414)가 배치된다. 이들 포토 다이오드(411), 전류 전압 변환 회로(413) 및 버퍼(414)의 구성은, 포토 다이오드(221), 전류 전압 변환 회로(310) 및 버퍼(320)와 마찬가지이다. 다만, 포토 다이오드(411)의 일부는, 차광부(412)에 의해 차광되어 있다. 또한, 한 쌍의 위상차 화소(224)의 일방과 타방에서 차광되는 부분은 다르다.
신호 처리 회로(240)는, 복수 쌍의 위상차 화소(224)로부터의 검출 신호로부터, 위상차를 구하고, 그 위상차로부터 거리를 측정한다. 측정된 거리는, AF(Auto Focus) 등에 이용된다.
이와 같이, 본 기술의 제10 실시형태에서는, 복수 쌍의 위상차 화소(224)를 배치했기 때문에, 고체 촬상 소자(200)는, 그들 화소의 검출 신호에 기초하여 물체까지의 거리를 측정할 수 있다.
<11. 제11 실시형태>
상술한 제1 실시형태에서는, 검출 칩(202)에 있어서 전류 전압 변환 회로(310)를 화소마다 배치하고 있었으나, 화소수의 증대에 따라 검출 칩(202)의 회로 규모나 실장 면적이 증대할 우려가 있다. 이 제11 실시형태의 고체 촬상 소자(200)는, 복수의 화소가 1개의 전류 전압 변환 회로(310)를 공유하는 점에 있어 제1 실시형태와 다르다.
도 26은, 본 기술의 제11 실시형태에 있어서의 수광 칩(201)의 평면도의 일례이다. 이 제11 실시형태의 수광 칩(201)은, 수광부(220) 내에 복수의 화소 블록(222)이 이차원 격자 형상으로 배열되는 점에 있어 제1 실시형태와 다르다.
화소 블록(222)의 각각에는, 복수(2개 등)의 포토 다이오드(221)와, 멀티 플렉서(261)와, 전류 전압 변환 회로(310)와, 버퍼(320)가 배치된다. 멀티 플렉서(261)는, 화소 블록(222) 내의 복수의 포토 다이오드(221)의 각각으로부터의 광전류 중 어느 것을 선택하여 전류 전압 변환 회로(310)에 공급한다.
도 27은, 본 기술의 제11 실시형태에 있어서의 쉴드의 배치 개소의 일례를 나타내는 회로도이다. 동 도면에 예시한 것처럼, 버퍼(320)의 바로 아래에 쉴드(403)가 배치된다. 또한, 제9 실시형태와 마찬가지로, 쉴드(401)나 쉴드(402)를 더 배치할 수도 있다.
이와 같이, 본 기술의 제11 실시형태에서는, 화소 블록(222) 내의 복수의 화소가 1개의 전류 전압 변환 회로(310)를 공유하기 때문에, 공유하지 않는 경우와 비교하여 화소 당의 회로 규모를 삭감할 수 있다.
<12. 제12 실시형태>
상술한 제1 실시형태에서는, 고체 촬상 소자(200)는, 전압 신호와 1개의 역치 전압을 비교하여 1 비트의 검출 신호를 화소마다 생성하고 있었다. 그러나, 화소마다 1 비트의 정보 밖에 생성되지 않기 때문에, 화소마다 복수 비트를 생성하는 경우와 비교하여 화상 데이터의 화질이 저하되어 버린다. 이 제12 실시형태의 고체 촬상 소자(200)는, 전압 신호와 복수의 역치 전압을 비교하여 복수 비트의 검출 신호를 화소마다 생성하는 점에 있어 제1 실시형태와 다르다.
도 28은, 본 기술의 제12 실시형태에 있어서의 버퍼(320), 감산기(330) 및 양자화기(340)의 일 구성예를 나타내는 회로도이다.
버퍼(320)는, N형 트랜지스터(321 및 322)를 구비한다. 감산기(330)는, 콘덴서(331 및 333)와, N형 트랜지스터(335 내지 337)를 구비한다. 양자화기(340)는, N형 트랜지스터(342 내지 345)를 구비한다. 이들 회로 내의 트랜지스터로서, 예를 들면, MOS 트랜지스터가 이용된다.
N형 트랜지스터(321 및 322)는, 전원 단자와 접지 단자 사이에 있어서 직렬로 접속된다. 또한, N형 트랜지스터(321)의 게이트에는 소정의 바이어스 전압 Vbias3가 인가되고, N형 트랜지스터(322)의 게이트는, 전류 전압 변환 회로(310)와 접속된다. N형 트랜지스터(321 및 322)의 접속점은, 콘덴서(331)의 일단과 접속된다.
또한, N형 트랜지스터(336 및 337)는, 전원 단자와 접지 단자 사이에 있어서 직렬로 접속된다. N형 트랜지스터(337)의 게이트에는 소정의 바이어스 전압 Vbias4가 인가된다. 콘덴서(331)의 타단은, N형 트랜지스터(336)의 게이트와 접속된다. 콘덴서(333)의 일단은, N형 트랜지스터(336)의 게이트에 접속되고, 타단은, N형 트랜지스터(336 및 337)의 접속점에 입력된다. N형 트랜지스터(335)의 소스 및 드레인은, 콘덴서(333)의 양단에 접속되고, 게이트에는 행 구동 회로(251)로부터의 행 구동 신호가 입력된다. 이 N형 트랜지스터(335)는, 도 8에 예시한 스위치(334)로서 기능한다.
또한, N형 트랜지스터(342 및 343)는, 전원 단자와 접지 단자 사이에 직렬로 접속된다. N형 트랜지스터(344 및 345)도, 전원 단자와 접지 단자 사이에 직렬로 접속된다. 또한, N형 트랜지스터(342 및 344)의 게이트는, N형 트랜지스터(336 및 337)의 접속점에 접속된다. N형 트랜지스터(343)의 게이트에는, 역치 전압 Vth1이 입력되고, N형 트랜지스터(345)의 게이트에는, Vth1보다 낮은 역치 전압 Vth2가 입력된다. N형 트랜지스터(342 및 343)의 접속점으로부터는, 정측(+)의 1 비트의 검출 신호가 출력되고, N형 트랜지스터(344 및 345)의 접속점으로부터는, 부측(-)의 1 비트의 검출 신호가 출력된다.
상술한 구성에 의해, 양자화기(340)는, 전압 신호와 2개의 역치 전압을 비교하여, 2 비트의 검출 신호를 생성한다. 이 때문에, 고체 촬상 소자(200)는, 화소마다 2 비트의 정보를 갖는 화상 데이터를 생성할 수 있다.
이와 같이, 본 기술의 제12 실시형태에서는, 고체 촬상 소자(200)는, 전압 신호와 복수의 역치 전압을 비교하여 복수 비트의 검출 신호를 화소마다 생성하기 때문에, 화소마다 1 비트의 검출 신호를 생성하는 경우보다 화상 데이터의 화질을 향상시킬 수 있다.
＜13. 이동체에의 응용예＞
본 개시와 관련되는 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시와 관련되는 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 29는, 본 개시와 관련되는 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 29에 나타낸 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은, 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프의 제어장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은, 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차 밖의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 절환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 29의 예에서는, 출력장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되고 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.
도 30은, 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 30에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프런트 글래스의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 30에는, 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는, 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 가지는 촬상 소자여도 된다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시와 관련되는 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해 설명하였다. 본 개시와 관련되는 기술은, 이상 설명한 구성 중, 예를 들면, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 도 1의 촬상 장치(100)는, 도 29의 촬상부(12031)에 적용될 수 있다. 촬상부(12031)에 본 개시와 관련되는 기술을 적용함으로써, 회로의 실장 면적을 삭감하여 촬상부(12031)를 소형화할 수 있다.
또한, 상술한 실시형태는 본 기술을 구현화하기 위한 일례를 나타낸 것으로, 실시형태에 있어서의 사항과, 청구범위에 있어서의 발명 특정 사항과는 각각 대응 관계를 가진다. 마찬가지로, 청구범위에 있어서의 발명 특정 사항과, 이와 동일 명칭이 붙은 본 기술의 실시형태에 있어서의 사항과는 각각 대응 관계를 갖는다. 다만, 본 기술은 실시형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 실시형태에 다양한 변형을 가함으로써 구현화할 수 있다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
행 구동 회로와,
열 구동 회로와,
복수의 화소를 구비하고,
상기 복수의 화소는 각각,
입사광을 광전 변환하여 광전류를 생성하는 포토 다이오드와,
상기 광전류에 따른 전압 신호를 양자화하여 검출 신호로서 출력하는 화소 회로와,
접속부를 갖고,
상기 행 구동 회로 및 상기 열 구동 회로는 제2 칩에 설치되고,
상기 포토 다이오드는 제1 칩에 설치되고,
적어도 일부의 상기 화소 회로는 상기 제2 칩에 설치되고, 상기 접속부를 거쳐서 상기 제1 칩에 설치된 상기 포토 다이오드에 전기적으로 접속되는, 고체 촬상 소자.
(2)
상기 (1)에 있어서,
상기 화소 회로에 있어서,
상기 제1 칩에는, 상기 광전류를 상기 전압 신호로 변환하여 출력하는 복수의 N형 트랜지스터가 더 설치되고,
상기 제2 칩에는, 상기 복수의 N형 트랜지스터 중 어느 것에 일정한 전류를 공급하는 P형 트랜지스터가 더 설치되는,
고체 촬상 소자.
(3)
상기 (1)에 있어서,
상기 화소 회로에 있어서, 상기 제2 칩에는, 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로가 더 설치되는,
고체 촬상 소자.
(4)
상기 (3)에 있어서,
상기 전류 전압 변환 회로는,
상기 포토 다이오드의 캐소드에 드레인이 접속되고, 게이트 및 소스가 전원에 공통으로 접속된 N형 트랜지스터를 포함하고,
상기 N형 트랜지스터와 상기 포토 다이오드의 접속점은, 상기 버퍼의 입력 단자에 접속되는,
고체 촬상 소자.
(5)
상기 (3) 또는 (4)에 있어서,
상기 전류 전압 변환 회로는,
상기 포토 다이오드의 캐소드에 애노드가 접속되고, 캐소드가 전원에 접속된 다이오드를 포함하고,
상기 다이오드와 상기 포토 다이오드의 접속점은, 상기 버퍼의 입력 단자에 접속되는,
고체 촬상 소자.
(6)
상기 (3) 내지 (5) 중 어느 하나에 있어서,
상기 전류 전압 변환 회로는,
소정의 바이어스 전압이 게이트에 인가되고, 드레인이 상기 포토 다이오드의 캐소드에 접속된 제1 N형 트랜지스터와,
상기 포토 다이오드와 상기 제1 트랜지스터의 접속점에 게이트가 접속되고, 드레인이 상기 제1 N형 트랜지스터의 소스에 접속되고, 소스가 접지된 제2 N형 트랜지스터
를 포함하고,
상기 제1 및 제2 트랜지스터의 접속점은, 상기 버퍼의 입력 단자에 접속되는,
고체 촬상 소자.
(7)
상기 (3) 내지 (6) 중 어느 하나에 있어서,
상기 전류 전압 변환 회로는, 복수단의 루프 회로를 포함하고,
상기 복수단의 루프 회로의 각각은,
제1 N형 트랜지스터와,
상기 제1 N형 트랜지스터의 소스에 게이트가 접속되고, 상기 제1 N형 트랜지스터의 게이트에 드레인이 접속된 제2 N형 트랜지스터,
를 구비하는, 고체 촬상 소자.
(8)
상기 (1)에 있어서,
상기 화소 회로에 있어서, 상기 제1 칩에는, 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로와 상기 전압 신호를 보정하여 출력하는 버퍼가 더 설치되는,
고체 촬상 소자.
(9)
상기 (8)에 있어서,
상기 화소 회로에 있어서,
상기 제1 칩에는, 상기 버퍼의 출력 단자에 일단이 접속된 제1 콘덴서가 더 설치되고,
상기 제2 칩에는, 상기 제1 콘덴서의 타단에 입력 단자가 접속된 인버터와 상기 인버터에 병렬로 접속된 제2 콘덴서가 더 설치되는,
고체 촬상 소자.
(10)
상기 (8)에 있어서,
상기 화소 회로에 있어서, 상기 제1 칩에는, 상기 버퍼로부터 출력된 상기 전압 신호의 레벨을 저하시키는 감산기와 상기 저하된 전압 신호를 양자화하여 상기 검출 신호로서 출력하는 양자화기가 더 설치되는,
고체 촬상 소자.
(1)
입사광을 광전 변환하여 광전류를 생성하는 포토 다이오드가 설치된 수광 칩과,
상기 광전류에 따른 전압 신호를 양자화하여 검출 신호로서 출력하는 검출 칩,
을 구비하는, 고체 촬상 소자.
(2)
상기 (1)에 있어서,
상기 수광 칩에는, 상기 광전류를 상기 전압 신호로 변환하여 출력하는 복수의 N형 트랜지스터가 더 설치되고,
상기 검출 칩에는, 상기 복수의 N형 트랜지스터 중 어느 것에 일정한 전류를 공급하는 P형 트랜지스터가 더 설치되는,
고체 촬상 소자.
(3)
상기 (1)에 있어서,
상기 검출 칩에는, 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로가 더 설치되는,
고체 촬상 소자.
(4)
상기 (3)에 있어서,
상기 전류 전압 변환 회로는,
상기 포토 다이오드의 캐소드에 드레인이 접속되고, 게이트 및 소스가 전원에 공통으로 접속된 N형 트랜지스터를 포함하고,
상기 N형 트랜지스터와 상기 포토 다이오드의 접속점은, 상기 버퍼의 입력 단자에 접속되는,
고체 촬상 소자.
(5)
상기 (3) 또는 (4)에 있어서,
상기 전류 전압 변환 회로는,
상기 포토 다이오드의 캐소드에 애노드가 접속되고, 캐소드가 전원에 접속된 다이오드를 포함하고,
상기 다이오드와 상기 포토 다이오드의 접속점은, 상기 버퍼의 입력 단자에 접속되는,
고체 촬상 소자.
(6)
상기 (3) 내지 (5) 중 어느 하나에 있어서,
상기 전류 전압 변환 회로는,
소정의 바이어스 전압이 게이트에 인가되고, 드레인이 상기 포토 다이오드의 캐소드에 접속된 제1 N형 트랜지스터와,
상기 포토 다이오드와 상기 제1 트랜지스터의 접속점에 게이트가 접속되고, 드레인이 상기 제1 N형 트랜지스터의 소스에 접속되고, 소스가 접지된 제2 N형 트랜지스터
를 포함하고,
상기 제1 및 제2 트랜지스터의 접속점은, 상기 버퍼의 입력 단자에 접속되는,
고체 촬상 소자.
(7)
상기 (3) 내지 (6) 중 어느 하나에 있어서,
상기 전류 전압 변환 회로는, 복수단의 루프 회로를 포함하고,
상기 복수단의 루프 회로의 각각은,
제1 N형 트랜지스터와,
상기 제1 N형 트랜지스터의 소스에 게이트가 접속되고, 상기 제1 N형 트랜지스터의 게이트에 드레인이 접속된 제2 N형 트랜지스터,
를 구비하는, 고체 촬상 소자.
(8)
상기 (1)에 있어서,
상기 수광 칩에는, 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로와 상기 전압 신호를 보정하여 출력하는 버퍼가 더 설치되는,
고체 촬상 소자.
(9)
상기 (8)에 있어서,
상기 수광 칩에는, 상기 버퍼의 출력 단자에 일단이 접속된 제1 콘덴서가 더 설치되고,
상기 검출 칩에는, 상기 제1 콘덴서의 타단에 입력 단자가 접속된 인버터와 상기 인버터에 병렬로 접속된 제2 콘덴서가 더 설치되는,
고체 촬상 소자.
(10)
상기 (8)에 있어서,
상기 수광 칩에는, 상기 버퍼로부터 출력된 상기 전압 신호의 레벨을 저하시키는 감산기와 상기 저하된 전압 신호를 양자화하여 상기 검출 신호로서 출력하는 양자화기가 더 설치되는,
고체 촬상 소자.
(11)
상기 (1) 내지 (10) 중 어느 하나에 있어서,
상기 검출 신호를 처리하는 신호 처리 칩을 더 구비하는,
고체 촬상 소자.
(12)
상기 (1)에 있어서,
상기 수광 칩에는, 소정 수의 상기 포토 다이오드가 이차원 격자 형상으로 배열된 수광부가 설치되고,
상기 검출 칩에는, 상기 검출 신호를 출력하는 어드레스 이벤트 검출 회로가 설치되고,
상기 어드레스 이벤트 검출 회로는, 상기 수광부 내에서 인접하는 복수의 포토 다이오드에 공통으로 접속되는,
고체 촬상 소자.
(13)
상기 (12)에 있어서,
상기 검출 칩에는, 상기 복수의 포토 다이오드의 각각의 광전류 중 어느 것을 선택하여 상기 어드레스 이벤트 검출 회로에 출력하는 멀티 플렉서가 더 설치되는,
고체 촬상 소자.
(14)
상기 (12)에 있어서,
상기 수광 칩에는, 상기 복수의 포토 다이오드의 각각의 광전류 중 어느 것을 선택하여 상기 어드레스 이벤트 검출 회로에 출력하는 멀티 플렉서가 더 설치되는,
고체 촬상 소자.
(15)
상기 (1) 내지 (14) 중 어느 하나에 있어서,
상기 수광 칩과 상기 검출 칩 사이에 설치된 쉴드를 더 구비하는,
고체 촬상 소자.
(16)
상기 (1) 내지 (15) 중 어느 하나에 있어서,
상기 포토 다이오드는, 통상 화소와 위상차 화소의 각각에 설치되고,
상기 위상차 화소의 포토 다이오드의 일부는 차광되어 있는,
고체 촬상 소자.
(17)
상기 (1)에 있어서,
상기 수광 칩에는, 이차원 격자 형상으로 배열된 소정 수의 상기 포토 다이오드와 상기 광전류를 상기 전압 신호로 변환하는 전류 전압 변환 회로가 설치되고,
상기 소정 수의 상기 포토 다이오드 중 인접하는 복수의 포토 다이오드는, 상기 전류 전압 변환 회로에 공통으로 접속되는,
고체 촬상 소자.
(18)
상기 (1)에 있어서,
상기 검출 칩에는, 상기 전압 신호와 복수의 역치 전압을 비교하여 당해 비교 결과를 나타내는 복수 비트의 신호를 상기 검출 신호로서 출력하는 양자화기가 설치되는,
고체 촬상 소자.
100: 촬상 장치
110: 촬상 렌즈
120: 기록부
130: 제어부
200: 고체 촬상 소자
201: 수광 칩
202: 검출 칩
203: 신호 처리 칩
211, 212, 213, 231, 232, 233, 253, 254: 비어 배치부
220: 수광부
221, 411: 포토 다이오드
222: 화소 블럭
223: 통상 화소
224: 위상차 화소
240: 신호 처리 회로
251: 행 구동 회로
252: 열 구동 회로
260: 어드레스 이벤트 검출부
261: 멀티 플렉서
300: 어드레스 이벤트 검출 회로
310, 413: 전류 전압 변환 회로
311, 313, 315, 316, 321, 322, 335~337, 342~345: N형 트랜지스터
312: P형 트랜지스터
314: 다이오드
320, 332, 414: 버퍼
330: 감산기
331, 333: 콘덴서
334: 스위치
340: 양자화기
341: 컴퍼레이터
350: 전송 회로
401, 402, 403: 쉴드
412: 차광부
12031: 촬상부

Claims (17)

  1. 이벤트 검출 센서로서,
    포토 다이오드;
    게이트가 상기 포토 다이오드에 연결되어 있는 제1 트랜지스터와, 소스 또는 드레인이 상기 포토 다이오드에 연결되어 있는 제2 트랜지스터와, 소스 또는 드레인이 상기 제1 트랜지스터의 소스 또는 드레인 및 상기 제2 트랜지스터의 게이트에 연결되어 있는 제3 트랜지스터를 포함하는 전류-전압 변환기;
    상기 전류-전압 변환기에 연결된 버퍼 회로;
    상기 버퍼 회로에 연결된 제1 콘덴서; 및
    기준 전압과, 상기 제1 콘덴서에 인가되는 제1 전압에 기초한 제2 전압과의 비교에 기초하여, 이벤트 검출 신호를 출력하도록 구성된 컴퍼레이터(comparator)를 포함하고,
    상기 포토 다이오드, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 제1 기판 상에 배치되어 있고, 상기 제3 트랜지스터는 상기 제1 기판에 적층된 제2 기판 상에 배치되어 있는, 이벤트 검출 센서.
  2. 제1항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터의 도전형은 상기 제3 트랜지스터의 도전형과는 상이한, 이벤트 검출 센서.
  3. 제1항에 있어서,
    상기 버퍼 회로 및 상기 컴퍼레이터도 또한 상기 제2 기판 상에 배치되어 있는, 이벤트 검출 센서.
  4. 제1항에 있어서,
    상기 제2 트랜지스터의 드레인 또는 소스는, 전원 전압을 수신하도록 구성되는, 이벤트 검출 센서.
  5. 제1항에 있어서,
    상기 제3 트랜지스터의 게이트는, 바이어스 전압을 수신하는 라인에 연결되는, 이벤트 검출 센서.
  6. 제1항에 있어서,
    상기 제1 기판과 상기 제2 기판 사이의 쉴드 배선(shield wiring)을 더 포함하는, 이벤트 검출 센서.
  7. 제1항에 있어서,
    상기 포토 다이오드 아래에 배치된 쉴드 배선을 더 포함하는, 이벤트 검출 센서.
  8. 제1항에 있어서,
    상기 제1 콘덴서에 인가되는 상기 제1 전압의 레벨을 상기 제2 전압으로 낮추는 감산기를 더 포함하는, 이벤트 검출 센서.
  9. 이벤트 검출 센서로서,
    포토 다이오드;
    게이트가 상기 포토 다이오드에 연결되어 있는 제1 트랜지스터;
    소스 또는 드레인이 상기 포토 다이오드에 연결되어 있는 제2 트랜지스터;
    소스 또는 드레인이 상기 제1 트랜지스터의 소스 또는 드레인 및 상기 제2 트랜지스터의 게이트에 연결되어 있는 제3 트랜지스터;
    제1 콘덴서와, 상기 제1 콘덴서에 연결된 인버터와, 상기 인버터의 입력 단자 및 출력 단자에 연결되는 스위치 회로를 포함하는 감산기; 및
    상기 감산기에 연결되며, 기준 전압과, 상기 감산기로부터의 출력에 기초한 전압과의 비교에 기초하여, 이벤트 검출 신호를 출력하도록 구성된 양자화기를 포함하고,
    상기 포토 다이오드, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 제1 기판 상에 배치되어 있고, 상기 제3 트랜지스터는 상기 제1 기판에 적층된 제2 기판 상에 배치되어 있는, 이벤트 검출 센서.
  10. 제9항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터의 도전형은 상기 제3 트랜지스터의 도전형과는 상이한, 이벤트 검출 센서.
  11. 제9항에 있어서,
    상기 감산기 및 상기 양자화기도 또한 상기 제2 기판 상에 배치되어 있는, 이벤트 검출 센서.
  12. 제9항에 있어서,
    상기 제2 트랜지스터의 드레인 또는 소스는, 전원 전압을 수신하도록 구성되는, 이벤트 검출 센서.
  13. 제9항에 있어서,
    상기 제3 트랜지스터의 소스 또는 드레인은, 전원 전압을 수신하는 라인에 연결되는, 이벤트 검출 센서.
  14. 제9항에 있어서,
    상기 감산기는 상기 인버터에 병렬로 접속된 제2 콘덴서를 더 포함하는, 이벤트 검출 센서.
  15. 제9항에 있어서,
    상기 제1 기판과 상기 제2 기판 사이의 쉴드 배선을 더 포함하는, 이벤트 검출 센서.
  16. 제9항에 있어서,
    상기 포토 다이오드 아래에 배치된 쉴드 배선을 더 포함하는, 이벤트 검출 센서.
  17. 제9항에 있어서,
    상기 감산기의 입력에 연결된 버퍼 회로를 더 포함하는, 이벤트 검출 센서.
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